【課題】高速に符号化処理を実行可能なプロセッサを提供する。
【解決手段】プロセッサは、演算論理ユニットと、ＸＯＲ回路及びＡＮＤ回路を含む符号化ユニットと、第１命令のデコード結果に応じて演算論理ユニットを制御して演算処理を実行させると共に、第１命令とは別の第２命令のデコード結果に応じて符号化ユニットを制御して再帰的畳み込み符号化処理を実行させる命令デコード部と、演算論理ユニットにより実行する演算処理のオペランドを格納するとともに、符号化ユニットにより実行する符号化処理に用いるデータ及びパラメータを格納するレジスタとを含む。 （もっと読む）

【課題】冗長ビットのビット長を抑制しつつ誤り訂正・検出の精度を向上させる。
【解決手段】誤り検出・誤り訂正を行う誤り制御を実現するための情報処理装置は、情報ビット列を取得する情報ビット列取得部と、情報ビット列に基づき、所定の符号を用いた符号化により、情報ビット列全体の誤り制御を実行可能な冗長ビット列を生成して、情報ビット列と冗長ビット列とを含む符号語を生成する符号化部とを備える。符号化部は、冗長ビット列に含まれる少なくとも１つのビットのそれぞれが、情報ビット列を複数に分割したビット列であって情報ビット列における連続した複数のビットにより構成されるビット列である分割情報ビット列の１つに対するパリティビットとしても機能するように、冗長ビット列を生成する。 （もっと読む）

【課題】安全性が要求される鉄道保安システムにおいても安全性を維持して誤り訂正符号を導入して情報を伝送してシステムの稼働率は向上させる。
【解決手段】地上装置１の送信機５は、入力した送信データに誤り訂正符号を付加して送信語を生成して通信路８に送信する。車上装置３の受信機６は、通信路８から受信した受信語に対してシンドロームを計算し、計算したシンドロームを用いて受信語の誤り訂正処理を行う。また、計算したシンドロームを用いて誤り訂正の状況を評価し、誤り訂正の状況があらかじめ設定された基準状態より良好な場合に誤り訂正処理をした受信データの出力を許可し、誤り訂正の状況があらかじめ設定された基準状態より悪くなっているとき誤り訂正処理をした受信データの出力を禁止する。 （もっと読む）

一実施例では、方法は、イベントの生起及び非生起の何れかを判定する工程であって、生起及び非生起の何れかがイベント判定をもたらす工程と、イベント・ビットを有するコードを処理する工程であって、上記処理は、イベント・ビットがイベント判定に対応するかを判定することにより、判定及びコードに応じる工程と、イベント・ビットがイベント判定に対応しない場合、イベント判定に対応するポイズン・ビットを生成するようコードをコード化する工程とを提供する。
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ａ）データを複数のデータサブセット（Ａ，Ｂ）に分割し、ｂ）複数のデータサブセット（Ａ，Ｂ）からパリティデータ（Ｐ）を生成することで、前記複数のデータサブセットのうちの１つ又は複数のデータサブセットが、残りデータサブセットとパリティデータ（Ｐ）とから再生成されるようにすることにより、データを記憶、検索、送信、又は受信する。ステップａとｂとが、前記複数のデータサブセット及び前記パリティデータの各々に対して繰り返されることにより、更なるデータサブセットと更なるパリティデータとが生成され、ｄ）前記更なるデータサブセットと前記更なるパリティデータとが別々の記憶場所（３８０）に記憶されるか、又は送信される。 （もっと読む）

【課題】符号化に係る処理を高速化する。
【解決手段】組み合わせ回路２５３では、(ＮＫ)段レジスタ２５１の上位２ｐシンボルから逐次ｑ_j（ｘ^2p）の係数を得て、これらの２ｐ個の係数と生成多項式を乗算した値を、レジスタ出力および新たな２ｐ個の情報シンボルからなる値より減算することによって、次のレジスタ入力値に用いる。レジスタから得られる２ｐシンボル分の係数ｑ_j（ｘ^2p）は同時に得られるため、係数と生成多項式の乗算は同時に行なうことができる。本発明は、符号化を行う装置のパリティを生成する回路に適用することができる。 （もっと読む）

【課題】データの完全性を保守するための方法および装置が提供される。
【解決手段】ある局面の方法に従うと、物理的なチェックサム計算がデータブロック上で行なわれる（４０４）。物理的なチェックサム計算を行なった後、論理チェックが、データブロック内に含まれるデータ上で行なわれる（４０６）。データブロックが論理チェックをパスすると、データブロックは不揮発性メモリに書込まれ得る（４１０）。その後、データブロックが不揮発性メモリから読出されると、物理的なチェックサム検証手順がデータブロック上で行なわれて（４１２）、データブロック内に含まれるデータ上で論理チェックが行なわれた後にデータブロックが破損したかが判断される。 （もっと読む）

【課題】エラー検出コードの生成に必要な時間を短縮できるようにしたエラー検出コード生成装置および方法を提供する。
【解決手段】仮想ＤＢＩ（Ｄａｔａ Ｂｕｓ Ｉｎｖｅｒｓｉｏｎ）情報とデータを用いて仮想エラー検出コードを生成するエラー検出コード生成部と、およびエラー検出コードの生成に関わるデータ数の偶数又は奇数のうちのいずれか１つを定義する偶数／奇数情報、前記偶数／奇数情報と連関するＤＢＩ情報、および前記仮想エラー検出コードを用いて前記エラー検出コードを生成するエラー検出コード再生成部を備える。 （もっと読む）

【課題】ＣＰＵの演算能力を効率よく利用できる符号化装置を提供する。
【解決手段】係数データ５を格納する係数テーブル格納部６と、情報シンボル１１のビット数の整数倍のビット幅を有するレジスタ１ａ〜１ｄと、情報シンボル１１をレジスタ１ａ〜１ｄに入力するデータ入力部９と、レジスタ１ｄからデータを出力するデータ出力部２と、データ出力部２によりレジスタ１ｄから出力されたデータに基づいて、レジスタ１ａ〜１ｄに格納される情報シンボル１１の符号化に用いる係数データ５を指定するアドレス指定部４と、アドレス指定部４により指定された係数データ５とレジスタ１ａ〜１ｄに格納される情報シンボル１１との排他的論理和の演算を行い、該情報シンボル１１の符号化データを求める排他的論理和演算器３とを備える。 （もっと読む）

【課題】 エラー検出機能の詳細な故障診断を行うことができるエラー検出装置を提供する。
【解決手段】 ＣＰＵ Ｉ／Ｆ１１００からメモリ１２００に送られるデータ列に対するエラー検出データを生成するパリティビット生成部１３０１と、
エラー検出データに基づいて、メモリ１２００から出力されるデータ列のエラーを検出するパリティチェック部１４０１と、データ列に対するエラー検出データとして、パリティビット生成部１３０１からのデータと、診断用のデータを送信するＣＰＵから送られてくるデータとを切り替えて出力する選択回路１３０２と、選択回路１３０２がＣＰＵから送られてくるデータを出力する状態にあるときに、選択回路１３０２から出力されたエラー検出データに基づいて、パリティビット生成部１３０１とパリティチェック部１４０１の少なくとも一方を含むエラー検出機能の故障診断を行うことを特徴としている。 （もっと読む）

【課題】Ｌｏｇ−ＭＡＰの訂正能力の劣化を低減することができる復号装置及び復号方法を提供すること。
【解決手段】復号装置は、受信データと外部情報からＬｏｇ−ＭＡＰアルゴリズムにおけるブランチメトリックを算出するＢＭ計算部１１と、ブランチメトリックに基づきパスメトリックの最大値を算出するＡＣＳ演算部１２と、パスメトリックのヤコビアン補正値を算出する補正項計算部１３と、受信データの大きさに基づきヤコビアン補正値の値を調整して最大値に加算することで当該パスメトリックを補正する補正演算部１４とを有する。 （もっと読む）

【課題】２次元符号のホログラムメモリ記録再生装置において、符号化効率を改善できる誤り訂正方法を提供する。
【解決手段】所定数の２次元符号語に対して、各符号語の同じ位置に存在するビットをそれぞれ１つのビット列として抽出し（ステップ１０１）、前記２次元符号語ブロックに対して１つのビット列を除いた残りの各ビット列毎に誤り訂正符号化を行い複数のパリティビットを生成し（ステップ１０２）、パリティビットに対応する２次元符号語を２次元符号復調して前記複数のパリティビットを生成し、前記複数のパリティビットを用いて前記２次元符号語ブロックの前記誤り訂正符号化されたビット列の誤り訂正を行い、その結果に基づき前記誤り訂正符号化ステップで前記誤り訂正符号化を行わなかったビット列に対して２次元符号化則を利用して誤り訂正を行う（ステップ２０３）。 （もっと読む）

最尤シーケンス推定（MLSE）デコーダ（たとえばビタビ・デコーダ）のようなプログラム可能なデコーダが、複数のプログラム可能なトレリス・パラメータのためのプログラミング入力と、前記プログラミング入力に接続され、前記複数のプログラム可能なトレリス・パラメータに基づいて定義される少なくとも一つのトレリス構造を有するトレリス・デコーダを実装する、FPGAのようなプログラム可能なデバイスとを含みうる。前記複数のプログラム可能なトレリス・パラメータは、各トレリス段についてアクティブまたは非アクティブ状態となるトレリス段のためのトレリス接続性情報、トレリス枝遷移データ値およびトレリス枝遷移についてのメトリック・インデックスを含みうる。また、トレリス構造は逆状態（reverse-state）トレリス構造を含んでいてもよい。本プログラム可能型トレリス・デコーダは、畳み込み符号、トレリス符号化変調（TCM）、ISIチャネルおよびCPM波形をデコードできる。
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【課題】Ｇ−ＰＯＮの下り信号のＦＥＣフレームサイズは２５５と１２０の２通りであり、ＦＥＣフレームサイズが異なっても、同じエラー訂正符号で処理可能な光集線装置および光加入者装置を提供する。
【解決手段】光電変換部とＰＯＮ送受信部と物理層とからなり、ＰＯＮ送受信部は、短縮補償パラメータテーブルと該短縮補償パラメータテーブルを参照して補償後データを演算する短縮補償計算部とを含む誤り符号訂正符号エンコーダを含む光集線装置または光電変換部とＰＯＮ送受信部と物理層とからなり、ＰＯＮ送受信部は、短縮補償パラメータテーブルと該短縮補償パラメータテーブルを参照して補償後データを演算する短縮補償計算部とを含む誤り符号訂正符号エンコーダを含む光加入者装置により、解決できる。 （もっと読む）

【課題】新たな装置を追加することなく、ＬＤＰＣ符号とＲＳ符号とを連接符号化することができる符号化装置及びこの符号化装置で符号化されたデータを復号化する復号化装置を提供すること。
【解決手段】符号化装置１１０は、ＲＳ符号で符号化するＲＳ符号化部１１１と、ＲＳ符号化されたデータを一時的に保存するバッファ部１１２と、ＬＤＰＣ符号用の検査行列を生成する検査行列生成部１１３と、ＬＤＰＣ符号で符号化するＬＤＰＣ符号化部１１４とを備え、検査行列生成部１１３は、情報部分行列Ｈ_Ａ及びパリティ部分行列Ｈ_Ｔを含む検査行列Ｈを生成し、検査行列Ｈの符号長Ｎ、情報長及びパリティ長を、それぞれ、ＲＳ（２０４，１８８）符号で符号化されたパケットのパケット長の所定整数倍の長さに設定する構成とした。 （もっと読む）

【課題】誤り制御において、冗長ビットのビット長を抑制しつつ、誤り訂正・検出の精度を向上させることを可能とする。
【解決手段】誤り検出と誤り訂正との少なくとも一方を行う誤り制御を実現するための情報処理装置は、情報ビット列を取得する情報ビット列取得部と、情報ビット列に基づき、所定の符号を用いた符号化により、情報ビット列全体の誤り制御を実行可能な冗長ビット列を生成し、情報ビット列と冗長ビット列とを含む符号語を生成する符号化部と、を備える。符号化部は、冗長ビット列に含まれる少なくとも１つのビットのそれぞれが、情報ビット列を複数に分割した分割情報ビット列の１つに対するパリティビットとしても機能するように、冗長ビット列を生成する。 （もっと読む）

【課題】異なるデータ保護タイプ間の切換えにおいてデータの完全性を維持するための方法、装置及びプログラムを提供する。
【解決手段】データ及び第１の保護タイプ情報を受信し、第２の保護タイプ情報を発生し、第２の保護タイプ情報の発生後、第１の保護タイプ情報を用いてデータをチェックし、第１の保護タイプ情報のチェックの失敗を条件に、エラー表示を発生する。 （もっと読む）

【課題】ディジタルデータ内のエラーを検出および補正するのに必要な量のエラー補正コードデータを減少させ、しかも隣接するデータの大きいグループ内のエラーを補正する能力を維持する方法を開示する。
【解決手段】エラー補正コードの計算のために数学的にグループ化された記号間に空間的または時間的に距離を置く。
【効果】エラーは、１次元エラー補正コードのみを使用してエラーを容易に補正することができ、２次元プロダクトエラー補正コードの必要性、および列ＥＣＣデータが必然的にブロックに追加する追加のデータオーバヘッドはなくなる。 （もっと読む）

【課題】情報ビットストリームが、物理層上で可変または多変データレート伝
送モードでインターリーバサイズにマッピングされる３ＧＰＰ２通信システムに
おける伝送チェーン構成方法を提供すること。
【解決手段】物理層上で情報ビットストリームをデータレートにマッピングす
る過程で、３ＧＰＰ２通信システムにおいて伝送チェーン構成する方法は、１／
コーディングレートの逆数値を有するターボコードと、コンボルーショナルコー
ドとの何れかで互いに異なるビットレートを有する情報ビットストリームをチャ
ネルコーディングする工程と、チャネル符号化したビットストリームが所望のイ
ンターリービングサイズより小さい場合に、符号化したビットストリームを繰り
返し、チャネル符号化したビットストリームが所望のインターリービングサイズ
より大きい場合に、パンクチャリングを行う工程とを備える。 （もっと読む）

【課題】バックボードバスの片側に異常が発生した場合でも、無駄なアクセスよるプロセッサ装置のパフォーマンス低下を防止した二重化制御システムを実現する。
【解決手段】二重化されたプロセッサ装置間の通信の異常検出を向上させた二重化制御システムに関するものである。２つのプロセッサ装置は、二重化されたシリアルバスにより接続され、制御演算及び相手側のプロセッサ装置とのアクセスを実行する上位コントローラと、シリアルデータの送信を制御する二重化された送信コントローラと、シリアルデータの受信を制御する二重化された受信コントローラと、受信データの正当性を診断する二重化された診断手段とを設けた。 （もっと読む）