【課題】演算部の演算開始タイミングを変化させてデータ処理を行うデータ処理装置を実現する。
【解決手段】メモリ４００ａは、先行して演算を実行する処理部２００ａが生成したデータを蓄積する。メモリ監視部４５０は、メモリ４００ａが蓄積するデータのデータ数を監視し、後続して演算を実行する処理部２００ｂが演算に必要なデータ数が蓄積されたら、メモリ４００ａが蓄積するデータを処理部２００ｂに出力させる。処理部２００ｂはデータが出力されるタイミングで演算を開始し、データが出力されるタイミングの変化に対応して、処理部２００ｂの演算開始タイミングが変化する。 （もっと読む）

【課題】画像データの処理において、分岐処理要素の追加が要求された場合に生じるメモリ量増加または処理速度低下の低減を図る。
【解決手段】末端処理要素となっている分岐処理要素Ｅｘを対象にＮ個の分岐処理要素Ｅｙの追加が要求された場合に、分岐可能条件が満足されていれば、制御部は、分岐処理要素Ｅｘの前段の画像処理要素Ｅｚの後段に「Ｎ−１」個の分岐処理要素Ｅｙを連結する（Ｓ４０２）。一方、分岐可能条件が満足されていなければ、制御部は、分岐処理要素Ｅｘの後段にＮ個の分岐処理要素Ｅｙを連結する（Ｓ４０３）。 （もっと読む）

【課題】各プロセッサ間で効率的に演算結果を共有可能な情報処理装置を提供する。
【解決手段】プログラムを記憶するプログラム記憶手段１１と、コア毎の演算結果を記憶する演算結果記憶手段４５と、コア数分の命令の命令セットを実行順にプログラム記憶手段から読み出し一次記憶部に記憶する命令読み出し手段２１と、命令セットに含まれる命令を各コアの命令キューに記憶する命令配信手段３２と、一次記憶部に記憶された第一の命令セットに含まれる命令を第一のコアが演算した演算結果を演算対象とする命令が第一の命令セットよりも後に実行される第二の命令セットに含まれ第一のコアと異なる第二のコアが実行するか否かを判定する命令依存関係判定手段３３と、命令依存関係判定手段が第二のコアが第二の命令セットに含まれる命令を実行すると判定した場合第一のコアの演算結果記憶手段の値を第二のコアの演算結果記憶手段に複写する複写手段３４と、を有する。 （もっと読む）

【課題】処理速度の低下を最低限に抑えかつ従来技術に比較して消費電流の変動を抑える。
【解決手段】プロセッサシステム１は、プログラムメモリ２に格納された複数の命令コードを任意の順序で連続して実行する。テーブルメモリ５３は、各命令コードと各命令コードの実行時の消費電流量との関係を示す消費電流量テーブルを格納する。電流変動抑制回路５１は、消費電流量テーブルを参照して、連続する２つの命令コードの実行時の消費電流量の差の大きさが所定のしきい値以下になるように、上記連続する２つの命令コードのうちの一方の命令コードの実行時にプロセッサシステム１に流す補正消費電流を算出し、上記算出された補正消費電流量の補正消費電流をプロセッサシステム１に流すように、補正消費電流発生回路５４を制御する。 （もっと読む）

【課題】積和演算の処理能力を向上する。
【解決手段】ディジタル信号処理装置は、複数のレジスタと、クロック信号に同期して時系列的に前記複数のレジスタにデータを格納するデータ転送部と、同じタイミングで前記複数のレジスタに格納されたデータに対して演算を実行する演算部とを備える。前記データ転送部は、与えられた命令に応じて、前記クロック信号の或るタイミングで前記複数のレジスタのうちの或るレジスタに格納された前記データを、次のタイミングで前記複数のレジスタのうちの指定された他のレジスタに格納するように転送する。ＳＩＭＤによるフィルタ演算の処理能力を向上することができる。 （もっと読む）

【課題】演算資源の利用効率を向上させるとともに、命令の処理に要する時間が増大することを防止可能な処理装置を提供する。
【解決手段】本実施形態の演算装置１００は、プログラムメモリ２１と、命令フェッチ部２２と、デコード部２４とを備える。プログラムメモリ２１は、データメモリ４０から所定のデータを読み出すメモリアクセス処理を、パイプライン処理の相互に異なるステージで実行する命令Ａおよび命令Ｂを記憶する。命令フェッチ部２２は、命令Ａおよび命令Ｂを同時にフェッチする。デコード部２４は、フェッチされた命令Ａおよび命令Ｂを同時にデコードする。 （もっと読む）

【課題】パイプラインを用いて処理を行う情報処理装置において、繰り返し必要とされるデータが情報処理装置から破棄されないように、置き換え制御を工夫しておこなうことで、より効率的な技術を提供する。
【解決手段】情報処理装置は、第１パイプラインと第２パイプラインと処理手段とリオーダ手段とを有する。第１パイプラインは、複数の第１ノードを有し、当該第１ノードに対して第１方向にある第１ノードへ当該第１ノードの保持する第１データを移動させ、第２パイプラインは、第１パイプラインの第１ノードの各々に対応する複数の第２ノードを有し、当該第２ノードに対して第１方向と逆の第２方向にある第２ノードへ当該第２ノードの保持する第２データを移動させ、処理手段が、第１データと第２データとを用いてデータ処理を行い、
リオーダ手段が、第２パイプラインの出力した第２データの属性情報に基づき、出力した第２データの何れかを保持し、保持した第２データを第２パイプラインに入力する。 （もっと読む）

【課題】複合条件に基づくサブワード並列実行をサポートする。
【解決手段】汎用フラグ（ＡＣＦ）は階層を使用して定義され、エンコードされる。加えられた各ビットは、前の機能性のスーパーセットを提供する。条件の組合せを用いて、複合条件に基づく条件付き分岐の順次シリーズを回避することができ、次いで複合条件を条件付き実行のために使用することができる。フラグの数を変えることによって、条件付きオペレーションの並列性は、例えばＶＬＩＷ実行での単一の処理からオクタル処理まで、かつ処理要素のアレイにわたって広範に変化することができる。異なるプロセッサ中で生成された条件に基づいて１つのプロセッサ中の条件付き実行を指定することを可能にして、多数のＰＥは、条件情報を同時に生成することができる。多数のプロセッサアレイ中の各プロセッサは、異なるユニットをそれらのＡＣＦに基づいて条件付きで独立に動作させることができる。 （もっと読む）

【課題】複数の演算器をアレイ状に組合せ、演算器間の接続をセレクタで切り替えることにより、演算器の構成を切り替えて動作させる再構成可能な演算装置に対して、人手による設計を介在させることなく、結線が可能な演算の割り当てをすることを目的とする。
【解決手段】複数の演算器を有する演算ブロックを複数備える演算装置であって、各演算ブロックにおける演算器間の結線と演算ブロック間の結線とを切り替え可能な演算装置に対して、一連の演算を各演算ブロックに割当可能な単位に分割し、分割した演算をそれぞれ異なる演算ブロックの演算器に割り当てる。 （もっと読む）

【課題】プロセッサの構成を、実行中にユーザレベルで変更し、パフォーマンスを向上させる。
【解決手段】プロセッサ機構に対応するオーバーライドレジスタのエントリを、そのプロセッサ機構に対するプロセッサ構成設定をオーバーライドするようにセットし、そのエントリを使用してプロセッサ機構に対するプロセッサ構成設定をオーバーライドする方法を含む。エントリを、たとえばユーザレベルアプリケーションでセットしてもよい。 （もっと読む）

【課題】加算及び論理の組み合わせ以外の演算に対して演算器カスケードの遅延時間の増大を抑えることが可能な情報処理装置を提供する。
【解決手段】情報処理装置は、複数の演算器と、複数の命令を複数の演算器に対して同時並列に発行する命令発行部とを含み、複数の演算器の少なくとも１つの演算器は、シフト演算を実行するシフト回路と、２つのシフト命令のシフト数を加減算するシフト数生成回路とを含み、シフト数生成回路により求めたシフト数に応じてシフト回路によるシフト演算を実行することにより、データ依存関係のある２つのシフト命令を１回のシフト演算で実行する。 （もっと読む）

【課題】 複数のＤＲＰがパイプライン処理方式によって実行する場合に、上位制御装置からＤＲＰの識別がつくように各ＤＲＰに識別番号が割り付けられ得る画像処理装置を提供する。
【解決手段】 入力された印刷ジョブに基づく画像処理を複数のＤＲＰ６１〜６８にパイプライン処理方式によって実行させる場合に、複数のＤＲＰ６１〜６８の個数に基づいて、識別番号をこれらのＤＲＰに割り付ける識別番号割付部３２ａと、複数のＤＲＰ６１〜６８の中の最終段のＤＲＰ６８が、画像処理の処理結果を外部に出力する印刷データ出力部１３と接続されているか否かに基づいて、識別番号割付部３２ａによる割付処理を変更する割付処理第１変更部３２ｂと、印刷データ出力部１３と接続されていない場合に、複数のＤＲＰ６１〜６８が１枚の基板にのみ設置されているか否かに基づいて、識別番号割付部３２ａによる割付処理をさらに変更する割付処理第２変更部３２ｃとを有する。 （もっと読む）

【課題】プロセッサに基づくマシンの意思決定を為す能力を、ハードウェアに組み込まれたパイプラインに基づくマシンのナンバークランチング速度と組み合わせることを可能とする新しい計算アーキテクチャを実現する。
【解決手段】パイプライン加速器４４に組み込まれたパイプライン回路は、データを受信し、前記データをメモリにロードし、メモリからデータを検索し、検索されたデータを処理し、そして処理されたデータを外部ソースに提供するように動作できる。加えて、パイプライン回路は、受信されたデータを処理することもできる。パイプライン加速器がピア-ベクトル・マシン４０の一部としてのプロセッサと結合されている場合、メモリはパイプライン回路とプロセッサが実行するアプリケーションとの間におけるデータの転送を補助する。 （もっと読む）

【課題】 パイプライン部の負荷分散を効率的に行う演算処理装置を提供することを目的とする。
【解決手段】 入力される第１の命令を実行する第１のパイプライン部と、入力される第２の命令を実行する第２のパイプライン部と、第１のパイプライン部が第１の命令を完了できない場合又は第２のパイプライン部が第２の命令を完了できない場合に、完了できない第１の命令又は第２の命令を登録する登録部と、第１のパイプライン部と第２のパイプライン部とのうち、負荷が低いパイプライン部を決定する決定部と、登録部に登録された命令を、決定部が決定したパイプライン部に入力する入力部とを有する。 （もっと読む）

【課題】所望の処理性能を満足した上で、低消費電力化を図ることができるようにする。
【解決手段】各ロジック部１１における許容処理時間と各ロジック部１１の処理時間を比較し、その比較結果を参照して、複数のロジック部１１間の接続箇所毎に、挿入されているフリップフロップ１２を省いて、その接続箇所における前段のロジック部１１と後段のロジック部１１を直結するか否かを判定するパス長判定部を設け、セレクタ１３がパス長判定部により直結する旨の判定がなされた接続箇所では、挿入されているフリップフロップ１２を省いて、その接続箇所における前段のロジック部１１と後段のロジック部１１を直結する。 （もっと読む）

【課題】動作クロックが向上してビジーフラグの更新が遅れる場合でも、パイプライン演算器の使用効率を低下させずに処理できる情報処理装置を提供する。
【解決手段】第１命令部２０２は、第１命令をパイプライン処理実行部へ発行し、第１命令の情報である命令発行確定信号を第２命令部２０３へ出力する。第２命令部２０３は、第１命令よりも優先順位の低い第２命令を格納する命令発行キューと、命令発行確定信号に基づいて第１命令の演算器使用サイクル数が１であると判定した場合、処理サイクル数１信号を出力する直前命令処理数認識部と、処理サイクル数１信号を受け取り、命令発行抑止信号を出力しないように制御する命令発行抑止信号生成部とを備える。第２命令部２０３は、第１クロックで命令発行抑止信号を出力しないことによって、第１クロックに連続する第２クロックで、パイプライン処理実行部へ第２命令を発行する。 （もっと読む）

クロック信号を生成するクロック発生回路を有する制御装置（１１１）、及び、クロック信号に同期した演算論理動作を実行するＡＬＵ（１１２）を含むプロセッサ（１１）と、それぞれ一組の情報群を格納したメモリユニットのアレイ、このアレイの入力端子及び出力端子を有し、情報をメモリユニットのそれぞれに格納し、且つ、クロック信号に同期して、ステップごとに、出力端子の方向に転送し、格納された情報をプロセッサ（１１）に能動的に逐次出力し、ＡＬＵ（１１２）が演算論理動作を、格納された情報により実行可能であり、更に、命令の転送の場合には、プロセッサ（１１）に向かう命令の流れのみを一方向に規定して、ＡＬＵ（１１２）の処理の結果が入力されるマーチング主記憶装置（３１）とを備える計算機システムである。
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【課題】さまざまな秘密鍵および公開鍵の暗号化アルゴリズムを処理するようプログラム可能な暗号化チップを提供する。
【解決手段】暗号化チップは、演算処理装置のパイプラインを含み、該演算処理装置の各々は、秘密鍵アルゴリズム内の１ラウンドを処理することが可能である。データは、該演算処理装置間で、デュアルポートメモリを介して転送される。中央処理装置は、単一サイクルのオペレーションで、グローバルメモリからの非常に幅の広いデータ語を処理することができる。加算器回路は、比較的小さい複数の加算器回路を使用することによって簡素化され、合計およびキャリが複数サイクルでループバックされる。乗算器回路は、非常に幅の広い中央処理乗算器となるよう連結することができるように、より小さい演算処理装置乗算器を適用することによって、複数の演算処理装置と中央処理装置との間で共用することができる。 （もっと読む）

【課題】デッドロック無くグラフィック処理を増大させる。
【解決手段】実行ユニットのパイプライン結果（例えば、テクスチャーパイプライン結果）用の記憶スペースを提供する。この記憶スペースにより、テクスチャーユニットを利用して情報を記憶することができ、一方、レジスタファイルの対応する位置が他のスレッドへの再割当てのために使用できるようになるので、複数のスレッドの処理を増大させることができる。更に、要求の数を制限し、要求のセットのうちの各要求を完了するのに使用可能なリソースがない限り、その要求のセットが発せられないようにすることにより、デッドロックを防止する。 （もっと読む）

１つ以上の処理ユニット（４０）と、実行パイプライン（３２）と、制御回路（２８）とからなるプロセッサ（２０）。実行パイプラインは、少なくとも段階を成す第１と第２のパイプラインステージを有し、パイプラインの連続するサイクルの中で処理ユニットにより遂行される動作を特定するプログラム命令が、第１のパイプラインステージによりメモリから取得され、そして前記第２のパイプラインステージに運ばれ、第２のパイプラインステージは処理ユニットに対し特定の動作を遂行するようにさせる。制御回路は、パイプラインの第１のサイクルにおいて第２のパイプラインステージ内に存在するプログラム命令が、パイプラインの次のサイクルにおいて再び実行されると判定した時に、前記実行パイプラインに対し、前記メモリから前記プログラム命令を再取得することなく、前記パイプラインステージの１つの中の前記プログラム命令を再使用させるように接続される。 （もっと読む）