【課題】分岐ターゲットアドレスキャッシュ（ＢＴＡＣ）の各エントリ内に複数の分岐ターゲットアドレス（ＢＴＡ）の格納スペースを提供することなく、同じ命令ブロック内に属する２つ又はそれ以上の選択された分岐命令のＢＴＡの格納を可能とするスライドウィンドウブロックベースのＢＴＡＣを提供する。
【解決手段】ＢＴＡＣ２５は、各エントリが、評価され選択されブロック内の第１の命令のアドレスに関連するタグを有する少なくとも１つの分岐命令を含む命令ブロックに関連する、複数のエントリを備える。ブロックは各々が、Ｉキャッシュ２２からフェッチされた命令グループに対応する。分岐命令は、２つ又はそれより多くのフェッチグループに含まれ、ＢＴＡＣエントリに関連する２つ又はそれより多くの命令ブロックにも含まれる。ＢＴＡＣは、各々が少なくとも１つの選択された分岐命令を含む、異なる命令ブロックに関連するエントリを格納する。 （もっと読む）

【課題】破壊的競合を緩和して分岐予測の精度を向上させる。
【解決手段】分岐予測器１は、分岐命令の分岐正否の予測を行う第１分岐予測部１０と、第１分岐予測部による分岐予測ミスの数が閾値に達した分岐命令を記憶する記憶部２０と、記憶部２０に記憶された分岐命令それぞれについて個別に分岐正否の予測を行う第２分岐予測部３０と、を備えている。予測の対象となる分岐命令が記憶部２０に記憶されている場合には、第２分岐予測部３０による予測を行う。 （もっと読む）

【課題】マイクロアーキテクチャの性能をモニタリングし、そのモニタリングされた性能に基づいてマイクロアーキテクチャをチューニングする方法及び装置を提供する。
【解決手段】シミュレーション、解析上の推論、リタイアメントプッシュアウト測定、全体実行時間、およびインスタンス当たりのイベントコストを決定する他の方法によって性能がモニタリングされる。インスタンス当たりのイベントコストに基づき、マイクロアーキテクチャおよび／または実行ソフトウェアは、性能を強化すべくチューニングされる。 （もっと読む）

分散型のマルチコアアーキテクチャにおいてプレディケート予測を生成するための、システム、方法、およびコンピュータによってアクセス可能な媒体の実施例が提供される。そのようなシステム、方法、およびコンピュータによってアクセス可能な媒体を用いると、分岐命令についての概略プレディケート経路情報をインテリジェントに符号化することが可能になる。この静的に生成された情報を用いて、分散型のプレディケート予測器は、信頼性の高いプレディケートの正確な予測を容易にし得る動的なプレディケート履歴を生成することができ、同時に、コア間の通信を最小化する。
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複数のプロセッサコアとプロセッサコアの少なくともいくつかによって共有されるキャッシュメモリとを有するマルチコアプロセッサに関係する技法を全体的に説明する。マルチコアプロセッサを、キャッシュメモリ結合性のそれぞれのレベルを処理コアのそれぞれに別々に割り当てるように構成することができる。
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【課題】不要な命令プリフェッチ要求などの発生を抑止し、プロセッサの性能低下を防止することを課題とする。
【解決手段】開示する命令制御装置は、メインメモリに記憶されるデータのうち利用頻度の高いデータを記憶するＬ１キャッシュメモリから受信した命令フェッチデータを保存する命令バッファに空きがあるか否かを判定する。続いて、命令制御装置は、命令バッファに空きがあると判定された場合に、Ｌ１キャッシュメモリ内のＭＩＢに少なくとも２エントリ以上の空きがあるか否かを判定する。そして、命令制御装置は、Ｌ１キャッシュメモリ内に少なくとも２エントリ以上の空きがあると判定された場合に、Ｌ１キャッシュラインのラインサイズに従ったアドレス境界で命令プリフェッチ要求をＬ１キャッシュメモリに出力する。 （もっと読む）

パイプラインデジタルプロセッサでジャンプ動作を実施するための方法および装置を提供する。方法は、実行されるジャンプ命令の目標アドレスをメモリテーブルに書き込むことと、プロセッサによって実行されている第１のジャンプ命令を検出することであって、第１のジャンプ命令は、メモリテーブルの中の第１の目標アドレスに対するポインタを参照する、ことと、プロセッサが、第１の目標アドレスにジャンプし、メモリテーブルの中の第２の目標アドレスであって、第２のジャンプ命令に対応する第２の目標アドレスを指すようにポインタを修正することによって、第１のジャンプ命令を実行することとを含む。
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プロセッサシミュレーション環境は、ターゲットプロセッサの特性に従ってプロセッサ命令の実行をシミュレーションするプロセッサ実行モデルと、分岐オーバーライドロジックとを含む。プロセッサ実行モデルは、分岐命令をデコードすると、分岐オーバーライドロジックからの分岐案内を要求する。この要求に応答し、分岐オーバーライドロジックは分岐評価を解決する分岐案内を供給する。この要求は分岐命令アドレスを含んでもよい。分岐オーバーライドロジックは、分岐命令アドレスを用い、ターゲットプロセッサと互換性のあるプロセッサにより実行された命令の実行トレースを索引してもよい。分岐案内は、命令トレースから得られる、または、分岐オーバーライドロジックにより判断されるオーバーライド分岐ターゲットアドレスを含んでもよい。この方法により、複雑なＩ／Ｏがモデル化されていないシミュレーション環境において正確なプログラム実行指令がシミュレーションされる。 （もっと読む）

【課題】 ループ支援機構と分岐予測機構との双方を備えた場合に、簡単な構成で且つ両者が競合せずに処理を行うことができるプロセッサを提供する。
【解決手段】 命令実行部がブロックリピート命令ＢＲを実行した後、対象のループの最後の命令のアドレスをディスパッチプログラムカウンタＰＣ−Ｄが指し示したタイミングで、ループ制御部が上記ブロックの先頭の命令に分岐をさせつつ「架空の分岐命令（ループ形成用）」を命令実行部に投入する。そして、命令実行部において、アドレスＥＡにあるブロックの最後の命令がアドレスＳＡにあるブロックの最初の命令への分岐命令であったかのように模擬され、それが分岐予測部に記憶され、以後分岐予測が行われる。 （もっと読む）

【課題】
低い確度のブランチ予測状態に関連して費やされるエネルギおよび資源を減らすために、予測されなかったブランチに対する命令バッファの深さを動的に管理するための方法および装置を提供する。
【解決手段】
命令スレッドのための命令バッファの一部分が、予測されたブランチ命令ストリームを格納するために割振られる。命令バッファの別の部分は、予測されなかったブランチ命令ストリームに割振られ、高い予測確度状態の時にはゼロ・サイズにされ得る。所与の命令スレッドに対してブランチ予測機構が如何に適正に作用するかということを表す量を提供する現時点の予測確度に従って、そのバッファのサイズが動的に調節される。ブランチ命令が、予測されなかったパスへのブランチとして解明されるとき、命令ストリームがその予測されなかったパスに素早くシフトされるように、別の命令フェッチ・アドレス・テーブルが保持される。そのテーブルは、命令キャッシュをアドレスするためのメイン・フェッチ・アドレス・レジスタと多重化されてもよい。 （もっと読む）

【課題】リターンアドレススタックのみで精度良く分岐予測を行う機構を提供する。
【解決手段】パイプライン処理する情報処理装置１００において、投機的に実行されている命令の検証に用いられる分岐予測アドレスの生成を行う分岐予測制御装置１１０であって、予測リターンアドレスを格納する第１のリターンアドレス格納手段１１３と、コール命令の実行結果に応じて生成されるリターンアドレスを格納する第２のリターンアドレス格納手段１１７と、格納された予測リターンアドレスを分岐予測アドレスとして送出し、送出した分岐予測アドレスを格納する分岐予測アドレス格納手段１１４とを有し、分岐予測アドレスと分岐命令あるいはリターン命令の実行後に生成されるリターンアドレスとが異なる場合に第２のリターンアドレス格納手段に格納１１７されている内容を第１のリターンアドレス格納手段１１３にコピーする分岐予測制御装置である。 （もっと読む）

【課題】回路構成の複雑化を抑制しつつ、プロセッサの処理速度を高速化する。
【解決手段】演算対象のデータの性質に基づいて分類された、第１タイプの命令及び第２タイプの命令を含むプログラムから命令を順次取得してデコードするデコーダと、前記第１タイプの命令を前記デコーダから順次受信して実行する第１演算ユニットと、前記第２タイプの命令のオペランドに含まれる、前記第１演算ユニットに関連するレジスタにセットされる変数値を定数値に置換するオペランド処理回路と、前記デコーダによってデコードされ、前記オペランド処理回路によってオペランドが置換された前記第２タイプの命令をキューイングするバッファと、前記第２タイプの命令を前記バッファから順次取得して実行する第２演算ユニットと、を備えることを特徴とするプロセッサを提供する。 （もっと読む）

【課題】分岐ポイントを特定して分岐命令を他の命令で置き換える処理を行うことなく、容易に、かつ効率的に分岐予測回路の検証を可能とする情報処理装置の分岐予測回路の試験装置、情報処理装置の分岐予測回路の試験方法及び情報処理装置の分岐予測回路の試験プログラムを提供すること。
【解決手段】分岐予測回路試験装置１のランダム命令生成部１１がランダム命令列を生成し、試験実行制御部１２が該命令列を被試験対象装置２に実行させる。該命令列の実行後、試験実行制御部１２がランダム命令生成部１１に指示して該命令列をシフトし、試験実行制御部１２が、被試験対象装置２に該シフトされた新たな命令列を実行させる。検証部１３が、命令列が実行される毎にログ情報を記憶し、該ログ情報と期待値記憶部１３２に記憶された期待値とを比較して、分岐予測回路２１の動作を検証する。 （もっと読む）

【解決手段】サブルーチン呼び出しを認識する装置が開示される。装置は、レジスタの内容を受信する第１入力と、プログラムフローにおける非逐次的な変化を受信する第２入力と、前記プログラムフローにおける非逐次的な変化の後の逐次的な次のアドレスを受信する第３入力とを備える回路を含む。前記回路は、前記プログラムフローにおける非逐次的な変化がサブルーチン呼び出しであるかを判断するために、前記逐次的な次のアドレスと、前記レジスタの内容とを比較するように構成されている。 （もっと読む）

【課題】動的分岐予測方式を実現するためには複雑なハードウェア分岐予測機構が必要となるが、プロセッサコアの複雑化を招く。一方、ハードウェア分岐予測機構を用いない静的分岐予測方式では予測精度が低くなりがちである。
【解決手段】分岐処理を含むソフトウェアのうち分岐命令を特定する手順、分岐ヒント命令を前記分岐命令の前に実行されるべき位置に挿入し、前記分岐命令の分岐のうち第1の分岐判断をした場合に実行されるべき位置に第1の分岐後処理コードを挿入し、前記分岐命令の分岐のうち第２の分岐判断をした場合に実行されるべき位置に第２の分岐後処理コードを挿入し、オブジェクトコードを生成する手順、を実行させる。 （もっと読む）

明示的サブルーチンコールの分岐予測動作をエミュレートするための装置が開示される。本装置は、命令アドレスおよび第2の入力を受け取るように構成されている第1の入力を含んでいる。第2の入力は、サブルーチンへの黙示的サブルーチンコールに関係するものとして命令アドレスを記述するプリデコード情報を受け取るように構成されている。プリデコード情報に応答して、本装置は、リターンアドレスを定義する前記命令アドレスに一定数を加えるように構成されている加算器も含んでいる。このことにより、本装置は、リターンアドレスを明示的サブルーチンリソースに記憶し、もってリターンコール命令の後続の分岐予測を容易にすることができる。 （もっと読む）

各命令の長さが最小命令長さ粒度の倍数である可変長命令セットにおいて、成立した分岐命令の最後の粒度（すなわち末尾）を示すインジケーションが、分岐ターゲットアドレスキャッシュ（ＢＴＡＣ）内に格納される。もしＢＴＡＣ内で後にヒットする分岐命令が予測され成立すると、以前フェッチされた命令は、示された分岐命令の末尾を過ぎた直後から、パイプラインからフラッシュされる。この技術は、ＢＴＡＣ内の分岐命令の長さを格納する必要を回避することによってＢＴＡＣ空間を節約し、フラッシュをどこから開始するかを（分岐命令の長さに基づいて）計算する必要性を取り除くことによって性能を改善する。
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情報が分岐先バッファ（ＢＴＢ）（３１）を有するデータ処理システムで処理される。一形式において、命令は受け取られてデコードされる。論理演算、算術演算、もしくは別の命令の実行または該命令の実行の比較結果の１つによって設定される条件コード値（３３）に基づいて、その命令が成立分岐命令であるかどうかの判断がなされる。成立分岐命令の分岐先を格納する分岐先バッファのエントリを割り当てるかどうかを判断するために、成立分岐命令と関連付けられている命令指定子（５０）が使用される。一形態において、命令指定子は命令のフィールドである。分岐先バッファ割当指定子の値によっては、命令フェッチユニット（３０）は無条件分岐命令に対して分岐先バッファにエントリを割り当てない。
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命令実行遅延は、システム設計が完成された後に変更されて、当該システムが命令実行に影響を及ぼす種々の条件を動的に考慮することを可能にする。幾つかの実施形態において、この動的遅延は、当該処理システムによって実行されるべきアプリケーションによって決定される。他の実施形態において、この動的遅延は、以前に実行された命令の履歴を分析することによって決定される。更に他の実施形態において、この動的遅延は、与えられたアプリケーションに利用可能な処理資源を評価することによって決定される。何れにしても、この遅延は命令毎のベース、複数の命令毎のベースで、またはアプリケーション毎のベースで動的に変更されてよい。プロセッサ命令実行は、第一の組の1以上の命令についての第一の遅延値、および第二の組の１以上の命令についての第二の遅延値を決定することによって制御されてよい。前記命令組の実行は、対応する遅延値に基づいて遅延される。 （もっと読む）