【課題】拡張精度演算回路と単・倍精度演算回路とにより単精度同士／倍精度同士の並列演算を実現し、演算処理を高速化して演算実行時間を短縮できること。
【解決手段】第１ビット幅の数値及び前記第１ビット幅より短い第２ビット幅の数値に対してそれぞれが浮動小数点演算を行なう複数の演算回路を有する浮動小数点演算回路であって、演算命令に基づいて、第１ビット幅の演算を行なう第１演算回路が休止することを判定する休止判定部と、休止判定部が前記第１演算回路が休止すると判定した場合に、第１演算回路を第２ビット幅の数値の演算を行なうよう制御し、第２ビット幅の数値の演算を、第１演算回路と第２ビット幅の数値を演算する第２演算回路とにより並列に実行する演算制御部と、を備えることを特徴とする。 （もっと読む）

【課題】乗算回路における電流発生を抑止するとともに演算時間を短縮する。
【解決手段】
入力値生成部は所定のデコード単位ごとに被乗数データおよび乗数データを区切って、区切られた被乗数データおよび乗数データの複数の部分乗算結果を、区切られた被乗数データおよび乗数データよりも広いデータ幅を有する固定値から所定ビット数だけ異なる値を示すデコードデータとして生成する。乗算部は、入力値生成部によって生成された複数の部分乗算結果のデコードデータを、対応する桁のデコード単位ごとに加算することによって、デコードされた乗算データを生成する。エンコーダは、乗算部によって生成されたデコードされた乗算データをデコード単位ごとにエンコードすることによって、被乗数データと乗数データとの間の乗算結果を出力する。 （もっと読む）

【課題】 小さな回路規模で高速に多倍長演算を実現する多倍長演算装置を提供すること。
【解決手段】 本発明の多倍長演算装置１１０は、直列接続される複数の多ビット加算器１２０を含む。本多ビット加算器１２０は、各々が多倍長数の一部を構成する被加数および加数が入力される入力部Ａ，Ｂと、被加数と加数との下位ビットを加算し、和の下位ビットを出力する下位ビット加算器１２２と、加数の上位ビットが被加数の上位ビットに対する減基数の補数であるという関係を満たすか否かを判定する判定回路１２４と、被加数および加数の上位ビットを加算する第１上位ビット加算器１２６と、被加数と加数との上位ビットを加算する第２上位ビット加算器１２８と、判定の結果に対応して第１上位ビット加算器１２６または下位ビット加算器１２２の桁上がりを当該多ビット加算器１２０の桁上がり出力として選択する選択回路１３０とを含む。 （もっと読む）

【課題】装置規模を小型化し、且つ演算速度を高速化することが可能な定数乗算装置を提供する。
【解決手段】２進６桁の被乗数Ｙの、各桁中に含まれる「１」の個数が４である場合に、１２列、３段の複数の加算点を設定し、被乗数Ｙの最も下の位の「１」が第１桁に存在する場合に、第１段の、第１列から第６列までの加算点の各ａ入力にＮ桁の乗数Ｘの、第１桁から第Ｎ桁までの各数値を入力する。また、第２〜第３段の各加算点に、乗数Ｘを所定の桁だけシフトした数値を入力する。そして、各加算点の３つの入力のうち２以上が常時０となる場合は、この加算点に加算器を設置せず、１つの入力が常時０となる場合にはこの加算点に半加算器（ＨＡ）を設置し、それ以外の加算点に全加算器（ＦＡ）を設置する。このような構成により、装置規模を小型化し、更に演算速度を高速化することができる。 （もっと読む）

【課題】ロジステック写像の演算を高速で実行することが可能な演算装置を提供する。
【解決手段】ロジステック写像の桁数が６桁である場合に、６段、５列の加算器を備える配列型乗算器を用いてロジステック写像の漸化式を展開した「Ｘt＊notＸt＋Ｘt」の演算を実行する。この場合、第１段の各加算器に「Ｘt」のビット列であるｘ0〜ｘ5を入力することにより「Ｘt」の加算処理が実行さえる。従って、別途「Ｘt」を加算する処理を実行することなく、ロジステック写像を演算することができ、従来と対比して「Ｘt」を反転して「＋１」とする処理が不要となるので、ロジステック写像の演算速度を高速化することが可能となる。 （もっと読む）

【課題】演算ＴＡＴを短縮して、性能向上と消費電力低減効果を実現できる浮動小数点除算器を提供する。
【解決手段】浮動小数点除算器は、２進数の減算シフト型である。この浮動小数点除算器は、仮数繰り返し処理部２５０と、演算実行制御部２００とを具備する。仮数繰り返し処理部２５０は、入力オペランドにおける被除数の仮数の減算シフト処理により商と部分剰余とを生成する。演算実行制御部２００は、部分剰余に関して、演算実行処理における基数によって一意に決定される特定の位置のビット値を判定する。仮数繰り返し処理部２５０は、演算実行制御部２００の判定結果に基づいて、減算シフト処理の１回につき生成される商のビット数と部分剰余の左シフトビット数に対して、それぞれ２倍の商生成及び部分剰余の左シフト処理を行うことで、減算シフト処理回数を削減する。 （もっと読む）

【課題】簡易な手順で高基数除算を実行可能にする。
【解決手段】補正値算出部１５は、被除数Ａに基づく被除数ゼロカウント値と除数Ｂに基づく除数ゼロカウント値とｎの値とに基づいて、ループカウント値の補正値を算出する。補正ループカウント値算出部１６は、被除数ゼロカウント値と除数ゼロカウント値と補正値とに基づいて、補正ループカウント値を算出する。被除数シフト部１７は、被除数Ａの絶対値を、被除数ゼロカウント値と補正値とに基づく桁数だけシフトする。除数シフト部１８は、除数Ｂの絶対値を、除数ゼロカウント値に基づいてシフトする。除算ループ処理部２０は、被除数シフト部１７からの出力値と除数シフト部１８からの出力値と補正ループカウント値とに基づいて、除算演算を実行する。 （もっと読む）

【課題】格子を用いた計算において計算処理を高速化することを目的とする。
【解決手段】格子の横軸であるｍの値が大きくなる方向に格子の接点の値を計算していく際に、ｍ＝ｎ−１にダミーの接点を追加して、ＳＩＭＤ機能を利用してｍ＝ｎ−１の接点の値と追加したダミーの接点の値とを用いてベクトル演算することで、ｍ＝ｎの接点の値を求めることができるように、追加するダミーの接点を決定する決定手段と、決定手段で決定されたダミーの接点をｍ＝ｎ−１に追加する追加手段と、ＳＩＭＤ機能を利用してｍ＝ｎ−１の接点の値と追加手段で追加されたダミーの接点の値とを用いてベクトル演算することで、ｍ＝ｎにある接点の値を算出する算出手段と、を有することによって課題を解決する。 （もっと読む）

【課題】除数の制限がなく、標数Ｐと標数２の何れの除算演算処理も回路規模を増加させずに実現できるようにする。
【解決手段】シフトレジスタ１２に格納された被除数Ａの上位桁から順にシフトしていって、被除数Ａの上位５ビットを見る。レジスタ３０は、現在の最高次の値であり、これが「１」となった時に減算が実行される。レジスタ３０の値が「１」になると、論理積素子３２〜３８は、レジスタ１４〜２２からの除数Ｂの値を出力し、排他的論理和素子４０〜４６において減算が実行される。レジスタ３０の出力は、そのままシフトレジスタ４８に格納され、これが商となる。このような処理動作は、被除数Ａの全ビットが出力されるまで実行され、被除数Ａがｍビットであればｍクロックで動作を止める。その時のレジスタ２４〜３０の値が剰余となり、レジスタ３０の値が最上位桁（ＭＳＢ）となる。 （もっと読む）

【課題】補助キュービットを使うことなく、従来よりも効率的な量子演算技術を提供する。
【解決手段】２つの２進数ａ＝ａ_n-1…ａ₀及びｂ＝ｂ_n-1…ｂ₀と、０または１のｚとに対し、ａ＋ｂ＝ｓ_n…ｓ₀と、ｚ（＋_XOR）ｓ_nとを算出する量子演算であって、ｎ個のキュービットＢ_iと、ｎ＋１個のキュービットＡ_jを演算対象とし、キュービットＢ_iの初期状態を|ｂ_i〉とし、キュービットＡ_iの初期状態を|ａ_i〉とし、キュービットＡ_ｎの初期状態を|ｚ〉として、キャリービットｃ_iが初期状態|ａ_i〉を与えられたキュービットＡ_iに蓄えられる。これは、ＭＡＪゲートを二つの制御ＮＯＴゲートを含む前段部と一つのToffoliゲートを含む後段部に分けて、ＭＡＪゲートの作用を複合的に利用することで達成される。 （もっと読む）

【課題】回路規模が小さくスケーラブルなｗ−ＮＡＦ変換装置を提供する。
【解決手段】２進表現された整数をｗ−ＮＡＦ表現された冗長２進表現に変換するＮＡＦ変換装置であって、前記２進表現された整数を下位から１ビットずつ受け付ける受付手段と、１ビットで表現される状態の値を記憶する記憶手段と、ｗ−１ビットで表現される状態の値を記憶するシフトレジスタと、前記受付手段が受け付けた１ビットの値と、前記記憶手段の状態の値と、前記ｗ−１ビットのシフトレジスタの状態の値を参照し、次の時刻における前記記憶手段の状態と前記ｗ−１ビットのシフトレジスタの状態とを決定し、現時刻におけるｗビットのパラレル出力を決定する更新手段と、を具備する。 （もっと読む）

【課題】演算の高速化を図り、また、小型化を図ることで並列度を高めることが可能な半導体装置を提供する。
【解決手段】半導体装置２０１は、乗数を示す３ビットの第１の乗数データを受けて、ブースのアルゴリズムに従い、シフトフラグ、反転フラグおよび演算フラグを出力するデコーダＤＥＣ１，ＤＥＣ２と、被乗数を示す２ビットの第１の被乗数データと、シフトフラグ、反転フラグおよび演算フラグとを受けて、シフトフラグに基づいて第１の被乗数データの上位ビットおよび下位ビットのいずれかを選択し、選択したビットを反転フラグに基づいて反転または非反転し、反転または非反転されたデータおよび所定の論理レベルのデータのいずれかを演算フラグに基づいて選択し、第１の乗数データおよび第１の被乗数データの部分積を示す部分積データとして出力する第１の部分積算出部３１〜３８とを備える。 （もっと読む）

【課題】算器の消費電力を削減すると共に、乗算器の演算速度の低下を抑制する。
【解決手段】乗算器２０は、第１の端子２２に乗数が入力され、第２の端子２４に被乗数が入力される。制御回路３０は、乗算されるＡとＢについて、いずれを乗数としたほうが乗算器２０による乗算にキャリの発生回数が少ないかを判定すると共に、キャリの発生が少ない乗算が行われるように、ＡとＢの片方を第１の端子２２と第２の端子２４の片方に入力し、ＡとＢの他方を第１の端子２２と第２の端子２４の他方に入力する。 （もっと読む）

【課題】入力データ数やビット幅が大きい場合の多入力加算、符号付のビット幅混合加算における高速な演算が可能な演算器、及び演算器の設計方法を提供することを目的とする。
【解決手段】演算器１は、レジスタ１００と、入力信号１０２が入力される部分積展開部１０４と、部分積展開部１０４から信号１０６が入力されるカウンタ部１１０と、カウンタ部１１０から出力信号１１５が入力されるｓｕｍ部レジスタ１２０と、カウンタ部１１０から出力信号１１５の桁の桁上げとして出力信号１２５が入力されるｃａｒｒｙ部レジスタ１３０を備え、桁毎の遅延を予測し、予測した遅延に影響しない範囲でカウンタの適用とキャリーセーブのビット幅を最適化し、次の演算器を含めた演算器全体の遅延を最適化したことにより高速な演算器１及び演算器１の設計方法を得ることができる。 （もっと読む）

【課題】ＳＩＭＤ型計算機やベクトル型計算機に適用可能な、特定の初期値を検出して別処理を行うことを不要とする、ソフトウェアシーケンスによる高性能な除算を実行する。
【解決手段】符号および仮数と、指数とを分解し、２者を別々に計算する除算用の計算機において、符号および仮数を取り出す演算器と、２つの数の指数の差を取り出す演算器を設ける。 （もっと読む）

【課題】乗算における加算および減算の最大回数を低減することで、演算装置の小型化および演算速度の向上を図ることができる技術を提供する。
【解決手段】二進法に係る被乗数と乗数との乗算を行う演算装置において、乗数におけるビットの数値の下桁側からの配列に応じて、加算基調の演算を行った後に、該加算基調の演算および減算基調の演算のうちの少なくとも一方の演算を順次に行うことを決定する。ここで、加算基調の演算では、乗数におけるビットの数値が下桁側から順に１、０となる場合に被乗数に係る加算を行い、下桁側から順に１、１となる場合に減算基調の演算に移行しつつ被乗数に係る減算を行う。また、減算基調の演算では、符号拡張乗数におけるビットの数値が下桁側から順に０、１となる場合に被乗数に係る減算を行い、下桁側から順に０、０となる場合に加算基調の演算に移行しつつ被乗数に係る加算を行う。 （もっと読む）

【課題】複数のデータ語長への飽和処理を効率良く行える信号処理プロセッサ及び半導体装置を提供すること。
【解決手段】デコード部１１０とレジスタ部と命令実行部１３０とを含む信号処理プロセッサ１００であって、命令実行部１３０は、読み出し処理部１４０と、演算部１５０と、飽和処理部１６０と、書き出し処理部１７０と、を含みレジスタ部は、飽和処理において飽和させる語長を特定する飽和語長調情報１２４を含む飽和情報が保持された飽和情報保持部１２０を含み、飽和処理部１６０は、飽和語長情報１２４によって特定される語長に対応した飽和処理を行う。 （もっと読む）

【課題】基本となる桁数のモジュール内では桁借り、桁上げが伝搬しないＮ桁加減算器ユニット及びＮ桁加減算器モジュールを提供する。
【解決手段】本発明は、加減算器のうち特に加減算の規則性に基づき、被加減数と加減数の関係から加減算結果の出力パターンを予見し、基本となる桁数のモジュール内では桁借り、桁上げが伝搬しないＮ桁加減算器ユニット及びそれを用いたＮ桁加減算器モジュールを特徴とする。 （もっと読む）

【課題】補助量子ビットを用いず、近傍量子ビット演算だけを使い、線形サイズ、線形深さで二進数ａ，ｂの和ａ＋ｂを計算する技術を提供する。
【解決手段】二進数ｂの各桁は小さい方から量子ビットＱ_２ｉ＋１（ｉ＝０，…，ｎ−１）の初期状態にそれぞれ対応し、二進数ａの各桁は小さい方から量子ビットＱ_２ｉ＋２（ｉ＝０，…，ｎ−１）の初期状態にそれぞれ対応する。図２０に示す量子演算操作が、量子ビットＱ_１，…，Ｑ_２ｎ＋１に対して図１６から図１９に示す量子操作を行う。ｎ＝５の場合の量子回路を図１から図５に示す。和ａ＋ｂの各桁は小さい方から量子ビットＱ_２ｉ＋１（ｉ＝０，…，ｎ）の操作後の状態にそれぞれ対応する。 （もっと読む）

【課題】量子化処理のための除算演算処理の高速化を図る。
【解決手段】被除数のうち所定ビットよりも上位ビットの被除数が、除数よりも小さいか否か比較判定し、上位ビットの被除数が除数よりも小さい場合には、商のうち上位ビットに対応するビットの商をゼロとするとともに、所定ビット以下の下位ビットの被除数を除数で除算して、下位ビットに対応するビットの商を求めることにより、被除数を除数で除算した商を求める。 （もっと読む）