【課題】性能低下を招くことなく回路面積を削減出来る半導体集積回路を提供すること。
【解決手段】第１メモリ３０と、第１メモリ３０に対するキャッシュメモリとして働く第２メモリ１０とを備える。第１メモリ３０からデータが読み出される場合の第１読み出し、第２メモリ１０からデータが読み出される場合の第２読み出し、及び該データを第２メモリ１０から読み出すと決定する判定、は、複数の処理ステージのうちのいずれかの処理ステージで実行される。第１読み出しにて読み出されたデータが出力されるタイミングと、第２読み出しにて読み出されたデータが出力されるタイミングとは同一である。第１読み出しで読み出されたデータは、第２メモリ１０を経由しない経路を用いて出力される。 （もっと読む）

【課題】複数のレジスタへのアクセスを高速に行う。
【解決手段】制御装置は、複数のレジスタのアドレスをそれぞれ保持し、前記複数のレジスタのアドレスとは異なる第１のアドレスの指定に応答して前記複数のレジスタのアドレスを出力するアドレス設定部と、前記アドレス設定部から前記複数のレジスタのアドレスが入力され、当該複数のレジスタを選択する選択信号を同じタイミングで出力する第１のデコーダと、前記第１のアドレスに対する書込みデータを前記選択信号により選択される複数のレジスタに並行して書き込み、また、前記選択信号により選択される複数のレジスタから並行して読み出したデータを前記第１のアドレスからの読出しデータとして出力するデータ入出力部とを有する。複数のレジスタへ同時にアクセスでき、レジスタアクセスが高速化される。 （もっと読む）

【課題】複合条件に基づくサブワード並列実行をサポートする。
【解決手段】汎用フラグ（ＡＣＦ）は階層を使用して定義され、エンコードされる。加えられた各ビットは、前の機能性のスーパーセットを提供する。条件の組合せを用いて、複合条件に基づく条件付き分岐の順次シリーズを回避することができ、次いで複合条件を条件付き実行のために使用することができる。フラグの数を変えることによって、条件付きオペレーションの並列性は、例えばＶＬＩＷ実行での単一の処理からオクタル処理まで、かつ処理要素のアレイにわたって広範に変化することができる。異なるプロセッサ中で生成された条件に基づいて１つのプロセッサ中の条件付き実行を指定することを可能にして、多数のＰＥは、条件情報を同時に生成することができる。多数のプロセッサアレイ中の各プロセッサは、異なるユニットをそれらのＡＣＦに基づいて条件付きで独立に動作させることができる。 （もっと読む）

【課題】情報処理に必要なビット操作が多様化し、必要な処理も複雑化している。
【解決手段】情報処理装置１０は入力レジスタ１２に格納されたデータをビットごとに操作し、その結果を出力レジスタ１４に格納する。セレクタ回路１８は、入力レジスタ１２からの１２８ビットの入力データから１ビットの出力データを選択する。アンド回路２０は、対応するセレクタ回路１８からのデータが有効な場合にのみ、当該データを出力レジスタ１４の対応するビットに出力する。制御信号生成器１６は各セレクタ回路１８に、選択すべきビットの番号を示すセレクト信号を入力するとともに、各アンド回路２０に、セレクタ回路１８から入力されたデータが有効か無効かを示す信号を入力する。 （もっと読む）

【課題】既存のプログラムをＶＬＩＷ型プロセッサで実行可能であり、処理オーバーヘッドを低減した情報処理装置等を提供すること。
【解決手段】ＶＬＩＷ型プロセッサを備える情報処理装置は、メモリ内に保存されたプログラムをＶＬＩＷ型命令に変換する命令変換プロセッサを有し、プログラムに応じてレジスタで命令変換プロセッサの制御ソフトウェアを設定することで、制御ソフトウェアを切り替える。 （もっと読む）

【課題】所定の命令実行により参照したデータの条件に応じて、その後の処理の切り替えを効率良く行う。
【解決手段】ＣＰＵ（１３０）は、命令セットを構成する命令を実行する。上記命令セットには、メモリ空間上のデータを読み込むロード命令が含まれ、上記ロード命令で読み込まれたデータには、データリード分岐発生ビット領域を有するフォーマットタイプのデータが含まれる。上記ＣＰＵには、データリード分岐制御レジスタ（３００，３１０）と、データリード分岐アドレスレジスタ（３２０，３３０）と、リードデータ解析部（６０）とを含む。上記データリード分岐発生ビット領域に、データリード分岐発生を示すビット値が設定され、上記データリード分岐制御レジスタに、データリード分岐発生ビットが有効であることを示す値が設定されている場合に、上記データリード分岐アドレスレジスタに記憶されたアドレス値に分岐することで処理の切り替えが行われる。 （もっと読む）

【課題】用途に応じて同一マイクロプロセッサを使い分ける場合に、命令デコード、命令実行などにより規定される最大動作周波数の制約が発生する。
【解決手段】本発明は、例えば、用途に応じて、最大動作周波数を可変にするために、命令または命令セットの一部を無効化させることを特徴とする。一例として、命令を、メモリから読み出してフェッチする命令フェッチ部と、命令フェッチ部でフェッチした命令に対するデコード処理を行う命令デコード部と、デコード後の命令に対する処理を実行する命令実行部とを有して構成されるマイクロプロセッサにおいて、前記命令デコード部が、外部設定値を入力とし、外部設定値によって、一部の命令をデコード対象から除外すること、または低速化させることを特徴とする。 （もっと読む）

【課題】マイクロプロセッサの処理速度を向上させること。
【解決手段】マイクロプロセッサは、データを格納する第１のレジスタセットと、第１のレジスタセットから退避させたデータを格納するとともに、格納したデータを第１のレジスタセットに復帰させる第２のレジスタセットと、第１のレジスタセットから第２のレジスタセットにデータを退避させるとともに、第２のレジスタセットから前記第１のレジスタセットにデータを復帰させるレジスタＩ／Ｆと、スタックメモリに退避させるレジスタの情報を退避レジスタ情報として生成する退避レジスタ情報生成部と、第２のレジスタセットに格納されたデータ及び退避レジスタ情報をスタックメモリに退避させるとともに、退避レジスタ情報を読み出してスタックメモリに退避させたデータを第２のレジスタセットに復帰させるスタックＩ／Ｆと、を有する。 （もっと読む）

【課題】同時マルチスレッディングプロセッサにおいて、スレッドの実行時間を削減する。
【解決手段】同時マルチスレッディングプロセッサは、デコード後に複数のスレッドで実行されるように、該複数のスレッドのうち、該命令が実行されるスレッドを識別するためのスレッド識別子が付加された、単一のスレッドに属する複数の命令をフェッチするフェッチ手段と、前記フェッチ手段によりフェッチされた前記複数の命令をデコードし、前記複数のスレッドを生成し、それぞれの該命令に付加された前記スレッド識別子の示すスレッドに、該命令を割り当てるデコード手段と、前記デコード手段により生成された前記複数のスレッドを並列に動作させることにより、前記複数の命令を実行する実行手段と、を有する。 （もっと読む）

【課題】乗累算演算を実行するデータ処理装置及び方法を提供する。
【解決手段】該データ処理装置は、制御信号に応答して、入力データ要素において、データ処理演算を実行するデータ処理回路を含む。命令デコーダ回路は、入力オペランドとして、第１入力データ要素、第２入力データ要素及び述語値を指定する述語化された乗累算命令に応答して、データ処理回路を制御するように制御信号を生成し、第１入力データ要素および前記第２入力データ要素を乗算し、乗算データ要素を生成し、該述語値が第１の値を有する場合、該乗算データ要素を初期累算データ要素に加算して結果累算データ要素を生成し、該述語値が第２の値を有する場合、該初期累算データ要素から該乗算データ要素を減算して、該結果累算データ要素を生成することで、乗累算演算を実行する。本発明は、パフォーマンス、エネルギー消費及びコード密度を改善する。 （もっと読む）

【課題】プレフィックス付きの命令を含む命令セットにおいて効率的なスーパースカラ命令発行と低消費電力とを実現する。
【解決手段】命令コードに対して、プレフィックスコードか、それ以外の命令コードかを判定し、その判定結果と前記１６ビットの命令コードとを出力する命令フェッチ部（ＦＴＣ）を採用すると共に、その判別結果に基づいて命令コードデコードするデコーダ（ＢＤＹＤＥＣ１，ＢＤＹＤＥＣ２）とプレフィックスコードをデコードするデコーダ（ＰＲＦＤＥＣ１，ＰＲＦＤＥＣ２）とを別々に配置する。さらに、プレフィックスはこれが修飾する１６ビットのような固定長命令コードよりも先にデコーダに供給される。プレフィックスコードの後続の固定長命令コードは、プレフィックスコードのデコーダと同じパイプライン（Ｐｉｐｅ１，Ｐｉｐｅ２）のデコーダに供給される。 （もっと読む）

【課題】値再利用（メモ化：Memoization）の際、実行結果を保存しておくメモリから実行結果を退避させることにより、値再利用の効率を改善させる。
【解決手段】履歴メモリ４３０は、実行結果が再び利用される再利用区間の実行結果を実行履歴として保持する。主記憶部１３０は、再利用区間のうち実行が反復される反復再利用区間の実行結果を退避履歴として保持する。履歴制御部５１０は、反復再利用区間の実行結果であるループ個別履歴に基づいて、退避履歴およびループ代表履歴を生成する。これにより、反復再利用区間の実行結果を退避履歴として主記憶部１３０に退避するとともに、その実行結果を含むループ個別履歴の代わりにループ代表履歴を履歴メモリ４３０に登録する。 （もっと読む）

【課題】レジスタ・リネーミング機構を実装するプロセッサを備えた情報処理装置におい、プログラムを最適化するだけの手段では回避できないメモリアクセスやレジスタの解放待ち時間を回避すること。
【解決手段】レジスタ・リネーミング機構を実装すると共に、図１（ａ）に示すレジスタの使用状況の下で、ユーザ（プログラマ等）は、命令セットに導入した専用命令（論理レジスタに割り当てが可能な未使用の仮想レジスタの数を増加または減少させる命令）を発行し、実行させる。これにより、未使用の仮想レジスタの数を図１（ｂ）、図１（ｃ）に示すように変更できるので、ソフトウェアによって、それ自身のプログラム特性に最適化したレジスタの利用を図ることが可能となる。また、レジスタ上のデータをメモリへ退避するようなメモリアクセスの発生や、レジスタの解放待ち時間の発生が抑制されるので、処理性能を向上させることができるようになる。 （もっと読む）

【課題】汎用レジスタの使用効率を最適化することが可能なマイクロコンピュータを提供すること。
【解決手段】制御部１３は、命令コードのデコード結果に応じて、命令の実行を制御する。ＧＲＡレジスタ３２は、複数の汎用レジスタのそれぞれに対するアクセス属性を記憶する。モード記憶部３１は、ＣＰＵの動作を制御するためのモードを記憶する。そして、レジスタアクセス許可判定回路３３は、制御部１３から汎用レジスタに対してアクセス要求がある場合に、ＧＲＡレジスタ３２に記憶されるアクセス属性およびモード記憶部３１に記憶されるモードに応じて、当該汎用レジスタに対するアクセスを許可するか否かを判定する。したがって、モードに対応して使用される汎用レジスタの本数を変更することができ、汎用レジスタの使用効率を最適化することが可能となる。 （もっと読む）

【課題】効果的にデータをシャッフルするための方法及び装置を提供すること。
【解決手段】一実施例の方法は、Ｌ個のデータ要素を有する第１オペランドとＬ個の制御要素を有する第２オペランドとを受け取ることからなる。各制御要素に対して、当該制御要素により指定された第１オペランドデータ要素からのデータは、それのゼロクリアフィールドが設定されていない場合に関連付けされた結果のデータ要素位置にシャッフルされ、それのゼロクリアフィールドが設定されていない場合、関連付けされた結果のデータ要素位置にゼロが配置される。 （もっと読む）

【課題】多重ループ処理を効率良く実行できる演算装置及び電子機器等を提供すること。
【解決手段】演算装置は、命令をデコードする命令デコード部１７０と、デコード結果に基づいて、第１、第２のループ処理で実行される命令の開始アドレスが設定される第１、第２のループ開始アドレス用レジスター１４０、１５０と、デコード結果に基づいて、第１、第２のループ処理で実行される命令の命令数が設定される第１第２のループ命令数レジスター１１０、２１０と、デコード結果に基づいて、第１、第２のループ処理のループ回数が設定される第１、第２のループ回数レジスター１２０、２２０と、デコード結果に基づいて、第１、第２のループ処理を実行する命令実行部１９０とを含む。 （もっと読む）

【課題】既存の半導体集積回路に対して機能の追加や修正がある場合でも、当該既存の半導体集積回路で作成したソフトウェアを使用可能、かつ、ＣＰＵの性能を向上可能な半導体集積回路及びレジスタアドレス制御装置を提供すること。
【解決手段】半導体集積回路１１０は、モード１からモードＮ（１２０、１３０、１４０）に対応して、アドレスビットの割り当てを組み換えたレジスタマップ１〜レジスタマップＮ（１２１、１３１、１４１）を有する。各レジスタマップは、対応するモードによって選択することができ、モードを切替えることで、いずれかのレジスタマップが使用可能となる。 （もっと読む）

【課題】性能低下を招くことなく回路面積を削減出来る半導体集積回路を提供すること。
【解決手段】データを保持する第１メモリ３０と、前記第１メモリ３０に対するキャッシュメモリとして働く第２メモリ１０とを備え、前記データに対する読み出し処理と書き込み処理とを複数の処理ステージによりパイプライン実行する半導体集積回路１であって、前記読み出し処理の対象となるデータを前記第１メモリ３０から読み出すと決定された場合に、該データの前記第１メモリ３０からの読み出しを前記処理ステージのいずれかＲＲ、ＲＲ／ＣＲにおいて行う。 （もっと読む）

【課題】マイコンなどの情報処理装置のレジスタ拡張を行う場合、拡張レジスタにアクセスするには、命令コードの追加・変更やレジスタ切り替えのための操作が必要になる。
【解決手段】命令メモリ１と、データメモリ９と、命令メモリから読み出された命令に従って制御信号を生成する命令制御部４と、命令制御部による制御信号に従ってデータメモリに対してアクセスを行うロード・ストアユニット１０と、命令制御部による制御信号に従って演算を行う演算器５，６と、演算器５で用いるデータを格納する標準レジスタ群７と、演算器６で用いるデータを格納する拡張レジスタ群８と、選択信号Ａ３により標準レジスタ群７と拡張レジスタ群８とのいずれかを選択する選択手段１２と、選択手段１２に対し選択信号Ａ３を出力する選択条件判定手段１３とを備え、選択条件判定手段１３は、装置内部の特定の状態信号に基づいて選択信号Ａ３を生成する。 （もっと読む）

【課題】 大容量のレジスタファイルから小さいレイテンシで大量のデータを効率よく計算することができるプロセッサを提供する。
【解決手段】 プロセッサは、演算手段と、演算手段にクロスバースイッチを介して接続する複数の少ポート大容量のＲＡＭをインタリーブ化したレジスタファイルと、演算手段の演算結果を格納し、クロスバーを介して演算結果をレジスタファイルに書き戻すと共に、クロスバーをバイパスするパスを介して演算手段に格納データを出力するレジスタキャッシュとを含む。 （もっと読む）