【課題】電源投入後から外部リセット信号が最初にアクティブになるまでの期間にリセット信号をアクティブにすることが可能なリセット信号生成回路を提供すること。
【解決手段】本発明にかかるリセット信号生成回路１０１は、外部リセット信号が最初にアクティブになったことを検出する外部リセット検出回路１０２と、外部リセット検出回路１０２の検出結果が、外部リセット信号が最初にアクティブになる前であることを示す場合、外部リセット信号に関わらずリセット信号をアクティブにする制御回路と、を備える。 （もっと読む）

【課題】スタンバイ状態時にＳＲＡＭにデータを保持できる電圧が与えられている場合に、パワーオンリセットがかからないようにすることができる半導体装置を提供する。
【解決手段】ＣＰＵ５は、スタンバイ状態に遷移することを通知する。電源制御回路１１は、スタンバイ状態時に、ＳＲＡＭ４における電力消費を低減させる。ＰＯＲ回路２は、外部電源電圧の値と、現在の状態がスタンバイ状態であるかに応じて、パワーオンリセット信号の活性化を制御する。 （もっと読む）

【課題】複数の電源電圧を駆動電圧とするＳｏＣ ＩＣ（System on a Chip Integrated Circuit）に対し、負荷変動やノイズに影響されること無く、複数の電源電圧の供給とリセット解除タイミングとのシーケンスを守ってリセットを行う。
【解決手段】供給ラインＬ１とリセット端子１６との間においてエミッタを供給ラインＬ１に向けつつコレクタをリセット端子１６に向けて介挿されたトランジスタＴｒ１と、トランジスタＴｒ１のベースとグランドとの間においてコレクタをトランジスタＴｒ１のベースに向けつつエミッタをグランドに向けて介挿されたトランジスタＴｒ２と、トランジスタＴｒ１のコレクタとグランドとの間においてコレクタをトランジスタＴｒ２のコレクタに向けつつエミッタをグランドに向けて介挿されたトランジスタＴｒ３とを備える。 （もっと読む）

【課題】本発明は、第１状態と第２状態との二つの状態のうち、第１状態に初期化し、初期化した第１状態に対応する電位の信号を生成することが可能な半導体装置を提供する。
【解決手段】本発明は、“０”（第１状態）と“１”（第２状態）との二つの状態のうち、“０”に初期化し、初期化した“０”に対応する電位の信号Ａを生成することが可能な半導体装置１０である。半導体装置１０は、並列に複数接続され、“０”と“１”との二つの状態を保持することが可能なフリップフロップ回路２と、複数のフリップフロップ回路２と接続し、複数のフリップフロップ回路２のうち、少なくとも一つのフリップフロップ回路２で保持する状態が“０”の場合、“０”に対応する電位の信号を生成し、出力するＡＮＤ回路３とを備える。 （もっと読む）

【課題】低電圧試験のためのリセット回路及び方法を提供する。
【解決手段】低電圧試験回路１２５と、システム１００および２００と、集積回路パッケージ１０４および２０４における回路１２７の低電圧試験を実行する方法が、電源電圧の一部分である電圧を生成する電圧分割ラダー３２０、一部分を基準電圧と比較する比較器３１０、電圧分割ラダーのトポロジーを制御し、それによって一部分の値を変更するスイッチ３５０を含む、選択可能閾値リセット回路１２５を含み、スイッチは製品試験装置１０２および２０２からの信号によって制御され、信号は、選択可能閾値リセット回路のリセット閾値を標準リセット閾値未満に低減されるようにして、標準リセット閾値未満の電源電圧で回路を試験することを可能にする。 （もっと読む）

【構成】 通信モジュール１０は、プロセッサ１８を含み、プロセッサ１８は、リセット回路２６からのリセット信号に応じて、所定のリセットの処理を実行する。電源オフ状態から電源オン状態になると、外部電源が電源回路２４に供給され、電源回路２４は、各回路コンポーネントに電源を供給する。このとき、リセット回路２６からプロセッサ１８にリセットが要求される。また、外部機器からのリセット制御信号は、リセット回路２６を介してプロセッサ１８に与えられる。したがって、外部機器からプロセッサ１８にリセットが要求される場合がある。リセット判別回路２８は、外部機器からのリセットの要求であるかどうかを判別し、その判別結果をプロセッサ１８に入力する。したがって、プロセッサ１８は、リセットの種類に応じたリセットの処理を実行する。
【効果】 簡単な構成でリセットの種類を判別し、適切なリセットの処理を実行することができる。 （もっと読む）

【課題】電源投入時に電源電位が安定するまでの待ち時間を改善する電源制御回路及び電源制御方法を提供する。
【解決手段】常時通電領域１１３と、少なくとも１つの電源遮断領域１１２とを有する半導体集積装置の電源制御回路２００であって、検出部２１０と制御部２２０とを備える。検出部２１０は、電源遮断領域１１２の電源電位が、電源遮断領域の電源電位の安定を判定する下限の電源電位より低くなる回数をカウントする。そして、電源遮断領域１１２の電源電位が常時通電領域１１３の電源電位より高くなるときに、カウントした回数が増加していないことを検出する。制御部２２０は、検出部２１０がカウントした回数が増加していないことを検出した場合、電源遮断領域１１２のリセット状態を解除する。 （もっと読む）

【課題】大きな外付け容量素子による時定数に依存することなく遅延時間を設定でき、ユーザが実装システム上でリセット解除に代表されるパルス変化の遅延時間を容易に変更する事ができ、電源瞬停時にリセット解除に代表されるパルス変化までの遅延時間が短くなる虞を抑制する。
【解決手段】発振回路（３）の発振動作で生成されるパルス信号をカウントし、カウント値が所定値に達したところでリセット解除に代表されるパルス変化のタイミングを生成する技術において、半導体装置の外部端（Ｐ１）子に接続される抵抗素子（Ｒ８）の抵抗値によって発振回路の発振周波数を可変にする。外付け抵抗素子によってリセット解除に代表されるパルス変化のタイミングを可変に設定することができ、それは、大きな外付け容量素子を用いる時定数に依存する遅延時間を必要とせず、故に、電源瞬停時にリセット解除に代表されるパルス変化までの遅延時間は短くならない。 （もっと読む）

【課題】不揮発性メモリの初期化の手順の簡略化を図るとともに検査装置を検査に必要な最少限の構成とする。
【解決手段】予め不揮発性メモリの特定の値を書き換える信号を電子制御装置に入力し、電源投入により不揮発性メモリに対してイニシャル処理を行い、イニシャル処理で不揮発性メモリの初期化が必要と判断されたとき、前記書き換え信号により、不揮発性メモリに対して不揮発性メモリの特定の値を書き換える初期化処理を行う。 （もっと読む）

【課題】電子機器装置において、電源供給が瞬間的に断たれたときに、マイコンが異常状態にならないようにする。
【解決手段】電子機器装置１は、マイコン６と、リセットＩＣ７と、電圧低下回路８とを備える。マイコン６は、ハイレベルの信号が入力されている状態からローレベルの信号が入力される状態に変化すると、動作をリセットし、ローレベルの信号が入力されている状態からハイレベルの信号が入力される状態に変化すると、起動処理を実行し、その後、通常処理を実行する。リセットＩＣ７は、所定電圧値未満の電圧が入力されているときには、マイコン６にローレベルの信号を入力し、所定電圧値以上の電圧が入力されているときには、マイコン６にハイレベルの信号を入力する。電圧低下回路８は、商用ＡＣ電源１０から電子機器装置１への電源供給が瞬間的に断たれたときに、リセットＩＣ７に入力される電圧を一時的に所定電圧値未満に低下させる。 （もっと読む）

【課題】筐体を開放しないでＲＴＣメモリをリセットする。
【解決手段】カレンダー時刻およびＢＩＯＳの設定情報を記憶するＲＴＣメモリ２５には、バックアップ電池５１から電力が供給される。コンピュータがパワー・オフ状態のときにパワー・コントローラ３１には電力が供給される。パワー・オフ状態においてキーボード６３のＦｎキーおよびパワー・ボタン６１を同時に押下すると、パワー・コントローラ３１はリセット・スイッチ９１を所定時間だけオフにしその後オンにする。その後、パワー・コントローラ３１は自らに供給されている電力を一旦停止してから復帰させる。 （もっと読む）

【課題】内部回路との間で所定の同期クロックを用いて通信を行う送受信回路と、入力される基準クロックに基づいて上記同期クロックを発生するＰＬＬ回路とを備えたインターフェース回路を備えたシリアル通信装置において、インターフェース回路及び内部回路の誤動作を防止する
【解決手段】遅延回路５は、基準クロックＲＥＦＣＬＫの周波数が１００ＭＨｚで安定した後に発生されるリセット信号ＰＥＲＳＴ＃を、所定の遅延時間Δｔだけ遅延させて内部リセット信号ＰＥＲＳＴ２を発生し、リンクコントローラ３１に出力する。ＰＨＹ回路２は、リセット信号ＰＥＲＳＴ＃に応答してリセットされ、リンクコントローラ３１は、内部リセット信号ＰＥＲＳＴ２に応答してリセットされる。また、遅延時間Δｔは、ＰＬＬ回路２３の回路仕様に基づいて予め計算されたロックアップ時間より長く設定される。 （もっと読む）

【課題】コンピュータの種々の仕様に対応し、すべてのメモリセルにアクセス可能とするメモリモジュールを提供する。
【解決手段】メモリモジュール２０は、半導体メモリ２２および特定データを記憶する不揮発性メモリ２３と、電源供給部２５および動作モード設定部２７を有する制御回路２１とを備えている。電源供給部２５は、半導体メモリ２２への第１供給電圧Ｖａおよび不揮発性メモリ２３への第２供給電圧Ｖｂのいずれかの電源で動作モード設定部２７および不揮発性メモリ２３を起動する。動作モード設定部２７は、選別データＳＰＤｓに基づいて、第１および第２特定データＳＰＤ１，ＳＰＤ２のいずれかを読み込み、動作モードを設定する初期化処理を実行する。 （もっと読む）

【課題】電源電圧の降下が急峻な場合、システムが誤作動を起こす可能性があった。
【解決手段】割込みモードと、リセットモードとを有する電圧検出システムの制御方法であって、第１、第２の検出レベルを設定し、電源電圧が前記第１の検出レベルより高い場合、ラッチ回路を第１の状態として、前記割込みモードに設定し、前記電源電圧が前記第１の検出レベル以下となった場合、割込み信号を生成し、前記ラッチ回路を前記第１の状態から第２の状態とすることで、前記リセットモードに設定し、前記リセットモード時に、前記電源電圧が前記第２の検出レベル以下となった場合、システムリセットする電圧検出システムの制御方法 （もっと読む）

【課題】電源投入時において誤ってテストモードが設定されたテスト回路をリセットするテスト信号発生回路を備えた半導体装置を提供する。
【解決手段】テスト信号発生回路１００は、テストイネーブル信号ＴＥＳＴＥをＬレベルからＨレベルへと遷移させてテスト回路を活性化し、テストイネーブル信号ＴＥＳＴＥをＨレベルからＬレベルへと遷移させてテスト回路を非活性化する。テストモードエントリ信号ＥＮＴＥＳＴＢがＨレベルからＬレベルへ遷移すると、テストイネーブル信号ＴＥＳＴＥをＬレベルからＨレベルへと遷移させ、テストイネーブル信号ＴＥＳＴＥがＨレベルへと遷移してから予め設定された所定期間経過後に、テストモードエントリ信号ＥＮＴＥＳＴＢがＨレベルに遷移しているとき、テストイネーブル信号ＴＥＳＴＥをＨレベルからＬレベルへと遷移させる。 （もっと読む）

【課題】製造コストを増大させることなく、メモリの初期化を高速に行い、提供するサービスの遅延を防ぐこと。
【解決手段】第１のＣＰＵ１０１は、第２のメモリ１０４に対する電源の供給が開始された場合においてデータ送信要求を受けた際に、各々のメモリブロックを所定の順番で特定するメモリブロック識別子を順次生成し、所定の順番に従ってメモリブロックにデータを書き込むとともにメモリブロック識別子を転送管理テーブル２０５に書き込む。第２のＣＰＵ１０３は、転送管理テーブル２０５から順次読み出したメモリブロック識別子により特定される所定の順番に従って、メモリブロックに書き込まれたデータを順次読み出すとともに、データを読み出したメモリブロックを特定するメモリブロック識別子をメモリ管理テーブル２０３に順次書き込むことにより第２のメモリ１０４を初期化する。 （もっと読む）

【課題】ＰＯＲ／ＬＶＤ検出回路によるリセット信号の外部出力と外部リセット信号の入力を同一端子で兼用でき、外部出力するリセット信号が外部からのリセット信号の入力系に回り込むことを抑制する。
【解決手段】リセット信号の外部出力と外部からのリセット信号の入力に外部リセット端子（ＲＥＳＩＯＮ）を兼用させ、電源電圧の安定状態では外部リセット端子からのリセット入力を許可し、検出回路（３）により電源電圧の投入又は電源電圧のレベル低下のリセット要因を検知したときはその検出信号を利用して、入出力バッファ（４）にリセット信号を外部リセット端子に出力させると共に入出力バッファからその入力経路への当該リセット信号の回り込みをマスクする制御を行う、リセットコントローラ（１０）を採用する。外部へのリセット信号の出力より早く前記マスクを行い、マスク期間は、リセット指示から解除までの期間よりも長い期間とする。 （もっと読む）

【課題】複数のＣＰＵを備える情報処理装置において、その起動処理にかかる時間を短くする。
【解決手段】情報処理装置は、デバイス毎に初期化プログラムを有する。情報処理装置のマスターＣＰＵ及びスレーブＣＰＵはそれぞれ、共通に実行対象である初期化プログラム群の中から、未実行の初期化プログラムを動的に選択して実行する。全ての初期化プログラムが実行済みとなった場合、各ＣＰＵは、自身のＯＳプログラムを起動し、情報処理装置をアイドル状態に移行する。 （もっと読む）

【課題】電源投入時に初期状態を確実に設定できる電子回路、パワーオンリセット回路、集積回路装置及び電子機器等を提供すること。
【解決手段】電子回路は、各回路素子がトランジスターで構成される複数の回路素子ＸＡ１〜ＸＢ２と、第１の高電位電源電圧ＶＤＤが供給され、ＶＤＤが所定の電圧レベルになるまでは、低電位電圧レベルに設定され、ＶＤＤが所定の電圧レベルを越えると、ＶＤＤに追従して電圧レベルが上昇する第２の高電位電源電圧ＶＩＮＴを出力する電源出力回路１００とを含む。複数の回路素子のうち、初期状態においてその出力ノードが高電位電圧レベルになる回路素子である第１のグループの回路素子ＸＡ１、ＸＡ２には、ＶＤＤが供給され、初期状態においてその出力ノードが低電位電圧レベルになる回路素子である第２のグループの回路素子ＸＢ１、ＸＢ２には、ＶＩＮＴが供給される。 （もっと読む）

【課題】ＣＰＵによるブートコードの実行速度の高速化とシステムの柔軟性の確保とを両立させつつ、マスタ回路と集積回路とを組み合わせた情報処理システムと、マスタ回路を備えない小規模な情報処理システムとに共用することが容易な集積回路、及びこの集積回路を用いた情報処理システムを提供する。
【解決手段】ＣＰＵと、ＲＡＭと、外部に不揮発性メモリを接続可能なＳＰＩマスタ２３と、ＲＡＭへのアクセスを受け付けるＳＰＩスレーブ２４と、第１ブートモードが設定された場合、開始アドレスを含んで不揮発性メモリをマッピングし、第２ブートモードが設定された場合、開始アドレスを含んでＲＡＭのアドレスをマッピングするアドレスマッピング部２５と、第１ブートモードではリセット信号に応じてＣＰＵのリセットを解除し、第２ブートモードでは第２インターフェース部を介したアクセスに応じてＣＰＵのリセットを解除するリセット制御部２６とを備えた。 （もっと読む）