リセット信号生成回路及びそれを備えた半導体集積回路
【課題】電源投入後から外部リセット信号が最初にアクティブになるまでの期間にリセット信号をアクティブにすることが可能なリセット信号生成回路を提供すること。
【解決手段】本発明にかかるリセット信号生成回路１０１は、外部リセット信号が最初にアクティブになったことを検出する外部リセット検出回路１０２と、外部リセット検出回路１０２の検出結果が、外部リセット信号が最初にアクティブになる前であることを示す場合、外部リセット信号に関わらずリセット信号をアクティブにする制御回路と、を備える。
【解決手段】本発明にかかるリセット信号生成回路１０１は、外部リセット信号が最初にアクティブになったことを検出する外部リセット検出回路１０２と、外部リセット検出回路１０２の検出結果が、外部リセット信号が最初にアクティブになる前であることを示す場合、外部リセット信号に関わらずリセット信号をアクティブにする制御回路と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リセット信号生成回路及びそれを備えた半導体集積回路に関する。
【背景技術】
【０００２】
ＦｕｓｅマクロをはじめとするＯＴＰ(One Time Programmable)マクロの保護信号であるリセット信号には、電源投入後の一定期間アクティブになるパワーオンリセットが一般的に用いられる。しかしながら、このリセット信号は、実際には、電源投入と同時にアクティブになるわけではなく、電源投入からわずかに遅延して（即ち、ある程度電源電圧が安定して）アクティブになっている。そのため、このリセット信号は、電源投入後から実際にアクティブになるまでの期間不定状態となり、ＯＴＰマクロに対して予期しないストレスを与えてしまうおそれがある。たとえ電源投入後から実際にリセット信号がアクティブになるまでの間の不定状態がわずかな時間あっても、電源投入が繰り返されることにより、予期しないストレスは蓄積されてしまう。それにより、Ｆｕｓｅ等の記憶素子の破壊や寿命短縮のおそれがある。具体的には、例えば、未切断のＦｕｓｅが意図せずに切断されてしまったり、切断したはずのＦｕｓｅが意図せずに再癒着してしまったりする可能性がある。その結果、ＯＴＰマクロが誤動作を起こしてしまう可能性がある。
【０００３】
なお、上記したリセット信号の不定状態の期間には、リセット信号がアクティブになってから、リセット対象回路（例えばフリップフロップ）に当該リセット信号が供給されるまでの期間も含まれる。
【０００４】
関連する技術が特許文献１及び特許文献２に開示されている。
【０００５】
図７は、特許文献１に開示されたリセット回路及びその周辺回路の構成を示す図である。また、図８は、特許文献１に開示されたリセット回路の具体的構成を示す図である。図７及び図８に示すリセット回路は、外部クロックとは別の内部クロックを発生するクロック発生回路を有し、電源投入時に内部クロックを選択してフリップフロップに対して出力する。それにより、電源投入時のフリップフロップの出力が安定する、と特許文献１には記載されている。
【０００６】
そのほか、特許文献２には、外部からのリセット信号によらなくてもデータ受信状態にせしめるラッチ回路が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−１４５７８６号公報
【特許文献２】特開２０００−７８２３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、図７及び図８に示す関連する技術では、電源投入後に内部クロックが立ち上がってから、リセット対象回路であるフリップフロップに当該内部クロックが供給されるまでの期間、フリップフロップの出力が不安定になるという問題があった。
【課題を解決するための手段】
【０００９】
本発明にかかるリセット信号生成回路は、外部リセット信号が最初にアクティブになったことを検出する外部リセット検出回路と、前記外部リセット検出回路の検出結果が、前記外部リセット信号が最初にアクティブになる前であることを示す場合、前記外部リセット信号に関わらずリセット信号をアクティブにする制御回路と、を備える。
【００１０】
また、本発明にかかるリセット信号生成回路は、外部リセット信号が最初にアクティブになったことを検出する外部リセット検出回路と、前記外部リセット検出回路の検出結果が、前記外部リセット信号が最初にアクティブになる前であることを示す場合、リセット信号をアクティブにすることにより、リセット対象回路の出力の後段回路への伝達を停止させる制御回路と、を備える。
【００１１】
上述のような回路構成により、電源投入後から外部リセット信号が最初にアクティブになるまでの期間にリセット信号をアクティブにすることができる。それにより、リセット対象回路の出力が不安定になることを抑制することができる。
【発明の効果】
【００１２】
本発明により、電源投入後から外部リセット信号が最初にアクティブになるまでの期間にリセット信号をアクティブにすることが可能なリセット信号生成回路を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１にかかるリセット信号生成回路の構成例を示す図である。
【図２】本発明の実施の形態１にかかるリセット信号生成回路の動作を示すタイミングチャートである。
【図３】本発明の実施の形態２にかかるリセット信号生成回路の構成例を示す図である。
【図４】本発明の実施の形態３にかかるリセット信号生成回路の構成例を示す図である。
【図５】本発明の実施の形態４にかかるリセット信号生成回路の構成例を示す図である。
【図６】本発明にかかるリセット信号生成回路の適用事例を示す図である。
【図７】関連する技術のリセット回路及びその周辺回路の構成を示す図である。
【図８】関連する技術のリセット回路の具体的構成を示す図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１７】
実施の形態１
図１は、本発明の実施の形態１にかかるリセット信号生成回路１０１の構成例を示す図である。本実施の形態にかかるリセット信号生成回路１０１は、電源投入後から外部リセット信号がアクティブになるまでの期間にリセット信号をアクティブにすることができる。それにより、本実施の形態にかかるリセット信号生成回路１０１は、リセット対象回路の出力が不安定になることを抑制することができる。リセット対象回路とは、例えば、フリップフロップや、Ｆｕｓｅ（ヒューズ）の切断状態を制御する制御回路等である。
【００１８】
図１に示すリセット信号生成回路１０１は、リセット対象回路１０７とともに半導体集積回路１００に設けられている。
【００１９】
リセット信号生成回路１０１は、外部からのリセット信号（以下、単に外部リセット信号と称す）に基づいて内部にてリセット信号を生成する回路である。ここで外部リセット信号とは、リセット信号生成回路１０１の外部から供給されるリセット信号のことであり、半導体集積回路１００の外部から供給されるものであるか、半導体集積回路１００の内部にて生成されたものであるかを問わない。
【００２０】
リセット信号生成回路１０１は、外部リセット検出回路１０２と、一致検出回路１０３と、期待値格納部１０４と、ゲーティング回路１０６と、を有する。本実施の形態では、ゲーティング回路として論理積回路が用いられた場合を例に説明するが、同様の機能を有する他の回路に適宜変更可能である。以下では、ゲーティング回路１０６を単にＡＮＤ回路１０６と称して説明する。なお、一致検出回路１０３と、期待値格納部１０４と、ＡＮＤ回路１０６と、によって制御回路が構成される。
【００２１】
外部リセット検出回路１０２は、外部リセット信号が最初にアクティブになったことを検出する回路である。本実施の形態では、外部リセット信号は、Ｌレベルの場合にアクティブになり、Ｈレベルの場合にインアクティブになる。これは、リセット信号生成回路１０１によって生成されるリセット信号についても同様である。つまり、リセット対象回路１０７は、リセット信号がＬレベルの場合に初期化され、リセット信号がＨレベルの場合にクロック信号の立ち上がりに同期してデータ信号を取り込み出力する。
【００２２】
例えば、外部リセット検出回路１０２は、電源投入後、外部リセット信号が最初にアクティブになる前は、検出結果としてＨレベルの検出信号を出力する。そして、外部リセット検出回路１０２は、電源投入後、外部リセット信号が最初にアクティブになったこと検出すると、検出結果としてＬレベルの検出信号を出力する。なお、外部リセット検出回路１０２は、外部リセット信号が最初にアクティブになったことを検出した後は、電源がオフするまでは、Ｌレベルの検出信号を出力し続ける。
【００２３】
期待値格納部１０４は、外部リセット検出回路１０２の検出結果の期待値を格納する部である。例えば、期待値格納部１０４は、期待値として"０"（即ちＬレベル）を格納している。
【００２４】
一致検出回路１０３は、外部リセット検出回路１０２の検出結果と、期待値格納部１０４に格納された期待値と、が一致することを検出する回路である。例えば、外部リセット検出回路１０２の検出結果と、期待値格納部１０４に格納された期待値と、が一致しない場合、一致検出回路１０３は、Ｌレベルの検出結果を出力する。一方、外部リセット検出回路１０２の検出結果と、期待値格納部１０４に格納された期待値と、が一致する場合、一致検出回路１０３は、Ｈレベルの検出結果を出力する。
【００２５】
ゲーティング回路として機能するＡＮＤ回路１０６は、外部リセット信号と、一致検出回路１０３の検出結果と、の論理積をリセット信号として出力する。ＡＮＤ回路１０６では、一方の入力端子Ａに外部リセット信号が供給され、他方の入力端子Ｂに一致検出回路１０３の検出結果が供給され、出力端子からこれらの論理積がリセット信号として出力される。
【００２６】
例えば、電源投入後、外部リセット信号が最初にアクティブになる前は、外部リセット検出回路１０２の検出結果（Ｈレベル）と、期待値格納部１０４に格納された期待値（Ｌレベル）と、が一致しないため、一致検出回路１０３は、Ｌレベルの検出結果を出力する。それにより、ＡＮＤ回路１０６は、外部リセット信号に関わらずリセット信号をアクティブ（Ｌレベル）にする。一方、電源投入後、外部リセット信号が最初にアクティブになった後は、外部リセット検出回路１０２の検出結果（Ｌレベル）と、期待値格納部１０４に格納された期待値（Ｌレベル）と、が一致するため、一致検出回路１０３は、Ｈレベルの検出結果を出力する。それにより、ＡＮＤ回路１０６は、外部リセット信号をそのままリセット信号として出力する。このリセット信号は、リセット対象回路１０７のリセット端子に供給される。
【００２７】
続いて、図１に示すリセット信号生成回路１０１の動作について、図２のタイミングチャートを用いて説明する。図２は、図１に示すリセット信号生成回路１０１の動作を示すタイミングチャートである。
【００２８】
まず、電源投入直後（時刻ｔ０）では、外部リセット検出回路１０２は、外部リセット信号が最初にアクティブになったことを検出していないため、Ｈレベルの検出信号を出力する。このとき、一致検出回路１０３は、外部リセット検出回路１０２の検出結果（Ｈレベル）と、期待値格納部１０４に格納された期待値（Ｌレベル）と、が一致しないため、Ｌレベルの検出結果（図２における１０６．Ｂ）を出力する。そのため、ＡＮＤ回路１０６は、外部リセット信号（図２における１０６．Ａ）に関わらずリセット信号（図２における１０６．Ｙ）をアクティブ（Ｌレベル）にしている。このように、本実施の形態にかかるリセット信号生成回路１０１は、電源投入後から外部リセット信号が最初にアクティブになるまでの期間、外部リセット信号に関わらずリセット信号をアクティブにする。それにより、リセット対象回路１０７の出力が不安定になることを抑制している。
【００２９】
その後、外部リセット信号が最初にアクティブになると（時刻ｔ１）、外部リセット検出回路１０２は、Ｌレベルの検出信号を出力する。このとき、一致検出回路１０３は、外部リセット検出回路１０２の検出結果（Ｌレベル）と、期待値格納部１０４に格納された期待値（Ｌレベル）と、が一致するため、Ｈレベルの検出結果（図２における１０６．Ｂ）を出力する。そのため、ＡＮＤ回路１０６は、外部リセット信号（図２における１０６．Ａ）をそのままリセット信号（図２における１０６．Ｙ）として出力する。ここでは、外部リセット信号がＬレベルを示すため、リセット信号もＬレベル（アクティブ状態）を示している。
【００３０】
その後は、一致検出回路１０３は、電源がオフするまで、Ｈレベルの検出結果（図２における１０６．Ｂ）を出力し続ける（時刻ｔ１以降）。そのため、ＡＮＤ回路１０６は、外部リセット信号をそのままリセット信号として出力し続ける。即ち、外部リセット信号がＨレベルを示せばリセット信号もＨレベルを示し、外部リセット信号がＬレベルを示せばリセット信号もＬレベルを示す。このように、本実施の形態にかかるリセット信号生成回路１０１は、外部リセット信号が最初にアクティブになった後は、外部リセット信号に応じたリセット信号を生成する。それにより、リセット対象回路１０７は、通常通り、外部リセット信号によってその初期化が制御されることとなる。
【００３１】
このように、本実施の形態にかかるリセット信号生成回路１０１は、電源投入後から外部リセット信号が最初にアクティブになるまでの期間、外部リセット信号に関わらずリセット信号をアクティブにする。それにより、本実施の形態にかかるリセット信号生成回路１０１は、リセット対象回路１０７の出力が不安定になることを抑制することができる。
【００３２】
実施の形態２
図３は、本発明の実施の形態２にかかるリセット信号生成回路２０１の構成例を示す図である。図３に示すリセット信号生成回路２０１は、図１に示すリセット信号生成回路１０１の具体的構成例を示す図である。
【００３３】
図３に示すリセット信号生成回路２０１は、リセット対象回路であるフリップフロップ２０７とともに、半導体集積回路２００に設けられている。リセット信号生成回路２０１は、フリップフロップ（第１フリップフロップ）２０２と、否定論理和回路（以下、単にＮＯＲ回路と称す）２０３と、ＡＮＤ回路２０６と、を有する。以下の説明では、特に断りがない限り、フリップフロップは、非同期リセット式のフリップフロップであるものとする。
【００３４】
フリップフロップ２０２は、図１における外部リセット検出回路１０２に対応する。ＮＯＲ回路２０３は、図１における一致検出回路１０３に対応する。ＡＮＤ回路２０６は、図１におけるＡＮＤ回路１０６に対応する。また、フリップフロップ２０７は、図１におけるリセット対象回路１０７に対応する。なお、図３の例では、電源から供給される接地電圧レベル（Ｌレベル）の信号がそのまま期待値として用いられているため、特に期待値格納部は設けられていない。
【００３５】
本実施の形態では、各フリップフロップ２０２，２０７は、電源投入後、外部リセット信号が最初にアクティブになる前は、不安定な状態であるため、１／２の確率でＨレベルの信号を出力し、１／２の確率でＬレベルの信号を出力するものとする。
【００３６】
本実施の形態では、リセット信号生成回路２０１が、一つのフリップフロップ２０７に対してリセット信号を供給する場合を例に説明するが、これに限られない。リセット信号生成回路２０１は、一つのフリップフロップに限られず、複数のフリップフロップに対してリセット信号を供給することも可能である。
【００３７】
外部リセット検出回路として機能するフリップフロップ２０２では、データ入力端子Ｄ及びクロック入力端子ＣにそれぞれＬレベルに固定された信号（固定信号）が供給され、リセット入力端子Ｒに外部リセット信号が供給され、データ出力端子Ｑから検出信号が出力される。
【００３８】
フリップフロップ２０２は、上記したように、電源投入後、外部リセット信号が最初にアクティブになる前は、不安定な状態であるため、１／２の確率でＨレベル（第２論理値）の検出信号を出力し、１／２の確率でＬレベル（第１論理値）の検出信号を出力する。そして、フリップフロップ２０２は、電源投入後、外部リセット信号が最初にアクティブになったことに同期して、Ｌレベルの検出信号を出力する。なお、フリップフロップ２０２は、外部リセット信号が最初にアクティブになった後は、電源がオフするまではＬレベルの検出信号を出力し続ける。
【００３９】
一致検出回路として機能するＮＯＲ回路２０３は、電源から期待値として供給されるＬレベルの信号と、フリップフロップ２０２の出力と、の否定論理和を出力する。
【００４０】
例えば、フリップフロップ２０２がＨレベルの検出信号を出力した場合、ＮＯＲ回路２０３は、フリップフロップ２０２の出力値と期待値とが一致しないため、Ｌレベルの信号を出力する。一方、フリップフロップ２０２がＬレベルの検出信号を出力した場合、ＮＯＲ回路２０３は、フリップフロップ２０２の出力値と期待値とが一致するため、Ｈレベルの信号を出力する。
【００４１】
ゲーティング回路として機能するＡＮＤ回路２０６は、外部リセット信号と、ＮＯＲ回路２０３の出力と、の論理積をリセット信号として出力する。
【００４２】
例えば、電源投入後、外部リセット信号が最初にアクティブになる前において、フリップフロップ２０２が１／２の確率でＨレベルの検出信号を出力する場合、ＮＯＲ回路２０３は、フリップフロップ２０２の検出結果（Ｈレベル）と期待値（Ｌレベル）との否定論理和であるＬレベルの信号を出力する。それにより、ＡＮＤ回路２０６は、外部リセット信号に関わらずリセット信号をアクティブ（Ｌレベル）にする。一方、電源投入後、外部リセット信号が最初にアクティブになった後は、ＮＯＲ回路２０３は、フリップフロップ２０２の検出結果（Ｌレベル）と期待値（Ｌレベル）との否定論理和であるＨレベルの信号を出力する。それにより、ＡＮＤ回路２０６は、外部リセット信号をそのままリセット信号として出力する。つまり、図２に示すリセット信号生成回路２０１は、図１に示すリセット信号生成回路１０１の場合と同様の動作を行う。このリセット信号は、リセット対象回路であるフリップフロップ２０７のリセット端子に供給される。
【００４３】
なお、電源投入後、外部リセット信号が最初にアクティブになる前において、フリップフロップ２０２が１／２の確率でＬレベルの検出信号を出力する場合、ＮＯＲ回路２０３は、フリップフロップ２０２の検出結果（Ｌレベル）と期待値（Ｌレベル）との否定論理和であるＨレベルの信号を出力する。それにより、ＡＮＤ回路２０６は、外部リセット信号をそのままリセット信号として出力する。この場合には、リセット対象回路であるフリップフロップ２０７の出力が不安定（Ｈレベル）になる可能性がある。
【００４４】
ここで、フリップフロップ２０７の出力が不安定（Ｈレベル）になるのは、フリップフロップ２０２が１／２の確率でＬレベルの検出信号を出力し、かつ、フリップフロップ２０７自身が１／２の確率でＨレベルの信号を出力する場合である。したがって、フリップフロップ２０７の出力が不安定（Ｈレベル）になる確率は、（１／２）×（１／２）＝１／４である。一方、本実施の形態にかかるリセット信号生成回路２０１が設けられていない場合、フリップフロップ２０７の出力が不安定（Ｈレベル）になる確率は、１／２である。
【００４５】
このように、本実施の形態にかかるリセット信号生成回路２０１は、電源投入後から外部リセット信号が最初にアクティブになるまでの期間、従来よりも高い確率で、外部リセット信号に関わらずリセット信号をアクティブにする。それにより、本実施の形態にかかるリセット信号生成回路２０１は、リセット対象回路であるフリップフロップ２０７の出力が不安定になることを抑制することができる。
【００４６】
図３に示すリセット信号生成回路２０１のその他の動作については、図１に示すリセット信号生成回路１０１の場合と同様であるため、その説明を省略する。
【００４７】
実施の形態３
図４は、本発明の実施の形態３にかかるリセット信号生成回路３０１の構成例を示す図である。図４に示すリセット信号生成回路３０１では、外部リセット検出回路が複数のフリップフロップによって構成されている。以下、具体的に説明する。
【００４８】
図４に示すリセット信号生成回路３０１は、リセット対象回路であるフリップフロップ３１４とともに、半導体集積回路３００に設けられている。リセット信号生成回路３０１は、フリップフロップ３０２〜３０６と、論理和回路（以下、単にＯＲ回路と称す）３０７，３０８，３１０と、否定論理積回路（以下、単にＮＡＮＤ回路と称す）３０９，３１１と、ＮＯＲ回路３１２と、ＡＮＤ回路３１３と、を有する。
【００４９】
フリップフロップ３０２〜３０６によって外部リセット検出回路が構成される。ＯＲ回路３０７，３０８，３１０、ＮＡＮＤ回路３０９，３１１及びＮＯＲ回路３１２によって一致検出回路１０３が構成される。また、フリップフロップ３１４は、図１におけるリセット対象回路１０７に対応する。なお、図４の例では、電源から供給される接地電圧レベル（Ｌレベル）の信号及び電源電圧レベル（Ｈレベル）の信号がそのまま期待値として用いられているため、特に期待値格納部は設けられていない。
【００５０】
本実施の形態では、各フリップフロップ３０２〜３０６，３１４は、電源投入後、外部リセット信号が最初にアクティブになる前は、不安定な状態であるため、１／２の確率でＨレベルの信号を出力し、１／２の確率でＬレベルの信号を出力するものとする。
【００５１】
まず、外部リセット検出回路を構成するフリップフロップ３０２〜３０６について説明する。フリップフロップ３０２では、データ入力端子Ｄ及びクロック入力端子ＣにそれぞれＬレベルに固定された信号が供給され、リセット入力端子Ｒに外部リセット信号が供給され、データ出力端子Ｑから検出信号が出力される。フリップフロップ３０３では、データ入力端子Ｄ及びクロック入力端子ＣにそれぞれＬレベルに固定された信号が供給され、リセット入力端子Ｒに外部リセット信号が供給され、データ出力端子Ｑから検出信号が出力される。フリップフロップ３０４では、データ入力端子Ｄ及びクロック入力端子ＣにそれぞれＬレベルに固定された信号が供給され、セット入力端子Ｓに外部リセット信号が供給され、データ出力端子Ｑから検出信号が出力される。フリップフロップ３０５では、データ入力端子Ｄ及びクロック入力端子ＣにそれぞれＬレベルに固定された信号が供給され、リセット入力端子Ｒに外部リセット信号が供給され、データ出力端子Ｑから検出信号が出力される。フリップフロップ３０６では、データ入力端子Ｄ及びクロック入力端子ＣにそれぞれＬレベルに固定された信号が供給され、セット入力端子Ｓに外部リセット信号が供給され、データ出力端子Ｑから検出信号が出力される。
【００５２】
各フリップフロップ３０２〜３０６は、上記したように、電源投入後、外部リセット信号が最初にアクティブになる前は、不安定な状態であるため、１／２の確率でＨレベルの検出信号を出力し、１／２の確率でＬレベルの検出信号を出力する。
【００５３】
そして、フリップフロップ（第１フリップフロップ）３０２，３０３，３０５は、電源投入後、外部リセット信号が最初にアクティブになったことに同期して、それぞれＬレベルの検出信号を出力する。なお、フリップフロップ３０２，３０３，３０５は、外部リセット信号が最初にアクティブになった後は、電源がオフするまではＬレベルの検出信号を出力し続ける。
【００５４】
一方、フリップフロップ（第２フリップフロップ）３０４，３０６は、電源投入後、外部リセット信号が最初にアクティブになったことに同期して、それぞれＨレベルの検出信号を出力する。なお、フリップフロップ３０４，３０６は、外部リセット信号が最初にアクティブになった後は、電源がオフするまではＨレベルの検出信号を出力し続ける。
【００５５】
続いて、一致検出回路を構成するＯＲ回路３０７，３０８，３１０、ＮＡＮＤ回路３０９，３１１及びＮＯＲ回路３１２について説明する。ＯＲ回路３０７は、電源から期待値として供給されるＬレベルの信号と、フリップフロップ３０２の出力と、の論理和を出力する。ＯＲ回路３０８は、電源から期待値として供給されるＬレベルの信号と、フリップフロップ３０３の出力と、の論理和を出力する。ＮＡＮＤ回路３０９は、電源から期待値として供給されるＨレベルの信号と、フリップフロップ３０４の出力と、の論理積を出力する。ＯＲ回路３１０は、電源から期待値として供給されるＬレベルの信号と、フリップフロップ３０５の出力と、の論理和を出力する。ＮＡＮＤ回路３１１は、電源から期待値として供給されるＨレベルの信号と、フリップフロップ３０６の出力と、の論理積を出力する。そして、ＮＯＲ回路３１２は、これらＯＲ回路３０７，３０８，３１０及びＮＡＮＤ回路３０９，３１１のそれぞれの出力の否定論理和を一致検出回路の検出結果として出力する。
【００５６】
例えば、フリップフロップ３０２，３０３，３０５のうち何れか一つでもＨレベルの検出信号を出力した場合、又は、フリップフロップ３０４，３０６のうち何れか一つでもＬレベルの検出信号を出力した場合、ＮＯＲ回路３１２は、Ｌレベルの信号を出力する。一方、フリップフロップ３０２，３０３，３０５が何れもＬレベルの検出信号を出力し、かつ、フリップフロップ３０４，３０６が何れもＨレベルの検出信号を出力した場合、ＮＯＲ回路３１２は、Ｈレベルの信号を出力する。
【００５７】
ゲーティング回路として機能するＡＮＤ回路３１３は、外部リセット信号と、ＮＯＲ回路３１３の出力と、の論理積をリセット信号として出力する。
【００５８】
例えば、電源投入後、外部リセット信号が最初にアクティブになる前において、フリップフロップ３０２，３０３，３０５の何れか一つでもＨレベルの検出信号を出力した場合、又は、フリップフロップ３０４，３０６のうち何れか一つでもＬレベルの検出信号を出力した場合、ＮＯＲ回路３１２は、Ｌレベルの信号を出力する。それにより、ＡＮＤ回路３１３は、外部リセット信号に関わらずリセット信号をアクティブ（Ｌレベル）にする。一方、電源投入後、外部リセット信号が最初にアクティブになった後は、ＮＯＲ回路３１２は、Ｈレベルの信号を出力する。それにより、ＡＮＤ回路３１３は、外部リセット信号をそのままリセット信号として出力する。つまり、図４に示すリセット信号生成回路３０１は、図１に示すリセット信号生成回路１０１の場合と同様の動作を行う。このリセット信号は、リセット対象回路であるフリップフロップ３１４のリセット端子に供給される。
【００５９】
なお、電源投入後、外部リセット信号が最初にアクティブになる前において、各フリップフロップ３０２，３０３，３０５が１／２の確率でＬレベルの検出信号を出力し、かつ、各フリップフロップ３０４，３０６が１／２の確率でＨレベルの検出信号を出力する場合、ＮＯＲ回路３１２は、Ｈレベルの信号を出力する。それにより、ＡＮＤ回路３１３は、外部リセット信号をそのままリセット信号として出力する。この場合には、リセット対象回路であるフリップフロップ３１４の出力が不安定（Ｈレベル）になる可能性がある。
【００６０】
ここで、フリップフロップ３１４の出力が不安定（Ｈレベル）になるのは、各フリップフロップ３０２，３０３，３０５が１／２の確率でＬレベルの検出信号を出力し、かつ、各フリップフロップ３０４，３０６が１／２の確率でＨレベルの検出信号を出力し、かつ、フリップフロップ３１４自身が１／２の確率でＨレベルの信号を出力する場合である。したがって、フリップフロップ３１４の出力が不安定（Ｈレベル）になる確率は、（１／２）＾６＝１／６４である。
【００６１】
このように、本実施の形態にかかるリセット信号生成回路３０１は、電源投入後から外部リセット信号が最初にアクティブになるまでの期間、さらに高い確率で、外部リセット信号に関わらずリセット信号をアクティブにする。それにより、本実施の形態にかかるリセット信号生成回路３０１は、リセット対象回路であるフリップフロップ３１４の出力が不安定になることをさらに抑制することができる。
【００６２】
図４に示すリセット信号生成回路３０１のその他の動作については、図３に示すリセット信号生成回路２０１の場合と同様であるため、その説明を省略する。
【００６３】
なお、本実施の形態では、外部リセット検出回路を構成するフリップフロップの数が５個である場合を例に説明したが、これに限られない。外部リセット検出回路を構成するフリップフロップの数は適宜変更可能である。例えば、外部リセット検出回路を構成するフリップフロップの数がＮ（Ｎは任意の自然数）個である場合、リセット対象回路であるフリップフロップ３１４の出力が不安定になる確率は、（１／２）＾（Ｎ＋１）である。つまり、外部リセット検出回路を構成するフリップフロップの数が多いほど、回路規模は増大するが、リセット対象回路であるフリップフロップ３１４の出力が不安定になる確率を低くすることができる。
【００６４】
また、本実施の形態では、外部リセット信号が最初にアクティブになったことに同期してＬレベルの検出信号を出力するフリップフロップの数が３個、及び、外部リセット信号が最初にアクティブになったことに同期してＨレベルの検出信号を出力するフリップフロップの数が２個である場合を例に説明したが、これに限られない。外部リセット信号が最初にアクティブになったことに同期してＬレベルの検出信号を出力するフリップフロップの数、及び、外部リセット信号が最初にアクティブになったことに同期してＨレベルの検出信号を出力するフリップフロップの数は、適宜変更可能である。
【００６５】
実施の形態４
図５は、本発明の実施の形態４にかかるリセット信号生成回路４０１の構成例を示す図である。本実施の形態では、リセット入力端子を持たないリセット対象回路（即ち、同期制御でのみ出力が確定する回路）に対して本発明にかかるリセット信号生成回路が適用されている。以下、具体的に説明する。
【００６６】
図５に示すリセット信号生成回路４０１は、リセット対象回路である同期リセット式のフリップフロップ４１４とともに、半導体集積回路４００に設けられている。リセット信号生成回路４０１は、フリップフロップ４０２〜４０６と、ＯＲ回路４０７，４０８，４１０と、ＮＡＮＤ回路４０９，４１１と、ＮＯＲ回路４１２と、ＡＮＤ回路４１３と、を有する。外部端子ＳＴＢＹＢには、外部からのリセット信号（即ち、外部リセット信号）が供給される。
【００６７】
なお、図５に示すリセット信号生成回路４０１の構成は、図４に示すリセット信号生成回路３０１と基本的には同じである。つまり、フリップフロップ４０２〜４０６は、図４におけるフリップフロップ３０２〜３０６に対応する。ＯＲ回路４０７，４０８，４１０は、図４におけるＯＲ回路３０７，３０８，３１０に対応する。ＮＡＮＤ回路４０９，４１１は、図４におけるＮＡＮＤ回路３０９，３１１に対応する。ＮＯＲ回路４１２は、図４におけるＮＯＲ回路３１２に対応する。
【００６８】
本実施の形態では、各フリップフロップ４０２〜４０６は、電源投入後、外部リセット信号が最初にアクティブになる前は、不安定な状態であるため、１／２の確率でＨレベルの信号を出力し、１／２の確率でＬレベルの信号を出力するものとする。また、同期リセット式のフリップフロップ４１４は、電源投入後、データ入力端子Ｄにデータが供給され、クロック入力端子Ｃに供給されるクロック信号が立ち上がるまでは、不安定な状態であるため、１／２の確率でＨレベルの信号を出力し、１／２の確率でＬレベルの信号を出力するものとする。なお、フリップフロップ４１４の出力は、電源投入直後は、Ｌレベルであること（即ち、リセットされていること）が期待されるものとする。
【００６９】
ＡＮＤ回路４１３の一方の入力端子には、ＮＯＲ回路４１２の出力が供給され、ＡＮＤ回路４１３の他方の入力端子には、外部リセット信号に代えてフリップフロップ４１４の出力が供給される。そして、ＡＮＤ回路４１３は、これらの論理積を出力する。つまり、ＡＮＤ回路４１３は、ＮＯＲ回路４１２の出力結果に基づいて、フリップフロップ４１４の出力を後段回路（不図示）に伝達するか否かを制御する。
【００７０】
例えば、電源投入後、外部リセット信号が最初にアクティブになる前において、フリップフロップ４０２，４０３，４０５の何れか一つでもＨレベルの検出信号を出力した場合、又は、フリップフロップ４０４，４０６のうち何れか一つでもＬレベルの検出信号を出力した場合、ＮＯＲ回路４１２は、Ｌレベルの信号を出力する。それにより、ＡＮＤ回路４１３は、フリップフロップ４１４の出力に関わらずＬレベルの信号を後段回路（不図示）に出力する。換言すると、ＡＮＤ回路４１３は、フリップフロップ４１４の出力を後段回路に伝達するのを停止させる。一方、電源投入後、外部リセット信号が最初にアクティブになった後は、ＮＯＲ回路４１２は、Ｈレベルの信号を出力する。それにより、ＡＮＤ回路４１３は、フリップフロップ４１４の出力をそのまま当該後段回路に出力する（伝達させる）。
【００７１】
なお、電源投入後、外部リセット信号が最初にアクティブになる前において、各フリップフロップ４０２，４０３，４０５が１／２の確率でＬレベルの検出信号を出力し、かつ、各フリップフロップ４０４，４０６が１／２の確率でＨレベルの検出信号を出力する場合、ＮＯＲ回路４１２は、Ｈレベルの信号を出力する。それにより、ＡＮＤ回路４１３は、フリップフロップ４１４の出力をそのまま後段回路に出力する（伝達させる）。この場合には、後段回路に供給される信号が不安定（Ｈレベル）になる可能性がある。
【００７２】
ここで、後段回路に供給される信号が不安定（Ｈレベル）になるのは、各フリップフロップ４０２，４０３，４０５が１／２の確率でＬレベルの検出信号を出力し、かつ、各フリップフロップ４０４，４０６が１／２の確率でＨレベルの検出信号を出力し、かつ、フリップフロップ４１４自身が１／２の確率でＨレベルの信号を出力する場合である。したがって、後段回路に供給される信号が不安定（Ｈレベル）になる確率は、（１／２）＾６＝１／６４である。
【００７３】
このように、本実施の形態にかかるリセット信号生成回路４０１は、電源投入後から外部リセット信号が最初にアクティブになるまでの期間、従来よりも高い確率で、同期リセット式のフリップフロップ４１４の出力をＬレベルに初期化している。つまり、本実施の形態にかかるリセット信号生成回路４０１は、電源投入後から外部リセット信号が最初にアクティブになるまでの期間、従来よりも高い確率で、同期リセット式のフリップフロップ４１４に対するリセット信号をアクティブにしている。それにより、本実施の形態にかかるリセット信号生成回路３０１は、後段回路に供給される信号が不安定になることを抑制することができる。
【００７４】
なお、外部リセット信号が最初にアクティブになるのは、例えば、フリップフロップ４１４にデータが供給され、かつ、当該フリップフロップ４１４に供給されるクロック信号が立ち上がった後であることが好ましい。それにより、フリップフロップ４１４の出力が不安定である期間、後段回路に供給される信号が不安定になることを抑制することができる。
【００７５】
図５に示すリセット信号生成回路４０１のその他の構成及び動作については、図４に示すリセット信号生成回路３０１の場合と同様であるため、その説明を省略する。
【００７６】
（本願発明と従来技術との比較）
なお、特許文献２に開示されたラッチ回路では、電源立ち上げ時や変動時にリセット信号が発生しない場合でも、出力信号が一方のレベルに固定されやすいように、回路内部のトランジスタの駆動能力の比が予め調整される。そのため、このラッチ回路は、通常のスタンダードセルにより構成されることができず、専用のセルとして準備される必要がある。また、このラッチ回路では、出力信号が一方のレベルに固定されやすいため、裏を返せば、出力信号が他方のレベルに変化しにくい。そのため、このラッチ回路では、実動作時において、出力信号の立ち上がり時間と立ち下がり時間とが意図せずにずれてしまう可能性がある。さらに、このラッチ回路では、製造ばらつきの影響により、回路内部のトランジスタの駆動能力の比を意図した値に調整できない可能性がある。
【００７７】
一方、本発明にかかるリセット信号生成回路では、回路内部のトランジスタの駆動能力の比は、従来技術のようには調整されない。そのため、本発明にかかるリセット信号生成回路は、専用のセルとして準備される必要はなく、通常のスタンダードセルにより構成されることが可能である。また、本発明にかかるリセット信号生成回路では、従来技術と異なり、フリップフロップの出力信号の立ち上がり時間と立ち下がり時間とが意図せずにずれてしまうこともない。さらに、本発明にかかるリセット信号生成回路では、従来技術と異なり、製造ばらつきの影響を気にする必要もない。
【００７８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、リセット対象回路がフリップフロップである場合を例に説明したが、これに限られない。例えば、リセット対象回路は、Ｆｕｓｅ（ヒューズ）の切断状態を制御する制御回路や、その他のＯＴＰマクロを制御する制御回路であっても良い。図１に示す半導体集積回路１００において、リセット対象回路１０７がＦｕｓｅの切断状態を制御する制御回路である場合の具体例を、図６に示しておく。
【００７９】
上記実施の形態で示される一致検出回路やゲーティング回路の構成は、同様の機能を有する他の回路構成に適宜変更可能であることは言うまでもない。
【符号の説明】
【００８０】
１００ 半導体集積回路
１０１ リセット信号生成回路
１０２ 外部リセット検出回路
１０３ 一致検出回路
１０４ 期待値格納部
１０６ ゲーティング回路
１０７ リセット対象回路
２００ 半導体集積回路
２０１ リセット信号生成回路
２０２ フリップフロップ
２０３ 否定論理和回路（ＮＯＲ回路）
２０６ 論理積回路（ＡＮＤ回路）
２０７ フリップフロップ
３００ 半導体集積回路
３０１ リセット信号生成回路
３０２〜３０６ フリップフロップ
３０７，３０８，３１０ 論理和回路（ＯＲ回路）
３０９，３１１ 否定論理積回路（ＮＡＮＤ回路）
３１２ 否定論理和回路（ＮＯＲ回路）
３１３ 論理積回路（ＡＮＤ回路）
３１４ フリップフロップ
４００ 半導体集積回路
４０１ リセット信号生成回路
４０２〜４０６ フリップフロップ
４０７，４０８，４１０ 論理和回路（ＯＲ回路）
４０９，４１１ 否定論理積回路（ＮＡＮＤ回路）
４１２ 否定論理和回路（ＮＯＲ回路）
４１３ 論理積回路（ＡＮＤ回路）
４１４ 同期リセット式のフリップフロップ
【技術分野】
【０００１】
本発明は、リセット信号生成回路及びそれを備えた半導体集積回路に関する。
【背景技術】
【０００２】
ＦｕｓｅマクロをはじめとするＯＴＰ(One Time Programmable)マクロの保護信号であるリセット信号には、電源投入後の一定期間アクティブになるパワーオンリセットが一般的に用いられる。しかしながら、このリセット信号は、実際には、電源投入と同時にアクティブになるわけではなく、電源投入からわずかに遅延して（即ち、ある程度電源電圧が安定して）アクティブになっている。そのため、このリセット信号は、電源投入後から実際にアクティブになるまでの期間不定状態となり、ＯＴＰマクロに対して予期しないストレスを与えてしまうおそれがある。たとえ電源投入後から実際にリセット信号がアクティブになるまでの間の不定状態がわずかな時間あっても、電源投入が繰り返されることにより、予期しないストレスは蓄積されてしまう。それにより、Ｆｕｓｅ等の記憶素子の破壊や寿命短縮のおそれがある。具体的には、例えば、未切断のＦｕｓｅが意図せずに切断されてしまったり、切断したはずのＦｕｓｅが意図せずに再癒着してしまったりする可能性がある。その結果、ＯＴＰマクロが誤動作を起こしてしまう可能性がある。
【０００３】
なお、上記したリセット信号の不定状態の期間には、リセット信号がアクティブになってから、リセット対象回路（例えばフリップフロップ）に当該リセット信号が供給されるまでの期間も含まれる。
【０００４】
関連する技術が特許文献１及び特許文献２に開示されている。
【０００５】
図７は、特許文献１に開示されたリセット回路及びその周辺回路の構成を示す図である。また、図８は、特許文献１に開示されたリセット回路の具体的構成を示す図である。図７及び図８に示すリセット回路は、外部クロックとは別の内部クロックを発生するクロック発生回路を有し、電源投入時に内部クロックを選択してフリップフロップに対して出力する。それにより、電源投入時のフリップフロップの出力が安定する、と特許文献１には記載されている。
【０００６】
そのほか、特許文献２には、外部からのリセット信号によらなくてもデータ受信状態にせしめるラッチ回路が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−１４５７８６号公報
【特許文献２】特開２０００−７８２３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、図７及び図８に示す関連する技術では、電源投入後に内部クロックが立ち上がってから、リセット対象回路であるフリップフロップに当該内部クロックが供給されるまでの期間、フリップフロップの出力が不安定になるという問題があった。
【課題を解決するための手段】
【０００９】
本発明にかかるリセット信号生成回路は、外部リセット信号が最初にアクティブになったことを検出する外部リセット検出回路と、前記外部リセット検出回路の検出結果が、前記外部リセット信号が最初にアクティブになる前であることを示す場合、前記外部リセット信号に関わらずリセット信号をアクティブにする制御回路と、を備える。
【００１０】
また、本発明にかかるリセット信号生成回路は、外部リセット信号が最初にアクティブになったことを検出する外部リセット検出回路と、前記外部リセット検出回路の検出結果が、前記外部リセット信号が最初にアクティブになる前であることを示す場合、リセット信号をアクティブにすることにより、リセット対象回路の出力の後段回路への伝達を停止させる制御回路と、を備える。
【００１１】
上述のような回路構成により、電源投入後から外部リセット信号が最初にアクティブになるまでの期間にリセット信号をアクティブにすることができる。それにより、リセット対象回路の出力が不安定になることを抑制することができる。
【発明の効果】
【００１２】
本発明により、電源投入後から外部リセット信号が最初にアクティブになるまでの期間にリセット信号をアクティブにすることが可能なリセット信号生成回路を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１にかかるリセット信号生成回路の構成例を示す図である。
【図２】本発明の実施の形態１にかかるリセット信号生成回路の動作を示すタイミングチャートである。
【図３】本発明の実施の形態２にかかるリセット信号生成回路の構成例を示す図である。
【図４】本発明の実施の形態３にかかるリセット信号生成回路の構成例を示す図である。
【図５】本発明の実施の形態４にかかるリセット信号生成回路の構成例を示す図である。
【図６】本発明にかかるリセット信号生成回路の適用事例を示す図である。
【図７】関連する技術のリセット回路及びその周辺回路の構成を示す図である。
【図８】関連する技術のリセット回路の具体的構成を示す図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１７】
実施の形態１
図１は、本発明の実施の形態１にかかるリセット信号生成回路１０１の構成例を示す図である。本実施の形態にかかるリセット信号生成回路１０１は、電源投入後から外部リセット信号がアクティブになるまでの期間にリセット信号をアクティブにすることができる。それにより、本実施の形態にかかるリセット信号生成回路１０１は、リセット対象回路の出力が不安定になることを抑制することができる。リセット対象回路とは、例えば、フリップフロップや、Ｆｕｓｅ（ヒューズ）の切断状態を制御する制御回路等である。
【００１８】
図１に示すリセット信号生成回路１０１は、リセット対象回路１０７とともに半導体集積回路１００に設けられている。
【００１９】
リセット信号生成回路１０１は、外部からのリセット信号（以下、単に外部リセット信号と称す）に基づいて内部にてリセット信号を生成する回路である。ここで外部リセット信号とは、リセット信号生成回路１０１の外部から供給されるリセット信号のことであり、半導体集積回路１００の外部から供給されるものであるか、半導体集積回路１００の内部にて生成されたものであるかを問わない。
【００２０】
リセット信号生成回路１０１は、外部リセット検出回路１０２と、一致検出回路１０３と、期待値格納部１０４と、ゲーティング回路１０６と、を有する。本実施の形態では、ゲーティング回路として論理積回路が用いられた場合を例に説明するが、同様の機能を有する他の回路に適宜変更可能である。以下では、ゲーティング回路１０６を単にＡＮＤ回路１０６と称して説明する。なお、一致検出回路１０３と、期待値格納部１０４と、ＡＮＤ回路１０６と、によって制御回路が構成される。
【００２１】
外部リセット検出回路１０２は、外部リセット信号が最初にアクティブになったことを検出する回路である。本実施の形態では、外部リセット信号は、Ｌレベルの場合にアクティブになり、Ｈレベルの場合にインアクティブになる。これは、リセット信号生成回路１０１によって生成されるリセット信号についても同様である。つまり、リセット対象回路１０７は、リセット信号がＬレベルの場合に初期化され、リセット信号がＨレベルの場合にクロック信号の立ち上がりに同期してデータ信号を取り込み出力する。
【００２２】
例えば、外部リセット検出回路１０２は、電源投入後、外部リセット信号が最初にアクティブになる前は、検出結果としてＨレベルの検出信号を出力する。そして、外部リセット検出回路１０２は、電源投入後、外部リセット信号が最初にアクティブになったこと検出すると、検出結果としてＬレベルの検出信号を出力する。なお、外部リセット検出回路１０２は、外部リセット信号が最初にアクティブになったことを検出した後は、電源がオフするまでは、Ｌレベルの検出信号を出力し続ける。
【００２３】
期待値格納部１０４は、外部リセット検出回路１０２の検出結果の期待値を格納する部である。例えば、期待値格納部１０４は、期待値として"０"（即ちＬレベル）を格納している。
【００２４】
一致検出回路１０３は、外部リセット検出回路１０２の検出結果と、期待値格納部１０４に格納された期待値と、が一致することを検出する回路である。例えば、外部リセット検出回路１０２の検出結果と、期待値格納部１０４に格納された期待値と、が一致しない場合、一致検出回路１０３は、Ｌレベルの検出結果を出力する。一方、外部リセット検出回路１０２の検出結果と、期待値格納部１０４に格納された期待値と、が一致する場合、一致検出回路１０３は、Ｈレベルの検出結果を出力する。
【００２５】
ゲーティング回路として機能するＡＮＤ回路１０６は、外部リセット信号と、一致検出回路１０３の検出結果と、の論理積をリセット信号として出力する。ＡＮＤ回路１０６では、一方の入力端子Ａに外部リセット信号が供給され、他方の入力端子Ｂに一致検出回路１０３の検出結果が供給され、出力端子からこれらの論理積がリセット信号として出力される。
【００２６】
例えば、電源投入後、外部リセット信号が最初にアクティブになる前は、外部リセット検出回路１０２の検出結果（Ｈレベル）と、期待値格納部１０４に格納された期待値（Ｌレベル）と、が一致しないため、一致検出回路１０３は、Ｌレベルの検出結果を出力する。それにより、ＡＮＤ回路１０６は、外部リセット信号に関わらずリセット信号をアクティブ（Ｌレベル）にする。一方、電源投入後、外部リセット信号が最初にアクティブになった後は、外部リセット検出回路１０２の検出結果（Ｌレベル）と、期待値格納部１０４に格納された期待値（Ｌレベル）と、が一致するため、一致検出回路１０３は、Ｈレベルの検出結果を出力する。それにより、ＡＮＤ回路１０６は、外部リセット信号をそのままリセット信号として出力する。このリセット信号は、リセット対象回路１０７のリセット端子に供給される。
【００２７】
続いて、図１に示すリセット信号生成回路１０１の動作について、図２のタイミングチャートを用いて説明する。図２は、図１に示すリセット信号生成回路１０１の動作を示すタイミングチャートである。
【００２８】
まず、電源投入直後（時刻ｔ０）では、外部リセット検出回路１０２は、外部リセット信号が最初にアクティブになったことを検出していないため、Ｈレベルの検出信号を出力する。このとき、一致検出回路１０３は、外部リセット検出回路１０２の検出結果（Ｈレベル）と、期待値格納部１０４に格納された期待値（Ｌレベル）と、が一致しないため、Ｌレベルの検出結果（図２における１０６．Ｂ）を出力する。そのため、ＡＮＤ回路１０６は、外部リセット信号（図２における１０６．Ａ）に関わらずリセット信号（図２における１０６．Ｙ）をアクティブ（Ｌレベル）にしている。このように、本実施の形態にかかるリセット信号生成回路１０１は、電源投入後から外部リセット信号が最初にアクティブになるまでの期間、外部リセット信号に関わらずリセット信号をアクティブにする。それにより、リセット対象回路１０７の出力が不安定になることを抑制している。
【００２９】
その後、外部リセット信号が最初にアクティブになると（時刻ｔ１）、外部リセット検出回路１０２は、Ｌレベルの検出信号を出力する。このとき、一致検出回路１０３は、外部リセット検出回路１０２の検出結果（Ｌレベル）と、期待値格納部１０４に格納された期待値（Ｌレベル）と、が一致するため、Ｈレベルの検出結果（図２における１０６．Ｂ）を出力する。そのため、ＡＮＤ回路１０６は、外部リセット信号（図２における１０６．Ａ）をそのままリセット信号（図２における１０６．Ｙ）として出力する。ここでは、外部リセット信号がＬレベルを示すため、リセット信号もＬレベル（アクティブ状態）を示している。
【００３０】
その後は、一致検出回路１０３は、電源がオフするまで、Ｈレベルの検出結果（図２における１０６．Ｂ）を出力し続ける（時刻ｔ１以降）。そのため、ＡＮＤ回路１０６は、外部リセット信号をそのままリセット信号として出力し続ける。即ち、外部リセット信号がＨレベルを示せばリセット信号もＨレベルを示し、外部リセット信号がＬレベルを示せばリセット信号もＬレベルを示す。このように、本実施の形態にかかるリセット信号生成回路１０１は、外部リセット信号が最初にアクティブになった後は、外部リセット信号に応じたリセット信号を生成する。それにより、リセット対象回路１０７は、通常通り、外部リセット信号によってその初期化が制御されることとなる。
【００３１】
このように、本実施の形態にかかるリセット信号生成回路１０１は、電源投入後から外部リセット信号が最初にアクティブになるまでの期間、外部リセット信号に関わらずリセット信号をアクティブにする。それにより、本実施の形態にかかるリセット信号生成回路１０１は、リセット対象回路１０７の出力が不安定になることを抑制することができる。
【００３２】
実施の形態２
図３は、本発明の実施の形態２にかかるリセット信号生成回路２０１の構成例を示す図である。図３に示すリセット信号生成回路２０１は、図１に示すリセット信号生成回路１０１の具体的構成例を示す図である。
【００３３】
図３に示すリセット信号生成回路２０１は、リセット対象回路であるフリップフロップ２０７とともに、半導体集積回路２００に設けられている。リセット信号生成回路２０１は、フリップフロップ（第１フリップフロップ）２０２と、否定論理和回路（以下、単にＮＯＲ回路と称す）２０３と、ＡＮＤ回路２０６と、を有する。以下の説明では、特に断りがない限り、フリップフロップは、非同期リセット式のフリップフロップであるものとする。
【００３４】
フリップフロップ２０２は、図１における外部リセット検出回路１０２に対応する。ＮＯＲ回路２０３は、図１における一致検出回路１０３に対応する。ＡＮＤ回路２０６は、図１におけるＡＮＤ回路１０６に対応する。また、フリップフロップ２０７は、図１におけるリセット対象回路１０７に対応する。なお、図３の例では、電源から供給される接地電圧レベル（Ｌレベル）の信号がそのまま期待値として用いられているため、特に期待値格納部は設けられていない。
【００３５】
本実施の形態では、各フリップフロップ２０２，２０７は、電源投入後、外部リセット信号が最初にアクティブになる前は、不安定な状態であるため、１／２の確率でＨレベルの信号を出力し、１／２の確率でＬレベルの信号を出力するものとする。
【００３６】
本実施の形態では、リセット信号生成回路２０１が、一つのフリップフロップ２０７に対してリセット信号を供給する場合を例に説明するが、これに限られない。リセット信号生成回路２０１は、一つのフリップフロップに限られず、複数のフリップフロップに対してリセット信号を供給することも可能である。
【００３７】
外部リセット検出回路として機能するフリップフロップ２０２では、データ入力端子Ｄ及びクロック入力端子ＣにそれぞれＬレベルに固定された信号（固定信号）が供給され、リセット入力端子Ｒに外部リセット信号が供給され、データ出力端子Ｑから検出信号が出力される。
【００３８】
フリップフロップ２０２は、上記したように、電源投入後、外部リセット信号が最初にアクティブになる前は、不安定な状態であるため、１／２の確率でＨレベル（第２論理値）の検出信号を出力し、１／２の確率でＬレベル（第１論理値）の検出信号を出力する。そして、フリップフロップ２０２は、電源投入後、外部リセット信号が最初にアクティブになったことに同期して、Ｌレベルの検出信号を出力する。なお、フリップフロップ２０２は、外部リセット信号が最初にアクティブになった後は、電源がオフするまではＬレベルの検出信号を出力し続ける。
【００３９】
一致検出回路として機能するＮＯＲ回路２０３は、電源から期待値として供給されるＬレベルの信号と、フリップフロップ２０２の出力と、の否定論理和を出力する。
【００４０】
例えば、フリップフロップ２０２がＨレベルの検出信号を出力した場合、ＮＯＲ回路２０３は、フリップフロップ２０２の出力値と期待値とが一致しないため、Ｌレベルの信号を出力する。一方、フリップフロップ２０２がＬレベルの検出信号を出力した場合、ＮＯＲ回路２０３は、フリップフロップ２０２の出力値と期待値とが一致するため、Ｈレベルの信号を出力する。
【００４１】
ゲーティング回路として機能するＡＮＤ回路２０６は、外部リセット信号と、ＮＯＲ回路２０３の出力と、の論理積をリセット信号として出力する。
【００４２】
例えば、電源投入後、外部リセット信号が最初にアクティブになる前において、フリップフロップ２０２が１／２の確率でＨレベルの検出信号を出力する場合、ＮＯＲ回路２０３は、フリップフロップ２０２の検出結果（Ｈレベル）と期待値（Ｌレベル）との否定論理和であるＬレベルの信号を出力する。それにより、ＡＮＤ回路２０６は、外部リセット信号に関わらずリセット信号をアクティブ（Ｌレベル）にする。一方、電源投入後、外部リセット信号が最初にアクティブになった後は、ＮＯＲ回路２０３は、フリップフロップ２０２の検出結果（Ｌレベル）と期待値（Ｌレベル）との否定論理和であるＨレベルの信号を出力する。それにより、ＡＮＤ回路２０６は、外部リセット信号をそのままリセット信号として出力する。つまり、図２に示すリセット信号生成回路２０１は、図１に示すリセット信号生成回路１０１の場合と同様の動作を行う。このリセット信号は、リセット対象回路であるフリップフロップ２０７のリセット端子に供給される。
【００４３】
なお、電源投入後、外部リセット信号が最初にアクティブになる前において、フリップフロップ２０２が１／２の確率でＬレベルの検出信号を出力する場合、ＮＯＲ回路２０３は、フリップフロップ２０２の検出結果（Ｌレベル）と期待値（Ｌレベル）との否定論理和であるＨレベルの信号を出力する。それにより、ＡＮＤ回路２０６は、外部リセット信号をそのままリセット信号として出力する。この場合には、リセット対象回路であるフリップフロップ２０７の出力が不安定（Ｈレベル）になる可能性がある。
【００４４】
ここで、フリップフロップ２０７の出力が不安定（Ｈレベル）になるのは、フリップフロップ２０２が１／２の確率でＬレベルの検出信号を出力し、かつ、フリップフロップ２０７自身が１／２の確率でＨレベルの信号を出力する場合である。したがって、フリップフロップ２０７の出力が不安定（Ｈレベル）になる確率は、（１／２）×（１／２）＝１／４である。一方、本実施の形態にかかるリセット信号生成回路２０１が設けられていない場合、フリップフロップ２０７の出力が不安定（Ｈレベル）になる確率は、１／２である。
【００４５】
このように、本実施の形態にかかるリセット信号生成回路２０１は、電源投入後から外部リセット信号が最初にアクティブになるまでの期間、従来よりも高い確率で、外部リセット信号に関わらずリセット信号をアクティブにする。それにより、本実施の形態にかかるリセット信号生成回路２０１は、リセット対象回路であるフリップフロップ２０７の出力が不安定になることを抑制することができる。
【００４６】
図３に示すリセット信号生成回路２０１のその他の動作については、図１に示すリセット信号生成回路１０１の場合と同様であるため、その説明を省略する。
【００４７】
実施の形態３
図４は、本発明の実施の形態３にかかるリセット信号生成回路３０１の構成例を示す図である。図４に示すリセット信号生成回路３０１では、外部リセット検出回路が複数のフリップフロップによって構成されている。以下、具体的に説明する。
【００４８】
図４に示すリセット信号生成回路３０１は、リセット対象回路であるフリップフロップ３１４とともに、半導体集積回路３００に設けられている。リセット信号生成回路３０１は、フリップフロップ３０２〜３０６と、論理和回路（以下、単にＯＲ回路と称す）３０７，３０８，３１０と、否定論理積回路（以下、単にＮＡＮＤ回路と称す）３０９，３１１と、ＮＯＲ回路３１２と、ＡＮＤ回路３１３と、を有する。
【００４９】
フリップフロップ３０２〜３０６によって外部リセット検出回路が構成される。ＯＲ回路３０７，３０８，３１０、ＮＡＮＤ回路３０９，３１１及びＮＯＲ回路３１２によって一致検出回路１０３が構成される。また、フリップフロップ３１４は、図１におけるリセット対象回路１０７に対応する。なお、図４の例では、電源から供給される接地電圧レベル（Ｌレベル）の信号及び電源電圧レベル（Ｈレベル）の信号がそのまま期待値として用いられているため、特に期待値格納部は設けられていない。
【００５０】
本実施の形態では、各フリップフロップ３０２〜３０６，３１４は、電源投入後、外部リセット信号が最初にアクティブになる前は、不安定な状態であるため、１／２の確率でＨレベルの信号を出力し、１／２の確率でＬレベルの信号を出力するものとする。
【００５１】
まず、外部リセット検出回路を構成するフリップフロップ３０２〜３０６について説明する。フリップフロップ３０２では、データ入力端子Ｄ及びクロック入力端子ＣにそれぞれＬレベルに固定された信号が供給され、リセット入力端子Ｒに外部リセット信号が供給され、データ出力端子Ｑから検出信号が出力される。フリップフロップ３０３では、データ入力端子Ｄ及びクロック入力端子ＣにそれぞれＬレベルに固定された信号が供給され、リセット入力端子Ｒに外部リセット信号が供給され、データ出力端子Ｑから検出信号が出力される。フリップフロップ３０４では、データ入力端子Ｄ及びクロック入力端子ＣにそれぞれＬレベルに固定された信号が供給され、セット入力端子Ｓに外部リセット信号が供給され、データ出力端子Ｑから検出信号が出力される。フリップフロップ３０５では、データ入力端子Ｄ及びクロック入力端子ＣにそれぞれＬレベルに固定された信号が供給され、リセット入力端子Ｒに外部リセット信号が供給され、データ出力端子Ｑから検出信号が出力される。フリップフロップ３０６では、データ入力端子Ｄ及びクロック入力端子ＣにそれぞれＬレベルに固定された信号が供給され、セット入力端子Ｓに外部リセット信号が供給され、データ出力端子Ｑから検出信号が出力される。
【００５２】
各フリップフロップ３０２〜３０６は、上記したように、電源投入後、外部リセット信号が最初にアクティブになる前は、不安定な状態であるため、１／２の確率でＨレベルの検出信号を出力し、１／２の確率でＬレベルの検出信号を出力する。
【００５３】
そして、フリップフロップ（第１フリップフロップ）３０２，３０３，３０５は、電源投入後、外部リセット信号が最初にアクティブになったことに同期して、それぞれＬレベルの検出信号を出力する。なお、フリップフロップ３０２，３０３，３０５は、外部リセット信号が最初にアクティブになった後は、電源がオフするまではＬレベルの検出信号を出力し続ける。
【００５４】
一方、フリップフロップ（第２フリップフロップ）３０４，３０６は、電源投入後、外部リセット信号が最初にアクティブになったことに同期して、それぞれＨレベルの検出信号を出力する。なお、フリップフロップ３０４，３０６は、外部リセット信号が最初にアクティブになった後は、電源がオフするまではＨレベルの検出信号を出力し続ける。
【００５５】
続いて、一致検出回路を構成するＯＲ回路３０７，３０８，３１０、ＮＡＮＤ回路３０９，３１１及びＮＯＲ回路３１２について説明する。ＯＲ回路３０７は、電源から期待値として供給されるＬレベルの信号と、フリップフロップ３０２の出力と、の論理和を出力する。ＯＲ回路３０８は、電源から期待値として供給されるＬレベルの信号と、フリップフロップ３０３の出力と、の論理和を出力する。ＮＡＮＤ回路３０９は、電源から期待値として供給されるＨレベルの信号と、フリップフロップ３０４の出力と、の論理積を出力する。ＯＲ回路３１０は、電源から期待値として供給されるＬレベルの信号と、フリップフロップ３０５の出力と、の論理和を出力する。ＮＡＮＤ回路３１１は、電源から期待値として供給されるＨレベルの信号と、フリップフロップ３０６の出力と、の論理積を出力する。そして、ＮＯＲ回路３１２は、これらＯＲ回路３０７，３０８，３１０及びＮＡＮＤ回路３０９，３１１のそれぞれの出力の否定論理和を一致検出回路の検出結果として出力する。
【００５６】
例えば、フリップフロップ３０２，３０３，３０５のうち何れか一つでもＨレベルの検出信号を出力した場合、又は、フリップフロップ３０４，３０６のうち何れか一つでもＬレベルの検出信号を出力した場合、ＮＯＲ回路３１２は、Ｌレベルの信号を出力する。一方、フリップフロップ３０２，３０３，３０５が何れもＬレベルの検出信号を出力し、かつ、フリップフロップ３０４，３０６が何れもＨレベルの検出信号を出力した場合、ＮＯＲ回路３１２は、Ｈレベルの信号を出力する。
【００５７】
ゲーティング回路として機能するＡＮＤ回路３１３は、外部リセット信号と、ＮＯＲ回路３１３の出力と、の論理積をリセット信号として出力する。
【００５８】
例えば、電源投入後、外部リセット信号が最初にアクティブになる前において、フリップフロップ３０２，３０３，３０５の何れか一つでもＨレベルの検出信号を出力した場合、又は、フリップフロップ３０４，３０６のうち何れか一つでもＬレベルの検出信号を出力した場合、ＮＯＲ回路３１２は、Ｌレベルの信号を出力する。それにより、ＡＮＤ回路３１３は、外部リセット信号に関わらずリセット信号をアクティブ（Ｌレベル）にする。一方、電源投入後、外部リセット信号が最初にアクティブになった後は、ＮＯＲ回路３１２は、Ｈレベルの信号を出力する。それにより、ＡＮＤ回路３１３は、外部リセット信号をそのままリセット信号として出力する。つまり、図４に示すリセット信号生成回路３０１は、図１に示すリセット信号生成回路１０１の場合と同様の動作を行う。このリセット信号は、リセット対象回路であるフリップフロップ３１４のリセット端子に供給される。
【００５９】
なお、電源投入後、外部リセット信号が最初にアクティブになる前において、各フリップフロップ３０２，３０３，３０５が１／２の確率でＬレベルの検出信号を出力し、かつ、各フリップフロップ３０４，３０６が１／２の確率でＨレベルの検出信号を出力する場合、ＮＯＲ回路３１２は、Ｈレベルの信号を出力する。それにより、ＡＮＤ回路３１３は、外部リセット信号をそのままリセット信号として出力する。この場合には、リセット対象回路であるフリップフロップ３１４の出力が不安定（Ｈレベル）になる可能性がある。
【００６０】
ここで、フリップフロップ３１４の出力が不安定（Ｈレベル）になるのは、各フリップフロップ３０２，３０３，３０５が１／２の確率でＬレベルの検出信号を出力し、かつ、各フリップフロップ３０４，３０６が１／２の確率でＨレベルの検出信号を出力し、かつ、フリップフロップ３１４自身が１／２の確率でＨレベルの信号を出力する場合である。したがって、フリップフロップ３１４の出力が不安定（Ｈレベル）になる確率は、（１／２）＾６＝１／６４である。
【００６１】
このように、本実施の形態にかかるリセット信号生成回路３０１は、電源投入後から外部リセット信号が最初にアクティブになるまでの期間、さらに高い確率で、外部リセット信号に関わらずリセット信号をアクティブにする。それにより、本実施の形態にかかるリセット信号生成回路３０１は、リセット対象回路であるフリップフロップ３１４の出力が不安定になることをさらに抑制することができる。
【００６２】
図４に示すリセット信号生成回路３０１のその他の動作については、図３に示すリセット信号生成回路２０１の場合と同様であるため、その説明を省略する。
【００６３】
なお、本実施の形態では、外部リセット検出回路を構成するフリップフロップの数が５個である場合を例に説明したが、これに限られない。外部リセット検出回路を構成するフリップフロップの数は適宜変更可能である。例えば、外部リセット検出回路を構成するフリップフロップの数がＮ（Ｎは任意の自然数）個である場合、リセット対象回路であるフリップフロップ３１４の出力が不安定になる確率は、（１／２）＾（Ｎ＋１）である。つまり、外部リセット検出回路を構成するフリップフロップの数が多いほど、回路規模は増大するが、リセット対象回路であるフリップフロップ３１４の出力が不安定になる確率を低くすることができる。
【００６４】
また、本実施の形態では、外部リセット信号が最初にアクティブになったことに同期してＬレベルの検出信号を出力するフリップフロップの数が３個、及び、外部リセット信号が最初にアクティブになったことに同期してＨレベルの検出信号を出力するフリップフロップの数が２個である場合を例に説明したが、これに限られない。外部リセット信号が最初にアクティブになったことに同期してＬレベルの検出信号を出力するフリップフロップの数、及び、外部リセット信号が最初にアクティブになったことに同期してＨレベルの検出信号を出力するフリップフロップの数は、適宜変更可能である。
【００６５】
実施の形態４
図５は、本発明の実施の形態４にかかるリセット信号生成回路４０１の構成例を示す図である。本実施の形態では、リセット入力端子を持たないリセット対象回路（即ち、同期制御でのみ出力が確定する回路）に対して本発明にかかるリセット信号生成回路が適用されている。以下、具体的に説明する。
【００６６】
図５に示すリセット信号生成回路４０１は、リセット対象回路である同期リセット式のフリップフロップ４１４とともに、半導体集積回路４００に設けられている。リセット信号生成回路４０１は、フリップフロップ４０２〜４０６と、ＯＲ回路４０７，４０８，４１０と、ＮＡＮＤ回路４０９，４１１と、ＮＯＲ回路４１２と、ＡＮＤ回路４１３と、を有する。外部端子ＳＴＢＹＢには、外部からのリセット信号（即ち、外部リセット信号）が供給される。
【００６７】
なお、図５に示すリセット信号生成回路４０１の構成は、図４に示すリセット信号生成回路３０１と基本的には同じである。つまり、フリップフロップ４０２〜４０６は、図４におけるフリップフロップ３０２〜３０６に対応する。ＯＲ回路４０７，４０８，４１０は、図４におけるＯＲ回路３０７，３０８，３１０に対応する。ＮＡＮＤ回路４０９，４１１は、図４におけるＮＡＮＤ回路３０９，３１１に対応する。ＮＯＲ回路４１２は、図４におけるＮＯＲ回路３１２に対応する。
【００６８】
本実施の形態では、各フリップフロップ４０２〜４０６は、電源投入後、外部リセット信号が最初にアクティブになる前は、不安定な状態であるため、１／２の確率でＨレベルの信号を出力し、１／２の確率でＬレベルの信号を出力するものとする。また、同期リセット式のフリップフロップ４１４は、電源投入後、データ入力端子Ｄにデータが供給され、クロック入力端子Ｃに供給されるクロック信号が立ち上がるまでは、不安定な状態であるため、１／２の確率でＨレベルの信号を出力し、１／２の確率でＬレベルの信号を出力するものとする。なお、フリップフロップ４１４の出力は、電源投入直後は、Ｌレベルであること（即ち、リセットされていること）が期待されるものとする。
【００６９】
ＡＮＤ回路４１３の一方の入力端子には、ＮＯＲ回路４１２の出力が供給され、ＡＮＤ回路４１３の他方の入力端子には、外部リセット信号に代えてフリップフロップ４１４の出力が供給される。そして、ＡＮＤ回路４１３は、これらの論理積を出力する。つまり、ＡＮＤ回路４１３は、ＮＯＲ回路４１２の出力結果に基づいて、フリップフロップ４１４の出力を後段回路（不図示）に伝達するか否かを制御する。
【００７０】
例えば、電源投入後、外部リセット信号が最初にアクティブになる前において、フリップフロップ４０２，４０３，４０５の何れか一つでもＨレベルの検出信号を出力した場合、又は、フリップフロップ４０４，４０６のうち何れか一つでもＬレベルの検出信号を出力した場合、ＮＯＲ回路４１２は、Ｌレベルの信号を出力する。それにより、ＡＮＤ回路４１３は、フリップフロップ４１４の出力に関わらずＬレベルの信号を後段回路（不図示）に出力する。換言すると、ＡＮＤ回路４１３は、フリップフロップ４１４の出力を後段回路に伝達するのを停止させる。一方、電源投入後、外部リセット信号が最初にアクティブになった後は、ＮＯＲ回路４１２は、Ｈレベルの信号を出力する。それにより、ＡＮＤ回路４１３は、フリップフロップ４１４の出力をそのまま当該後段回路に出力する（伝達させる）。
【００７１】
なお、電源投入後、外部リセット信号が最初にアクティブになる前において、各フリップフロップ４０２，４０３，４０５が１／２の確率でＬレベルの検出信号を出力し、かつ、各フリップフロップ４０４，４０６が１／２の確率でＨレベルの検出信号を出力する場合、ＮＯＲ回路４１２は、Ｈレベルの信号を出力する。それにより、ＡＮＤ回路４１３は、フリップフロップ４１４の出力をそのまま後段回路に出力する（伝達させる）。この場合には、後段回路に供給される信号が不安定（Ｈレベル）になる可能性がある。
【００７２】
ここで、後段回路に供給される信号が不安定（Ｈレベル）になるのは、各フリップフロップ４０２，４０３，４０５が１／２の確率でＬレベルの検出信号を出力し、かつ、各フリップフロップ４０４，４０６が１／２の確率でＨレベルの検出信号を出力し、かつ、フリップフロップ４１４自身が１／２の確率でＨレベルの信号を出力する場合である。したがって、後段回路に供給される信号が不安定（Ｈレベル）になる確率は、（１／２）＾６＝１／６４である。
【００７３】
このように、本実施の形態にかかるリセット信号生成回路４０１は、電源投入後から外部リセット信号が最初にアクティブになるまでの期間、従来よりも高い確率で、同期リセット式のフリップフロップ４１４の出力をＬレベルに初期化している。つまり、本実施の形態にかかるリセット信号生成回路４０１は、電源投入後から外部リセット信号が最初にアクティブになるまでの期間、従来よりも高い確率で、同期リセット式のフリップフロップ４１４に対するリセット信号をアクティブにしている。それにより、本実施の形態にかかるリセット信号生成回路３０１は、後段回路に供給される信号が不安定になることを抑制することができる。
【００７４】
なお、外部リセット信号が最初にアクティブになるのは、例えば、フリップフロップ４１４にデータが供給され、かつ、当該フリップフロップ４１４に供給されるクロック信号が立ち上がった後であることが好ましい。それにより、フリップフロップ４１４の出力が不安定である期間、後段回路に供給される信号が不安定になることを抑制することができる。
【００７５】
図５に示すリセット信号生成回路４０１のその他の構成及び動作については、図４に示すリセット信号生成回路３０１の場合と同様であるため、その説明を省略する。
【００７６】
（本願発明と従来技術との比較）
なお、特許文献２に開示されたラッチ回路では、電源立ち上げ時や変動時にリセット信号が発生しない場合でも、出力信号が一方のレベルに固定されやすいように、回路内部のトランジスタの駆動能力の比が予め調整される。そのため、このラッチ回路は、通常のスタンダードセルにより構成されることができず、専用のセルとして準備される必要がある。また、このラッチ回路では、出力信号が一方のレベルに固定されやすいため、裏を返せば、出力信号が他方のレベルに変化しにくい。そのため、このラッチ回路では、実動作時において、出力信号の立ち上がり時間と立ち下がり時間とが意図せずにずれてしまう可能性がある。さらに、このラッチ回路では、製造ばらつきの影響により、回路内部のトランジスタの駆動能力の比を意図した値に調整できない可能性がある。
【００７７】
一方、本発明にかかるリセット信号生成回路では、回路内部のトランジスタの駆動能力の比は、従来技術のようには調整されない。そのため、本発明にかかるリセット信号生成回路は、専用のセルとして準備される必要はなく、通常のスタンダードセルにより構成されることが可能である。また、本発明にかかるリセット信号生成回路では、従来技術と異なり、フリップフロップの出力信号の立ち上がり時間と立ち下がり時間とが意図せずにずれてしまうこともない。さらに、本発明にかかるリセット信号生成回路では、従来技術と異なり、製造ばらつきの影響を気にする必要もない。
【００７８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、リセット対象回路がフリップフロップである場合を例に説明したが、これに限られない。例えば、リセット対象回路は、Ｆｕｓｅ（ヒューズ）の切断状態を制御する制御回路や、その他のＯＴＰマクロを制御する制御回路であっても良い。図１に示す半導体集積回路１００において、リセット対象回路１０７がＦｕｓｅの切断状態を制御する制御回路である場合の具体例を、図６に示しておく。
【００７９】
上記実施の形態で示される一致検出回路やゲーティング回路の構成は、同様の機能を有する他の回路構成に適宜変更可能であることは言うまでもない。
【符号の説明】
【００８０】
１００ 半導体集積回路
１０１ リセット信号生成回路
１０２ 外部リセット検出回路
１０３ 一致検出回路
１０４ 期待値格納部
１０６ ゲーティング回路
１０７ リセット対象回路
２００ 半導体集積回路
２０１ リセット信号生成回路
２０２ フリップフロップ
２０３ 否定論理和回路（ＮＯＲ回路）
２０６ 論理積回路（ＡＮＤ回路）
２０７ フリップフロップ
３００ 半導体集積回路
３０１ リセット信号生成回路
３０２〜３０６ フリップフロップ
３０７，３０８，３１０ 論理和回路（ＯＲ回路）
３０９，３１１ 否定論理積回路（ＮＡＮＤ回路）
３１２ 否定論理和回路（ＮＯＲ回路）
３１３ 論理積回路（ＡＮＤ回路）
３１４ フリップフロップ
４００ 半導体集積回路
４０１ リセット信号生成回路
４０２〜４０６ フリップフロップ
４０７，４０８，４１０ 論理和回路（ＯＲ回路）
４０９，４１１ 否定論理積回路（ＮＡＮＤ回路）
４１２ 否定論理和回路（ＮＯＲ回路）
４１３ 論理積回路（ＡＮＤ回路）
４１４ 同期リセット式のフリップフロップ
【特許請求の範囲】
【請求項１】
外部リセット信号が最初にアクティブになったことを検出する外部リセット検出回路と、
前記外部リセット検出回路の検出結果が、前記外部リセット信号が最初にアクティブになる前であることを示す場合、前記外部リセット信号に関わらずリセット信号をアクティブにする制御回路と、を備えたリセット信号生成回路。
【請求項２】
前記制御回路は、
前記外部リセット検出回路の検出結果が、前記外部リセット信号が最初にアクティブになったことを示す場合、前記外部リセット信号をそのまま前記リセット信号として出力することを特徴とする請求項１に記載のリセット信号生成回路。
【請求項３】
前記制御回路は、
前記外部リセット検出回路の検出結果と、期待値と、が一致することを検出する一致検出回路と、
前記一致検出回路の検出結果に応じた前記リセット信号を生成するゲーティング回路と、を有する請求項１又は２に記載のリセット信号生成回路。
【請求項４】
前記外部リセット検出回路は、
クロック入力端子に固定信号が供給され、前記外部リセット信号がアクティブになったことに同期して第１論理値の検出信号を出力する第１フリップフロップを有し、
前記制御回路は、
前記第１フリップフロップが第１論理値とは異なる第２論理値の検出信号を出力する場合、前記外部リセット信号に関わらず前記リセット信号をアクティブにすることを特徴とする請求項１〜３のいずれか一項に記載のリセット信号生成回路。
【請求項５】
前記制御回路は、
前記第１フリップフロップが第１論理値の検出信号を出力する場合、前記外部リセット信号をそのまま前記リセット信号として出力することを特徴とする請求項４に記載のリセット信号生成回路。
【請求項６】
前記外部リセット検出回路は、
クロック入力端子に固定信号が供給され、前記外部リセット信号がアクティブになったことに同期して第２論理値の検出信号を出力する第２フリップフロップをさらに有し、
前記制御回路は、
第２フリップフロップが第１論理値の検出信号を出力する場合、前記外部リセット信号に関わらず前記リセット信号をアクティブにすることを特徴とする請求項４に記載のリセット信号生成回路。
【請求項７】
前記制御回路は、
前記第１フリップフロップが第１論理値の検出信号を出力し、かつ、前記第２フリップフロップが第２論理値の検出信号を出力する場合、前記外部リセット信号をそのまま前記リセット信号として出力することを特徴とする請求項６に記載のリセット信号生成回路。
【請求項８】
前記外部リセット検出回路は、
前記第１フリップフロップを複数有し、
前記制御回路は、
前記複数の第１フリップフロップのうち一つでも第２論理値の検出信号を出力する場合、前記外部リセット信号に関わらず前記リセット信号をアクティブにすることを特徴とする請求項４に記載のリセット信号生成回路。
【請求項９】
前記制御回路は、
前記複数の第１フリップフロップが何れも第１論理値の検出信号を出力する場合、前記外部リセット信号をそのまま前記リセット信号として出力することを特徴とする請求項８に記載のリセット信号生成回路。
【請求項１０】
前記外部リセット検出回路は、
前記第１フリップフロップを複数有し、
前記第２フリップフロップを複数有し、
前記制御回路は、
前記複数の第１フリップフロップのうち一つでも第２論理値の検出信号を出力する場合、又は、前記複数の第２フリップフロップのうち一つでも第１論理値の検出信号を出力する場合、前記外部リセット信号に関わらず前記リセット信号をアクティブにすることを特徴とする請求項６に記載のリセット信号生成回路。
【請求項１１】
前記制御回路は、
前記複数の第１フリップフロップが何れも第１論理値の検出信号を出力し、かつ、前記複数の第２フリップフロップが何れも第２論理値の検出信号を出力する場合、前記外部リセット信号をそのまま前記リセット信号として出力することを特徴とする請求項１０に記載のリセット信号生成回路。
【請求項１２】
前記リセット信号を生成する請求項１〜１１のいずれか一項に記載のリセット信号生成回路と、
前記リセット信号により初期化が制御されるリセット対象回路と、を備えた半導体集積回路。
【請求項１３】
前記リセット対象回路は、非同期リセット式のフリップフロップであることを特徴とする請求項１２に記載の半導体集積回路。
【請求項１４】
前記リセット対象回路は、ヒューズの切断状態を制御する制御回路であることを特徴とする請求項１２に記載の半導体集積回路。
【請求項１５】
外部リセット信号が最初にアクティブになったことを検出する外部リセット検出回路と、
前記外部リセット検出回路の検出結果が、前記外部リセット信号が最初にアクティブになる前であることを示す場合、リセット信号をアクティブにすることにより、リセット対象回路の出力を後段回路に伝達するのを停止させる制御回路と、を備えたリセット信号生成回路。
【請求項１６】
前記制御回路は、
前記外部リセット検出回路の検出結果が、前記外部リセット信号が最初にアクティブになったことを示す場合、前記リセット信号をインアクティブにすることにより、前記リセット対象回路の出力をそのまま前記後段回路に伝達させることを特徴とする請求項１５に記載のリセット信号生成回路。
【請求項１７】
前記リセット信号を生成する請求項１５又は１６に記載のリセット信号生成回路と、
前記リセット対象回路と、を備えた半導体集積回路。
【請求項１８】
前記リセット対象回路は、同期リセット式のフリップフロップであることを特徴とする請求項１７に記載の半導体集積回路。
【請求項１９】
前記リセット対象回路は、ヒューズの切断状態を制御する制御回路であることを特徴とする請求項１７に記載の半導体集積回路。
【請求項１】
外部リセット信号が最初にアクティブになったことを検出する外部リセット検出回路と、
前記外部リセット検出回路の検出結果が、前記外部リセット信号が最初にアクティブになる前であることを示す場合、前記外部リセット信号に関わらずリセット信号をアクティブにする制御回路と、を備えたリセット信号生成回路。
【請求項２】
前記制御回路は、
前記外部リセット検出回路の検出結果が、前記外部リセット信号が最初にアクティブになったことを示す場合、前記外部リセット信号をそのまま前記リセット信号として出力することを特徴とする請求項１に記載のリセット信号生成回路。
【請求項３】
前記制御回路は、
前記外部リセット検出回路の検出結果と、期待値と、が一致することを検出する一致検出回路と、
前記一致検出回路の検出結果に応じた前記リセット信号を生成するゲーティング回路と、を有する請求項１又は２に記載のリセット信号生成回路。
【請求項４】
前記外部リセット検出回路は、
クロック入力端子に固定信号が供給され、前記外部リセット信号がアクティブになったことに同期して第１論理値の検出信号を出力する第１フリップフロップを有し、
前記制御回路は、
前記第１フリップフロップが第１論理値とは異なる第２論理値の検出信号を出力する場合、前記外部リセット信号に関わらず前記リセット信号をアクティブにすることを特徴とする請求項１〜３のいずれか一項に記載のリセット信号生成回路。
【請求項５】
前記制御回路は、
前記第１フリップフロップが第１論理値の検出信号を出力する場合、前記外部リセット信号をそのまま前記リセット信号として出力することを特徴とする請求項４に記載のリセット信号生成回路。
【請求項６】
前記外部リセット検出回路は、
クロック入力端子に固定信号が供給され、前記外部リセット信号がアクティブになったことに同期して第２論理値の検出信号を出力する第２フリップフロップをさらに有し、
前記制御回路は、
第２フリップフロップが第１論理値の検出信号を出力する場合、前記外部リセット信号に関わらず前記リセット信号をアクティブにすることを特徴とする請求項４に記載のリセット信号生成回路。
【請求項７】
前記制御回路は、
前記第１フリップフロップが第１論理値の検出信号を出力し、かつ、前記第２フリップフロップが第２論理値の検出信号を出力する場合、前記外部リセット信号をそのまま前記リセット信号として出力することを特徴とする請求項６に記載のリセット信号生成回路。
【請求項８】
前記外部リセット検出回路は、
前記第１フリップフロップを複数有し、
前記制御回路は、
前記複数の第１フリップフロップのうち一つでも第２論理値の検出信号を出力する場合、前記外部リセット信号に関わらず前記リセット信号をアクティブにすることを特徴とする請求項４に記載のリセット信号生成回路。
【請求項９】
前記制御回路は、
前記複数の第１フリップフロップが何れも第１論理値の検出信号を出力する場合、前記外部リセット信号をそのまま前記リセット信号として出力することを特徴とする請求項８に記載のリセット信号生成回路。
【請求項１０】
前記外部リセット検出回路は、
前記第１フリップフロップを複数有し、
前記第２フリップフロップを複数有し、
前記制御回路は、
前記複数の第１フリップフロップのうち一つでも第２論理値の検出信号を出力する場合、又は、前記複数の第２フリップフロップのうち一つでも第１論理値の検出信号を出力する場合、前記外部リセット信号に関わらず前記リセット信号をアクティブにすることを特徴とする請求項６に記載のリセット信号生成回路。
【請求項１１】
前記制御回路は、
前記複数の第１フリップフロップが何れも第１論理値の検出信号を出力し、かつ、前記複数の第２フリップフロップが何れも第２論理値の検出信号を出力する場合、前記外部リセット信号をそのまま前記リセット信号として出力することを特徴とする請求項１０に記載のリセット信号生成回路。
【請求項１２】
前記リセット信号を生成する請求項１〜１１のいずれか一項に記載のリセット信号生成回路と、
前記リセット信号により初期化が制御されるリセット対象回路と、を備えた半導体集積回路。
【請求項１３】
前記リセット対象回路は、非同期リセット式のフリップフロップであることを特徴とする請求項１２に記載の半導体集積回路。
【請求項１４】
前記リセット対象回路は、ヒューズの切断状態を制御する制御回路であることを特徴とする請求項１２に記載の半導体集積回路。
【請求項１５】
外部リセット信号が最初にアクティブになったことを検出する外部リセット検出回路と、
前記外部リセット検出回路の検出結果が、前記外部リセット信号が最初にアクティブになる前であることを示す場合、リセット信号をアクティブにすることにより、リセット対象回路の出力を後段回路に伝達するのを停止させる制御回路と、を備えたリセット信号生成回路。
【請求項１６】
前記制御回路は、
前記外部リセット検出回路の検出結果が、前記外部リセット信号が最初にアクティブになったことを示す場合、前記リセット信号をインアクティブにすることにより、前記リセット対象回路の出力をそのまま前記後段回路に伝達させることを特徴とする請求項１５に記載のリセット信号生成回路。
【請求項１７】
前記リセット信号を生成する請求項１５又は１６に記載のリセット信号生成回路と、
前記リセット対象回路と、を備えた半導体集積回路。
【請求項１８】
前記リセット対象回路は、同期リセット式のフリップフロップであることを特徴とする請求項１７に記載の半導体集積回路。
【請求項１９】
前記リセット対象回路は、ヒューズの切断状態を制御する制御回路であることを特徴とする請求項１７に記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−１０５４４９（Ｐ２０１３−１０５４４９Ａ）
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１１−２５０９２３（Ｐ２０１１−２５０９２３）
【出願日】平成２３年１１月１６日（２０１１．１１．１６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年１１月１６日（２０１１．１１．１６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]