【課題】本発明は、一般的にはランダムアクセスメモリ装置の方法、及び／又は、アーキテクチャに関し、より詳細には、バースト転送能力を持つ同期式ランダムアクセスメモリ装置に関する。
【解決手段】一般にメモリアレー及びバーストシーケンス発生器を備える装置。該メモリアレーは、データを記憶するように形成することができる。該バーストシーケンス発生器は、該装置によって受信されたアドレス情報に応答してバーストシーケンスを生成するように形成することができる。該バーストシーケンスは、該メモリアレーにデータを記憶するための複数の位置を識別するように形成することができる。該装置は、５０ミリアンペアの最大作動電流、及び／又は、約２５マイクロアンペアの最大待機電流を持つことができる。 （もっと読む）

【課題】バースト転送が可能な画像メモリを用いた場合に、成分数の多いカラー画像データに対しても成分数の少ないモノクロ画像データに対しても画像回転処理などを内部メモリの増加を抑えて効率よく実行できる画像メモリ制御装置を提供する。
【解決手段】ＣＭＹＫＡの５成分のカラー画像を順次入力するときは、成分別に８ラインずつの入力バッファを５個形成して８ライン分の画像データを一時保存した後、入力バッファから同一領域に対応する各成分の画像データを８×８画素単位のブロックで読み出し、これらのブロックを同一行アドレス内の連続する列アドレスにバースト転送で格納する。Ｋ，Ａの２成分のモノクロ画像データを入力するときは、前記入力バッファを２個ずつ組み合わせて１６ラインの入力バッファを２個形成し、ブロックサイズを１６×１６画素に拡張して同様の処理を行う。 （もっと読む）

【課題】画像データの矩形アクセスを効率的に行うメモリ装置、メモリ制御回路及びメモリ制御システムを提供すること。
【解決手段】メモリ装置は、Ｍビットのデータ入出力バスを備え入力クロックに同期してバンクアドレスとロウアドレスとコラムアドレスに対応した記憶セルに対してデータの読み書きを行い、入力クロックの１サイクル毎に２つのアクセス入力と読み出しバースト長フラグを受信し、第１の制御アクセスコマンドと第２の制御アクセスコマンドと読み出しバースト長信号とを出力する。制御アクセスコマンドが読み出し要求の場合に、読み出しバースト長信号で指定されたバースト長で指定する期間に、記憶セルからのデータ読み出し後にデータ入出力バスに読み出しデータを出力する。２バースト長の場合は、制御アクセスコマンドそれぞれに対応する記憶セルからの２つのＭビットの読み出しデータを２サイクルの期間データ入出力バスに出力する。 （もっと読む）

【課題】マイクロコンピュータにおいてメモリアクセスコマンドの生成などの点でシリアルアクセスメモリに対するアクセスのオーバーヘッドを減らす。
【解決手段】 ＣＰＵが出力するアクセス要求に含まれるアドレス及びコマンドに基づいて、シリアルフラッシュメモリに、チップ選択信号及びクロック信号を供給し、前記クロック信号に同期してメモリアドレス及びメモリコマンドを出力してシリアルアクセスメモリのアクセス制御を行うシリアルメモリインタフェースコントローラ（６０）をマイクロコンピュータに搭載し、このシリアルメモリインタフェースコントローラには、前記アクセス要求に応答するメモリアドレス及びメモリコマンドに基づくデータリードを完了したとき、そのリードデータの最後のメモリアドレスに続くアドレスへのリードアクセス要求以外のアクセス要求を検出するまで前記チップ選択信号の活性状態を維持する動作モードを採用する。 （もっと読む）

【課題】外部メモリ上のデータの並列度が低い場合であってもＳＩＭＤプロセッサによるＳＩＭＤ演算の効率を向上させ、高速なデータ処理を実現する。
【解決手段】メモリコントローラ２０は、ＤＤＲメモリ３０におけるアドレスを格納するアドレスメモリ２２と、各アドレスからデータが連続して格納される長さをそれぞれ表すバースト長を格納するバースト長メモリ２３とを備える。メモリコントローラ２０は、第１のグループのプロセッサエレメントと、アドレスメモリ及びバースト長メモリに格納された第１のアドレス及び対応する第１のバースト長によって特定されるＤＤＲメモリ３０の領域との間で、第１のデータを転送し、第１のデータの転送後、第２のグループのプロセッサエレメントと、アドレスメモリ及びバースト長メモリに格納された第２のアドレス及び対応する第２のバースト長によって特定されるＤＤＲメモリ３０の領域との間で、第２のデータを転送する。 （もっと読む）

【課題】メモリの出力バッファの平均電流値を低減し、消費電流を抑制すること。
【解決手段】本発明に係る半導体装置は、メモリリードアドレスＤの連続性を判定し、判定結果Ｈを出力するアドレス連続性判定回路２３と、判定結果Ｈに基づいて、メモリリードアドレスＤに対応するリードデータを出力するメモリの出力バッファ２２の駆動能力を制御する駆動能力切り替え制御回路２４と、ＣＰＵの要求リードアドレスＡに対応するリードデータが当該ＣＰＵへ到達するまでの期間に、ＣＰＵ要求リードアドレスＡに連続する予想アドレスを生成するアドレス生成部１２と、予想アドレスに対応するリードデータを格納するプリロードバッファ１４を備える。 （もっと読む）

【課題】ダイナミックＲＡＭにアクセスする際のレイテンシーを改善することができるメモリー制御装置、メモリー制御システム、記録装置及びメモリー制御方法を提供する。
【解決手段】複数のマスターＭ１〜ＭｎとＤＲＡＭとの間に介在するメモリーコントローラー３７は、メモリーシーケンス制御回路６４とレイテンシー改善回路６７等を備える。レイテンシー改善回路６７は、マスター数判定回路７１と、ページヒット率判定回路７２と、ページ制御回路７３とを備える。マスター数判定回路７１は特定時間におけるアクセスマスター数が有効バンク数（例えば「８」）以下であるか否かを判定し、ページヒット率判定回路７２はページヒット率が設定値Ｑ（本例では５０％）以上であるか否かを判定する。ページ制御回路７３は両条件成立時にページオープン制御信号Ｓopenを出力し、一方の条件でも不成立であるとページクローズ制御信号Ｓcloseを出力する。 （もっと読む）

【課題】アクセス効率の高いメモリアクセスシステムを提供することである。
【解決手段】本発明にかかるメモリアクセスシステムは、第１乃至第４のメモリ１０、２０、３０、４０と、メモリコントローラ１とを備える。メモリコントローラ１は、第１のチップセレクト信号（ＣＳ０）を活性化する第１のタイミングにおいて、互いに異なる第１および第２の固有アドレス（ＡＤＡ、ＡＤＢ）を供給することで、第１および第２のメモリ１０、２０に格納された第１のブロック群のブロックにアクセスする。また、第２のチップセレクト信号（ＣＳ１）を活性化する第２のタイミングにおいて、互いに異なる第１および第２の固有アドレス（ＡＤＡ、ＡＤＢ）を供給することで、第３および第４のメモリ３０、４０に格納された第２のブロック群のブロックにアクセスする。 （もっと読む）

【課題】優先度の異なる複数のモジュールを備えるシステム構成において、優先度の高いモジュールのデータ転送を確実に行うことができるようにする。
【解決手段】メモリ制御部により、高速モジュール１の設定に従い、該高速モジュール１に対して複数バンクＡ〜Ｄへのアクセス要求を、該高速モジュール１に対する連続したアクセス要求の処理後に低速モジュール２に対するバンクへのアクセス要求を行うようにした。この際、高速モジュール１が、アクセスする先頭アドレスを低速モジュール２とは異なるバンクにアクセスするアドレス位置に設定するようにした。 （もっと読む）

【課題】初期アクセスレイテンシによるデータ処理速度の低下を低減するとともに無駄なメモリアクセスの発生しない情報処理システムを提供する。
【解決手段】情報処理システムは、連続する複数回のデータ読み出し命令を出力する際に転送状態信号を合わせて出力し、ある１つのデータ読み出し命令に対して少なくとも１つのデータ読み出し命令が後続することを転送状態信号により示すマスタモジュールと、上記ある１つのデータ読み出し命令と転送状態信号とをマスタモジュールから受信すると、転送状態信号に応答して、上記ある１つのデータ読み出し命令に後続する少なくとも１つのデータ読み出し命令に対応するデータをメモリから読み出して保持するとともに、上記ある１つのデータ読み出し命令に対応するデータをマスタモジュールに供給するメモリコントローラを含むことを特徴とする。 （もっと読む）

【課題】 シンクロナスＤＲＡＭに対して、転送語数が複数であるデータや転送語数が１であるデータを切り替えて転送する場合に、効率的にデータ転送を行うための制御を簡単な回路で実現する。
【解決手段】 転送語数が２以上の場合、第１の制御器４を起動し、アクティブ、リード／ライト、プリチャージの順番にコマンドを出力する。転送語数が１の場合、第２の制御器５を起動し、アクティブ、リード／ライトの順にコマンドを出力し、次の転送要求を待つ。次の転送要求のデータ転送語数が１であれば、第２の制御器５はリード／ライトコマンドを出力し、再び転送要求を待つ。次の転送要求のデータ転送語数が２以上であればプリチャージコマンドを出力して第１の制御器４を起動し、バースト転送を行う。これにより、データ転送語数が１の場合の転送の際、不必要なアクティブコマンドやプリチャージコマンドを出力しないので、データ転送効率が改善された。 （もっと読む）

【課題】キャッシュメモリのヒット率を向上させ、処理を高速化すること。
【解決手段】第１の変化値に基づいて値をカウントするカウンタ１と、カウンタ１の出力に対応するアドレスに基づいて、キャッシュメモリ６におけるキャッシュ判定をする制御部２と、を有する。制御部２がキャッシュミスであると判定した場合に、カウンタ１は、第１の変化値ｍを第１の変化値ｍと異なる第２の変化値ｎに切り替えてカウントする。制御部２、第２の変化値ｎに基づくカウント値に基づいてキャッシュ判定をする。 （もっと読む）

【課題】複数のマスターからのリード要求を同時にさばくと共に、メモリリードアクセスの頻度が高いマスターに対してより効率的にデータを返す。
【解決手段】優先順位の高い１個の第１マスター及びこれより優先順位の低い少なくとも２個の第２マスターからのメモリリード要求を受けるアービターのアービトレーション結果に基づいてメモリにアクセスする装置において、前記メモリに対するブロックリード要求並びに前記第１マスターまたは前記第２マスターからのメモリリード要求がある場合に、第１優先順位に設定された前記第１マスターからのメモリリード要求、若しくは、この第１マスターがアクセスする前記メモリのバンクとは異なるバンク対して前記第２マスターからのメモリリード要求があるときに、前記第１マスターのメモリリード要求と同時に、この第１マスターがアクセスするバンクと同一バンクの別データにアクセス可能な、先行リード指令を発行する。 （もっと読む）

【課題】ハブベースのシステムメモリにおける書込みコマンドを終了する方法とシステムが開示されている。
【解決手段】メモリハブはダウンストリームメモリコマンドを受け取り、受け取った各ダウンストリームメモリコマンドを処理して、そのメモリコマンドがメモリハブに向けられた書込みコマンドを含んでいるかどうかを決定する。メモリハブは、書込みコマンドがハブに向けられているときは、メモリデバイスに適用するように適応されたメモリアクセス信号を発生するように第１モードで動作する。メモリハブは、書込みコマンドがハブに向けられていないときは、ダウンストリームメモリハブに結合されるように適応されたダウンストリーム出力ポート上にコマンドの書込みデータを提供するように第２モードで動作する。 （もっと読む）

【課題】ブート・コードのサイズがランダムアクセス可能なバッファの記憶容量を超える場合でもＣＰＵが直接読み込んで実行可能とする。
【解決手段】ＮＡＮＤ型フラッシュ・メモリ１００のストレージ部１１０から、このフラッシュ・メモリ１００に設けられＣＰＵ２００からランダムアクセス可能なバッファ部１２０に、コードＢ０を読み込む。そして、バッファ部１２０に読み込まれたコードＢ０を実行することにより、コードＢ１をキャッシュ・メモリ２１０に保持する。そして、キャッシュされたコードＢ１を実行することにより、ブート・コードであるコードＡＰＰをストレージ部１１０からバッファ部１２０に読み込み、ベース・アドレスを変更してキャッシュ・メモリに保持する。そして、コードＢ１からコードＡＰＰにジャンプし、キャッシュされたコードＡＰＰを順次実行する。 （もっと読む）

【課題】シリアルフラッシュメモリに対するデータアクセスを可及的に高速に行うことが可能なインターフェース回路を提供する。
【解決手段】プログラムを実行するＣＰＵコアの要求に基づいて、前記プログラムを格納するシリアルフラッシュメモリにアクセスするインターフェース回路であって、
前記ＣＰＵコアから出力されたリード信号及びアドレス信号に基づいて、前記シリアルフラッシュメモリに発行するためのリードコマンド及びアドレスセットを生成する、自動コマンド生成回路と、
前記リードコマンド及びアドレスセットを前記シリアルフラッシュメモリに発行する、制御部と、
前記リードコマンド及びアドレスセットに応じて前記シリアルフラッシュメモリから読み出されたデータを格納する、ワードレジスタと、
を備え、
前記制御部は、さらに、前記シリアルフラッシュメモリから読み出され前記ワードレジスタに格納されたデータを、前記ＣＰＵコアに出力するものとして構成されている。 （もっと読む）

【課題】簡易な方法で、メモリへのアクセス効率を向上させる技術を提供する。
【解決手段】本出願のメモリコントローラ１２３は、ＳＤＲＡＭ１１３を制御するメモリコントローラであって、マスタからＳＤＲＡＭ１２３内のページへのアクセス要求を受け付ける受付手段と、各マスタのアクセス要求周期を記録する記録手段と、受け付けたアクセス要求を出したマスタに応じて、記録手段に記録されたアクセス要求周期に基づくページのオープン期間を設定し、設定されたオープン期間の間、アクセス要求がされたページをオープンにする処理を行うページオープン手段と、を備える。 （もっと読む）

【課題】複数のデータ処理装置（バスマスタ）から１つの記憶装置にアクセス要求が発行されてバスが競合するメモリアクセスシステムにおけるアクセス効率を改善する。
【解決手段】メモリ制御装置におけるアクセス要求受付手段２２は、ＤＲＡＭ１０の連続したアドレスに配置されているデータに対する連続する複数のアクセス要求、または、ＤＲＡＭ１０の不連続なアドレスに配置されているデータに対する連続する複数のアクセス要求を、連続した複数のアクセス要求として受け付ける。アクセス要求並べ替え手段２４は、アクセス要求受付手段２２が受け付けた連続するアクセス要求について、１つのデータ処理装置から出力された、データの書込み要求、または、データの読み出し要求のいずれか一方の連続したアクセス要求の範囲内でＤＲＡＭ１０のバンク順に連続したアクセス要求を並べ替えてＤＲＡＭ１０のアクセスを制御する。 （もっと読む）

【課題】書き込み速度の速い半導体メモリコントローラ２、および半導体メモリシステム１を提供する。
【解決手段】１個のメモリセルに２ビットデータを記憶可能な多数のメモリセルから構成されている２つのチップ２１、２２からなる半導体メモリ部２０に、メモリインターリーブ方式によりデータを書き込むプログラムを制御する、半導体メモリコントローラ２において、書き込みプログラムが、プログラム時間の異なるUpperページ書き込みプログラムとLowerページ書き込みプログラムから構成されており、一のチップのUpperページおよびLowerページ書き込みプログラムの実行の後に、他のチップのUpperページおよびLowerページ書き込みプログラムを実行する。 （もっと読む）

【課題】行アドレスの変更が必要な連続した複数のデータを繰り返して読み出す場合であっても、短時間でそのデータを読出すことができるようにする。
【解決手段】繰返リード制御部５の繰返リード回数レジスタに格納された回数およびリードアドレス領域レジスタに格納されたＳＤＲＡＭ２のアドレスに基づいてＳＤＲＡＭ２に格納された連続する複数のデータを繰り返して読み出すとき、１回目にＳＤＲＡＭ２から読み出した連続する複数のデータをプリチャージが不要なデータバッファ４に記憶させ、２回目以降に読み出すときはそのデータバッファ４から連続する複数のデータを読み出すようにした。 （もっと読む）