同期式バーストメモリ
【課題】本発明は、一般的にはランダムアクセスメモリ装置の方法、及び/又は、アーキテクチャに関し、より詳細には、バースト転送能力を持つ同期式ランダムアクセスメモリ装置に関する。
【解決手段】一般にメモリアレー及びバーストシーケンス発生器を備える装置。該メモリアレーは、データを記憶するように形成することができる。該バーストシーケンス発生器は、該装置によって受信されたアドレス情報に応答してバーストシーケンスを生成するように形成することができる。該バーストシーケンスは、該メモリアレーにデータを記憶するための複数の位置を識別するように形成することができる。該装置は、50ミリアンペアの最大作動電流、及び/又は、約25マイクロアンペアの最大待機電流を持つことができる。
【解決手段】一般にメモリアレー及びバーストシーケンス発生器を備える装置。該メモリアレーは、データを記憶するように形成することができる。該バーストシーケンス発生器は、該装置によって受信されたアドレス情報に応答してバーストシーケンスを生成するように形成することができる。該バーストシーケンスは、該メモリアレーにデータを記憶するための複数の位置を識別するように形成することができる。該装置は、50ミリアンペアの最大作動電流、及び/又は、約25マイクロアンペアの最大待機電流を持つことができる。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、本明細書においてその全内容が参照文献として援用される、2000年3月24日提出の米国特許仮出願第60/191、853号の恩典を主張する。
【0002】
本発明は、一般的にはランダムアクセスメモリ装置の方法、及び/又は、アーキテクチャに関し、より詳細には、バースト転送能力を持つ同期式ランダムアクセスメモリ装置に関する。
【背景技術】
【0003】
特定のマイクロプロセッサ及びメモリ装置は、バースト型転送を使用してデータを転送するように設計されている。バースト型転送によって、データは、メモリに全てのアドレスを与えなくても、連続した多重アドレスで転送されることになる。バースト型転送は、連続アドレスのデータが直列に転送される線形シーケンスを使用することがある。バースト型転送は、交互配置アドレスのデータが直列に転送される交互配置シーケンスを使用してもよい。
【発明の概要】
【課題を解決するための手段】
【0004】
本発明は、メモリアレー及びバーストシーケンス発生器を含む装置に関する。メモリアレーは、データを記憶するように形成されてもよい。バーストシーケンス発生器は、装置が受信したアドレス情報に応答してバーストシーケンスを生成するように形成されている。バーストシーケンスは、データをメモリアレーに記憶するための複数の位置を識別するように形成しても良い。該装置は、50ミリアンペアの最大作動電流、及び/又は、25マイクロアンペアの最大待機電流を持ち得る。
【0005】
本発明の目的、形態、及び、利益には、(i)線形バーストシーケンスで作動する、(ii)交互配置バーストシーケンスで作動する、(iii)単一読み込みアクセスをサポートする、(iv)単一書き込みアクセスをサポートする、(v)非常に僅かな電力しか消費しない、及び/又は、(vi)最小のグルー論理を備えるメモリコントローラとインタフェースし得る、同期式バーストランダムアクセスメモリの準備が含まれる。本発明のこれら及び他の目的、形態、及び、利益は、以下の詳細な説明や添付の請求範囲及び図面によって明らかになるであろう。
【図面の簡単な説明】
【0006】
【図1】本発明のブロック図である。
【図2】本発明の詳細ブロック図である。
【図3】状態移行図である。
【図4】単一読み取りアクセス及びバースト読み取りシーケンスを示すタイミング図である。
【図5】単一書き込みアクセス及びバースト書き込みシーケンスを示すタイミング図である。
【図6】バースト読み取りシーケンスの直後にバースト書き込みシーケンスが続く場合を示すタイミング図である。
【図7】バースト書き込みシーケンスの直後にバースト読み取りシーケンスが続く場合を示すタイミング図である。
【図8】第2の状態移行図である。
【図9】単一読み取りアクセス及びバースト読み取りシーケンスを示すタイミング図である。
【図10】単一書き込みアクセス及びバースト書き込みシーケンスを示すタイミング図である。
【図11】バースト読み取りシーケンスの直後にバースト書き込みシーケンスが続く場合を示すタイミング図である。
【図12】バースト書き込みシーケンスの直後にバースト読み取りシーケンスが続く場合を示すタイミング図である。
【発明を実施するための形態】
【0007】
本発明は、一般的にはバーストシーケンス能力を備える同期式静的ランダムアクセスメモリに関する。バーストシーケンス能力は、電力消費の非常な低減をもたらす一方で、同期式インタフェースを使用して高帯域幅をもたらし得る。
図1を参照すれば、本発明の好ましい実施形態によるメモリ装置100のブロック図が示されている。メモリ装置100は、信号(例えば、ADD)を受信する入力102を持っていてもよい。メモリ装置100は、信号(例えば、DATA)を受信及び発信する入出力インタフェース104を持ち得る。メモリ装置100は、信号(例えば、CLK)を受信する別の入力106を持っていてもよい。メモリ装置100は信号グループ(例えば、CNTROL SIGNALS)を受信する入力108を持ち得る。メモリ装置100は、電力を受け取る入力110を持っていてもよい。
【0008】
信号CLKは、同期を確立するために使用されるクロックとして機能し得る。同期は、信号CLKの上昇エッジ又は下降エッジのいずれかであり得る。信号CLKは、約50%の衝撃係数を持つ周期的信号として実装されてもよい。特別のアプリケーションの設計基準に適合するように他の衝撃係数を実装してもよい。入力106もまた、入力CLKとして呼ばれることがある。
信号ADDは、アドレス信号として機能し得る。信号ADDは、メモリ装置100によって信号CLKの上昇エッジでサンプリングされる同期型の入力信号であってもよい。好ましい実施形態において、信号ADDは、18ビット幅のアドレスとして実装される。従って、入力102は、入力Aとしてまとめて呼ばれる18個の離散入力ラインとして実装することができる。
【0009】
信号DATAは、データワードとして機能し得る。信号DATAは、同期型双方向信号であってもよい。同期型入力信号として、信号DATAは、メモリ装置100によって信号CLKの上昇エッジでサンプリングされてもよい。同期型出力信号として、信号DATAは、信号CLKの上昇エッジ後の遅延時間で有効となり得る。好ましい実施形態において、信号DATAは、32ビット幅のデータとして実装されてもよい。従って、入出力104は、インタフェースDGとしてまとめて呼ばれる32ビットの離散双方向ラインとして実装されてもよい。信号DATAは、一般的に、読み取りサイクル中は読み取りデータを、書き込みサイクル中は書き込みデータを含む。
【0010】
信号CNTROL SIGNALSは、メモリ装置100の作動を指令する構成、イネーブル、及び/又は、モード信号として機能し得る。信号CNTROL SIGNALSは、いくつかの信号(例えば、SCE、OE、ADV、SWE、MODE、ZZ、B3、及び、L3)の集合であってもよい。信号SCE、OE、ADV、SWE、MODE、ZZ、B3、及び、L3は、入力108において離散ライン上で受信することができる(図2でより詳細に示されている)。信号SCE、OE、ADV、SWE、MODE、ZZ、B3、及び、L3を表す離散ラインは、各々、入力の/SCE、/OE、/ADV、/SWE、MODE、ZZ、B3、及び、L3と呼ばれても良い。入力を表す英数字に付けた接頭記号「/」は、一般に各入力が活性状態が低いと考えられていることを示す。活性状態が低い入力はまた、入力の英数字表記の上に付したバーで示すこともある。
【0011】
信号SCEは、同期チップイネーブル信号として機能し得る。信号SCEは、信号CLKの上昇エッジにおいてメモリ装置100によってサンプリングされた同期型入力信号である。好ましい実施形態において、信号SCEは、論理的LOW状態でアサートされ、論理的HIGH状態でディアサートされてもよい。信号SCEが論理的LOW状態である間、メモリ装置100は、信号ADDを記憶することができる。信号SCEは、一般的に、メモリ装置100に対する全ての読み取り及び書き込み作動を開始するのに使用される。
【0012】
信号OEは、出力イネーブル信号として機能し得る。信号OEは、信号CLKとは独立な非同期型入力信号であってもよい。好ましい実施形態において、信号OEは、論理的LOW状態でアサートされ、論理的HIGH状態でディアサートされてもよい。信号OEが論理的LOW状態である時、インタフェース104(インタフェースDQ)は、出力のように振る舞ってもよく、メモリ装置100からの読み取りデータを渡す。信号OEが論理的HIGH状態である時、インタフェース104は、2状態又は3状態入力として振る舞ってもよく、メモリ装置100に書き込み中のデータを受信する。
【0013】
信号ADVは、アドバンス信号として機能し得る。信号ADVは、信号CLKの上昇エッジにおけるメモリ装置100による同期型入力信号であり得る。1つの実施形態において、信号ADVは、論理的LOW状態でアサートされ、論理的HIGH状態でディアサートされてもよい。信号ADVが論理的LOW状態である間、メモリ装置100は、バーストシーケンスの間に信号ADDを内部的に区分的に増加してもよい。代替的実施形態においては、メモリ装置100が通常に機能している間、信号ADVは使用されなくてもよい。
【0014】
信号SWEは、同期書き込みイネーブル信号として機能し得る。信号SWEは、信号CLKの上昇エッジでメモリ装置100によってサンプリングされる同期型入力信号であり得る。信号SWEは、論理的LOW状態でアサートされ、論理的HIGH状態でディアサートされてもよい。信号SWEが論理的LOW状態である間、メモリ装置100は、書き込みサイクルを開始することができ、信号SWEが論理的HIGH状態である間、メモリ装置100は、信号SWEを無視することができる。
【0015】
信号MODEは、モード制御信号として機能し得る。信号MODEは、常に論理的LOW状態又は論理的HIGH状態の一方と結びついた静的タイプの入力信号であり得る。代替的実施形態において、論理的HIGH状態は、入力MODEをフロートさせることによって達成してもよい。信号MODEが論理的LOW状態である間、メモリ装置100は、線形バーストシーケンスで作動し、信号MODEが論理的HIGH状態である間、メモリ装置100は、交互配置バーストシーケンスで作動することができる。
【0016】
信号ZZは、スヌーズ信号として機能し得る。信号ZZは、信号CLKとは独立な非同期型入力信号であり得る。信号ZZは、論理的HIGH状態でアサートされ、論理的LOW状態でディアサートされてもよい。信号ZZが論理的HIGH状態である間、メモリ装置100は、低電力消費待機モードに置かれ、信号ZZが論理的LOW状態である間、通常作動モードに置かれてもよい。信号ZZが未接続のままである場合、信号ZZは、デフォルトで論理的LOW状態になり得る。
【0017】
信号B3及びL3は、バーストカウンタ選択信号として機能し得る。信号B3及びL3は、論理的LOW状態又は論理的HIGH状態の一方と結ばれた静的タイプの入力信号であり得る。1つの実施形態において、信号B3及びL3は、一般的に、バーストシーケンスの大きさを決めることができる。代替的実施形態においては、信号B3及びL3が必要とされないことがある。
電力は、メモリ装置100の入力及び出力(I/O)用の1セットの電力と、メモリ装置100のコア用のもう1セットの電力とに分割することができる。I/O用の電力は、電源(例えば、VDD)及び接地(例えば、VSS)を含んでもよく、コア用の電力は、別の電源(例えば、VDDQ)及び別の接地(例えば、VSSQ)を含んでもよい。各信号の要約が表1に与えられている。
【0018】
(表1)
名称:A[17:0]
I/O:入力・同期
説明:アドレス位置(262、144又は524、288)の1つを選択するために使用されるアドレス入力。もし/SCEが活性とサンプリングされるのであれば、信号CLKの上昇エッジでサンプリングされる。A[1:0]もまたバーストカウンタに投入され、/ADVがアサートされるとバーストシーケンスを通じて区分的に増加するために使用される。
名称:DQ[31:0]
I/O:入力・同期
説明:双方向データI/Oライン。入力として、それらは、信号CLKの上昇エッジによって起動されるオンチップデータレジスタに投入される。出力としては、A[17:0]によって指定されるメモリ位置に含まれるデータを配送する。ピンの方向は、/OE及び装置の内部論理によって制御される。/OEがLOWでアサートすれば、ピンは出力として振る舞うことができる。HIGHである時には、DQ[0:31]は、3方向状態に置かれる。
名称:CLK
I/O:入力・クロック
説明:クロックの入力。装置への全ての同期入力を捕らえるために使用。
名称:SCE
I/O:入力・同期
説明:同期チップイネーブル、LOWで活性化、CLKの上昇エッジでサンプリングされる。LOWでアサートされると、A[X:0]がアドレスレジスタで捕えられる。A[1:0]もまたバーストカウンタ内にロードされる。/SCEを使用して、全ての読み書きアクセスを開始する。
名称:OE
I/O:入力・非同期
説明:出力イネーブル、非同期入力、LOWで活性化。I/Oピンの方向を制御。LOWの時にはI/Oピンは出力として振る舞う。ディアサートされてHIGHの時、I/Oピンは3状態であり、入力データピンとして機能する。/OEは、非選択状態から立ち上がる時、読み取りサイクルの開始の間、マスクされている。/OEがHIGHまで駆動された後までは、データは駆動されない。
名称:ADV
I/O:入力・同期
説明:入力アドバンス信号。装置が通常に機能している間は使用されない。将来装置が変更される時に使用し得る。
名称:SWE
I/O:入力・非同期
説明:同期書き込みイネーブル入力。書き込みサイクルを開始するためにCLKの上昇エッジでLOWでアサートされる時、もし書き込みサイクルのみであれば、SWEがアサートされる。/SCEがディアサートされてHIGHになれば、/SWEは無視される。
名称:ZZ
I/O:入力・非同期
説明:スヌーズ。この活性HIGH入力で、装置は、低電力消費待機モードになる。通常の作動では、この入力は、LOW又はNC(非接続)とする必要がある。
名称:MODE
I/O:入力・静的
説明:バースト指令を選択。GNDに結合されると、線形バーストシーケンスを選択。VDDQに結合されるか又はフロートされたままにされると、交互配置バーストシーケンスを選択。これはストラップ・ピンであって、装置が作動している間、静的に保たれる必要がある。
名称:NC
I/O:非接続
説明:非接続。これらのピンのいくつかは、ダイに結合されない。ピンB3及びL3は、バーストの型(1、4、8、又は、連続)を選択するためのストラップ・ピンとして使用される。これらのピンは、リセットの際に読み取られる。
名称:VDD
I/O:電源
説明:装置のコアへの電源入力。
名称:VSS
I/O:接地
説明:装置のコアの接地。システムの接地へ接続する必要がある。
名称:VDDQ
I/O:電源
説明:装置の各I/Oへの電源入力。
名称:VSSQ
I/O:接地説明:装置の各I/Oの接地。システムの接地へ接続する必要がある。
【0019】
図2を参照すれば、メモリ装置100の詳細図が示されている。メモリ装置100は、一般的に、いくつかの回路112、114、116、118、120、122、124、及び、126を含んでいる。メモリ装置100の他の形態は、特別なアプリケーションの設計基準を満足するように実装されてもよい。回路112は、バーストシーケンス発生器として機能し得る。
好ましい実施形態において、回路112は、バーストカウンタとして実装されてもよい。バーストカウンタ112は、信号CLKを受信することができる。バーストカウンタ112は、回路114から信号(例えば、J)を受信してもよい。バーストカウンタは、信号(例えば、K)を回路116へ渡すことができる。信号Kは、回路114によって渡された信号(例えば、L)に付加され、信号(例えば、KL)を回路116に渡すことができる。信号KLは、回路116へのアドレスとして機能し得る。
【0020】
回路114は、入力レジスタ及び制御論理として機能し得る。入力レジスタ114は、CLK、ADV、ADD、SWE、SCE、MODE、ZZ、B3、及び、L3を受信することができる。入力レジスタ114は、信号Jをバーストカウンタ112へ渡し、信号Lを回路116へと渡すことができる。入力レジスタ114は、信号(例えば、M)を回路118へと渡し、信号(例えば、N)を回路120へと渡し、別の信号(例えば、P)を回路126へと渡してもよい。
【0021】
回路116は、書き込みデータを記憶する、複数の位置を持つメモリアレーとして機能し得る。メモリアレー116は、バーストカウンタ112及び入力レジスタ114から信号KLを受信することができる。アレーは、回路118によって記憶された書き込みデータを受信し得る。メモリアレー116は、読み取りデータを記憶のために回路120に渡してもよい。好ましい実施形態において、メモリアレー116は、少なくとも256Kのアレーによって32ビット幅として実装されてもよい。他の大きさのメモリアレー116が特別のアプリケーションの設計基準を満足するために実装されることがある。
【0022】
回路118は、データ入力レジスタとして機能し得る。データ入力レジスタ118は、信号CLKを受信することができる。データ入力レジスタ118は、回路122から書き込みデータを受信し、入力レジスタ114から信号Mを受信してもよい。データ入力レジスタ116は、メモリアレー116に読み取りデータを渡すことができる。
回路120は、出力レジスタ及び論理として機能し得る。出力レジスタ120は、信号CLKを受信することができる。出力レジスタ120はまた、入力レジスタ114から信号N、及び、メモリアレー116から読み取りデータを受信してもよい。出力レジスタ120は、読み取りデータを回路124に記憶されたものとして渡してもよい。
【0023】
回路122は、インタフェースDQに接続された入力緩衝増幅器として機能し得る。入力ドライバ122は、信号DATAを受信することができる。入力緩衝増幅器は、書き込みデータを信号DATAからデータ入力レジスタ118へと渡してもよい。
回路124は、インタフェースDQに接続された出力緩衝増幅器として機能し得る。出力ドライバ124は、出力レジスタ120から来た読み取りデータ及び回路126から来た信号(例えば、R)を受信することができる。信号Rは、論理的HIGH状態に対してアサートされ、論理的LOW状態に対してディアサートされてもよい。出力ドライバ124は、信号Rが論理的HIGH状態であれば、インタフェースDQで読み取りデータを信号DATAとして渡し、信号Rが論理的LOW状態であれば、インタフェースDQにおいて高インピーダンスとして出現することができる。
【0024】
回路126は、論理的NOR関数として機能し得る。回路126は、信号P及び入力レジスタ114からの信号OEを受信することができる。回路126は、信号Rを出力ドライバ124へと渡し得る。回路126は、一般に、信号P及びOEが共に論理的LOW状態の時に信号Rを論理的HIGH状態で渡す。回路126は、一般に、信号P及びOEの論理的HIGH及びLOW状態に関する他の全ての組合せに対して、信号Rを論理的LOW状態で渡す。
【0025】
信号Jは、バーストカウンタ112に対する開始点として機能し得る。信号Jは、一般に、バーストの長さに依存して2又は3個の信号ADDの最下位ビットを含むアドレス情報である。バーストシーケンスの間に、信号Kは、信号Jに等しくなり始めることができる。信号CLKの各上昇エッジにおいて、バーストカウンタ112は、信号Kを信号MODE次第で線形又はインターリーブ方式で刻んでいく。信号Lは、信号ADDの2又は3個の最下位ビットを除く全てを含む付加的アドレス情報であり得る。信号Kから出た2又は3個の最下位ビットと信号Lから出た他の全てのビットとの組合せは、メモリアレー116に対する完全なアドレス(例えば信号、KL)を生成する。
【0026】
信号M、N、及び、Pは、各々、データ入力レジスタ118に対する制御信号、出力レジスタ120、及び、回路126として機能し得る。信号Rは、出力ドライバ124に対する制御信号として機能することができる。信号M、N、P、及び、Rは、論理的LOW状態でアサートされ、論理的HIGH状態でディアサートされてもよい。
全ての同期入力は、信号CLKの上昇エッジによって制御されたレジスタ114及び118を通過することができる。また、全てのデータ出力は、パイプライン演算のために、信号CLKの上昇エッジによって制御された出力レジスタ120を通過することができる。読み取りアクセスは、データ入力レジスタ118及び出力レジスタ120を通ってパイプラインされてもよい。これは、一般に、2段階パイプライン読み取り演算をもたらす。メモリ装置100が使用されない時には、メモリ装置100を非選択にするように信号SCEが供給されてもよい。メモリ装置100は、非選択にされると低電力モードになり得る。全ての書き込みアクセスは、内部セルフタイマ式書き込み演算を使用して制御することができる。
【0027】
図3を参照すれば、状態移行図が本発明の1つの実施形態に従って示されている。各状態移行ライン上の3文字は、左から右に、信号SCE、SWE、及び、ADVを指している。状態移行ラインの真理値表は、表2のように見出すことができる。図3及び表2において、論理的LOW状態及び論理的HIGH状態は、一般的に「0」及び「1」で各々表されている。
【0028】
(表2)
【0029】
メモリ装置100は、電力供給開始状態128で初期化してもよい。初期化後、メモリ装置100は、自動的に実行可能又は非選択状態130に移行し得る。信号SCEが論理的HIGH状態である間、メモリ装置100は、非選択状態130のままであることができる。メモリ装置100は、信号SCEが論理的LOW状態で信号SWEが論理的HIGH状態である時、単一読み取り状態132へと移行し、信号SCEが論理的LOW状態で信号SWEが論理的LOW状態である時、単一書き込み状態134へと移行することができる。
【0030】
信号SCEが論理的LOW状態のままで信号SWEが論理的HIGH状態のままである間、メモリ装置100は、一般に、単一読み取り状態132のままである。メモリ装置100は、信号SCEが論理的HIGH状態で信号ADVが論理的HIGH状態である時、非選択状態130に移行し、信号SCEが論理的HIGH状態で信号ADVが論理的LOW状態である時、バースト読み取り状態136に移行することができる。
【0031】
信号SCEが論理的HIGH状態のままで信号ADVが論理的LOW状態のままである間、メモリ装置100は、一般的に、バースト読み取り状態136のままである。メモリ装置100は、信号SCEが論理的LOW状態で信号SWEが論理的HIGH状態である時、単一読み取り状態132へ移行し、信号SCE及びADVが共に論理的HIGH状態である時、非選択状態130へと移行することができる。
【0032】
メモリ装置100は、信号SCE及びSWEが共に論理的LOW状態である間、単一書き込み状態134のままであり、信号SCE及びADVが共に論理的HIGH状態である時、非選択状態130へ移行することができる。メモリ装置100は、信号SCEが論理的LOW状態で信号SWEが論理的HIGH状態である時、単一読み取り状態132へと移行し、信号SCEが論理的HIGH状態で信号ADVが論理的LOW状態である時、バースト書き込み状態138に移行することができる。
【0033】
信号SCEが論理的HIGH状態のままで信号ADVが論理的LOW状態のままである間、メモリ装置100は、一般的に、バースト書き込み状態138のままである。メモリ装置100は、信号SCE及びSWEが共に論理的LOW状態である時、単一書き込み状態134に移行して戻り、信号SCEが論理的LOW状態で信号SWEが論理的HIGH状態である時、単一読み取り状態132へと移行することができる。
【0034】
メモリ装置100に対する全ての読み取り及び書き込みアクセスは、一般に、単一アクセスとして開始される。信号ADVをアサートすることにより、バーストシーケンスを開始し得る。バーストシーケンスは、通常、信号MODEの状態で制御される。信号Jによって表される最下位アドレスビット(例えば、A[2:0]のA[1:0])は、バーストシーケンスの開始位置を与えることができる。従って、メモリアレー116の全てのメモリ位置がユーザに利用可能であるから、必要とするワードを優先した演算をサポートすることができる。区分的な増加が十分に施されると、バーストカウンタ112は、4又は8個のワードを信号Kでくるめることができる。
【0035】
「必要とするワードの優先」は、特定の時点でアクセスされるメモリアレー116内の任意のワードを意味し得る。他のバースト装置は、データワードが特定の順序で(例えば、1−2−3−4)与えられるように形成されたバーストシーケンスを含んでいる。ワードは特定の順序で表されるが、理由は、例えば、4つのデータワードに対する4つのアドレス位置の内、アドレス位置1だけがアクセス可能であるからである。従って、ワード3が必要である場合、ワード3がアクセスされる前にワード1及び2がアクセスされる間の遅延が生じる。この型のバーストシーケンス発生器は本発明で使用するのに適し得るが、初期アドレスとしてメモリアレーのどの位置にでもアクセスできるように形成されたバーストシーケンス発生器(すなわち、必要とするワードを優先した演算をサポートする)が好ましい。上記の理由はまた、8ワードのバーストにも当てはめることができる。
【0036】
図4を参照すれば、図3に示す状態移行図に従った単一読み取り及びバースト読み取りサイクルのタイミング図が示されている。クロックの立ち上がりにおいて(例えば、時刻140)、以下の条件が満足されると読み取りアクセスが開始される。すなわち、(1)論理的LOW状態で信号SCEが活性であるとアサートされ、(2)論理的HIGH状態で信号SWEがディアサートされる、である。入力A[17:0]で受信されたアドレス(例えば、A)を表す信号ADDが入力レジスタ114内に記憶され、信号Jがバーストカウンタ112に渡されてもよい。メモリ装置100は、一般に、2段階パイプラインSRAMである。従って、アドレスAにおける読み取りデータ(例えば、QA)は、信号OEが論理的LOW状態でアサートされる場合、信号CLKの次のクロック上昇(例えば、時刻142)に続いて12ナノ秒(50メガヘルツ)(例えば、時間遅延tco)以内にインタフェースDQにおいて渡される。次に、読み取りデータQAは、メモリコントローラなどの、メモリ装置100外部の別の回路内にラッチングするために、次の上昇クロックエッジ(例えば、時刻144)の間、インタフェースDQにおいて有効に保つことができる。アクセスの第1のサイクルの後、出力ドライバ124は、信号OEによって制御されてもよい。
【0037】
信号ADVが論理的LOW状態でアサートされる場合、メモリ装置100は、信号CLKの上昇エッジ(例えば、時刻142、144、及び、146)で4ワードバーストの残るワードを通して区分的に増加してもよい。バーストシーケンス(例えば、単一又は交互配置)は、一般に、信号MODEの状態によって判断される。読み取りアクセスは、読み取りデータ(例えば、QA+1、QA+2、及び、QA+3)が、クロック信号CLKの後続の各上昇エッジ(例えば、時刻146、148、及び、150)の間、メモリ装置100によって渡されることになるようにパイプラインされてもよい。
【0038】
別の例では、3つの連続クロックサイクル(例えば、時刻148、150、及び、152)の間に信号ADDが変化してもよい(例えば、B、C、及び、D)。アドレスB、C、及び、Dに対する読み取りサイクルは、単一読み取りであり得る。アドレスB及びCに記憶された読み取りデータ(例えば、QB及びQC)は、各々、後続の時間(例えば、時刻152及び154)にインタフェースDQで渡すことができる。アドレスDは、別のバースト読み取りシーケンスの開始点になり得る。読み取りデータ(例えば、DQ、DQ+1、及び、DQ+2)は、連続クロックサイクル(例えば、時刻156、158、及び、160に開始するサイクル)の間に渡すことができる。
【0039】
待ち状態をメモリ装置100の読み取りアクセスに付加することができる。待ち状態は、読み取り演算の開始後、信号ADDを変更することなく信号SCEを論理的LOW状態に維持することによって実現し得る。そうすることにより、同じアドレス位置への第2の単一読み取りアクセスを開始することができる。クロック振動数50メガヘルツ及び33メガヘルツでのメモリ装置100に対する一般的な切換特性が表3に示されている。
【0040】
(表3)
注)
5.特に断らない限り、最後の条件は、5ナノ秒又はそれ以下の信号移行時間、0.8ボルトのタイミング基準レベル、0から1.5ボルトの入力パルスレベル、及び、指定IOL/IOH及び負荷容量の出力負荷。交流最終負荷の(a)及び(b)に示す。
6.ICHZ、ICLZ、ICEV、IEOLZ、及び、IEOHZは、交流試験負荷のパート(b)のように、5ピコファラッドの負荷コンプライアンスで指定される。移行は、定常状態電圧から+200ミリボルトで測定される。
7.他の任意の電圧及び温度において、tCHZは、tCLZ未満であり、tCHZは、tCO未満である。
8.最初の試験結果であり、任意の設計又は方法の変更後では、それがこれらのパラメータに影響し得る。
【0041】
図5を参照すれば、本発明の1つの実施形態に従う単一書き込み及びバースト書き込みサイクルのタイミング図が示されている。以下の条件が満足されると書き込みアクセスが開始される。すなわち、(1)論理的LOW状態で信号SCEが活性であるとアサートされ、(2)論理的LOW状態で信号SWEが活性であるとアサートされる、である。アドレスAを表し、入力A[17:0]に渡される信号ADDは、一般に、入力レジスタ114(例えば、時刻162で)内にロードされる。入力A[1:0]において信号ADDを表す信号Jもまた、バーストカウンタ112内にロードされてもよい。インタフェースDQで渡される書き込みデータ(例えば、D(A))は、データ入力レジスタ118内へラッチングされてもよく、次に、メモリアレー116に書き込むことができる。
【0042】
単一書き込みアクセスをバースト書き込みアクセスとして継続するために、バーストカウンタ112は、その後に続く3つのクロック上昇(例えば、時刻164、166、及び、168)で区分的に増加されてもよい。インタフェースDQに渡される書き込みデータ(例えば、D(A+1)、D(A+2)、及び、D(A+3))は、メモリアレー116に書き込むことができる。データ入力レジスタ118とメモリアレー116との間に同期セルフタイマ式書き込み機構が備えられてもよく、書き込み演算を簡便にする。
【0043】
バースト書き込みアクセスが後に続く2連続単一書き込みアクセスの別の実施例も示されている。信号ADDは、3連続クロックサイクル(例えば、サイクルが時刻170、172、及び、174で開始する)の間に、アドレスB、C、及び、Dを渡すことができる。アドレスB及びCに対する書き込みアクセスにより、書き込みデータ(例えば、D(B)及びD(C))は、メモリアレー116に記憶されることになる。別の時間(例えば、時刻174)に、信号ADDは、アドレスDを別のバースト書き込みシーケンスの最初のアドレスとして渡してもよい。結果的に、書き込みデータ(例えば、D(D)、D(D+1))は、連続する上昇クロックエッジ(例えば、時刻174及び176)でデータ入力レジスタ118内へラッチングされてもよい。わずか1回の2サイクルバースト書き込み演算後に、信号ADVは、次の上昇クロックエッジ(例えば、時刻178)において論理的HIGH状態にあってもよく、メモリ装置100を非選択状態130へと移行して戻す。
【0044】
メモリ装置100は、共通の入出力装置であり得るから、書き込みデータをインタフェースDQに渡す前に、信号OEは、論理的HIGH状態に対してディアサートされてもよい。そうすることは、一般に、出力ドライバ124を3状態にすることになる。安全対策として、書き込みサイクルが検出されると常に、信号OEの状態に関わりなく出力ドライバ124を3状態にしてもよい。
【0045】
図6を参照すれば、バースト読み取りアクセス及びその直後に続くバースト書き込みアクセスのタイミング図が示されている。バースト読み取りアクセスは、一般に、アドレスAにおいて単一読み取りアクセス(例えば、時刻180)で始まる。読み取りデータQAは、インタフェースDQで次の上昇クロック(例えば、時刻182)から遅延した後で渡されてもよい。次の3連続クロックサイクル(例えば、時刻184、186、及び、188で始まるサイクル)の間、バースト読み取りアクセスは、読み取りデータQA+1、QA+2、及び、QA+3を渡す。
【0046】
インタフェースDQで最後の読み取りデータQA+3が渡された後(例えば、時刻190)、信号OEは、論理的HIGH状態でディアサートされ、出力ドライバ124を3状態にしてもよい。次に、信号ADDは、アドレスBをインタフェースA[17:0]に渡すことができ、付随する書き込みデータ(例えば、D(B))は、次の上昇クロックエッジ(例えば、時刻192)でインタフェースDQにおいて渡すことができる。次の上昇クロックエッジ(例えば、時刻194)の間に、付加される書き込みデータ(例えば、D(B+1))がインタフェースDQで受信されてもよい。信号ADVは、次の上昇クロックエッジ(例えば、時刻196)では、論理的HIGH状態であってもよく、それにより、メモリ装置100は、1回の2サイクルバースト書き込みの後、非選択状態130に移行することになる。
【0047】
図7を参照すれば、バースト書き込みアクセス及びその直後に続くバースト読み取りアクセスのタイミング図が示されている。第1のクロックエッジ及び後続の各上昇クロックエッジ(例えば、時刻198、200、202、及び、204)の間、書き込みデータ(例えば、D(A)、D(A+1)、D(A+2)、及び、D(A+3))は、インタフェースDQでバースト書き込みシーケンスの一部として渡されてもよい。次の上昇クロックエッジ(例えば、時刻206)において、信号ADDは、アドレスBをバースト読み込みシーケンスのために渡すことができる。読み取りデータ(例えば、QB)は、インタフェースDQで渡され、次のクロックサイクルの間に開始されてもよい(例えば、時刻208で開始)。次に、信号SCEは、メモリ装置100を非選択状態130に移行することができ、それにより、1つのデータ項目のみが渡された後にバースト読み取りシーケンスが終了される。
【0048】
メモリ装置100に対する全ての読み取り及び書き込みアクセスは、一般に、単一アクセスとして開始される。好ましい実施形態において、最初の読み取りの後で信号SCEを論理的LOW状態に保つことにより、アクセスは、バーストへと継続することができる。メモリ装置100は、一般に、バーストにできるいくつかのワードを選択する随意選択肢を持っている。信号B3及びL3は、バーストの大きさを判断するのに使ってもよい。表4は、信号B3、L3、及び、MODEの関数としてのバーストの型を示す。
【0049】
(表4)
【0050】
4ワードバーストが選択される場合、バーストシーケンスは、一般的に信号MODEの状態によって制御され、開始アドレスは、信号ADDの最小有効2アドレスビットによって制御される。8ワードバーストが選択される場合、一般的に信号ADDの最小有効3アドレスビットが開始アドレスとして使用される。従って、メモリアレー116内の全ての位置がユーザにとって使用可能であるので、必要とするワードを優先した演算をサポートすることができる。区分的な増加が十分に施されると、一般に、バーストカウンタ112が回りをくるめることになる。
【0051】
図8を参照すれば、代替の状態移行図が示されている。各状態移行ライン上の2文字は、左から右に、信号SCE及びSWEを指している。メモリ装置100は、B3及びL3などの信号がサンプリングされるストラップレジスタ状態214で初期化してもよい。次に、メモリ装置100は、自動的にリセット状態216に移行することができる。一旦リセットが完了すると、メモリ装置100は、自動的に非選択状態218に移行してもよい。信号SCEが論理的HIGH状態のままである限り、メモリ装置100は、非選択状態218であり続けることができる。
【0052】
メモリ装置100は、信号SCEが論理的LOW状態で信号SWEが論理的HIGH状態である時、単一読み取り状態220に移行し得る。信号SCEが論理的HIGH状態である時、メモリ装置100は、単一読み取り状態220から非選択状態218へと移行して戻ることができる。1ワード読み取った後で信号SCEが論理的LOW状態のままであれば、メモリ装置100は、単一読み取り状態220からバースト読み取り状態222へと移行してもよい。信号SCEが論理的LOW状態である限り、メモリ装置100は、バースト読み取り状態222のままであり得る。信号SCEが論理的HIGH状態に戻る場合、メモリ装置100は、バースト読み取り状態222から非選択状態218へと移行してもよい。
【0053】
メモリ装置100は、信号SCEが論理的HIGH状態で信号SWEが論理的LOW状態である時、単一書き込み状態224に移行し得る。信号SCEが論理的HIGH状態である時、メモリ装置100は、単一書き込み状態224から非選択状態218へと移行して戻ってもよい。1ワード書き込んだ後で信号SCEが論理的LOW状態のままであれば、メモリ装置100は、単一書き込み状態224からバースト書き込み状態226へと移行することができる。信号SCEが論理的LOW状態である間、メモリ装置100は、バースト書き込み状態226のままであり得る。信号SCEが論理的HIGH状態に戻る場合、メモリ装置100は、バースト書き込み状態226から非選択状態218へと移行してもよい。
【0054】
図9を参照すれば、図8に示す状態移行図に従った単一読み取り及びバースト読み取りサイクルのタイミング図が示されている。クロックの立ち上がりにおいて(例えば、時刻228)、以下の条件が満足されると読み取りアクセスが開始される。すなわち、(1)論理的LOW状態で信号SCEが活性であるとアサートされ、(2)論理的HIGH状態で信号SWEがディアサートされる、である。入力A[17:0]で受信されたアドレス(例えば、A)を表す信号ADDが入力レジスタ114内に記憶され、信号Jがバーストカウンタ112に渡されてもよい。信号Jの幅。アドレスAにおける読み取りデータ(例えば、QA)は、信号OEが論理的LOW状態でアサートされる場合、信号CLKの次のクロック上昇(例えば、時刻230)に続いて遅延時間tCO以内にインタフェースDQにおいて渡される。次に、読み取りデータQAは、メモリ装置100外部の別の回路内にラッチングするために、次の上昇クロックエッジ(例えば、時刻232)の間、インタフェースDQにおいて有効に保つことができる。アクセスの第1のサイクルの後、出力ドライバ124は、信号OEによって制御されてもよい。
【0055】
メモリ装置100は、信号SCEが論理的LOW状態である場合、4ワードバースト、8ワードバースト、又は、連続バーストを通じて区分的に増加されてもよい。図9に示す例は、4ワードバーストを示す。ここで、信号SCEは、信号CLKの次の3回の上昇エッジ(例えば、時刻230、232、及び、234)で論理的LOW状態にある。バーストシーケンス(例えば、線形又は交互配置)は、一般に、信号MODEの状態によって判断される。読み取りアクセスは、読み取りデータ(例えば、QA+1、QA+2、及び、QA+3)がクロック信号CLKの全ての上昇エッジ(例えば、時刻234、236、及び、238)に続いてメモリ装置100から流れ出ることになるようにパイプラインされてもよい。
【0056】
別の実施例では、時刻236で非選択状態218に入るのに続き、信号ADDは、1クロックサイクル(例えば、時刻238)ほど変化してもよい(例えば、B)。アドレスBに対する読み取りサイクルは、別の単一読み取りとして開始することができる。アドレスBに記憶された読み取りデータ(例えば、QB)は、その後の時刻(例えば、時刻240)に次のクロックエッジに続いてインタフェースDQで渡されてもよい。データQBは、インタフェースDQで次の上昇クロックエッジ(例えば、時刻242)を通じて渡すことができる。信号SCEが時刻240で論理的HIGH状態に対してディアサートされる場合、読み取りサイクルは、単一読み取りとして終了してもよい。
【0057】
更に別の実施例では、信号ADDは、別の上昇クロックエッジ(例えば、時刻244)に対して変更(例えば、C)することができる。上記と同様に、アドレスCに対する読み取りサイクルは、単一読み取りとして開始することができる。アドレスCに記憶された読み取りデータ(例えば、QC)は、次のクロックエッジ(例えば、時刻246)に続いてインタフェースDWで渡され、更に、次のクロックエッジ(例えば、時刻248)を通じて保持することができる。しかし、信号SCEは、時間246及び248で論理的LOW状態にあってもよく、別のバースト読み取りをもたらす。
【0058】
図10を参照すれば、本発明の好ましい実施形態に従う単一書き込み及びバースト書き込みサイクルのタイミング図が示されている。以下の条件が満足されると書き込みアクセスが開始される。すなわち、(1)論理的LOW状態で信号SCEが活性であるとアサートされ、(2)論理的LOW状態で信号SWEが活性であるとアサートされる、である。アドレスAを表し、入力A[17:0]に渡される信号ADDは、一般に、入力レジスタ114(例えば、時刻250で)内にロードされる。入力A[1:0]において信号ADDを表す信号Jもまた、バーストカウンタ112内にロードされてもよい。インタフェースDQで渡される書き込みデータ(例えば、D(A))は、データ入力レジスタ118内へラッチングされてもよく、次に、メモリアレー116に書き込むことができる。
【0059】
単一書き込みアクセスをバースト書き込みアクセスとして継続するために、信号SCEは、論理的LOW状態に留まることができる。特に、バーストカウンタ112は、後続の3回のクロック上昇(例えば、時刻254、256、及び、258)で区分的に増加することができる。時刻252、254、及び、256の間にインタフェースDQに渡される書き込みデータ(例えば、D(A+1)、D(A+2)、及び、D(A+3))は、メモリアレー116に書き込まれてもよい。データ入力レジスタ118とメモリアレー116との間に同期セルフタイマ式書き込み機構を備えることができ、書き込み演算を簡便にし得る。信号SCEは、後続のクロック上昇(例えば、時刻258)で論理的HIGH状態にあることができ、メモリ装置100を非選択状態218に移行させることによりバーストを終了する。
【0060】
単一書き込みアクセスの別の実施例もまた示されている。メモリ装置100が非選択状態218に入って1回の上昇クロックエッジの後で(例えば、時刻260)、信号ADDは、アドレスBを渡すことができる。アドレスBへの書き込みアクセスにより、書き込みデータ(例えば、D(B))は、メモリアレー116に記憶されるように時刻260でインタフェースDQに渡されてもよい。信号SCEは、次のクロック上昇(例えば、時刻262)に対して論理的HIGH状態に戻ることができ、単一書き込みを終了する。別の単一書き込みサイクルが次の上昇クロック(例えば、時刻264)で開始されてもよい。時刻264で、信号ADDは、アドレスDを渡すことができ、書き込みデータ(例えば、D(D))は、インタフェースDQで渡されてもよい。信号SCEが論理的HIGH状態にある場合、アドレスDに対する単一書き込みサイクルは、次のクロック上昇(例えば、時刻266)で終了してもよい。
【0061】
図11を参照すれば、バースト読み取りアクセス及びその直後に続くバースト書き込みアクセスのタイミング図が示されている。バースト読み取りアクセスは、一般に、アドレスAにおいて単一読み取りアクセスで始まる(例えば、時刻268で開始)。次の5連続クロックサイクルの間(例えば、時刻270、272、274、276、及び、278で開始するサイクル)、信号SCEは、バースト読み取りの信号を出すために論理的LOW状態でアサートされてもよい。読み取りデータQAは、時刻270の上昇クロックから遅れた後にインタフェースDQで渡されてもよい。時刻272、274、276、及び、278で始まる次の4連続クロックサイクルの間、バースト読み取りアクセスは、各々、読み取りデータQA+1、QA+2、QA+3、及び、QAを渡す。バーストシーケンスの全長が6クロックサイクルであり(1つの単一読み取りに5つのバースト読み取りが続く)、バースト長が4でプログラムされているので、バーストカウンタ112は、データQAが5番目のデータ項目として渡されるようにまわりをくるむことができる。メモリ装置100は、時刻280で非選択状態218に移行することができるので、データQA+1は、2回目は渡されなくてもよい。
【0062】
信号SCEは、時刻280の後でディアサートされて論理的HIGH状態になることができ、メモリ装置100を非選択状態218へ移行させる。時刻280の上昇クロックエッジを過ぎて読み取りデータQAがインタフェースDQで2度目に渡された後、信号OEは、論理的HIGH状態でディアサートされ、出力ドライバ124を3状態にすることができる。次に、信号ADDは、アドレスBをインタフェースA[17:0]に渡すことができ、付随する書き込みデータ(例えば、D(B))は、次の上昇クロックエッジ(例えば、時刻282)においてインタフェースDQで渡されてもよい。信号SCE及びSWEは、時刻282において論理的LOW状態でアサートされ、メモリ装置100を単一書き込み状態224に移行することができる。次の上昇クロックエッジ(例えば、時刻284)の間に、信号SCEは、ディアサートされて論理的HIGH状態になることができ、単一書き込みを終了する。
【0063】
図12を参照すれば、バースト書き込みアクセス及びその直後に続くバースト読み取りアクセスのタイミング図が示されている。第1のクロックエッジ及び後続の各上昇クロックエッジ(例えば、時刻286、288、290、及び、292)の間、書き込みデータ(例えば、D(A)、D(A+1)、D(A+2)、及び、D(A+3))は、インタフェースDQでバースト書き込みシーケンスの一部として渡されてもよい。次の上昇クロックエッジ(例えば、時刻294)で信号SCEは、ディアサートされて論理的LOW状態になり、メモリ装置100を非選択状態218に移行させることができる。次の上昇クロックエッジ(例えば、時刻296)で、信号ADDは、バースト読み取りシーケンスのためのアドレスBを渡すことができる。読み取りデータ(例えば、QB)は、インタフェースDQで渡され、次のクロックサイクル(例えば、時刻298で開始)の間に開始されてもよく、後続の上昇クロック(例えば、時刻300)を通じて保持される。時刻300の上昇クロックエッジの間、信号SCEは、論理的HIGH状態でディアサートされる。ここで、メモリ装置100は、一般に、非選択状態218に移行され、それにより、1つの項目のみが渡された後でバースト読み取りシーケンスを終了することができる。
【0064】
メモリ装置100によって消費される電力は、一般的に、信号CLKのクロック振動数及びメモリ装置100の状態に依存している。メモリ装置100が通常の作動条件である間は、消費電力は、クロック振動数次第であり得る。作動中のメモリ装置100は、クロック振動数約33メガヘルツで約20ミリアンペアの電流を消費し得る。メモリ装置100の電力消費は、クロック振動数約50メガヘルツで約25ミリアンペアへと増加し得る。電力消費量は、他の作動条件では、約35から50ミリアンペアの範囲へと増加し得る。待機状態のメモリ装置100は、クロック振動数約33メガヘルツで約20マイクロアンペア、クロック振動数約50メガヘルツで約25マイクロアンペアを消費し得る。多様な半導体技術と設計技法とを使用した他のクロック振動数及び作動条件では、別の電力消費レベルを得ることができる。
【0065】
本発明の様々な信号は、一般に、「オン」(例えば、デジタルでHIGH、又は、1)、又は、「オフ」(例えば、デジタルでLOW、又は、0)である。しかし、信号のオン(例えば、アサートされた)及びオフ(例えば、ディアサートされた)状態の特定の極性は、特定の実施形態の設計基準を満足するように適宜に調整(例えば、逆にする)することができる。
本発明は、特にその好ましい実施形態に関して図解及び説明されたが、当業者は、本発明の精神及び範囲から逸脱することなく、その形態及び詳細に様々な変更が可能であることを理解するであろう。
【符号の説明】
【0066】
100 メモリ装置
102 入力
104 入出力インタフェース
106 別の入力
108 信号グループを受信する入力
110 電力を受け取る入力
【技術分野】
【0001】
関連出願の相互参照
本出願は、本明細書においてその全内容が参照文献として援用される、2000年3月24日提出の米国特許仮出願第60/191、853号の恩典を主張する。
【0002】
本発明は、一般的にはランダムアクセスメモリ装置の方法、及び/又は、アーキテクチャに関し、より詳細には、バースト転送能力を持つ同期式ランダムアクセスメモリ装置に関する。
【背景技術】
【0003】
特定のマイクロプロセッサ及びメモリ装置は、バースト型転送を使用してデータを転送するように設計されている。バースト型転送によって、データは、メモリに全てのアドレスを与えなくても、連続した多重アドレスで転送されることになる。バースト型転送は、連続アドレスのデータが直列に転送される線形シーケンスを使用することがある。バースト型転送は、交互配置アドレスのデータが直列に転送される交互配置シーケンスを使用してもよい。
【発明の概要】
【課題を解決するための手段】
【0004】
本発明は、メモリアレー及びバーストシーケンス発生器を含む装置に関する。メモリアレーは、データを記憶するように形成されてもよい。バーストシーケンス発生器は、装置が受信したアドレス情報に応答してバーストシーケンスを生成するように形成されている。バーストシーケンスは、データをメモリアレーに記憶するための複数の位置を識別するように形成しても良い。該装置は、50ミリアンペアの最大作動電流、及び/又は、25マイクロアンペアの最大待機電流を持ち得る。
【0005】
本発明の目的、形態、及び、利益には、(i)線形バーストシーケンスで作動する、(ii)交互配置バーストシーケンスで作動する、(iii)単一読み込みアクセスをサポートする、(iv)単一書き込みアクセスをサポートする、(v)非常に僅かな電力しか消費しない、及び/又は、(vi)最小のグルー論理を備えるメモリコントローラとインタフェースし得る、同期式バーストランダムアクセスメモリの準備が含まれる。本発明のこれら及び他の目的、形態、及び、利益は、以下の詳細な説明や添付の請求範囲及び図面によって明らかになるであろう。
【図面の簡単な説明】
【0006】
【図1】本発明のブロック図である。
【図2】本発明の詳細ブロック図である。
【図3】状態移行図である。
【図4】単一読み取りアクセス及びバースト読み取りシーケンスを示すタイミング図である。
【図5】単一書き込みアクセス及びバースト書き込みシーケンスを示すタイミング図である。
【図6】バースト読み取りシーケンスの直後にバースト書き込みシーケンスが続く場合を示すタイミング図である。
【図7】バースト書き込みシーケンスの直後にバースト読み取りシーケンスが続く場合を示すタイミング図である。
【図8】第2の状態移行図である。
【図9】単一読み取りアクセス及びバースト読み取りシーケンスを示すタイミング図である。
【図10】単一書き込みアクセス及びバースト書き込みシーケンスを示すタイミング図である。
【図11】バースト読み取りシーケンスの直後にバースト書き込みシーケンスが続く場合を示すタイミング図である。
【図12】バースト書き込みシーケンスの直後にバースト読み取りシーケンスが続く場合を示すタイミング図である。
【発明を実施するための形態】
【0007】
本発明は、一般的にはバーストシーケンス能力を備える同期式静的ランダムアクセスメモリに関する。バーストシーケンス能力は、電力消費の非常な低減をもたらす一方で、同期式インタフェースを使用して高帯域幅をもたらし得る。
図1を参照すれば、本発明の好ましい実施形態によるメモリ装置100のブロック図が示されている。メモリ装置100は、信号(例えば、ADD)を受信する入力102を持っていてもよい。メモリ装置100は、信号(例えば、DATA)を受信及び発信する入出力インタフェース104を持ち得る。メモリ装置100は、信号(例えば、CLK)を受信する別の入力106を持っていてもよい。メモリ装置100は信号グループ(例えば、CNTROL SIGNALS)を受信する入力108を持ち得る。メモリ装置100は、電力を受け取る入力110を持っていてもよい。
【0008】
信号CLKは、同期を確立するために使用されるクロックとして機能し得る。同期は、信号CLKの上昇エッジ又は下降エッジのいずれかであり得る。信号CLKは、約50%の衝撃係数を持つ周期的信号として実装されてもよい。特別のアプリケーションの設計基準に適合するように他の衝撃係数を実装してもよい。入力106もまた、入力CLKとして呼ばれることがある。
信号ADDは、アドレス信号として機能し得る。信号ADDは、メモリ装置100によって信号CLKの上昇エッジでサンプリングされる同期型の入力信号であってもよい。好ましい実施形態において、信号ADDは、18ビット幅のアドレスとして実装される。従って、入力102は、入力Aとしてまとめて呼ばれる18個の離散入力ラインとして実装することができる。
【0009】
信号DATAは、データワードとして機能し得る。信号DATAは、同期型双方向信号であってもよい。同期型入力信号として、信号DATAは、メモリ装置100によって信号CLKの上昇エッジでサンプリングされてもよい。同期型出力信号として、信号DATAは、信号CLKの上昇エッジ後の遅延時間で有効となり得る。好ましい実施形態において、信号DATAは、32ビット幅のデータとして実装されてもよい。従って、入出力104は、インタフェースDGとしてまとめて呼ばれる32ビットの離散双方向ラインとして実装されてもよい。信号DATAは、一般的に、読み取りサイクル中は読み取りデータを、書き込みサイクル中は書き込みデータを含む。
【0010】
信号CNTROL SIGNALSは、メモリ装置100の作動を指令する構成、イネーブル、及び/又は、モード信号として機能し得る。信号CNTROL SIGNALSは、いくつかの信号(例えば、SCE、OE、ADV、SWE、MODE、ZZ、B3、及び、L3)の集合であってもよい。信号SCE、OE、ADV、SWE、MODE、ZZ、B3、及び、L3は、入力108において離散ライン上で受信することができる(図2でより詳細に示されている)。信号SCE、OE、ADV、SWE、MODE、ZZ、B3、及び、L3を表す離散ラインは、各々、入力の/SCE、/OE、/ADV、/SWE、MODE、ZZ、B3、及び、L3と呼ばれても良い。入力を表す英数字に付けた接頭記号「/」は、一般に各入力が活性状態が低いと考えられていることを示す。活性状態が低い入力はまた、入力の英数字表記の上に付したバーで示すこともある。
【0011】
信号SCEは、同期チップイネーブル信号として機能し得る。信号SCEは、信号CLKの上昇エッジにおいてメモリ装置100によってサンプリングされた同期型入力信号である。好ましい実施形態において、信号SCEは、論理的LOW状態でアサートされ、論理的HIGH状態でディアサートされてもよい。信号SCEが論理的LOW状態である間、メモリ装置100は、信号ADDを記憶することができる。信号SCEは、一般的に、メモリ装置100に対する全ての読み取り及び書き込み作動を開始するのに使用される。
【0012】
信号OEは、出力イネーブル信号として機能し得る。信号OEは、信号CLKとは独立な非同期型入力信号であってもよい。好ましい実施形態において、信号OEは、論理的LOW状態でアサートされ、論理的HIGH状態でディアサートされてもよい。信号OEが論理的LOW状態である時、インタフェース104(インタフェースDQ)は、出力のように振る舞ってもよく、メモリ装置100からの読み取りデータを渡す。信号OEが論理的HIGH状態である時、インタフェース104は、2状態又は3状態入力として振る舞ってもよく、メモリ装置100に書き込み中のデータを受信する。
【0013】
信号ADVは、アドバンス信号として機能し得る。信号ADVは、信号CLKの上昇エッジにおけるメモリ装置100による同期型入力信号であり得る。1つの実施形態において、信号ADVは、論理的LOW状態でアサートされ、論理的HIGH状態でディアサートされてもよい。信号ADVが論理的LOW状態である間、メモリ装置100は、バーストシーケンスの間に信号ADDを内部的に区分的に増加してもよい。代替的実施形態においては、メモリ装置100が通常に機能している間、信号ADVは使用されなくてもよい。
【0014】
信号SWEは、同期書き込みイネーブル信号として機能し得る。信号SWEは、信号CLKの上昇エッジでメモリ装置100によってサンプリングされる同期型入力信号であり得る。信号SWEは、論理的LOW状態でアサートされ、論理的HIGH状態でディアサートされてもよい。信号SWEが論理的LOW状態である間、メモリ装置100は、書き込みサイクルを開始することができ、信号SWEが論理的HIGH状態である間、メモリ装置100は、信号SWEを無視することができる。
【0015】
信号MODEは、モード制御信号として機能し得る。信号MODEは、常に論理的LOW状態又は論理的HIGH状態の一方と結びついた静的タイプの入力信号であり得る。代替的実施形態において、論理的HIGH状態は、入力MODEをフロートさせることによって達成してもよい。信号MODEが論理的LOW状態である間、メモリ装置100は、線形バーストシーケンスで作動し、信号MODEが論理的HIGH状態である間、メモリ装置100は、交互配置バーストシーケンスで作動することができる。
【0016】
信号ZZは、スヌーズ信号として機能し得る。信号ZZは、信号CLKとは独立な非同期型入力信号であり得る。信号ZZは、論理的HIGH状態でアサートされ、論理的LOW状態でディアサートされてもよい。信号ZZが論理的HIGH状態である間、メモリ装置100は、低電力消費待機モードに置かれ、信号ZZが論理的LOW状態である間、通常作動モードに置かれてもよい。信号ZZが未接続のままである場合、信号ZZは、デフォルトで論理的LOW状態になり得る。
【0017】
信号B3及びL3は、バーストカウンタ選択信号として機能し得る。信号B3及びL3は、論理的LOW状態又は論理的HIGH状態の一方と結ばれた静的タイプの入力信号であり得る。1つの実施形態において、信号B3及びL3は、一般的に、バーストシーケンスの大きさを決めることができる。代替的実施形態においては、信号B3及びL3が必要とされないことがある。
電力は、メモリ装置100の入力及び出力(I/O)用の1セットの電力と、メモリ装置100のコア用のもう1セットの電力とに分割することができる。I/O用の電力は、電源(例えば、VDD)及び接地(例えば、VSS)を含んでもよく、コア用の電力は、別の電源(例えば、VDDQ)及び別の接地(例えば、VSSQ)を含んでもよい。各信号の要約が表1に与えられている。
【0018】
(表1)
名称:A[17:0]
I/O:入力・同期
説明:アドレス位置(262、144又は524、288)の1つを選択するために使用されるアドレス入力。もし/SCEが活性とサンプリングされるのであれば、信号CLKの上昇エッジでサンプリングされる。A[1:0]もまたバーストカウンタに投入され、/ADVがアサートされるとバーストシーケンスを通じて区分的に増加するために使用される。
名称:DQ[31:0]
I/O:入力・同期
説明:双方向データI/Oライン。入力として、それらは、信号CLKの上昇エッジによって起動されるオンチップデータレジスタに投入される。出力としては、A[17:0]によって指定されるメモリ位置に含まれるデータを配送する。ピンの方向は、/OE及び装置の内部論理によって制御される。/OEがLOWでアサートすれば、ピンは出力として振る舞うことができる。HIGHである時には、DQ[0:31]は、3方向状態に置かれる。
名称:CLK
I/O:入力・クロック
説明:クロックの入力。装置への全ての同期入力を捕らえるために使用。
名称:SCE
I/O:入力・同期
説明:同期チップイネーブル、LOWで活性化、CLKの上昇エッジでサンプリングされる。LOWでアサートされると、A[X:0]がアドレスレジスタで捕えられる。A[1:0]もまたバーストカウンタ内にロードされる。/SCEを使用して、全ての読み書きアクセスを開始する。
名称:OE
I/O:入力・非同期
説明:出力イネーブル、非同期入力、LOWで活性化。I/Oピンの方向を制御。LOWの時にはI/Oピンは出力として振る舞う。ディアサートされてHIGHの時、I/Oピンは3状態であり、入力データピンとして機能する。/OEは、非選択状態から立ち上がる時、読み取りサイクルの開始の間、マスクされている。/OEがHIGHまで駆動された後までは、データは駆動されない。
名称:ADV
I/O:入力・同期
説明:入力アドバンス信号。装置が通常に機能している間は使用されない。将来装置が変更される時に使用し得る。
名称:SWE
I/O:入力・非同期
説明:同期書き込みイネーブル入力。書き込みサイクルを開始するためにCLKの上昇エッジでLOWでアサートされる時、もし書き込みサイクルのみであれば、SWEがアサートされる。/SCEがディアサートされてHIGHになれば、/SWEは無視される。
名称:ZZ
I/O:入力・非同期
説明:スヌーズ。この活性HIGH入力で、装置は、低電力消費待機モードになる。通常の作動では、この入力は、LOW又はNC(非接続)とする必要がある。
名称:MODE
I/O:入力・静的
説明:バースト指令を選択。GNDに結合されると、線形バーストシーケンスを選択。VDDQに結合されるか又はフロートされたままにされると、交互配置バーストシーケンスを選択。これはストラップ・ピンであって、装置が作動している間、静的に保たれる必要がある。
名称:NC
I/O:非接続
説明:非接続。これらのピンのいくつかは、ダイに結合されない。ピンB3及びL3は、バーストの型(1、4、8、又は、連続)を選択するためのストラップ・ピンとして使用される。これらのピンは、リセットの際に読み取られる。
名称:VDD
I/O:電源
説明:装置のコアへの電源入力。
名称:VSS
I/O:接地
説明:装置のコアの接地。システムの接地へ接続する必要がある。
名称:VDDQ
I/O:電源
説明:装置の各I/Oへの電源入力。
名称:VSSQ
I/O:接地説明:装置の各I/Oの接地。システムの接地へ接続する必要がある。
【0019】
図2を参照すれば、メモリ装置100の詳細図が示されている。メモリ装置100は、一般的に、いくつかの回路112、114、116、118、120、122、124、及び、126を含んでいる。メモリ装置100の他の形態は、特別なアプリケーションの設計基準を満足するように実装されてもよい。回路112は、バーストシーケンス発生器として機能し得る。
好ましい実施形態において、回路112は、バーストカウンタとして実装されてもよい。バーストカウンタ112は、信号CLKを受信することができる。バーストカウンタ112は、回路114から信号(例えば、J)を受信してもよい。バーストカウンタは、信号(例えば、K)を回路116へ渡すことができる。信号Kは、回路114によって渡された信号(例えば、L)に付加され、信号(例えば、KL)を回路116に渡すことができる。信号KLは、回路116へのアドレスとして機能し得る。
【0020】
回路114は、入力レジスタ及び制御論理として機能し得る。入力レジスタ114は、CLK、ADV、ADD、SWE、SCE、MODE、ZZ、B3、及び、L3を受信することができる。入力レジスタ114は、信号Jをバーストカウンタ112へ渡し、信号Lを回路116へと渡すことができる。入力レジスタ114は、信号(例えば、M)を回路118へと渡し、信号(例えば、N)を回路120へと渡し、別の信号(例えば、P)を回路126へと渡してもよい。
【0021】
回路116は、書き込みデータを記憶する、複数の位置を持つメモリアレーとして機能し得る。メモリアレー116は、バーストカウンタ112及び入力レジスタ114から信号KLを受信することができる。アレーは、回路118によって記憶された書き込みデータを受信し得る。メモリアレー116は、読み取りデータを記憶のために回路120に渡してもよい。好ましい実施形態において、メモリアレー116は、少なくとも256Kのアレーによって32ビット幅として実装されてもよい。他の大きさのメモリアレー116が特別のアプリケーションの設計基準を満足するために実装されることがある。
【0022】
回路118は、データ入力レジスタとして機能し得る。データ入力レジスタ118は、信号CLKを受信することができる。データ入力レジスタ118は、回路122から書き込みデータを受信し、入力レジスタ114から信号Mを受信してもよい。データ入力レジスタ116は、メモリアレー116に読み取りデータを渡すことができる。
回路120は、出力レジスタ及び論理として機能し得る。出力レジスタ120は、信号CLKを受信することができる。出力レジスタ120はまた、入力レジスタ114から信号N、及び、メモリアレー116から読み取りデータを受信してもよい。出力レジスタ120は、読み取りデータを回路124に記憶されたものとして渡してもよい。
【0023】
回路122は、インタフェースDQに接続された入力緩衝増幅器として機能し得る。入力ドライバ122は、信号DATAを受信することができる。入力緩衝増幅器は、書き込みデータを信号DATAからデータ入力レジスタ118へと渡してもよい。
回路124は、インタフェースDQに接続された出力緩衝増幅器として機能し得る。出力ドライバ124は、出力レジスタ120から来た読み取りデータ及び回路126から来た信号(例えば、R)を受信することができる。信号Rは、論理的HIGH状態に対してアサートされ、論理的LOW状態に対してディアサートされてもよい。出力ドライバ124は、信号Rが論理的HIGH状態であれば、インタフェースDQで読み取りデータを信号DATAとして渡し、信号Rが論理的LOW状態であれば、インタフェースDQにおいて高インピーダンスとして出現することができる。
【0024】
回路126は、論理的NOR関数として機能し得る。回路126は、信号P及び入力レジスタ114からの信号OEを受信することができる。回路126は、信号Rを出力ドライバ124へと渡し得る。回路126は、一般に、信号P及びOEが共に論理的LOW状態の時に信号Rを論理的HIGH状態で渡す。回路126は、一般に、信号P及びOEの論理的HIGH及びLOW状態に関する他の全ての組合せに対して、信号Rを論理的LOW状態で渡す。
【0025】
信号Jは、バーストカウンタ112に対する開始点として機能し得る。信号Jは、一般に、バーストの長さに依存して2又は3個の信号ADDの最下位ビットを含むアドレス情報である。バーストシーケンスの間に、信号Kは、信号Jに等しくなり始めることができる。信号CLKの各上昇エッジにおいて、バーストカウンタ112は、信号Kを信号MODE次第で線形又はインターリーブ方式で刻んでいく。信号Lは、信号ADDの2又は3個の最下位ビットを除く全てを含む付加的アドレス情報であり得る。信号Kから出た2又は3個の最下位ビットと信号Lから出た他の全てのビットとの組合せは、メモリアレー116に対する完全なアドレス(例えば信号、KL)を生成する。
【0026】
信号M、N、及び、Pは、各々、データ入力レジスタ118に対する制御信号、出力レジスタ120、及び、回路126として機能し得る。信号Rは、出力ドライバ124に対する制御信号として機能することができる。信号M、N、P、及び、Rは、論理的LOW状態でアサートされ、論理的HIGH状態でディアサートされてもよい。
全ての同期入力は、信号CLKの上昇エッジによって制御されたレジスタ114及び118を通過することができる。また、全てのデータ出力は、パイプライン演算のために、信号CLKの上昇エッジによって制御された出力レジスタ120を通過することができる。読み取りアクセスは、データ入力レジスタ118及び出力レジスタ120を通ってパイプラインされてもよい。これは、一般に、2段階パイプライン読み取り演算をもたらす。メモリ装置100が使用されない時には、メモリ装置100を非選択にするように信号SCEが供給されてもよい。メモリ装置100は、非選択にされると低電力モードになり得る。全ての書き込みアクセスは、内部セルフタイマ式書き込み演算を使用して制御することができる。
【0027】
図3を参照すれば、状態移行図が本発明の1つの実施形態に従って示されている。各状態移行ライン上の3文字は、左から右に、信号SCE、SWE、及び、ADVを指している。状態移行ラインの真理値表は、表2のように見出すことができる。図3及び表2において、論理的LOW状態及び論理的HIGH状態は、一般的に「0」及び「1」で各々表されている。
【0028】
(表2)
【0029】
メモリ装置100は、電力供給開始状態128で初期化してもよい。初期化後、メモリ装置100は、自動的に実行可能又は非選択状態130に移行し得る。信号SCEが論理的HIGH状態である間、メモリ装置100は、非選択状態130のままであることができる。メモリ装置100は、信号SCEが論理的LOW状態で信号SWEが論理的HIGH状態である時、単一読み取り状態132へと移行し、信号SCEが論理的LOW状態で信号SWEが論理的LOW状態である時、単一書き込み状態134へと移行することができる。
【0030】
信号SCEが論理的LOW状態のままで信号SWEが論理的HIGH状態のままである間、メモリ装置100は、一般に、単一読み取り状態132のままである。メモリ装置100は、信号SCEが論理的HIGH状態で信号ADVが論理的HIGH状態である時、非選択状態130に移行し、信号SCEが論理的HIGH状態で信号ADVが論理的LOW状態である時、バースト読み取り状態136に移行することができる。
【0031】
信号SCEが論理的HIGH状態のままで信号ADVが論理的LOW状態のままである間、メモリ装置100は、一般的に、バースト読み取り状態136のままである。メモリ装置100は、信号SCEが論理的LOW状態で信号SWEが論理的HIGH状態である時、単一読み取り状態132へ移行し、信号SCE及びADVが共に論理的HIGH状態である時、非選択状態130へと移行することができる。
【0032】
メモリ装置100は、信号SCE及びSWEが共に論理的LOW状態である間、単一書き込み状態134のままであり、信号SCE及びADVが共に論理的HIGH状態である時、非選択状態130へ移行することができる。メモリ装置100は、信号SCEが論理的LOW状態で信号SWEが論理的HIGH状態である時、単一読み取り状態132へと移行し、信号SCEが論理的HIGH状態で信号ADVが論理的LOW状態である時、バースト書き込み状態138に移行することができる。
【0033】
信号SCEが論理的HIGH状態のままで信号ADVが論理的LOW状態のままである間、メモリ装置100は、一般的に、バースト書き込み状態138のままである。メモリ装置100は、信号SCE及びSWEが共に論理的LOW状態である時、単一書き込み状態134に移行して戻り、信号SCEが論理的LOW状態で信号SWEが論理的HIGH状態である時、単一読み取り状態132へと移行することができる。
【0034】
メモリ装置100に対する全ての読み取り及び書き込みアクセスは、一般に、単一アクセスとして開始される。信号ADVをアサートすることにより、バーストシーケンスを開始し得る。バーストシーケンスは、通常、信号MODEの状態で制御される。信号Jによって表される最下位アドレスビット(例えば、A[2:0]のA[1:0])は、バーストシーケンスの開始位置を与えることができる。従って、メモリアレー116の全てのメモリ位置がユーザに利用可能であるから、必要とするワードを優先した演算をサポートすることができる。区分的な増加が十分に施されると、バーストカウンタ112は、4又は8個のワードを信号Kでくるめることができる。
【0035】
「必要とするワードの優先」は、特定の時点でアクセスされるメモリアレー116内の任意のワードを意味し得る。他のバースト装置は、データワードが特定の順序で(例えば、1−2−3−4)与えられるように形成されたバーストシーケンスを含んでいる。ワードは特定の順序で表されるが、理由は、例えば、4つのデータワードに対する4つのアドレス位置の内、アドレス位置1だけがアクセス可能であるからである。従って、ワード3が必要である場合、ワード3がアクセスされる前にワード1及び2がアクセスされる間の遅延が生じる。この型のバーストシーケンス発生器は本発明で使用するのに適し得るが、初期アドレスとしてメモリアレーのどの位置にでもアクセスできるように形成されたバーストシーケンス発生器(すなわち、必要とするワードを優先した演算をサポートする)が好ましい。上記の理由はまた、8ワードのバーストにも当てはめることができる。
【0036】
図4を参照すれば、図3に示す状態移行図に従った単一読み取り及びバースト読み取りサイクルのタイミング図が示されている。クロックの立ち上がりにおいて(例えば、時刻140)、以下の条件が満足されると読み取りアクセスが開始される。すなわち、(1)論理的LOW状態で信号SCEが活性であるとアサートされ、(2)論理的HIGH状態で信号SWEがディアサートされる、である。入力A[17:0]で受信されたアドレス(例えば、A)を表す信号ADDが入力レジスタ114内に記憶され、信号Jがバーストカウンタ112に渡されてもよい。メモリ装置100は、一般に、2段階パイプラインSRAMである。従って、アドレスAにおける読み取りデータ(例えば、QA)は、信号OEが論理的LOW状態でアサートされる場合、信号CLKの次のクロック上昇(例えば、時刻142)に続いて12ナノ秒(50メガヘルツ)(例えば、時間遅延tco)以内にインタフェースDQにおいて渡される。次に、読み取りデータQAは、メモリコントローラなどの、メモリ装置100外部の別の回路内にラッチングするために、次の上昇クロックエッジ(例えば、時刻144)の間、インタフェースDQにおいて有効に保つことができる。アクセスの第1のサイクルの後、出力ドライバ124は、信号OEによって制御されてもよい。
【0037】
信号ADVが論理的LOW状態でアサートされる場合、メモリ装置100は、信号CLKの上昇エッジ(例えば、時刻142、144、及び、146)で4ワードバーストの残るワードを通して区分的に増加してもよい。バーストシーケンス(例えば、単一又は交互配置)は、一般に、信号MODEの状態によって判断される。読み取りアクセスは、読み取りデータ(例えば、QA+1、QA+2、及び、QA+3)が、クロック信号CLKの後続の各上昇エッジ(例えば、時刻146、148、及び、150)の間、メモリ装置100によって渡されることになるようにパイプラインされてもよい。
【0038】
別の例では、3つの連続クロックサイクル(例えば、時刻148、150、及び、152)の間に信号ADDが変化してもよい(例えば、B、C、及び、D)。アドレスB、C、及び、Dに対する読み取りサイクルは、単一読み取りであり得る。アドレスB及びCに記憶された読み取りデータ(例えば、QB及びQC)は、各々、後続の時間(例えば、時刻152及び154)にインタフェースDQで渡すことができる。アドレスDは、別のバースト読み取りシーケンスの開始点になり得る。読み取りデータ(例えば、DQ、DQ+1、及び、DQ+2)は、連続クロックサイクル(例えば、時刻156、158、及び、160に開始するサイクル)の間に渡すことができる。
【0039】
待ち状態をメモリ装置100の読み取りアクセスに付加することができる。待ち状態は、読み取り演算の開始後、信号ADDを変更することなく信号SCEを論理的LOW状態に維持することによって実現し得る。そうすることにより、同じアドレス位置への第2の単一読み取りアクセスを開始することができる。クロック振動数50メガヘルツ及び33メガヘルツでのメモリ装置100に対する一般的な切換特性が表3に示されている。
【0040】
(表3)
注)
5.特に断らない限り、最後の条件は、5ナノ秒又はそれ以下の信号移行時間、0.8ボルトのタイミング基準レベル、0から1.5ボルトの入力パルスレベル、及び、指定IOL/IOH及び負荷容量の出力負荷。交流最終負荷の(a)及び(b)に示す。
6.ICHZ、ICLZ、ICEV、IEOLZ、及び、IEOHZは、交流試験負荷のパート(b)のように、5ピコファラッドの負荷コンプライアンスで指定される。移行は、定常状態電圧から+200ミリボルトで測定される。
7.他の任意の電圧及び温度において、tCHZは、tCLZ未満であり、tCHZは、tCO未満である。
8.最初の試験結果であり、任意の設計又は方法の変更後では、それがこれらのパラメータに影響し得る。
【0041】
図5を参照すれば、本発明の1つの実施形態に従う単一書き込み及びバースト書き込みサイクルのタイミング図が示されている。以下の条件が満足されると書き込みアクセスが開始される。すなわち、(1)論理的LOW状態で信号SCEが活性であるとアサートされ、(2)論理的LOW状態で信号SWEが活性であるとアサートされる、である。アドレスAを表し、入力A[17:0]に渡される信号ADDは、一般に、入力レジスタ114(例えば、時刻162で)内にロードされる。入力A[1:0]において信号ADDを表す信号Jもまた、バーストカウンタ112内にロードされてもよい。インタフェースDQで渡される書き込みデータ(例えば、D(A))は、データ入力レジスタ118内へラッチングされてもよく、次に、メモリアレー116に書き込むことができる。
【0042】
単一書き込みアクセスをバースト書き込みアクセスとして継続するために、バーストカウンタ112は、その後に続く3つのクロック上昇(例えば、時刻164、166、及び、168)で区分的に増加されてもよい。インタフェースDQに渡される書き込みデータ(例えば、D(A+1)、D(A+2)、及び、D(A+3))は、メモリアレー116に書き込むことができる。データ入力レジスタ118とメモリアレー116との間に同期セルフタイマ式書き込み機構が備えられてもよく、書き込み演算を簡便にする。
【0043】
バースト書き込みアクセスが後に続く2連続単一書き込みアクセスの別の実施例も示されている。信号ADDは、3連続クロックサイクル(例えば、サイクルが時刻170、172、及び、174で開始する)の間に、アドレスB、C、及び、Dを渡すことができる。アドレスB及びCに対する書き込みアクセスにより、書き込みデータ(例えば、D(B)及びD(C))は、メモリアレー116に記憶されることになる。別の時間(例えば、時刻174)に、信号ADDは、アドレスDを別のバースト書き込みシーケンスの最初のアドレスとして渡してもよい。結果的に、書き込みデータ(例えば、D(D)、D(D+1))は、連続する上昇クロックエッジ(例えば、時刻174及び176)でデータ入力レジスタ118内へラッチングされてもよい。わずか1回の2サイクルバースト書き込み演算後に、信号ADVは、次の上昇クロックエッジ(例えば、時刻178)において論理的HIGH状態にあってもよく、メモリ装置100を非選択状態130へと移行して戻す。
【0044】
メモリ装置100は、共通の入出力装置であり得るから、書き込みデータをインタフェースDQに渡す前に、信号OEは、論理的HIGH状態に対してディアサートされてもよい。そうすることは、一般に、出力ドライバ124を3状態にすることになる。安全対策として、書き込みサイクルが検出されると常に、信号OEの状態に関わりなく出力ドライバ124を3状態にしてもよい。
【0045】
図6を参照すれば、バースト読み取りアクセス及びその直後に続くバースト書き込みアクセスのタイミング図が示されている。バースト読み取りアクセスは、一般に、アドレスAにおいて単一読み取りアクセス(例えば、時刻180)で始まる。読み取りデータQAは、インタフェースDQで次の上昇クロック(例えば、時刻182)から遅延した後で渡されてもよい。次の3連続クロックサイクル(例えば、時刻184、186、及び、188で始まるサイクル)の間、バースト読み取りアクセスは、読み取りデータQA+1、QA+2、及び、QA+3を渡す。
【0046】
インタフェースDQで最後の読み取りデータQA+3が渡された後(例えば、時刻190)、信号OEは、論理的HIGH状態でディアサートされ、出力ドライバ124を3状態にしてもよい。次に、信号ADDは、アドレスBをインタフェースA[17:0]に渡すことができ、付随する書き込みデータ(例えば、D(B))は、次の上昇クロックエッジ(例えば、時刻192)でインタフェースDQにおいて渡すことができる。次の上昇クロックエッジ(例えば、時刻194)の間に、付加される書き込みデータ(例えば、D(B+1))がインタフェースDQで受信されてもよい。信号ADVは、次の上昇クロックエッジ(例えば、時刻196)では、論理的HIGH状態であってもよく、それにより、メモリ装置100は、1回の2サイクルバースト書き込みの後、非選択状態130に移行することになる。
【0047】
図7を参照すれば、バースト書き込みアクセス及びその直後に続くバースト読み取りアクセスのタイミング図が示されている。第1のクロックエッジ及び後続の各上昇クロックエッジ(例えば、時刻198、200、202、及び、204)の間、書き込みデータ(例えば、D(A)、D(A+1)、D(A+2)、及び、D(A+3))は、インタフェースDQでバースト書き込みシーケンスの一部として渡されてもよい。次の上昇クロックエッジ(例えば、時刻206)において、信号ADDは、アドレスBをバースト読み込みシーケンスのために渡すことができる。読み取りデータ(例えば、QB)は、インタフェースDQで渡され、次のクロックサイクルの間に開始されてもよい(例えば、時刻208で開始)。次に、信号SCEは、メモリ装置100を非選択状態130に移行することができ、それにより、1つのデータ項目のみが渡された後にバースト読み取りシーケンスが終了される。
【0048】
メモリ装置100に対する全ての読み取り及び書き込みアクセスは、一般に、単一アクセスとして開始される。好ましい実施形態において、最初の読み取りの後で信号SCEを論理的LOW状態に保つことにより、アクセスは、バーストへと継続することができる。メモリ装置100は、一般に、バーストにできるいくつかのワードを選択する随意選択肢を持っている。信号B3及びL3は、バーストの大きさを判断するのに使ってもよい。表4は、信号B3、L3、及び、MODEの関数としてのバーストの型を示す。
【0049】
(表4)
【0050】
4ワードバーストが選択される場合、バーストシーケンスは、一般的に信号MODEの状態によって制御され、開始アドレスは、信号ADDの最小有効2アドレスビットによって制御される。8ワードバーストが選択される場合、一般的に信号ADDの最小有効3アドレスビットが開始アドレスとして使用される。従って、メモリアレー116内の全ての位置がユーザにとって使用可能であるので、必要とするワードを優先した演算をサポートすることができる。区分的な増加が十分に施されると、一般に、バーストカウンタ112が回りをくるめることになる。
【0051】
図8を参照すれば、代替の状態移行図が示されている。各状態移行ライン上の2文字は、左から右に、信号SCE及びSWEを指している。メモリ装置100は、B3及びL3などの信号がサンプリングされるストラップレジスタ状態214で初期化してもよい。次に、メモリ装置100は、自動的にリセット状態216に移行することができる。一旦リセットが完了すると、メモリ装置100は、自動的に非選択状態218に移行してもよい。信号SCEが論理的HIGH状態のままである限り、メモリ装置100は、非選択状態218であり続けることができる。
【0052】
メモリ装置100は、信号SCEが論理的LOW状態で信号SWEが論理的HIGH状態である時、単一読み取り状態220に移行し得る。信号SCEが論理的HIGH状態である時、メモリ装置100は、単一読み取り状態220から非選択状態218へと移行して戻ることができる。1ワード読み取った後で信号SCEが論理的LOW状態のままであれば、メモリ装置100は、単一読み取り状態220からバースト読み取り状態222へと移行してもよい。信号SCEが論理的LOW状態である限り、メモリ装置100は、バースト読み取り状態222のままであり得る。信号SCEが論理的HIGH状態に戻る場合、メモリ装置100は、バースト読み取り状態222から非選択状態218へと移行してもよい。
【0053】
メモリ装置100は、信号SCEが論理的HIGH状態で信号SWEが論理的LOW状態である時、単一書き込み状態224に移行し得る。信号SCEが論理的HIGH状態である時、メモリ装置100は、単一書き込み状態224から非選択状態218へと移行して戻ってもよい。1ワード書き込んだ後で信号SCEが論理的LOW状態のままであれば、メモリ装置100は、単一書き込み状態224からバースト書き込み状態226へと移行することができる。信号SCEが論理的LOW状態である間、メモリ装置100は、バースト書き込み状態226のままであり得る。信号SCEが論理的HIGH状態に戻る場合、メモリ装置100は、バースト書き込み状態226から非選択状態218へと移行してもよい。
【0054】
図9を参照すれば、図8に示す状態移行図に従った単一読み取り及びバースト読み取りサイクルのタイミング図が示されている。クロックの立ち上がりにおいて(例えば、時刻228)、以下の条件が満足されると読み取りアクセスが開始される。すなわち、(1)論理的LOW状態で信号SCEが活性であるとアサートされ、(2)論理的HIGH状態で信号SWEがディアサートされる、である。入力A[17:0]で受信されたアドレス(例えば、A)を表す信号ADDが入力レジスタ114内に記憶され、信号Jがバーストカウンタ112に渡されてもよい。信号Jの幅。アドレスAにおける読み取りデータ(例えば、QA)は、信号OEが論理的LOW状態でアサートされる場合、信号CLKの次のクロック上昇(例えば、時刻230)に続いて遅延時間tCO以内にインタフェースDQにおいて渡される。次に、読み取りデータQAは、メモリ装置100外部の別の回路内にラッチングするために、次の上昇クロックエッジ(例えば、時刻232)の間、インタフェースDQにおいて有効に保つことができる。アクセスの第1のサイクルの後、出力ドライバ124は、信号OEによって制御されてもよい。
【0055】
メモリ装置100は、信号SCEが論理的LOW状態である場合、4ワードバースト、8ワードバースト、又は、連続バーストを通じて区分的に増加されてもよい。図9に示す例は、4ワードバーストを示す。ここで、信号SCEは、信号CLKの次の3回の上昇エッジ(例えば、時刻230、232、及び、234)で論理的LOW状態にある。バーストシーケンス(例えば、線形又は交互配置)は、一般に、信号MODEの状態によって判断される。読み取りアクセスは、読み取りデータ(例えば、QA+1、QA+2、及び、QA+3)がクロック信号CLKの全ての上昇エッジ(例えば、時刻234、236、及び、238)に続いてメモリ装置100から流れ出ることになるようにパイプラインされてもよい。
【0056】
別の実施例では、時刻236で非選択状態218に入るのに続き、信号ADDは、1クロックサイクル(例えば、時刻238)ほど変化してもよい(例えば、B)。アドレスBに対する読み取りサイクルは、別の単一読み取りとして開始することができる。アドレスBに記憶された読み取りデータ(例えば、QB)は、その後の時刻(例えば、時刻240)に次のクロックエッジに続いてインタフェースDQで渡されてもよい。データQBは、インタフェースDQで次の上昇クロックエッジ(例えば、時刻242)を通じて渡すことができる。信号SCEが時刻240で論理的HIGH状態に対してディアサートされる場合、読み取りサイクルは、単一読み取りとして終了してもよい。
【0057】
更に別の実施例では、信号ADDは、別の上昇クロックエッジ(例えば、時刻244)に対して変更(例えば、C)することができる。上記と同様に、アドレスCに対する読み取りサイクルは、単一読み取りとして開始することができる。アドレスCに記憶された読み取りデータ(例えば、QC)は、次のクロックエッジ(例えば、時刻246)に続いてインタフェースDWで渡され、更に、次のクロックエッジ(例えば、時刻248)を通じて保持することができる。しかし、信号SCEは、時間246及び248で論理的LOW状態にあってもよく、別のバースト読み取りをもたらす。
【0058】
図10を参照すれば、本発明の好ましい実施形態に従う単一書き込み及びバースト書き込みサイクルのタイミング図が示されている。以下の条件が満足されると書き込みアクセスが開始される。すなわち、(1)論理的LOW状態で信号SCEが活性であるとアサートされ、(2)論理的LOW状態で信号SWEが活性であるとアサートされる、である。アドレスAを表し、入力A[17:0]に渡される信号ADDは、一般に、入力レジスタ114(例えば、時刻250で)内にロードされる。入力A[1:0]において信号ADDを表す信号Jもまた、バーストカウンタ112内にロードされてもよい。インタフェースDQで渡される書き込みデータ(例えば、D(A))は、データ入力レジスタ118内へラッチングされてもよく、次に、メモリアレー116に書き込むことができる。
【0059】
単一書き込みアクセスをバースト書き込みアクセスとして継続するために、信号SCEは、論理的LOW状態に留まることができる。特に、バーストカウンタ112は、後続の3回のクロック上昇(例えば、時刻254、256、及び、258)で区分的に増加することができる。時刻252、254、及び、256の間にインタフェースDQに渡される書き込みデータ(例えば、D(A+1)、D(A+2)、及び、D(A+3))は、メモリアレー116に書き込まれてもよい。データ入力レジスタ118とメモリアレー116との間に同期セルフタイマ式書き込み機構を備えることができ、書き込み演算を簡便にし得る。信号SCEは、後続のクロック上昇(例えば、時刻258)で論理的HIGH状態にあることができ、メモリ装置100を非選択状態218に移行させることによりバーストを終了する。
【0060】
単一書き込みアクセスの別の実施例もまた示されている。メモリ装置100が非選択状態218に入って1回の上昇クロックエッジの後で(例えば、時刻260)、信号ADDは、アドレスBを渡すことができる。アドレスBへの書き込みアクセスにより、書き込みデータ(例えば、D(B))は、メモリアレー116に記憶されるように時刻260でインタフェースDQに渡されてもよい。信号SCEは、次のクロック上昇(例えば、時刻262)に対して論理的HIGH状態に戻ることができ、単一書き込みを終了する。別の単一書き込みサイクルが次の上昇クロック(例えば、時刻264)で開始されてもよい。時刻264で、信号ADDは、アドレスDを渡すことができ、書き込みデータ(例えば、D(D))は、インタフェースDQで渡されてもよい。信号SCEが論理的HIGH状態にある場合、アドレスDに対する単一書き込みサイクルは、次のクロック上昇(例えば、時刻266)で終了してもよい。
【0061】
図11を参照すれば、バースト読み取りアクセス及びその直後に続くバースト書き込みアクセスのタイミング図が示されている。バースト読み取りアクセスは、一般に、アドレスAにおいて単一読み取りアクセスで始まる(例えば、時刻268で開始)。次の5連続クロックサイクルの間(例えば、時刻270、272、274、276、及び、278で開始するサイクル)、信号SCEは、バースト読み取りの信号を出すために論理的LOW状態でアサートされてもよい。読み取りデータQAは、時刻270の上昇クロックから遅れた後にインタフェースDQで渡されてもよい。時刻272、274、276、及び、278で始まる次の4連続クロックサイクルの間、バースト読み取りアクセスは、各々、読み取りデータQA+1、QA+2、QA+3、及び、QAを渡す。バーストシーケンスの全長が6クロックサイクルであり(1つの単一読み取りに5つのバースト読み取りが続く)、バースト長が4でプログラムされているので、バーストカウンタ112は、データQAが5番目のデータ項目として渡されるようにまわりをくるむことができる。メモリ装置100は、時刻280で非選択状態218に移行することができるので、データQA+1は、2回目は渡されなくてもよい。
【0062】
信号SCEは、時刻280の後でディアサートされて論理的HIGH状態になることができ、メモリ装置100を非選択状態218へ移行させる。時刻280の上昇クロックエッジを過ぎて読み取りデータQAがインタフェースDQで2度目に渡された後、信号OEは、論理的HIGH状態でディアサートされ、出力ドライバ124を3状態にすることができる。次に、信号ADDは、アドレスBをインタフェースA[17:0]に渡すことができ、付随する書き込みデータ(例えば、D(B))は、次の上昇クロックエッジ(例えば、時刻282)においてインタフェースDQで渡されてもよい。信号SCE及びSWEは、時刻282において論理的LOW状態でアサートされ、メモリ装置100を単一書き込み状態224に移行することができる。次の上昇クロックエッジ(例えば、時刻284)の間に、信号SCEは、ディアサートされて論理的HIGH状態になることができ、単一書き込みを終了する。
【0063】
図12を参照すれば、バースト書き込みアクセス及びその直後に続くバースト読み取りアクセスのタイミング図が示されている。第1のクロックエッジ及び後続の各上昇クロックエッジ(例えば、時刻286、288、290、及び、292)の間、書き込みデータ(例えば、D(A)、D(A+1)、D(A+2)、及び、D(A+3))は、インタフェースDQでバースト書き込みシーケンスの一部として渡されてもよい。次の上昇クロックエッジ(例えば、時刻294)で信号SCEは、ディアサートされて論理的LOW状態になり、メモリ装置100を非選択状態218に移行させることができる。次の上昇クロックエッジ(例えば、時刻296)で、信号ADDは、バースト読み取りシーケンスのためのアドレスBを渡すことができる。読み取りデータ(例えば、QB)は、インタフェースDQで渡され、次のクロックサイクル(例えば、時刻298で開始)の間に開始されてもよく、後続の上昇クロック(例えば、時刻300)を通じて保持される。時刻300の上昇クロックエッジの間、信号SCEは、論理的HIGH状態でディアサートされる。ここで、メモリ装置100は、一般に、非選択状態218に移行され、それにより、1つの項目のみが渡された後でバースト読み取りシーケンスを終了することができる。
【0064】
メモリ装置100によって消費される電力は、一般的に、信号CLKのクロック振動数及びメモリ装置100の状態に依存している。メモリ装置100が通常の作動条件である間は、消費電力は、クロック振動数次第であり得る。作動中のメモリ装置100は、クロック振動数約33メガヘルツで約20ミリアンペアの電流を消費し得る。メモリ装置100の電力消費は、クロック振動数約50メガヘルツで約25ミリアンペアへと増加し得る。電力消費量は、他の作動条件では、約35から50ミリアンペアの範囲へと増加し得る。待機状態のメモリ装置100は、クロック振動数約33メガヘルツで約20マイクロアンペア、クロック振動数約50メガヘルツで約25マイクロアンペアを消費し得る。多様な半導体技術と設計技法とを使用した他のクロック振動数及び作動条件では、別の電力消費レベルを得ることができる。
【0065】
本発明の様々な信号は、一般に、「オン」(例えば、デジタルでHIGH、又は、1)、又は、「オフ」(例えば、デジタルでLOW、又は、0)である。しかし、信号のオン(例えば、アサートされた)及びオフ(例えば、ディアサートされた)状態の特定の極性は、特定の実施形態の設計基準を満足するように適宜に調整(例えば、逆にする)することができる。
本発明は、特にその好ましい実施形態に関して図解及び説明されたが、当業者は、本発明の精神及び範囲から逸脱することなく、その形態及び詳細に様々な変更が可能であることを理解するであろう。
【符号の説明】
【0066】
100 メモリ装置
102 入力
104 入出力インタフェース
106 別の入力
108 信号グループを受信する入力
110 電力を受け取る入力
【特許請求の範囲】
【請求項1】
メモリアレーと、
(i)アドバンス信号の状態にかかわらず、単一読み取り演算及び単一書き込み演算を開始するために使用可能なチップイネーブル信号がアサートされたことに応答して、前記メモリアレーに対する単一書き込み演算を実行し、
(ii)前記単一書き込み演算中において前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がアサートされている間は、前記単一書き込み演算をバースト書き込み演算として継続し、
(iii)前記バースト書き込み演算中に前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がディアサートされたことに応答して、前記バースト書き込み演算を終了させる、
ように構成された回路と、
を具備することを特徴とする装置。
【請求項2】
前記回路が、前記バースト書き込み演算の間に前記メモリアレーにアクセスするために用いられるアドレスシーケンスにおいて第1の複数ビットを生成するように構成されたカウンタを具備する、請求項1に記載の装置。
【請求項3】
前記回路が、前記アドレスシーケンスにおいて第2の複数ビットを生成するように構成された論理回路をさらに具備する、請求項2に記載の装置。
【請求項4】
書き込みデータを前記メモリアレーに転送する前に保持するように構成された入力レジスタをさらに具備する、請求項1に記載の装置。
【請求項5】
前記メモリアレーからの読み取りデータを外部インタフェースに転送する前に保持するように構成された出力レジスタをさらに具備する、請求項4に記載の装置。
【請求項6】
出力イネーブル信号に応答して前記出力レジスタからの前記読み取りデータを前記外部インタフェースにバッファするように構成された出力増幅器と、
前記外部インタフェースからの前記書き込みデータを前記入力レジスタにバッファするように構成された入力増幅器と、
をさらに具備する、請求項5に記載の装置。
【請求項7】
前記回路が、さらに、
前記単一書き込み演算の間に前記チップイネーブル信号がアサートされ、かつ、書き込みイネーブル信号がディアサートされたことに応答して、単一読み取り演算を実行するように構成されている、請求項1に記載の装置。
【請求項8】
前記回路が、さらに、
前記バースト書き込み演算の間に前記チップイネーブル信号がアサートされ、かつ、書き込みイネーブル信号がディアサートされたことに応答して、単一読み取り演算を実行するように構成されている、請求項1に記載の装置。
【請求項9】
前記回路が、さらに、
前記チップイネーブル信号がアサートされ、かつ、書き込みイネーブル信号がディアサートされたことに応答して、単一読み取り演算を実行するように構成されており、
前記単一書き込み演算を実行することが、さらに、前記書き込みイネーブル信号がアサートされたことに応答したものである、請求項1に記載の装置。
【請求項10】
前記回路が、さらに、
前記単一読み取り演算中において前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がアサートされている間は、前記単一読み取り演算をバースト読み取り演算として継続するように構成されている、請求項9に記載の装置。
【請求項11】
前記回路が、さらに、
前記バースト読み取り演算中に前記チップイネーブル信号がアサートされ、かつ、前記書き込みイネーブル信号がディアサートされたことに応答して、前記バースト読み取り演算を前記単一読み取り演算として継続するように構成されている、請求項10に記載の装置。
【請求項12】
読み取り及び書き込みを実行する方法であって、
(A)アドバンス信号の状態にかかわらず、単一読み取り演算及び単一書き込み演算を開始するために使用可能なチップイネーブル信号がアサートされたことに応答して、メモリアレーに対する単一書き込み演算を実行する段階と、
(B)前記単一書き込み演算中において前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がアサートされている間は、前記単一書き込み演算をバースト書き込み演算として継続する段階と、
(C)前記バースト書き込み演算中に前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がディアサートされたことに応答して、前記バースト書き込み演算を終了させる段階と、
を含むことを特徴とする方法。
【請求項13】
前記単一書き込み演算の間に前記チップイネーブル信号がアサートされ、かつ、書き込みイネーブル信号がディアサートされたことに応答して、単一読み取り演算を実行する段階、をさらに含む請求項12に記載の方法。
【請求項14】
前記バースト書き込み演算の間に前記チップイネーブル信号がアサートされ、かつ、書き込みイネーブル信号がディアサートされたことに応答して、単一読み取り演算を実行する段階、をさらに含む請求項12に記載の方法。
【請求項15】
前記チップイネーブル信号がアサートされ、かつ、書き込みイネーブル信号がディアサートされたことに応答して、単一読み取り演算を実行する段階、をさらに含み、
前記単一書き込み演算を実行することが、さらに、前記書き込みイネーブル信号がアサートされたことに応答したものである、請求項12に記載の方法。
【請求項16】
前記単一読み取り演算中において前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がアサートされている間は、前記単一読み取り演算をバースト読み取り演算として継続する段階、をさらに含む請求項15に記載の方法。
【請求項17】
前記バースト読み取り演算中に前記チップイネーブル信号がアサートされ、かつ、前記書き込みイネーブル信号がディアサートされたことに応答して、前記バースト読み取り演算を前記単一読み取り演算として継続する段階、をさらに含む請求項16に記載の方法。
【請求項18】
前記単一書き込み演算中に前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がディアサートされたことに応答して、前記単一書き込み演算を終了させる段階、をさらに含む請求項12に記載の方法。
【請求項19】
前記バースト書き込み演算中に前記チップイネーブル信号がアサートされ、かつ、書き込みイネーブル信号がアサートされたことに応答して、前記バースト書き込み演算を前記単一書き込み演算として継続する段階、をさらに含む請求項12に記載の方法。
【請求項20】
アドバンス信号の状態にかかわらず、単一読み取り演算及び単一書き込み演算を開始するために使用可能なチップイネーブル信号がアサートされたことに応答して、メモリアレーに対する単一書き込み演算を実行する手段と、
前記単一書き込み演算中において前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がアサートされている間は、前記単一書き込み演算をバースト書き込み演算として継続する手段と、
前記バースト書き込み演算中に前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がディアサートされたことに応答して、前記バースト書き込み演算を終了させる手段と、
を具備することを特徴とする装置。
【請求項1】
メモリアレーと、
(i)アドバンス信号の状態にかかわらず、単一読み取り演算及び単一書き込み演算を開始するために使用可能なチップイネーブル信号がアサートされたことに応答して、前記メモリアレーに対する単一書き込み演算を実行し、
(ii)前記単一書き込み演算中において前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がアサートされている間は、前記単一書き込み演算をバースト書き込み演算として継続し、
(iii)前記バースト書き込み演算中に前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がディアサートされたことに応答して、前記バースト書き込み演算を終了させる、
ように構成された回路と、
を具備することを特徴とする装置。
【請求項2】
前記回路が、前記バースト書き込み演算の間に前記メモリアレーにアクセスするために用いられるアドレスシーケンスにおいて第1の複数ビットを生成するように構成されたカウンタを具備する、請求項1に記載の装置。
【請求項3】
前記回路が、前記アドレスシーケンスにおいて第2の複数ビットを生成するように構成された論理回路をさらに具備する、請求項2に記載の装置。
【請求項4】
書き込みデータを前記メモリアレーに転送する前に保持するように構成された入力レジスタをさらに具備する、請求項1に記載の装置。
【請求項5】
前記メモリアレーからの読み取りデータを外部インタフェースに転送する前に保持するように構成された出力レジスタをさらに具備する、請求項4に記載の装置。
【請求項6】
出力イネーブル信号に応答して前記出力レジスタからの前記読み取りデータを前記外部インタフェースにバッファするように構成された出力増幅器と、
前記外部インタフェースからの前記書き込みデータを前記入力レジスタにバッファするように構成された入力増幅器と、
をさらに具備する、請求項5に記載の装置。
【請求項7】
前記回路が、さらに、
前記単一書き込み演算の間に前記チップイネーブル信号がアサートされ、かつ、書き込みイネーブル信号がディアサートされたことに応答して、単一読み取り演算を実行するように構成されている、請求項1に記載の装置。
【請求項8】
前記回路が、さらに、
前記バースト書き込み演算の間に前記チップイネーブル信号がアサートされ、かつ、書き込みイネーブル信号がディアサートされたことに応答して、単一読み取り演算を実行するように構成されている、請求項1に記載の装置。
【請求項9】
前記回路が、さらに、
前記チップイネーブル信号がアサートされ、かつ、書き込みイネーブル信号がディアサートされたことに応答して、単一読み取り演算を実行するように構成されており、
前記単一書き込み演算を実行することが、さらに、前記書き込みイネーブル信号がアサートされたことに応答したものである、請求項1に記載の装置。
【請求項10】
前記回路が、さらに、
前記単一読み取り演算中において前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がアサートされている間は、前記単一読み取り演算をバースト読み取り演算として継続するように構成されている、請求項9に記載の装置。
【請求項11】
前記回路が、さらに、
前記バースト読み取り演算中に前記チップイネーブル信号がアサートされ、かつ、前記書き込みイネーブル信号がディアサートされたことに応答して、前記バースト読み取り演算を前記単一読み取り演算として継続するように構成されている、請求項10に記載の装置。
【請求項12】
読み取り及び書き込みを実行する方法であって、
(A)アドバンス信号の状態にかかわらず、単一読み取り演算及び単一書き込み演算を開始するために使用可能なチップイネーブル信号がアサートされたことに応答して、メモリアレーに対する単一書き込み演算を実行する段階と、
(B)前記単一書き込み演算中において前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がアサートされている間は、前記単一書き込み演算をバースト書き込み演算として継続する段階と、
(C)前記バースト書き込み演算中に前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がディアサートされたことに応答して、前記バースト書き込み演算を終了させる段階と、
を含むことを特徴とする方法。
【請求項13】
前記単一書き込み演算の間に前記チップイネーブル信号がアサートされ、かつ、書き込みイネーブル信号がディアサートされたことに応答して、単一読み取り演算を実行する段階、をさらに含む請求項12に記載の方法。
【請求項14】
前記バースト書き込み演算の間に前記チップイネーブル信号がアサートされ、かつ、書き込みイネーブル信号がディアサートされたことに応答して、単一読み取り演算を実行する段階、をさらに含む請求項12に記載の方法。
【請求項15】
前記チップイネーブル信号がアサートされ、かつ、書き込みイネーブル信号がディアサートされたことに応答して、単一読み取り演算を実行する段階、をさらに含み、
前記単一書き込み演算を実行することが、さらに、前記書き込みイネーブル信号がアサートされたことに応答したものである、請求項12に記載の方法。
【請求項16】
前記単一読み取り演算中において前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がアサートされている間は、前記単一読み取り演算をバースト読み取り演算として継続する段階、をさらに含む請求項15に記載の方法。
【請求項17】
前記バースト読み取り演算中に前記チップイネーブル信号がアサートされ、かつ、前記書き込みイネーブル信号がディアサートされたことに応答して、前記バースト読み取り演算を前記単一読み取り演算として継続する段階、をさらに含む請求項16に記載の方法。
【請求項18】
前記単一書き込み演算中に前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がディアサートされたことに応答して、前記単一書き込み演算を終了させる段階、をさらに含む請求項12に記載の方法。
【請求項19】
前記バースト書き込み演算中に前記チップイネーブル信号がアサートされ、かつ、書き込みイネーブル信号がアサートされたことに応答して、前記バースト書き込み演算を前記単一書き込み演算として継続する段階、をさらに含む請求項12に記載の方法。
【請求項20】
アドバンス信号の状態にかかわらず、単一読み取り演算及び単一書き込み演算を開始するために使用可能なチップイネーブル信号がアサートされたことに応答して、メモリアレーに対する単一書き込み演算を実行する手段と、
前記単一書き込み演算中において前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がアサートされている間は、前記単一書き込み演算をバースト書き込み演算として継続する手段と、
前記バースト書き込み演算中に前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がディアサートされたことに応答して、前記バースト書き込み演算を終了させる手段と、
を具備することを特徴とする装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2012−155843(P2012−155843A)
【公開日】平成24年8月16日(2012.8.16)
【国際特許分類】
【出願番号】特願2012−109446(P2012−109446)
【出願日】平成24年5月11日(2012.5.11)
【分割の表示】特願2001−133392(P2001−133392)の分割
【原出願日】平成13年3月26日(2001.3.26)
【出願人】(301020237)サイプレス セミコンダクター コーポレイション (18)
【Fターム(参考)】
【公開日】平成24年8月16日(2012.8.16)
【国際特許分類】
【出願日】平成24年5月11日(2012.5.11)
【分割の表示】特願2001−133392(P2001−133392)の分割
【原出願日】平成13年3月26日(2001.3.26)
【出願人】(301020237)サイプレス セミコンダクター コーポレイション (18)
【Fターム(参考)】
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