【課題】メモリ制御装置を提供する。
【解決手段】一次コントローラ及び二次コントローラがフラッシュメモリをアクセスするように制御するメモリ制御装置である。バススイッチは、第１、第２及び第３のシリアル周辺機器インタフェースバスそれぞれを介して、一次コントローラ、二次コントローラ及びフラッシュメモリに接続される。選択ユニットは、第３のシリアル周辺機器インタフェースバスを第１のシリアル周辺機器インタフェースバス及び第２のシリアル周辺機器インタフェースバスのうちいずれか一方に選択的に接続させる。選択ユニットは、バススイッチが第１のシリアル周辺機器インタフェースバスを介して一次コントローラからの第１のアクセス要求を受信した場合に、第３のシリアル周辺機器インタフェースバスを第１のシリアル周辺機器インタフェースバスに接続させる。 （もっと読む）

【課題】高品質なメモリデバイスを提供する。
【解決手段】メモリデバイスは、不揮発性のメモリ１１と、コマンド格納部と、記憶部４６と、管理部と、を備えている。コマンド格納部は、コマンドを格納する。記憶部４６は、バックグランド処理の種類とその優先順位とが設定され、必要とされているバックグランド処理の情報が設定され、ホストデバイス２によって、バックグランド処理の許可または不許可が設定される。管理部は、コマンド格納部にコマンドが格納されていないと判定すると、記憶部４６を参照してホストデバイス２がバックグランド処理を行うことを許可しているか否かを判定し、許可されていない場合、記憶部４６に設定されたバックグランド処理の情報と優先順位とを参照して、メモリ１１の未使用のブロックの数と、必要とされているバックグランド処理の優先順位及び数とに基づいてバックグランド処理の重要度を記憶部４６に設定する。 （もっと読む）

【課題】ホスト装置からのリード要求に対する応答を効率的に実行すること。
【解決手段】データ転送装置は、ホスト装置からリード要求されたデータを不揮発性メモリから読み出すための前記不揮発性メモリに対する命令を生成する第１命令生成部と、一時メモリと前記不揮発性メモリとを用いた内部処理にかかる、前記不揮発性メモリに対する命令を生成する第２命令生成部と、前記第１命令生成部が生成した命令を一時記憶するキュー構造の第１記憶部と、前記第２命令生成部が生成した命令を一時記憶するキュー構造の第２記憶部と、前記第１記憶部が記憶している命令を前記第２記憶部が記憶している命令よりも優先して読み出して、当該読み出した命令を前記不揮発性メモリに送信する不揮発性メモリ管理部と、を備えている。 （もっと読む）

【課題】マルチチャネルプログラム方式において、リード・モディファイ・ライト動作が実行される場合でも、ライトフラッシュ処理を効率的に実行できるデータ記憶装置を提供する。
【解決手段】データ記憶装置は、ライト処理モジュールと、リード処理モジュールと、コントローラとを具備する。リード処理モジュールは、通常リードコマンドを処理し、かつリード・モディファイ・ライト動作を実行する場合にＲＭＷ用リードコマンドを処理する。コントローラは、フラッシュコマンドを処理する場合に、通常リードコマンドよりもＲＭＷ用リードコマンドの処理を優先的に実行するようにリード処理モジュールを制御し、ＲＭＷ用リードコマンド処理の完了後に移行するリード・モディファイ・ライト動作のＲＭＷ用ライトコマンドの処理を含むライトフラッシュ処理をライト処理モジュールに実行させる。 （もっと読む）

【課題】ＤＤＲ−ＳＤＲＡＭの初期化に要する時間を好適に短縮する技術を提供する。
【解決手段】電子回路３１は、ＤＤＲ−ＳＤＲＡＭ３３より短いアクセス時間を有する内部メモリ４７と、不揮発性メモリ３２に記憶されたプログラムにしたがって、内部メモリ４７およびＤＤＲ−ＳＤＲＡＭ３３を利用して各種処理を実行する制御部４１と、制御部４１から、内部メモリ４７へのアクセスとＤＤＲ−ＳＤＲＡＭ３３へのアクセスとを切替える切替部５０とを備える。制御部４１は、不揮発性メモリ３２から、ＤＤＲ−ＳＤＲＡＭ３３を初期化するための初期化プログラムを読み込み、読み込んだ初期化プログラムを内部メモリ４７に格納し、内部メモリ４７に格納された初期化プログラムを用いてＤＤＲ−ＳＤＲＡＭ３３を初期化する。 （もっと読む）

【課題】コンパクションサーチの実行がある時間内に集中して、ＣＰＵあるいはフラッシュメモリによるメインメモリのアクセスが妨害されることを防止することを目的とする。
【解決手段】半導体記憶装置は、不揮発性メモリのコンパクション候補を決定するための候補情報を格納するメインメモリ（２４）と、前記メインメモリの候補情報のアクセス要求を発行する要求発行手段（３６）と、前記要求発行手段により発行されたアクセス要求を所定時間遅延する遅延手段（３２）と、前記遅延手段により遅延されたアクセス要求に基づいて前記メインメモリの候補情報をアクセスするアクセス手段（２８）を具備する。 （もっと読む）

【課題】クライアントにデータ転送を許可している間に次にデータ転送を行うクライアントを検出することによって、データ転送効率を向上させる。
【解決手段】アクノリッジ信号供給部２２０は、データ転送を許可するクライアントを検出するための許可対象検出情報とクライアントからの要求状態信号とに基づいて、許可対象検出情報より特定されるクライアントのデータ転送を許可する許可信号を供給するか否かを決定する。許可クライアント検出部２１０は、データ転送が行われている期間において、データ転送を許可するクライアントを検出するための許可対象検出情報の値を順次更新する。 （もっと読む）

【課題】メモリアクセスをより効率的にすることを目的とする。
【解決手段】１つ又は複数のバスマスタより受けたメモリアクセス要求のページミスを検出し、ページミスが検出されると、ページミスが発生したメモリアクセス要求と依存関係がないバンクを決定し、決定されたバンクで活性化されているページに対するプリフェッチのアドレスが指定されると、ページミスに係る処理の期間にプリフェッチのアドレスを指定してプリフェッチコマンドを発行することによって課題を解決する。 （もっと読む）

データ処理装置のためのインターコネクト回路機構が開示される。このインターコネクト回路機構は、少なくとも１つのイニシエータデバイスが、少なくとも１つの受信デバイスにアクセスする際に経由することができる、データルートを提供するように構成され、このインターコネクト回路機構は、少なくとも１つのイニシエータデバイスからトランザクション要求を受信するための、少なくとも１つの入力と、少なくとも１つの受信デバイスにトランザクション要求を出力するための、少なくとも１つの出力と、少なくとも１つの入力と少なくとも１つの出力との間でトランザクション要求を送信するための、少なくとも１つの経路と、受信されたトランザクション要求を、少なくとも１つの入力から少なくとも１つの出力へルーティングするための制御回路機構とを含み、この制御回路機構が、バリアトランザクション要求に応答して、少なくとも１つの経路のうちの１つに沿って通過するトランザクション要求のストリーム内部のバリアトランザクション要求に対しての、少なくとも一部のトランザクション要求の順序付けを、トランザクション要求のストリーム内のバリアトランザクション要求の後に発生する少なくとも一部のトランザクション要求に対しての、トランザクション要求のストリーム内のバリアトランザクション要求の前に発生する少なくとも一部のトランザクション要求の順序変更を許可しないことによって、維持するように構成され、この制御回路機構が、応答信号生成器を含み、この応答信号生成器は、バリアトランザクション要求の受信に応答して、応答信号を発行し、この応答信号は、バリアトランザクション要求に応答して遅延されたいずれかのトランザクション要求が更に先へ送信され得ることを、上流のブロッキング回路機構に指示する。
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【課題】 メモリ・コントローラにおける改善されたコマンド・スケジューリングを提供すること。
【解決手段】 メモリ・コントローラにおいてコマンドをスケジューリングするために応答するシステム及び方法が開示される。第１のメモリ・コントローラ・ポートと第１のリドライブ・デバイスとの間の伝送エラーを検出することができる。伝送エラーの検出に応答して、第１のメモリ・コントローラ・ポートにおいて第１の修正動作を開始することができる。特定の方法は、第２のメモリ・コントローラ・ポートが第２の修正動作を開始していたことを判定することを含むことができる。第１の修正動作と第２の修正動作との比較に基づき、着信読み出しコマンドを割り当てることができる。 （もっと読む）

【課題】複数のバスマスタから共有メモリへのアクセス制御において、従来のバスアービタ手法では、あるバスマスタのメモリアクセスのデータ転送レートが他のバスマスタのアクセスパターンに依存して変化してしまうため、最低限のデータ転送レートを完全に保証することができない。
【解決手段】複数のデータ処理装置による一連のデータ処理に必要なメモリへのデータ転送情報をメモリ制御装置が保持し、データバッファの状態を基にメモリ制御装置自身がメモリコマンドを生成し実行順序制御を行う。メモリアクセスの結果は、メモリ制御装置がバスマスタとして動作し、データバッファを介してデータ処理装置へ通信される。 （もっと読む）

【課題】メモリーアクセスのバストラフィックを大幅拡張するとともに、複数タスクのメモリーアクセスの自由度を向上し、入出力装置に対する処理の全体的な効率を高める。
【解決手段】メモリー１１０及び１１１に独立してアクセス可能な半導体装置１００であって、互いに独立してメモリー１１０及び１１１に対するメモリーアクセス要求を発行し、所定の処理を行うタスク処理部１０３及び１０４と、メモリー１１０及び１１１のそれぞれに対応し、タスク処理部１０３及び１０４からのメモリーアクセス要求を調停し、データの転送が可能になるように、調停したメモリーアクセス要求を発行したタスク処理部と対応するメモリーとを接続するメモリー制御部１０１及び１０２とを備える。 （もっと読む）

【課題】 できるだけ安価なＣＰＵを使用しながら表示の乱れを防ぐことができる電気機器およびその制御方法を提供する。
【解決手段】 ＲＩＳＣ ＣＰＵ１のＶＧＡ機能による表示用データをそのＲＩＳＣ ＣＰＵ１からデータバス２０によりＳＤＲＡＭ２１に供給して一旦格納し、そのＳＤＲＡＭ２１内の表示用データをデータバス２０を介してＲＩＳＣ ＣＰＵ１に取込み、取込んだ表示用データをＲＩＳＣ ＣＰＵ１から液晶表示器１２に供給して表示する。 （もっと読む）

【課題】半導体集積回路のデータ転送効率を向上できる。
【解決手段】本発明の例に関わる半導体集積回路は、データ転送要求を発行する複数のマスタデバイスＰＥ１，ＰＥ２と、データ転送要求に基づいてデータ転送を行う少なくとも１つのスレイブデバイスＭＣ，２と、複数のマスタデバイスＰＥ１，ＰＥ２からそれぞれ発行される複数のデータ転送要求の調停を行い、その調停結果をスレイブデバイスＭＣ，２に通知し、マスタデバイスＰＥ１，ＰＥ２とスレイブデバイスＭＣとの間のデータ転送を行うネットワークＮＷとを具備し、マスタデバイスＰＥ１，ＰＥ２は、データ転送要求を発行する際に、データ転送要求の発行からデータ転送の開始までの期間を、ネットワークＮＷに通知することを備える。 （もっと読む）

バスアクセス要求を選択的に除外するシステムおよび方法が開示される。実施形態では、方法はプロセッサの論理回路でバスユニット・アクセス設定を判定することを含む。この方法はバスユニット・アクセス設定に基づいてバスユニット・アクセス要求を選択的に除外することをさらに含む。
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【課題】メインプロセッサの主記憶メモリの一部をサブプロセッサとの共有メモリとして使用してもメインプロセッサのパフォーマンス低下が発生しないマルチプロセッサ装置を実現する。
【解決手段】メインプロセッサの主記憶メモリの一部をサブプロセッサとの共有メモリとして使用するマルチプロセッサ装置に関する。共有メモリへアクセスする際に、応答待ち可能時間をアクセス情報として付帯したアクセス要求を発行するサブプロセッサから、アクセス情報を抽出して解析するアクセス情報解析手段と、アクセス情報に基づいて、メインプロセッサとサブプロセッサの主記憶メモリへのアクセスを調停するアクセス調停手段とを設け、アクセス調停手段は、応答待ち可能時間内であれば、サブプロセッサからのアクセス要求を保留してメインプロセッサからのアクセス要求に備える構成とした。 （もっと読む）

【課題】マルチプロセッサの全体の消費電力と消費エネルギーとのうちの少なくとも一方を抑制する。
【解決手段】本発明の一例のマルチプロセッサ制御装置は、プロセッサＰＵ₀〜ＰＵ_nで実行される各プログラムの性能制約を満たす範囲で、プロセッサＰＵ₀〜ＰＵ_nの合計消費電力と合計消費エネルギーとのうちの少なくとも一方を抑制する「プロセッサＰＵ₀〜ＰＵ_nから共有リソースへ発行されるリクエストの優先度」を決定し、各プログラムの性能制約を満たす範囲で、合計消費電力と合計消費エネルギーとのうちの少なくとも一方を抑制する「プロセッサＰＵ₀〜ＰＵ_nの周波数と電源電圧とのうちの少なくとも一方」を決定する。 （もっと読む）

【課題】読み出し要求と書き込み要求のタイミングに拘らず安定した動作が可能な調停回路を提供する。
【解決手段】読み出し要求信号ＲＲＱまたは書き込み要求信号ＷＲＱにより、所定のパルス幅のラッチ信号ＬＡＴを発生してラッチ１５，２５に与え、このラッチ信号ＬＡＴの時間内に発生した書き込み要求と読み出し要求をＦＦ１１，２１で取り込み、取り込んだ要求を、同一のタイミングでラッチ１５，２５から信号Ｓ１５、Ｓ２５として出力させる。これにより、ラッチ制御部４０からラッチ信号ＬＡＴが出力されている間に、近接した間隔で書き込み要求と読み出し要求があった場合でも、信号Ｓ１５，Ｓ２５のタイミングが一致するので、遅延部３０によって予め定められた優先順位に従って書き込み制御信号ＷＴまたは読み出し制御信号ＴＲを安定して出力することができる。 （もっと読む）

【課題】複数の処理装置をメモリを介して効率よくスケーラブルに接続拡張することが可能な共有メモリ装置を提供する。
【解決手段】複数の処理装置１２−０〜１２−１５と、処理装置によりアクセス可能な複数のメモリモジュール１４−０〜１４−６３と、複数の処理装置のうち、特定の処理装置のみが特定のメモリモジュールに接続可能な接続部１３と、を有し、複数の処理装置は、接続部を介して一または複数のメモリモジュールにより形成されるメモリシステムＭ０〜Ｍ１５をアクセス可能で、異なる処理装置によりアクセス可能なメモリシステムは、異なる処理装置でアクセスされるメモリモジュールを一部共有している。 （もっと読む）

【課題】ＣＰＵにより実行される優先度の高い処理の遅延防止を図る。
【解決手段】コンピュータ装置は、メモリと、所定の処理と、所定の処理よりも優先度が高い優先処理とを実行するためにメモリにバスを通じてアクセスをするＣＰＵと、ＣＰＵを介することなくメモリにバスを通じてアクセスをする少なくとも１つのバスマスタと、ＣＰＵが優先処理を実行するためにメモリにバスを通じてアクセスをするときには、少なくとも１つのバスマスタによるメモリへのアクセスを禁止し、ＣＰＵが所定の処理を実行するためにメモリにバスを通じてアクセスをするときには、少なくとも１つのバスマスタによるメモリへのアクセスを禁止しないアクセス禁止回路と、を備える。 （もっと読む）