【課題】従来よりもノイズに妨害されることなく入力信号から値を読み取る。
【解決手段】信号処理装置Ａは、外部からデジタル信号ｄｓを受信する入力端子１と、異なる複数のサンプリング周期を合わせてデジタル信号ｄｓの値を読み取る入力信号読み取り部５とを具備する。 （もっと読む）

【課題】半導体装置の外部から入力されるコマンド（命令）及びアドレスのセットアップ／ホールドマージンを増加させることができる内部クロック周波数制御回路及びこれを利用する半導体装置を提供する。
【解決手段】本発明は、モードレジスタセット制御信号を受信してモードレジスタセット信号を出力するモードレジスタセットと、モードレジスタセット信号がイネーブルされて外部クロックと同一の周波数のデータ処理用クロックの予め設定された周期が経過するとイネーブル信号を生成する遅延部と、イネーブル信号がイネーブルされると外部から入力される同期命令をデコーディングして分周開始信号を生成する分周命令デコーダと、分周開始信号に応答して外部クロックと同一の周波数の選択クロックを出力するか、または、外部クロックより周波数が低いクロックを選択クロックとして出力する分周選択部とを含む。 （もっと読む）

【課題】外部のデバイスに接続される回路とＬＳＩ内部の回路との間におけるタイミング設計を不要とすること。
【解決手段】半導体集積回路装置は、外部デバイスに対して接続されるインタフェース回路であって第１のクロック信号が供給される第１の回路と、第１のクロック信号を分周した第２のクロック信号が供給される第２の回路と、第２のクロック信号を第１のクロック信号に基いて遅延させた送受信タイミング信号を生成するタイミング生成回路と、第２の回路から受信した信号を第１のクロック信号に同期してサンプリングする複数段のシフトレジスタと該複数段のシフトレジスタに対する入出力信号に含まれるハイレベルの信号とロウレベルの信号の多数決を送受信タイミング信号に同期して行うとともに多数決により決定された信号を第１の回路に出力する多数決回路とを有する第１の位相調整回路とを備えている。 （もっと読む）

【課題】Ｉ／Ｏセルを効率良く配置できる集積回路装置及び電子機器等を提供すること。
【解決手段】集積回路装置は、各Ｉ／ＯセルがＩ／Ｏ回路及びパッドで構成される複数のＩ／Ｏセルと、コア回路１０２とを含み、チップ外縁部１０１からコア回路１０２へ向かう方向を第１の方向とした場合に、複数のＩ／Ｏセルのうちの第１のＩ／Ｏセル１０の第１のＩ／Ｏ回路１１及び複数のＩ／Ｏセルのうちの第２のＩ／Ｏセル２０の第２のＩ／Ｏ回路２１は、第１の方向に沿って並んで配置され、第１の方向に直交する方向を第２の方向とした場合に、第１のＩ／Ｏセル１０の第１のパッド１２は、第１のＩ／Ｏ回路１１の第２の方向に配置される。 （もっと読む）

【課題】従来技術の欠点を低減するために受領信号を形成する装置および方法を提供することである。
【解決手段】受領信号の形成装置であって、プロセッサは、プロセッサクロック信号によりクロッキングされ、中断命令に基づいて静止状態からウェークアップされ、動作状態において前記中断命令を処理し、該中断命令の処理後または該中断命令の処理中に、プロセッサクロック信号に同期する受領信号を形成し、少なくとも1つの周辺機器は、前記プロセッサクロック信号には非同期で経過する周辺機器クロック信号によりクロッキングされ、前記中断命令を周辺機器クロック信号に同期して前記プロセッサに送信し、第1の論理回路は、プロセッサクロック信号に同期する受領信号から周辺機器クロック信号に同期する受領信号を形成し、該同期する受領信号により周辺機器に対して、中断命令が処理されたことが通知される、ことを特徴とする。 （もっと読む）

【課題】半導体集積回路における一の入力端子をシリアル受信及び外部割り込みに兼用可能にする。
【解決手段】半導体集積回路（１０）は、ＣＰＵ（１２）と、シリアル通信データ信号及び外部割り込み信号に共通の入力端子（１１）と、ＣＰＵ（１２）にシリアル受信割り込み又は外部割り込みを通知する割り込み通知部（１５）とを備えている。割り込み通知部（１５）は、入力端子（１１）を介して入力された外部信号からデータフレームが検出できたか否かに基づいて、ＣＰＵ（１２）に割り込み通知を行う。 （もっと読む）

【課題】外部入力端子からマイクロコンピュータの入力ポートまでの入力回路を、二値情報とアナログ情報の入力の何れにも適用できるプリント基板回路を提供する。
【解決手段】プリント基板４０に、マイクロコンピュータ４３ｃを設け、マイクロコンピュータ４３ｃのＡＮポートを、直列接続した２つの抵抗４３ａ、４３ｂを介してコンピュータ駆動電源４１と接続し、抵抗間の中点に外部スイッチ５７と接続するための外部情報入力端子Ｐを接続する。マイクロコンピュータ４３ｃが、ＡＮポートＰの印加電圧をＡ／Ｄ変換しこの変換値を中間値付近の閾値と比較して、入力値が閾値よりも小さいときは外部スイッチ５７がオン、大きいときは外部スイッチ５７がオフであると判断する制御手順を実行する構成とする。 （もっと読む）

【課題】制御プログラムにより処理を行うマイクロコンピュータが複数の動作モードを有する入出力回路を内蔵する場合に、動作モードの意図しない再設定を抑止する。
【解決手段】少なくとも、制御信号発生部と、制御信号発生部からの第１の出力信号に応答して制御信号発生部からの第２の出力信号を保持し、保持した信号の論理値に応じた書込信号を発生する書込抑止回路と、書込信号に応答して制御信号発生部からの第３の出力信号を保持し、保持した信号の論理値に応じた制御信号を発生する制御回路とを備え、制御信号発生部からの第２の出力信号の論理値に応じた書込信号は、一方は論理値が固定した信号であり、他方は制御信号発生部からの第１の出力信号のバッファ信号であって、制御信号は、少なくともデータレジスタ回路を含む複数の信号発生回路の中から、外部へ信号を伝える信号発生回路を選択する選択回路へ供給されるようにする。 （もっと読む）

【課題】複数の入力信号の組み合わせとその入力タイミングとに基づいて制御を行うことは困難であるという問題があった。
【解決手段】マイクロコンピュータの制御回路は、複数の入力信号をラッチするとともに、所定のタイミングで前記ラッチした値をクリアする入力保持部（保持回路５１−１〜５１−ｎ）と、前記ラッチした複数の値に基づいて、起動信号を生成する制御信号生成部（論理回路群５２）と、を備える。入力保持部は、入力信号が変化するタイミングでラッチする。 （もっと読む）

【課題】動作モードを制御する動作モード制御回路が外部ノイズなどの影響により、誤った動作モードに遷移するという問題があった。
【解決手段】情報処理装置の動作モード制御回路４は、動作モード指定端子信号をリセット信号に基づいてラッチして、第一保持値を保持するラッチＡ２３と、前記動作モード指定端子信号をフィルタ処理したリセット信号に基づいてラッチして、第二保持値を保持するラッチＢ２４と、前記第一保持値、前記第二保持値、及び前記動作モード指定端子信号に基づいて、動作モード判定信号を出力する判定部４２とを備える。 （もっと読む）

【課題】実装ボートにシリアルインターフェースを作成しなくても、ユーザ専用通信プロトコルで、オンボード書込みでき、暴走しても、ユーザ専用通信プロトコルコードが破壊されないマイクロコンピュータを提供する。
【解決手段】ＣＰＵ（２）と、不揮発性メモリ（１３）と、ＲＡＭ（３）とを設ける。前記不揮発性メモリは、前記ＣＰＵにより処理される通信制御プログラムを保有する第１領域（Ｔｍａｔ）と、前記ＣＰＵによる通信制御プログラムの処理により外部とのインタフェースが確立されて消去及び書き込み可能にされる第２領域（Ｕｍａｔ）と、前記ＣＰＵによる通信制御プログラムの処理により外部とのインタフェースが確立されて消去及び書き込み可能にされ、且つＣＰＵによる第２領域のプログラムの処理により消去及び書き込み可能にされる第３領域（Ｍｍａｔ）とを含む。前記第２領域と第３領域とはレジスタによって排他的に選択可能とする。 （もっと読む）

【課題】本発明は、自己の動作を確実に自己検証できるマイクロコンピュータチップを得ることを目的とする。
【解決手段】本発明によるマイクロコンピュータは、チップ（１）外部との信号授受のための複数のパッド（８、１５、１９）と、同一のパッド（８、１５）に接続された出力バッファ（７、１４）および入力バッファ（９、１６）と、入力バッファ（９、１６）の後段に設けられ、対応する出力バッファ（７、１４）から出力される信号を入力バッファ（９、１６）を介して受ける第１のラッチ（１１、１８）とを備え、第１のラッチ（１１、１８）は、複数のパッド（８、１５、１９）のうちの一のパッド（１９）を介して外部より付与される書き込み信号に応答して、入力バッファ（９、１６）を介して受ける信号をラッチし、第１のラッチ（１１、１８）にラッチされた信号を検証する検証機能を装備されたＣＰＵ（３）をさらに備える。 （もっと読む）

【課題】 デバッグシステムに接続することによりエミュレーションシステムを実現する半導体集積回路において、デバッグのために要する回路規模をあまり大きくすることなく、外部との間で通信を行うための端子数を低減する。
【解決手段】 この半導体集積回路は、外部との間で信号を送受信するための第１の端子Ｐ３と、外部に信号を送信するための第２及び第３の端子Ｐ２及びＰ１と、第１及び第２の選択回路６１及び６２と、第１の端子を介して外部から受信した第１の信号に基づいてデバッグモードの開始を検出して、デバッグ可能な状態にあることを表す第２の信号及びクロック信号を第２及び第３の端子にそれぞれ供給するように選択回路を制御し、第１の信号に基づいてデバッグモードの終了を検出して、第２及び第３の端子を他の回路に接続するように選択回路を制御するＣＰＵ１２とを具備する。 （もっと読む）

【課題】マイコン端子への入力信号によるＣＰＵのウェイクアップにおいて、ノイズによるＣＰＵのウェイクアップを抑制する。
【解決手段】マイコン端子１０を介して外部から入力される信号を取り込む入力ポート２１と、入力ポート２１から取り込んだ信号の状態に基づいて処理を実行するＣＰＵ２２とを備えるマイクロコンピュータ２０において、マイコン端子１０の信号値が所定の閾値を２回連続して超えた場合に２度一致フィルタ１１が正常な入力信号があったと判断し、エッジ検出回路１２が２度一致フィルタ１１を通過した信号のエッジを検出する。 （もっと読む）

【課題】 中央処理装置（ＣＰＵ）と外部メモリとのメモリアクセスが連続して行なわれた場合、外部メモリの製品規格（データフローティング）によって、データが次サイクルのデータとバス衝突を起こしてしまう可能性を回避すること。
【解決手段】 データバスドライブ制御装置Ｅを設け、ライトサイクル時、データフローティング区間においてPull-up、Pull-down制御によりデータ信号を擬似的に制御し、またデータ入出力切り換え時はPull-up、Pull-down制御およびトランジスタ制御を行なうことでデータラインのバス衝突の回避およびバスサイクル短縮化によるメモリアクセスの高速化を実現する。 （もっと読む）