【課題】ＵＳＢ３．０に適合する周辺機器がコネクタで接続されたときに先にＵＳＢ２．０の構成が確立されても自動的にＵＳＢ３．０の構成を確立する。
【解決手段】３．０ピン５１と２．０ピン４９を備えるコネクタにデバイスを接続する。コネクタの挿入速度が遅い場合には２．０ピンだけが接続され３．０ピンが接続されない状態が短い時間発生する。その場合システムは先にＵＳＢ２．０の構成を確立する。ＥＣ２５はその後３．０ピンが接続されてＧＮＤ＿ＤＲＡＩＮラインの電位が変化したことを検出するとパワー・スイッチ１０１を所定の時間だけオフにしてデバイスをリセットする。リセットされたときは３．０ピンの接続が完了しているのでシステムはＵＳＢ３．０の構成を確立する。 （もっと読む）

【課題】ＳｏＣにおいて、バスマスタとクロック生成回路間の配線が長くなると、ＣＴＳバッファやリピータが複数必要になる。その結果、ＳｏＣ内での遅延ばらつきが増大し、基本クロックＣＬＫとクロック同期化信号ＣＬＫＥＮの適正なタイミングを維持することができず、正常なデータの送受信が行なえない。そのため、基本クロックとクロック同期化信号の遅延ばらつきを解消するクロック同期化回路及び半導体集積回路が、望まれる。
【解決手段】図１に示すクロック同期化回路は、基本クロックと、基本クロックとシステムクロックとを同期させる第１の同期化信号と、システムクロックの分周比に関する情報を含む選択信号と、を受け付け、選択信号に基づき第１の同期化信号を所定時間保持し、基本クロックに同期させて、基本クロックとシステムクロックとを同期させる第２の同期化信号を出力する。 （もっと読む）

【課題】シリアルコントローラを提供する。
【解決手段】本シリアルコントローラは外部クロックと入力データとを受信し、反転クロックと出力データとを出力するよう適合し、インバータと、シリアル位置検出器と、同期クロック生成器と、シリアルレジスタと、半サイクル遅延ユニットとを備える。このシリアルコントローラにより、クロック列が反転された場合、データ信号と駆動クロックが同期しないという問題を回避できる。また、双方向シリアルコントローラは識別ユニットと、データ方向付けユニットとを更に備え、このシリアルコントローラは、エラー検出のための参照データとするために現在の状態を中央制御ユニットに送ることが出来る。 （もっと読む）

【課題】受信側でのデータの待ち合わせ時間を短くし、送信側と受信側との間に生ずるレイテンシを小さくする。
【解決手段】シリアル転送装置１は、データを送信する送信部２と、データを受信する受信部３と、送信部２と受信部３とを接続し、データを伝送する複数のシリアル伝送路４と、受信部３において、各シリアル伝送路４のスキューに関するレーン間スキュー情報を生成し、レーン間スキュー情報を送信部２に送信するレーン間スキュー情報生成部５と、送信部２において、レーン間スキュー情報に基づいてデータの各シリアル伝送路４への振り分けを決定する変換ルールを生成するデータ変換ルール生成部６とを備える。 （もっと読む）

【課題】半導体装置コントローラと半導体装置との間でデータが入出力される時、データの位相が変動することと関係なく、半導体装置コントローラと半導体装置との間で常に安定的にデータが入出力できるシステム、そのシステムに用いる半導体装置、及びそのシステムの動作方法を提供すること。
【解決手段】半導体装置は、印加されるライトクロックとライトデータとを補正する回路及び方法に関するもので、データ入出力コマンドに応答してノーマルデータ（ソースクロックのセンターに同期する）を入出力するノーマルデータ入出力部１１と、所定のコマンドに応答してデータ復旧情報信号（前記ソースクロックのエッジに同期する）の入力を受けて所定の時間の後に出力するデータ復旧情報信号入出力部１００とを備える。 （もっと読む）

【課題】特にメモリカードとホスト側間の全体的なデータの転送速度を向上させることができる情報処理装置およびその制御方法を提供する。
【解決手段】位相が異なる複数のサンプリングクロックを生成するクロック生成手段と、複数のサンプリングクロックの各々で入力データをサンプリングする複数のデータ入力手段と、データ入力手段がサンプリングした複数のデータ値をサンプリング単位で比較するデータ比較手段と、データ比較手段による比較結果に基づき、位相ずれに関する情報を集める位相ずれ集計手段と、位相ずれ集計手段が集めた位相ずれに関する情報を通知する通知手段とを有するホストコントローラと、通知手段から通知された情報を基にホストコントローラを制御する制御手段とを備える。 （もっと読む）

【課題】本発明は、複数のデータ転送制御部から印刷部側に画像データを同期転送する複合装置、プリンタ装置等のデータ転送装置、データ転送制御方法、データ転送制御プログラム及び記録媒体に関する。
【解決手段】複合装置１は、同期をとって送信する必要のある画像データを複数の転送制御部７ａ、７ｂから印刷処理部８に送信する場合に、各転送制御部７ａ、７ｂが受信した基準信号Ｋｓを相互に基準信号入力・転送回路３０ａ、３０ｂ及び基準信号転送路１１を通して比較基準信号Ｋｓｈとして送受信し、該基準信号Ｋｓと該比較基準信号Ｋｓｈの時間差を検出して、該時間差であるスキュー値に基づいて印刷処理部８へのデータ送信タイミングを調整する。したがって、印刷処理部８と各転送制御部７ａ、７ｂとの間にスキューがある場合にも、該スキューを考慮した画像データの転送を行うことができる。 （もっと読む）

【課題】 スレーブデバイスによる応答信号を返信するタイミングが許容範囲を満たしていない場合であっても、バスファイトを一度も発生させることがなく、デバイス内の回路破壊を防止することができるマスターデバイスを提供する。
【解決手段】 マスター１０は、クロックを生成し、各スレーブ２０に当該クロックを送信するクロック生成部１２と、各スレーブ２０に対して最初に送信するシリアルデータの第一バイトにおける最下位ビットを除くフレームで擬似フレームを生成し、各スレーブ２０に当該擬似フレームを送信するフレーム生成部１３と、擬似フレームをデータ信号線３１に送出し終えた時点から当該擬似フレームに対するスレーブ２０からのＡＣＫを検出した時点までの応答時間を算出する応答時間算出部１４ｂとを備え、フレーム生成部１３が、応答時間に基づき、シリアルデータの各バイトのフレームにおける、データ信号線に対するフレームの送出を完了するタイミングを調整する。 （もっと読む）

【課題】デジタル制御データとデジタルプレゼンテーションデータの事前に選択されたセットを通信するための通信プロトコルを形成するために、共にリンクされるパケット構造を使用して、通信経路上、ホストとクライアントの間でデジタルデータを転送するためのデータインタフェースを提供する。
【解決手段】信号プロトコルは、通信プロトコルを形成するパケットを生成、送信、及び受信し、デジタルデータを１つ又は複数のタイプのデータパケットに形成するように構成され、少なくとも１台が該ホストデバイスに常駐し、該通信経路を通して該クライアントに結合される、リンクコントローラによって使用される。インタフェースは、短距離「シリアル」タイプデータリンクでの、費用効果が高い、低電力の、双方向高速データ転送機構となる。 （もっと読む）

【課題】受信したクロックと入力信号の間に位相ずれがあっても、位相ずれをなくした状態で入力信号を取り込める半導体装置の実現。
【解決手段】受信したクロックに基づいて内部クロックを発生するクロック発生回路142と、入力信号を内部クロックに同期して取り込む信号入力回路144とを備える半導体装置において、外部クロックと同じ周波数を有する入力信号に同期した信号が入力され、クロック発生回路で発生された内部クロックに同期して取り込んだ時の出力信号値を判定することにより、取り込みタイミングが内部クロックに対して進んでいるか遅れているかを判定するダミー入力回路174,175,176,181を備え、クロック発生回路は、判定結果に基づいて外部クロックを選択的に遅延させて内部クロックを生成するデイレイ回路171,172と、ダミー入力回路の判定結果に基づいてディレイ回路での遅延量を制御するディレイ制御回路173とを備える。 （もっと読む）

【課題】従来のフォールトトレラントコンピュータは、多重化されたシステムにおいてロックステップ状態を維持できないという問題があった。
【解決手段】本発明にかかるフォールトトレラントコンピュータは、演算処理回路１０１、１０９と、演算処理回路１０１との第１の信号送受信を行い、第１のクロックを調整する調整回路１０４と、演算処理回路１０９との第２の信号送受信を行い、第２のクロックを調整する調整回路１１２と、を備え、調整回路１０４は、第１の信号送受信時間を記憶するメモリ１０７と、第１の信号送受信時間と第２の信号送受信時間とに基づいて第１のクロック遅延調整量を決定する遅延調整量決定部１０８と、を備え、調整回路１１２は、第２の信号送受信時間を記憶するメモリ１１４と、第１の信号送受信時間と第２の信号送受信時間とに基づいて第２のクロック遅延調整量を決定する遅延調整量決定部１１６と、を備える。 （もっと読む）

【課題】システムが動作中であっても、さらには、小型化・高速化を要する環境下であっても、安定した同期型データ転送の実現が可能な同期型データ転送システムを提供する。
【解決手段】例えばメモリ２からデータ転送用クロック３２に同期させてデータ・バス３１ａを介してデータを転送する際に、データ転送要求受付後最初のデータをメモリコア２２から取り出すまでのデータ出力待ち時間を利用して、遅延時間測定データ格納部２３に格納している遅延時間測定データ２３ａ〜２３ｃをデータ・バス３１ａに送信することにより、制御ＬＳＩ１０の遅延時間測定部１２にてデータ・バス３１ａの遅延時間を測定し、遅延調整制御部１７は、測定した遅延時間に基づいて、データ・バス３１ａを介して転送されてくるメモリコア２２からのデータを取り込むためのデータ取り込みタイミングを調整して、メモリコントローラ１１に供給する。 （もっと読む）

【課題】本来転送しようとしているデータのデータ量を増大させることなく、スキューの影響を低減することができるデータ伝送回路、及びこれを用いた画像形成装置を提供する。
【解決手段】データ送信部８１によって、テスト用データを転送クロック信号ＣＫと同期させて送信させ、各ビット受信部８３により受信されてデュアルポートＲＡＭ８４に記憶されたデータを読み出して前記テスト用データと比較し、当該読み出されるデータの各ビットがテスト用データの各ビットとそれぞれ一致するように、位相の異なるクロック信号のうち一つを各マルチプレクサ８３１で選択させ、受信同期用の同期クロック信号ＣＫｎとするタイミング調整処理を実行するデータタイミング調整部４６とを備えた。 （もっと読む）

【課題】 より簡易な構成で、データとクロックとの位相の関係を適切に調整するための手段を提供する。
【解決手段】 位相調整装置は、比較コード生成部と、演算部と、遅延部とを備える。比較コード生成部は、シリアル転送データに含まれる先頭コードの位相を進めた第１比較コードと、先頭コードの位相を遅らせた第２比較コードとをそれぞれ生成する。演算部は、先頭コードおよび第１比較コードの比較結果と、先頭コードおよび第２比較コードの比較結果とを用いて、シリアル転送データの位相の調整方向を求める。遅延部は、位相の調整方向に基づいて、シリアル転送データの遅延量を調整する。 （もっと読む）

【課題】データ同士のスキューを可及的に低減できるデータ伝送回路を提供する。
【解決手段】例えば複合機１の主電源がオンされると、或いは、画像形成動作を実施しない期間の或るタイミングで、当該複合機１のモードを、各差動ドライバ部２０５〜２０７のドライブ能力の設定処理を実施するキャリブレーションモードに設定するモード設定部４６と、前記差動ドライバ２０５〜２０７のドライブ能力の段階を順番に切り替えていくドライブ能力設定部４８と、前記ドライブ能力の各段階において、予め定められた補正用信号がパラシリ変換部２０１〜２０３から出力されるように送信制御回路２００に指示を与え、前記補正用信号を前記シリパラ変換部３０７〜３０９で受信したタイミングを、受信制御回路３００を用いて検出する検出部４７とを備えた。 （もっと読む）

【課題】信号を伝送する際の遅延の変動に対し、適切な出力タイミングを自動的に制御し、高速な伝送速度と不良の低減が可能な伝送制御回路を提供する。
【解決手段】本発明の伝送制御回路は、制御信号ＳＭに同期して入力された信号を信号バスＤＢに伝送させ、制御信号ＳＢに同期して出力する信号伝送回路２０と、信号伝送回路２０に制御信号ＳＢを供給し、信号バスＤＢの出力タイミングを制御する出力制御回路１４と、制御信号ＳＭに基づく信号の入力タイミングに連動してレベルが遷移するレプリカ信号を、信号バスＤＢと同一の伝送特性を有するレプリカ信号バスＲＢに伝送させて出力するレプリカ回路３０と、レプリカ信号のレベルの遷移を検知し検知結果を示すフィードバック信号ＳＦを出力制御回路１４に供給する検知回路３４を備え、出力制御回路１４の出力タイミングは、フィードバック信号ＳＦにおけるレプリカ信号の遷移タイミングに応じて制御される。 （もっと読む）

メモリ・システムにおける指定されたポイント間の全体の時間遅延が一定に維持されるように、メモリ・モジュール間のデータの伝送時間が管理される、メモリ・システムについて説明される。多数のレーンのバスの各レーンを別個に管理することができ、中間モジュールにおいてスキュー除去する必要なしに、宛先モジュールにおいてデータフレームを評価することができる。バス・シリアル・データ速度の１つ又それ以上の約数でモジュールを通してデータ経路を作動させ、受信されたデータのサンプリング・ポイントを選択し、温度変化又は時間経過に起因する時間遅延の変動を調整することによって、データを経路指定するためのスイッチを有するモジュールを通したデータの伝播における時間遅延が低減される。 （もっと読む）

【課題】回路規模を縮小することができるデータ送信装置、データ受信装置、及びデータ転送装置、並びに当該装置を備える電子機器を提供する。
【解決手段】データ転送装置１は、データ送信装置１０とデータ受信装置２０とを備え、２ビットのデータＤ１１，Ｄ１２を、転送クロックＣＬＫに同期してデータ送信装置１０からデータ受信装置２０に転送する。データ送信装置１０，２０は、転送クロックＣＬＫと周波数が同じ第１クロックＣＬＫ１と、第１クロックＣＬＫ１に対して周波数が１／２倍の第２クロックＣＬＫ２とを生成するクロック生成部１１，２１をそれぞれ備える。また、データ送信装置１０は４つのＤフリップフロップ１３，１４，１５ａ，１５ｂからなる送信部１２を備え、データ受信装置２０は４つのＤフリップフロップ２３，２４ａ，２４ｂ，２６及びセレクタ２５からなる受信部２２を備える。 （もっと読む）

【課題】クロック周波数を切り替える際のモジュール間のデータ転送の同期はずれが生じない半導体集積回路装置を提供する。
【解決手段】外部から供給されるクロックから第１及び第２の内部クロックを生成するとともに、該第１及び第２の内部クロックの周波数の関係に応じた第１及び第２のクロック同期信号を生成するクロック制御部と、前記第１のクロックと前記第１及び第２のクロック同期信号を受取る第１のモジュールであって、該モジュール内部で用いられるクロック及び前記第２のクロックのタイミングで動作する第２のモジュールを制御するための制御信号を生成する内部回路を有する第１のモジュールとを有する半導体集積回路装置である。前記第１の内部クロックの周波数にかかわらず、前記第１及び第２のモジュール間のデータ転送は同期して行われる。 （もっと読む）

【課題】周辺装置との間の信号授受のタイミングを制御し、動作の安定化が図られるメモリ素子を提供する。
【解決手段】デバイスタイミング制約を伴う電子デバイスは、行列コマンドを搬送する相互接続構造体に接続された１組の接続部を含む。メモリコアはデータを記憶する。１組の接続部及びメモリコアにはメモリインターフェイスが接続される。メモリインターフェイスは、行コマンド及び列コマンドに基づいてメモリコアタイミング信号を発生する回路を備えている。メモリインターフェイス回路は、メモリコアタイミング信号の選択されたタイミング信号のタイミングを調整する個々の遅延要素を含む。 （もっと読む）