伝送制御回路及びそれを備えた半導体記憶装置
【課題】信号を伝送する際の遅延の変動に対し、適切な出力タイミングを自動的に制御し、高速な伝送速度と不良の低減が可能な伝送制御回路を提供する。
【解決手段】本発明の伝送制御回路は、制御信号ＳＭに同期して入力された信号を信号バスＤＢに伝送させ、制御信号ＳＢに同期して出力する信号伝送回路２０と、信号伝送回路２０に制御信号ＳＢを供給し、信号バスＤＢの出力タイミングを制御する出力制御回路１４と、制御信号ＳＭに基づく信号の入力タイミングに連動してレベルが遷移するレプリカ信号を、信号バスＤＢと同一の伝送特性を有するレプリカ信号バスＲＢに伝送させて出力するレプリカ回路３０と、レプリカ信号のレベルの遷移を検知し検知結果を示すフィードバック信号ＳＦを出力制御回路１４に供給する検知回路３４を備え、出力制御回路１４の出力タイミングは、フィードバック信号ＳＦにおけるレプリカ信号の遷移タイミングに応じて制御される。
【解決手段】本発明の伝送制御回路は、制御信号ＳＭに同期して入力された信号を信号バスＤＢに伝送させ、制御信号ＳＢに同期して出力する信号伝送回路２０と、信号伝送回路２０に制御信号ＳＢを供給し、信号バスＤＢの出力タイミングを制御する出力制御回路１４と、制御信号ＳＭに基づく信号の入力タイミングに連動してレベルが遷移するレプリカ信号を、信号バスＤＢと同一の伝送特性を有するレプリカ信号バスＲＢに伝送させて出力するレプリカ回路３０と、レプリカ信号のレベルの遷移を検知し検知結果を示すフィードバック信号ＳＦを出力制御回路１４に供給する検知回路３４を備え、出力制御回路１４の出力タイミングは、フィードバック信号ＳＦにおけるレプリカ信号の遷移タイミングに応じて制御される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定の信号を信号バスに伝送させる信号伝送回路を備えた伝送制御回路に関し、特に、所定の信号を信号バスに伝送させる際、レプリカ回路を用いてタイミング制御を行うように構成された伝送制御回路と、このような伝送制御回路を備えた半導体記憶装置の技術分野に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置においては、伝送制御回路により信号を伝送するタイミングが制御される。半導体記憶装置の大容量化により信号を伝送する信号バスの遅延が問題となるため、伝送制御回路の動作タイミングを規定する制御信号の遅延時間を適切に調節し、伝送遅延の大きい信号に対する十分なマージンを確保することが重要である。しかし、調節された遅延時間に基づく動作タイミングに対し、半導体記憶装置のデバイス特性や温度特性が変動する場合、相対的に伝送遅延が増減することによりマージンが不適切になることがある。すなわち、上記の動作タイミングに対し、信号バスの伝送遅延が相対的に小さくなるとオーバーマージンが生じて本来の伝送特性が得られなくなり、信号バスの伝送遅延が相対的に大きくなるとマージン不足が生じて適切な動作が保証されずに不良の増加が懸念される。
【０００３】
ＤＲＡＭのリード動作を例にとると、例えば、メモリアレイのリードデータを信号バスに伝送させて出力する際、その出力期間は適切な遅延時間が設定された制御信号のパルスにより制御される。このとき、デバイス特性や温度特性の変動により、伝送制御回路の動作タイミングと信号バスの伝送タイミングが一致しなくなるため、制御信号により設定された出力期間に伝送されたリードデータの外部出力に支障を来たし、ＤＲＡＭの不良が増加する可能性がある。
【特許文献１】特開２００６−１２２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一方、従来からＤＲＡＭにおいては、特定の回路と同一の特性を有するレプリカ回路を設けた構成が知られている（例えば、特許文献１参照）。よって、上記の伝送制御回路に対し、このようなレプリカ回路を構成することも可能である。しかしながら、従来のレプリカ回路の役割は特定の回路の機能を置き換えることにあるので、本来の伝送制御回路のタイミング制御自体を改善することは困難であり、上記の問題点を解消する手法は提案されていない。
【０００５】
そこで、本発明はこのような問題を解決するためになされたものであり、デバイス特性や温度特性が変動する状況下で、所定の信号を信号バスに伝送する際の遅延に対して出力タイミングを適切に制御することにより、伝送速度の高速化を保ち、かつ出力タイミングのマージン不足に起因する不良の発生を防止可能な伝送制御回路等を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の伝送制御回路は、第１の制御信号に同期して入力された所定の信号を信号バスに伝送させ、第２の制御信号に同期して出力する信号伝送回路と、前記信号伝送回路に前記第２の制御信号を供給し、前記信号バスから前記所定の信号が出力される出力タイミングを制御する出力制御回路と、前記第１の制御信号に基づく前記所定の信号の入力タイミングに連動してレベルが遷移するレプリカ信号を、前記信号バスと同一の伝送特性を有するレプリカ信号バスに伝送させて出力するレプリカ回路と、前記レプリカ回路から出力された前記レプリカ信号におけるハイレベルとローレベルの遷移を検知し、検知結果を示すフィードバック信号を前記出力制御回路に供給する検知回路とを備え、前記出力制御回路の前記出力タイミングは、前記フィードバック信号において前記レプリカ信号の遷移が検知されるタイミングに応じて制御される。
【０００７】
このように構成された本発明によれば、所定の信号を信号バスを介して伝送する信号伝送回路に対してレプリカ回路を併設し、両者が同様の伝送特性を保つようにし、所定の信号の入力タイミングに連動するレプリカ信号の遷移を検知回路により検知して出力制御回路にフィードバックし、これにより所定の信号の出力タイミングを制御する。よって、所定の信号を伝送する際、デバイス特性や温度特性の変動により制御信号の遅延時間が増減する場合であっても、レプリカ回路の機能により出力タイミングを適切に制御することができる。従って、伝送制御回路における出力タイミングのマージン不足による不良の発生を防止し、かつ過大なマージンを回避して高速な伝送速度を確保することが可能となる。
【０００８】
本発明の伝送制御回路は、前記第１の制御信号に基づき、前記所定の信号の入力タイミングに連動してレベルが遷移する前記レプリカ信号を生成し、生成された前記レプリカ信号を前記レプリカ回路に出力するレプリカ信号生成回路をさらに備えていてもよい。
【０００９】
本発明の前記信号伝送回路は、入力された前記所定の信号により前記信号バスを駆動する駆動回路と、前記信号バスを伝送された前記所定の信号を保持して前記第２の制御信号に応じて出力する出力バッファとを含めて構成し、かつ、前記レプリカ回路は、前記駆動回路及び前記出力バッファにそれぞれ対応する回路を含めて構成してもよい。
【００１０】
本発明の前記検知回路は、前記レプリカ回路から出力された前記レプリカ信号が入力されるシュミットトリガインバータと、当該シュミットトリガインバータの出力レベルが反転するタイミングでパルスを発生する論理回路とを含めて構成してもよい。
【００１１】
本発明の前記出力制御回路は、前記フィードバック信号によりリセットされるフリップフロップを含めて構成してもよい。
【００１２】
上記課題を解決するために、本発明の半導体記憶装置は、上述の伝送制御回路を備えて構成される。
【００１３】
本発明の半導体記憶装置において、前記所定の信号は、データを記憶するメモリアレイから読み出されたリードデータとしてもよい。また、本発明の半導体記憶装置は、前記リードデータを増幅するメインアンプをさらに備えて構成し、前記第１の制御信号としてのメインアンプ起動信号に応じて、前記メインアンプが前記信号伝送回路に前記リードデータを出力するようにしてもよい。
【発明の効果】
【００１４】
本発明によれば、伝送制御回路を用いて所定の信号を伝送する場合、信号伝送回路とレプリカ回路を併設し、レプリカ信号の遷移をフィードバックして信号伝送回路の出力タイミングを適切に制御するので、信号伝送回路における動作タイミングの変動に対して自動的に追随する制御を実現することができる。すなわち、デバイス特性や温度特性の変動により、伝送制御信号における制御信号の遅延が変動する場合、これに追随するように所定の信号の出力タイミングを時間軸上で適切に制御することができる。よって、所定の信号を伝送する際、出力タイミングのマージン不足による不良の発生を防止するとともに、出力タイミングがオーバーマージンになって伝送速度が低下することを回避することができ、高性能かつ信頼性の高い伝送制御回路を実現することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について図面を参照しながら説明する。本実施形態では、半導体装置としてのＤＲＡＭ（Dynamic Random Access Memory）において、本発明を適用した伝送制御回路を構成する場合を説明する。
【００１６】
図１は、本発明の伝送制御回路が構成されるＤＲＡＭの要部構成を示すブロック図である。図１には、ＤＲＡＭのリード動作に関わる回路ブロックとして、メモリアレイ１０と、メインアンプ１１と、ディレイ制御回路１２、１３と、バス制御部１４と、レイテンシ制御部１５と、ＤＱ出力回路１６と、ドライバ２１から出力バッファ２２の間にデータバスＤＢを構成したデータバス回路２０と、入力回路２３と、ドライバ３１から出力バッファ３２の間にレプリカデータバスＲＢを構成したレプリカ回路３０と、レプリカ信号生成回路３３と、検知回路３４とが示されている。
【００１７】
以上の構成において、メモリアレイ１０は、データを保持可能な多数のメモリセルを含み、指定されたアドレスに対応する任意のメモリセルにアクセスすることができる。メインアンプ１１は、メモリアレイ１０のリード動作時に読み出されたデータを増幅して出力する。メモリアレイ１０のリード動作は、図示しない制御回路から供給されるリード制御信号ＳＣに基づき制御される。図１に示すように、リード制御信号ＳＣはディレイ回路１２、１３によりタイミングを調整され、ディレイ制御回路１２から出力されるカラム選択信号ＹＳがメモリアレイ１０に供給されるとともに、ディレイ制御回路１３から出力されるメインアンプ起動信号ＳＭ（本発明の第１の制御信号）がメインアンプ１１に供給される。
【００１８】
データバス回路２０（本発明の信号伝送回路）には、メインアンプ１１から出力されるリードデータ（本発明の所定の信号）が、メインアンプ起動信号ＳＭに連動して入力回路２３を介して入力される。リードデータはドライバ２１（本発明の駆動回路）により駆動されてデータバスＤＢ（本発明の信号バス）を伝送し、後述の出力制御信号ＳＢ（本発明の第２の制御信号）に基づき制御される出力タイミングで出力バッファ２２を介して出力される。なお、入力回路２３、ドライバ２１、出力バッファ２２の各構成については後述する。データバス回路２０から出力されたリードデータは、レイテンシ制御部１５により制御されたタイミングに従ってＤＱ出力回路１６に転送され、ＤＱ出力として外部に出力される。
【００１９】
一方、レプリカ回路３０は、データバス回路２０と共通の構成を備え、上記のドライバ２１に対応するドライバ３１と、上記のデータバスＤＢに対応するレプリカデータバスＲＢ（本発明のレプリカ信号バス）と、上記の出力バッファ２２に対応する出力バッファ３２により構成される。レプリカ回路３０の入力側に設けられたレプリカ信号生成回路３３は、メインアンプ起動信号ＳＭに連動してレベルが遷移するレプリカ信号を生成する。レプリカ信号生成回路３３から出力されるレプリカ信号はドライバ３１により駆動されてレプリカデータバスＲＢを伝送し、出力バッファ３２を介して出力される。なお、レプリカ信号生成回路３３、ドライバ３１、出力バッファ３２の各構成については後述する。
【００２０】
ここで、レプリカデータバスＲＢは、データバスＤＢと同一の伝送特性を持たせる必要があるので、配線形状や線路長が概ね等しくなるように形成され、レプリカデータバスＲＢとデータバスＤＢにおける浮遊容量等の特性も共通である。また、ドライバ２１、３１の構成と出力バッファ２２、３２の構成も共通であるため伝送遅延も一致し、例えば、伝送される信号がハイレベルとローレベルの間を遷移する時間もほぼ等しくなる。
【００２１】
図１において、検知回路３４は、レプリカ回路３０を経由して出力されるレプリカ信号を入力し、そのレベルの遷移を検知する。検知回路３４は、検知結果に対応したパルスを有するフィードバック信号ＳＦを出力する。図１に示すように、検知回路３４のフィードバック信号ＳＦは、バス制御部１４（本発明の出力制御回路）に供給され、バス制御部１４においてフィードバック信号ＳＦに基づき変化する出力制御信号ＳＢが生成される。すなわち、データバス回路２０におけるリードデータの出力タイミングは、レプリカ回路３０の伝送動作を反映したものとなる。
【００２２】
次に、図１に示す要部構成のうち、主な構成要素の具体的な回路構成について図２〜図４を参照して説明する。図２は、図１のデータバス回路２０及び入力回路２３を含む部分の回路構成例を示している。図２に示すように、入力回路２３は、ＮＯＲゲートＧ１とＮＡＮＤゲートＧ２とにより構成される。ＮＯＲゲートＧ１は、リードデータＤｒが一端に入力され、メインアンプ起動信号ＳＭの反転信号が他端に入力される。ＮＡＮＤゲートＧ２は、リードデータＤｒが一端に入力され、メインアンプ起動信号ＳＭが他端に入力される。
【００２３】
ドライバ２１は、電源とグランドの間の直列接続されたＰ型のＭＯＳトランジスタＱ１及びＮ型のＭＯＳトランジスタＱ２から構成される。ＭＯＳトランジスタＱ１のゲートにはＮＯＲゲートＧ１の出力の反転信号が接続され、ＭＯＳトランジスタＱ２のゲートにはＮＡＮＤゲートＧ２の出力が接続される。ＭＯＳトランジスタＱ１、Ｑ２の間のノードは、データバスＤＢの入力側に接続されている。かかる接続により、メインアンプ起動信号ＳＭが１のときは、リードデータＤｒのレベルに応じて２つのトランジスタＱ１、Ｑ２のオン、オフが切り替わり、入力されたリードデータＤｒに対応するリードデータＤ１がデータバスＤＢに伝送される。これに対し、メインアンプ起動信号ＳＭが０のときは、トランジスタＱ１がオフ、トランジスタＱ２がオンに固定されるので、データバスＤＢが常にハイに保たれ、リードデータＤｒは伝送されない。
【００２４】
出力バッファ２２は、データバスＤＢの出力側に接続されたトランスファーゲートＴ１と、インバータＩ１とから構成される。トランスファーゲートＴ１の２つの制御端子には、出力制御信号ＳＢと、インバータＩ１を介した出力制御信号ＳＢの反転信号が接続され、これにより導通状態が制御される。出力制御信号ＳＢが０のときは、トランスファーゲートＴ１が遮断状態となってデータバスＤＢを伝送するリードデータＤ１は出力されない。一方、出力制御信号ＳＢが１のときは、トランスファーゲートＴ１が導通状態となってデータバスＤＢを伝送するリードデータＤ１は、レイテンシ制御部１５に出力される。
【００２５】
次に図３は、図１のレプリカ回路３０及びレプリカ信号生成回路３３を含む部分の回路構成例を示している。図３に示すように、レプリカ信号生成回路３３は、インバータ４１と、トライステートインバータ４２、４４と、ラッチ回路４３、４５がリング状に多段接続されて構成される。インバータ４１の出力側のトライステートインバータ４２は、メインアンプ起動信号ＳＭの反転信号により導通制御され、２つのラッチ回路４３、４５の間のトライステートインバータ４４は、メインアンプ起動信号ＳＭにより導通制御される。ラッチ回路４３、４５は、それぞれ逆向きに並列接続された一対のインバータからなる。前段のラッチ回路４３はトライステートインバータ４２の出力データを保持し、後段のラッチ回路４５はトライステートインバータ４４の出力データを保持する。インバータ４１には、ラッチ回路４５から出力されるレプリカ信号ＳＲが入力される。
【００２６】
図３の構成において、メインアンプ起動信号ＳＭが０のときは、トライステートインバータ４２が導通し、トライステートインバータ４４がハイインピーダンスになる。よって、レプリカ信号ＳＲがインバータ４１とトライステートインバータ４２を経由してラッチ回路４３に保持される。一方、メインアンプ起動信号ＳＭが１のときは、トライステートインバータ４２がハイインピーダンスとなり、トライステートインバータ４４が導通する。よって、ラッチ回路４３の保持データがトライステートインバータ４４を経由してラッチ回路４５に保持される。従って、メインアンプ起動信号ＳＭの１周期分の切り替わりにより、レプリカ信号ＳＲのレベルは、０から１、あるいは１から０に遷移する。
【００２７】
ドライバ３１は、図２のドライバ２１と同様、電源とグランドの間の直列接続されたＰ型のＭＯＳトランジスタＱ３及びＮ型のＭＯＳトランジスタＱ４から構成される。２つのＭＯＳトランジスタＱ３、Ｑ４の各ゲートには、レプリカ信号生成回路３３から出力されたレプリカ信号ＳＲが接続され、ＭＯＳトランジスタＱ３、Ｑ４の間のノードは、レプリカデータバスＲＢの入力側に接続されている。かかる接続により、ドライバ３１に入力されたレプリカ信号ＳＲが反転され、レプリカデータＤ２（本発明のレプリカ信号）としてレプリカデータバスＲＢを伝送される。このレプリカデータＤ２は、データバスＤＢを伝送するリードデータＤ１の変化に連動してレベルが遷移する。
【００２８】
出力バッファ３２は、レプリカデータバスＲＢの出力側に接続されたトランスファーゲートＴ２から構成される。トランスファーゲートＴ２の２つの制御端子は電源とグランドに接続され、常に導通状態となるように制御される。よって、レプリカデータバスＲＢを伝送するレプリカデータＤ２は、トランスファーゲートＴ２を介して検知回路３４に出力される。
【００２９】
次に図４は、図１の検知回路３４及びバス制御部１４を含む部分の回路構成例を示している。図４に示すように、検知回路３４は、シュミットトリガインバータ５０と、遅延素子５１、５２と、ＮＯＲゲートＧ１０と、ＮＡＮＤゲートＧ１１と、インバータＩ１０と、ＥＸＯＲゲートＧ１２から構成される。検知回路３４に入力されたレプリカデータＤ２は、レプリカデータバスＲＢの伝送特性により緩やかな波形変化を有する。よって、ヒシテリシスを有するシュミットトリガインバータ５０は、レプリカデータＤ２を整形して反転し、信号Ｓｔを出力する。
【００３０】
ＮＯＲゲートＧ１０は、上記の信号Ｓｔが一端に入力され、遅延素子５１を介して信号Ｓｔを遅延させた信号が他端に入力される。また、ＮＡＮＤゲートＧ１１は、上記の信号Ｓｔが一端に入力され、遅延素子５２を介して信号Ｓｔを遅延させた信号が他端に入力される。ＮＯＲゲートＧ１０から出力される信号Ｓｘは、レプリカデータＤ２が０から１に変化するタイミングでパルスを発生する。一方、ＮＡＮＤゲートＧ１１からインバータＩ１０を介して出力される信号Ｓｙは、レプリカデータＤ２が１から０に変化するタイミングでパルスを発生する。それぞれのパルス幅は、遅延素子５１、５２の遅延量に基づき適切に調整されている。
【００３１】
そして、ＥＸＯＲゲートＧ１２は、上記の信号Ｓｘ及び信号Ｓｙの排他的論理和をとってフィードバック信号ＳＦとして出力する。従って、フィードバック信号ＳＦには、レプリカデータＤ２が０と１の間を遷移するタイミングにおいて発生するパルスが含まれる。この場合、上述したように、メインアンプ起動信号ＳＭのパルスが出力された後、それに連動してレプリカデータＤ２のレベルが遷移し、所定時間遅れてフィードバック信号ＳＦのパルスが出力される。
【００３２】
一方、バス制御部１４は、遅延素子５３とフリップフロップ５４から構成される。遅延素子５３に入力されたリード制御信号ＳＣは所定時間遅延された後、フリップフロップ５４のセット端子（Ｓ）に入力される。また、検知回路３４からのフィードバック信号ＳＦは、フリップフロップ５４のリセット端子（Ｒ）に入力される。フリップフロップ５４の出力端子（Ｑ）からは、上述の出力制御信号ＳＢが出力される。よって、後述するように、出力制御信号ＳＢは、リード制御信号ＳＣのパルスに追随して立ち上がり、かつフィードバック信号ＳＦのパルスに追随して立ち下がるように制御される。
【００３３】
次に、本実施系形態のＤＲＡＭの動作について図５及び図６を参照して説明する。図５は、ＤＲＡＭのリード動作において、図１の要部構成に基づく第１の信号波形図である。図５の最上部には、図１各部の動作の基準として用いられる所定周期のクロックの波形が示されている。まず、１回のリード動作の実行を制御する際、クロックの周期に連動してリード制御信号ＳＣの１つのパルスが出力され、続いて、メモリアレイ１０に供給されるカラム選択信号ＹＳの１つのパルスが出力される。
【００３４】
なお、図５においては、リード制御信号ＳＣやカラム選択信号ＹＳは、クロックの１周期に対して相対的に短いパルス幅を有する例を示している。このような状態は、ＤＲＡＭのデバイスばらつきや温度変動等により生じる可能性がある。メインアンプ起動信号ＳＭ、出力制御信号ＳＢ、フィードバック信号ＳＦについても、同様に短いパルス幅となっている。
【００３５】
カラム選択信号ＹＳのパルスに連動して、メモリアレイ１０の選択されたメモリセルのデータＤｍがセンスアンプを経由して読み出され、そのレベルが徐々に変化する。次いでメインアンプ１１に供給されるメインアンプ起動信号ＳＭのパルスが出力される。これにより、データＤｍはメインアンプ１１と入力回路２３を経由してデータバス回路２０に送られる。このとき、データバスＤＢを伝送されるリードデータＤ１のレベルは、伝送特性に応じて緩やかに遷移する。一方、メインアンプ起動信号ＳＭは、レプリカ信号生成回路３３にも供給されるので、上述の動作によりレプリカ信号ＳＲがレプリカ回路３０に送られる。そして、レプリカデータバスＲＢを伝送されたレプリカデータＤ２のレベルが緩やかに変化する。上述したように、リードデータＤ１の変化に対し、レプリカデータＤ２のレベルが共通のタイミングで遷移する。
【００３６】
上記の動作は、クロックの周期ごとに繰り返される。図５の例では、リードデータＤ１が、ロー、ハイ、ローの順で変化する場合を示しているので、リードデータＤ１の変化に追随するレプリカデータＤ２は２箇所でレベルが遷移している。そして、検知回路３４により、レプリカデータＤ２のレベルの遷移が検知され、対応するパルスを有するフィードバック信号ＳＦが生成される。このフィードバック信号ＳＦがバス制御部１４にフィードバックされ、所定のタイミングでフリップフロップ５４がリセットされる。その後、レイテンシ制御部１５を経由し、クロックの立ち上がりタイミングｔ３で、ＤＱ出力回路１６からのＤＱ出力の転送が開始される。
【００３７】
図５に示すように、本来のパルス幅の場合に立ち下がるタイミングｔ１で出力制御信号ＳＢはハイを維持し、それより後のタイミングｔ２で出力制御信号ＳＢが立ち下がる。タイミングｔ１においては、データバスＤＢを伝送されるリードデータＤ１が不安定であるのでリード不良となる可能性がある。これに対応して本実施形態では、リードデータＤ１が安定するタイミングｔ２まで、データバスＤＢの出力期間の終期を遅らせるように制御する。よって、データバスＤＢに対し、拡大された出力期間Ｔａが設定されるので、適切なマージンを確保することができ、リードデータＤ１を安定に読み出すことができる。
【００３８】
次に図６は、ＤＲＡＭのリード動作において、図１の要部構成に基づく第２の信号波形図である。図６に示される各信号は、図５と同様である。ただし、図６においては、各信号が、クロックの１周期に対して相対的に長いパルス幅を有する例を示している。すなわち、ＤＲＡＭのデバイスばらつきや温度変動等の影響が、図５とは逆となるケースを想定している。
【００３９】
リード制御信号ＳＣ、カラム選択信号ＹＳ、メインアンプ起動信号ＳＭは、それぞれ図５と同様の変化の方向となるが、変化のタイミングは異なる。そして、上述の動作に従って、レプリカデータＤ２のレベルはリードデータＤ１の変化に連動して遷移するとともに、対応するパルスを有するフィードバック信号ＳＦが生成され、バス制御部１４にフィードバックされる。
【００４０】
図６においては、図５とは異なり、本来のパルス幅の場合に立ち下がるタイミングｔ４よりも前のタイミングｔ５で出力制御信号ＳＢが立ち下がる。タイミングｔ４は、データバスＤＢを伝送されるリードデータＤ１の安定に要する時間に対しオーバーマージンとなる。これに対応して本実施形態では、リードデータＤ１が安定するタイミングｔ５まで、データバスＤＢの出力期間の終期を早くするように制御する。よって、データバスＤＢに対し、縮小された出力期間Ｔｂが設定されるので、オーバーマージンを解消し、リードデータＤ１を高速に読み出すことができる。
【００４１】
以上の実施形態では、ＤＲＡＭのリード動作に関わる回路ブロックにおいて本発明を適用する場合を説明したが、他の機能に関わる回路ブロックにおいて本発明を適用することも可能である。以下、本実施形態の変形例として、本発明の伝送制御回路をＤＲＡＭのカラム制御に関わる回路ブロックに構成した場合を説明する。図７は、本変形例に係るＤＲＡＭの要部構成を示すブロック図である。図７には、ＤＲＡＭのカラム制御に関わる回路ブロックとして、救済回路６０と、ＹＳプリデコーダ６１と、レプリカ救済回路６２と、検知回路６３と、ＹＳ制御部６４とが示されている。
【００４２】
図７の構成において、救済回路６０は、メモリアレイ１０の不良を冗長回路により救済する回路であり、入力されたアドレスに基づきメモリアレイ１０の不良の有無を示す救済ヒット信号Ｓ１を生成する。救済回路６０から出力された救済ヒット信号Ｓ１は、信号バスＢｓを伝送されてＹＳプリデコーダ６１に入力される。ＹＳプリデコーダ６１は、信号バスＢｓを介して入力された救済ヒット信号Ｓ１に基づき、メモリアレイ１０に供給すべきカラム選択信号ＹＳを生成する。ＹＳプリデコーダ６１におけるカラム選択信号ＹＳの出力タイミングは、ＹＳ制御部６４から供給される出力制御信号ＳＢに基づき制御される。
【００４３】
一方、レプリカ救済回路６２は、救済回路６０と同様に動作するように構成され、入力されたアドレスに基づき、上述の救済ヒット信号Ｓ１の変化に連動してレベルが変化するレプリカ救済ヒット信号Ｓ２を生成する。レプリカ救済回路６２から出力されたレプリカ救済ヒット信号Ｓ２は、上述の信号バスＢｓと同一の伝送特性を有するレプリカ信号バスＢｒを伝送されて検知回路６３に入力される。検知回路６３は、上述の検知回路３４と同様、レプリカ救済ヒット信号Ｓ２のレベルの遷移を検知し、検知結果に対応したパルスを有するフィードバック信号ＳＦを出力する。このフィードバック信号ＳＦがＹＳ制御部６４にフィードバックされ、出力制御信号ＳＢによる出力タイミングが制御される。
【００４４】
図８は、本変形例のＤＲＡＭの動作において、図７の要部構成に基づく信号波形図を示している。図８の上部には、所定周期のクロックと図７のアドレスのそれぞれの波形が示されている。クロックの各周期でアドレスが入力されると、対応する救済ヒット信号Ｓ１が生成される。救済ヒット信号Ｓ１の変化に連動して、レプリカ救済ヒット信号Ｓ２のレベルがハイレベルとローレベルを交互に遷移した後、対応するカラム選択信号ＹＳが出力される。このとき、図８に点線で示すように、救済ヒット信号Ｓ１の出力タイミングに時間Ｔｃの遅延が生じる場合、これに連動してレプリカ救済ヒット信号Ｓ２の遷移も時間Ｔｃの遅延が生じる。よって、検知回路６３とＹＳ制御部６４の動作により、ＹＳプリデコーダ６１からのカラム選択信号ＹＳの出力タイミングが時間Ｔｃだけ遅延するので、出力動作の適切なマージンが確保される。
【００４５】
以上説明したように、本発明の伝送制御回路は、多様な目的に利用することができる。
本実施形態及びその変形例に示した構成は、本発明の伝送制御回路を適用可能な応用例であって、これ以外の構成において、所定の信号を信号バスに伝送させる際に出力タイミングを適切に制御する場合、広く本発明を適用することができる。
【図面の簡単な説明】
【００４６】
【図１】本実施形態のＤＲＡＭの要部構成を示すブロック図である。
【図２】図１のデータバス回路２０及び入力回路２３を含む部分の回路構成例を示す図である。
【図３】図１のレプリカ回路３０及びレプリカ信号生成回路３３を含む部分の回路構成例を示す図である。
【図４】図１の検知回路３４及びバス制御部１４を含む部分の回路構成例を示す図である。
【図５】本実施形態のＤＲＡＭのリード動作において、図１の要部構成に基づく第１の信号波形図である。
【図６】本実施形態のＤＲＡＭのリード動作において、図１の要部構成に基づく第２の信号波形図である。
【図７】本実施形態の変形例に係るＤＲＡＭの要部構成を示すブロック図である。
【図８】本実施形態の変形例に係るＤＲＡＭの動作において、図７の要部構成に基づく信号波形図である。
【符号の説明】
【００４７】
１０…メモリアレイ
１１…メインアンプ
１２、１３…ディレイ制御回路
１４…バス制御部
１５…レンテンシ制御部
１６…ＤＱ出力回路
２０…データバス回路
２１、３１…ドライバ
２２、３２…出力バッファ
２３…入力回路
３０…レプリカ回路
３３…レプリカ信号生成回路
３４…検知回路
４１…インバータ
４２、４４…トライステートインバータ
４３、４５…ラッチ回路
５０…シュミットトリガインバータ
５１、５２、５３…遅延素子
５４…フリップフロップ
６０…救済回路
６１…ＹＳプリデコーダ
６２…レプリカ救済回路
６３…検知回路
６４…ＹＳ制御部
Ｔ１、Ｔ２…トランスファーゲート
Ｑ１、Ｑ２、Ｑ３、Ｑ４…ＭＯＳトランジスタ
Ｇ１、Ｇ１０…ＮＯＲゲート
Ｇ２、Ｇ１１…ＮＡＮＤゲート
Ｇ１２…ＥＸＯＲゲート
Ｉ１０…インバータ
ＤＢ…データバス
ＲＢ…レプリカデータバス
ＳＣ…リード制御信号
ＹＳ…カラム選択信号
ＳＭ…メインアンプ起動信号
ＳＢ…出力制御信号
ＳＦ…フィードバック信号
Ｄ１…リードデータ
Ｄ２…レプリカデータ
Ｂｓ…信号バス
Ｂｒ…レプリカ信号バス
Ｓ１…救済ヒット信号
Ｓ２…レプリカ救済ヒット信号
【技術分野】
【０００１】
本発明は、所定の信号を信号バスに伝送させる信号伝送回路を備えた伝送制御回路に関し、特に、所定の信号を信号バスに伝送させる際、レプリカ回路を用いてタイミング制御を行うように構成された伝送制御回路と、このような伝送制御回路を備えた半導体記憶装置の技術分野に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置においては、伝送制御回路により信号を伝送するタイミングが制御される。半導体記憶装置の大容量化により信号を伝送する信号バスの遅延が問題となるため、伝送制御回路の動作タイミングを規定する制御信号の遅延時間を適切に調節し、伝送遅延の大きい信号に対する十分なマージンを確保することが重要である。しかし、調節された遅延時間に基づく動作タイミングに対し、半導体記憶装置のデバイス特性や温度特性が変動する場合、相対的に伝送遅延が増減することによりマージンが不適切になることがある。すなわち、上記の動作タイミングに対し、信号バスの伝送遅延が相対的に小さくなるとオーバーマージンが生じて本来の伝送特性が得られなくなり、信号バスの伝送遅延が相対的に大きくなるとマージン不足が生じて適切な動作が保証されずに不良の増加が懸念される。
【０００３】
ＤＲＡＭのリード動作を例にとると、例えば、メモリアレイのリードデータを信号バスに伝送させて出力する際、その出力期間は適切な遅延時間が設定された制御信号のパルスにより制御される。このとき、デバイス特性や温度特性の変動により、伝送制御回路の動作タイミングと信号バスの伝送タイミングが一致しなくなるため、制御信号により設定された出力期間に伝送されたリードデータの外部出力に支障を来たし、ＤＲＡＭの不良が増加する可能性がある。
【特許文献１】特開２００６−１２２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一方、従来からＤＲＡＭにおいては、特定の回路と同一の特性を有するレプリカ回路を設けた構成が知られている（例えば、特許文献１参照）。よって、上記の伝送制御回路に対し、このようなレプリカ回路を構成することも可能である。しかしながら、従来のレプリカ回路の役割は特定の回路の機能を置き換えることにあるので、本来の伝送制御回路のタイミング制御自体を改善することは困難であり、上記の問題点を解消する手法は提案されていない。
【０００５】
そこで、本発明はこのような問題を解決するためになされたものであり、デバイス特性や温度特性が変動する状況下で、所定の信号を信号バスに伝送する際の遅延に対して出力タイミングを適切に制御することにより、伝送速度の高速化を保ち、かつ出力タイミングのマージン不足に起因する不良の発生を防止可能な伝送制御回路等を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の伝送制御回路は、第１の制御信号に同期して入力された所定の信号を信号バスに伝送させ、第２の制御信号に同期して出力する信号伝送回路と、前記信号伝送回路に前記第２の制御信号を供給し、前記信号バスから前記所定の信号が出力される出力タイミングを制御する出力制御回路と、前記第１の制御信号に基づく前記所定の信号の入力タイミングに連動してレベルが遷移するレプリカ信号を、前記信号バスと同一の伝送特性を有するレプリカ信号バスに伝送させて出力するレプリカ回路と、前記レプリカ回路から出力された前記レプリカ信号におけるハイレベルとローレベルの遷移を検知し、検知結果を示すフィードバック信号を前記出力制御回路に供給する検知回路とを備え、前記出力制御回路の前記出力タイミングは、前記フィードバック信号において前記レプリカ信号の遷移が検知されるタイミングに応じて制御される。
【０００７】
このように構成された本発明によれば、所定の信号を信号バスを介して伝送する信号伝送回路に対してレプリカ回路を併設し、両者が同様の伝送特性を保つようにし、所定の信号の入力タイミングに連動するレプリカ信号の遷移を検知回路により検知して出力制御回路にフィードバックし、これにより所定の信号の出力タイミングを制御する。よって、所定の信号を伝送する際、デバイス特性や温度特性の変動により制御信号の遅延時間が増減する場合であっても、レプリカ回路の機能により出力タイミングを適切に制御することができる。従って、伝送制御回路における出力タイミングのマージン不足による不良の発生を防止し、かつ過大なマージンを回避して高速な伝送速度を確保することが可能となる。
【０００８】
本発明の伝送制御回路は、前記第１の制御信号に基づき、前記所定の信号の入力タイミングに連動してレベルが遷移する前記レプリカ信号を生成し、生成された前記レプリカ信号を前記レプリカ回路に出力するレプリカ信号生成回路をさらに備えていてもよい。
【０００９】
本発明の前記信号伝送回路は、入力された前記所定の信号により前記信号バスを駆動する駆動回路と、前記信号バスを伝送された前記所定の信号を保持して前記第２の制御信号に応じて出力する出力バッファとを含めて構成し、かつ、前記レプリカ回路は、前記駆動回路及び前記出力バッファにそれぞれ対応する回路を含めて構成してもよい。
【００１０】
本発明の前記検知回路は、前記レプリカ回路から出力された前記レプリカ信号が入力されるシュミットトリガインバータと、当該シュミットトリガインバータの出力レベルが反転するタイミングでパルスを発生する論理回路とを含めて構成してもよい。
【００１１】
本発明の前記出力制御回路は、前記フィードバック信号によりリセットされるフリップフロップを含めて構成してもよい。
【００１２】
上記課題を解決するために、本発明の半導体記憶装置は、上述の伝送制御回路を備えて構成される。
【００１３】
本発明の半導体記憶装置において、前記所定の信号は、データを記憶するメモリアレイから読み出されたリードデータとしてもよい。また、本発明の半導体記憶装置は、前記リードデータを増幅するメインアンプをさらに備えて構成し、前記第１の制御信号としてのメインアンプ起動信号に応じて、前記メインアンプが前記信号伝送回路に前記リードデータを出力するようにしてもよい。
【発明の効果】
【００１４】
本発明によれば、伝送制御回路を用いて所定の信号を伝送する場合、信号伝送回路とレプリカ回路を併設し、レプリカ信号の遷移をフィードバックして信号伝送回路の出力タイミングを適切に制御するので、信号伝送回路における動作タイミングの変動に対して自動的に追随する制御を実現することができる。すなわち、デバイス特性や温度特性の変動により、伝送制御信号における制御信号の遅延が変動する場合、これに追随するように所定の信号の出力タイミングを時間軸上で適切に制御することができる。よって、所定の信号を伝送する際、出力タイミングのマージン不足による不良の発生を防止するとともに、出力タイミングがオーバーマージンになって伝送速度が低下することを回避することができ、高性能かつ信頼性の高い伝送制御回路を実現することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について図面を参照しながら説明する。本実施形態では、半導体装置としてのＤＲＡＭ（Dynamic Random Access Memory）において、本発明を適用した伝送制御回路を構成する場合を説明する。
【００１６】
図１は、本発明の伝送制御回路が構成されるＤＲＡＭの要部構成を示すブロック図である。図１には、ＤＲＡＭのリード動作に関わる回路ブロックとして、メモリアレイ１０と、メインアンプ１１と、ディレイ制御回路１２、１３と、バス制御部１４と、レイテンシ制御部１５と、ＤＱ出力回路１６と、ドライバ２１から出力バッファ２２の間にデータバスＤＢを構成したデータバス回路２０と、入力回路２３と、ドライバ３１から出力バッファ３２の間にレプリカデータバスＲＢを構成したレプリカ回路３０と、レプリカ信号生成回路３３と、検知回路３４とが示されている。
【００１７】
以上の構成において、メモリアレイ１０は、データを保持可能な多数のメモリセルを含み、指定されたアドレスに対応する任意のメモリセルにアクセスすることができる。メインアンプ１１は、メモリアレイ１０のリード動作時に読み出されたデータを増幅して出力する。メモリアレイ１０のリード動作は、図示しない制御回路から供給されるリード制御信号ＳＣに基づき制御される。図１に示すように、リード制御信号ＳＣはディレイ回路１２、１３によりタイミングを調整され、ディレイ制御回路１２から出力されるカラム選択信号ＹＳがメモリアレイ１０に供給されるとともに、ディレイ制御回路１３から出力されるメインアンプ起動信号ＳＭ（本発明の第１の制御信号）がメインアンプ１１に供給される。
【００１８】
データバス回路２０（本発明の信号伝送回路）には、メインアンプ１１から出力されるリードデータ（本発明の所定の信号）が、メインアンプ起動信号ＳＭに連動して入力回路２３を介して入力される。リードデータはドライバ２１（本発明の駆動回路）により駆動されてデータバスＤＢ（本発明の信号バス）を伝送し、後述の出力制御信号ＳＢ（本発明の第２の制御信号）に基づき制御される出力タイミングで出力バッファ２２を介して出力される。なお、入力回路２３、ドライバ２１、出力バッファ２２の各構成については後述する。データバス回路２０から出力されたリードデータは、レイテンシ制御部１５により制御されたタイミングに従ってＤＱ出力回路１６に転送され、ＤＱ出力として外部に出力される。
【００１９】
一方、レプリカ回路３０は、データバス回路２０と共通の構成を備え、上記のドライバ２１に対応するドライバ３１と、上記のデータバスＤＢに対応するレプリカデータバスＲＢ（本発明のレプリカ信号バス）と、上記の出力バッファ２２に対応する出力バッファ３２により構成される。レプリカ回路３０の入力側に設けられたレプリカ信号生成回路３３は、メインアンプ起動信号ＳＭに連動してレベルが遷移するレプリカ信号を生成する。レプリカ信号生成回路３３から出力されるレプリカ信号はドライバ３１により駆動されてレプリカデータバスＲＢを伝送し、出力バッファ３２を介して出力される。なお、レプリカ信号生成回路３３、ドライバ３１、出力バッファ３２の各構成については後述する。
【００２０】
ここで、レプリカデータバスＲＢは、データバスＤＢと同一の伝送特性を持たせる必要があるので、配線形状や線路長が概ね等しくなるように形成され、レプリカデータバスＲＢとデータバスＤＢにおける浮遊容量等の特性も共通である。また、ドライバ２１、３１の構成と出力バッファ２２、３２の構成も共通であるため伝送遅延も一致し、例えば、伝送される信号がハイレベルとローレベルの間を遷移する時間もほぼ等しくなる。
【００２１】
図１において、検知回路３４は、レプリカ回路３０を経由して出力されるレプリカ信号を入力し、そのレベルの遷移を検知する。検知回路３４は、検知結果に対応したパルスを有するフィードバック信号ＳＦを出力する。図１に示すように、検知回路３４のフィードバック信号ＳＦは、バス制御部１４（本発明の出力制御回路）に供給され、バス制御部１４においてフィードバック信号ＳＦに基づき変化する出力制御信号ＳＢが生成される。すなわち、データバス回路２０におけるリードデータの出力タイミングは、レプリカ回路３０の伝送動作を反映したものとなる。
【００２２】
次に、図１に示す要部構成のうち、主な構成要素の具体的な回路構成について図２〜図４を参照して説明する。図２は、図１のデータバス回路２０及び入力回路２３を含む部分の回路構成例を示している。図２に示すように、入力回路２３は、ＮＯＲゲートＧ１とＮＡＮＤゲートＧ２とにより構成される。ＮＯＲゲートＧ１は、リードデータＤｒが一端に入力され、メインアンプ起動信号ＳＭの反転信号が他端に入力される。ＮＡＮＤゲートＧ２は、リードデータＤｒが一端に入力され、メインアンプ起動信号ＳＭが他端に入力される。
【００２３】
ドライバ２１は、電源とグランドの間の直列接続されたＰ型のＭＯＳトランジスタＱ１及びＮ型のＭＯＳトランジスタＱ２から構成される。ＭＯＳトランジスタＱ１のゲートにはＮＯＲゲートＧ１の出力の反転信号が接続され、ＭＯＳトランジスタＱ２のゲートにはＮＡＮＤゲートＧ２の出力が接続される。ＭＯＳトランジスタＱ１、Ｑ２の間のノードは、データバスＤＢの入力側に接続されている。かかる接続により、メインアンプ起動信号ＳＭが１のときは、リードデータＤｒのレベルに応じて２つのトランジスタＱ１、Ｑ２のオン、オフが切り替わり、入力されたリードデータＤｒに対応するリードデータＤ１がデータバスＤＢに伝送される。これに対し、メインアンプ起動信号ＳＭが０のときは、トランジスタＱ１がオフ、トランジスタＱ２がオンに固定されるので、データバスＤＢが常にハイに保たれ、リードデータＤｒは伝送されない。
【００２４】
出力バッファ２２は、データバスＤＢの出力側に接続されたトランスファーゲートＴ１と、インバータＩ１とから構成される。トランスファーゲートＴ１の２つの制御端子には、出力制御信号ＳＢと、インバータＩ１を介した出力制御信号ＳＢの反転信号が接続され、これにより導通状態が制御される。出力制御信号ＳＢが０のときは、トランスファーゲートＴ１が遮断状態となってデータバスＤＢを伝送するリードデータＤ１は出力されない。一方、出力制御信号ＳＢが１のときは、トランスファーゲートＴ１が導通状態となってデータバスＤＢを伝送するリードデータＤ１は、レイテンシ制御部１５に出力される。
【００２５】
次に図３は、図１のレプリカ回路３０及びレプリカ信号生成回路３３を含む部分の回路構成例を示している。図３に示すように、レプリカ信号生成回路３３は、インバータ４１と、トライステートインバータ４２、４４と、ラッチ回路４３、４５がリング状に多段接続されて構成される。インバータ４１の出力側のトライステートインバータ４２は、メインアンプ起動信号ＳＭの反転信号により導通制御され、２つのラッチ回路４３、４５の間のトライステートインバータ４４は、メインアンプ起動信号ＳＭにより導通制御される。ラッチ回路４３、４５は、それぞれ逆向きに並列接続された一対のインバータからなる。前段のラッチ回路４３はトライステートインバータ４２の出力データを保持し、後段のラッチ回路４５はトライステートインバータ４４の出力データを保持する。インバータ４１には、ラッチ回路４５から出力されるレプリカ信号ＳＲが入力される。
【００２６】
図３の構成において、メインアンプ起動信号ＳＭが０のときは、トライステートインバータ４２が導通し、トライステートインバータ４４がハイインピーダンスになる。よって、レプリカ信号ＳＲがインバータ４１とトライステートインバータ４２を経由してラッチ回路４３に保持される。一方、メインアンプ起動信号ＳＭが１のときは、トライステートインバータ４２がハイインピーダンスとなり、トライステートインバータ４４が導通する。よって、ラッチ回路４３の保持データがトライステートインバータ４４を経由してラッチ回路４５に保持される。従って、メインアンプ起動信号ＳＭの１周期分の切り替わりにより、レプリカ信号ＳＲのレベルは、０から１、あるいは１から０に遷移する。
【００２７】
ドライバ３１は、図２のドライバ２１と同様、電源とグランドの間の直列接続されたＰ型のＭＯＳトランジスタＱ３及びＮ型のＭＯＳトランジスタＱ４から構成される。２つのＭＯＳトランジスタＱ３、Ｑ４の各ゲートには、レプリカ信号生成回路３３から出力されたレプリカ信号ＳＲが接続され、ＭＯＳトランジスタＱ３、Ｑ４の間のノードは、レプリカデータバスＲＢの入力側に接続されている。かかる接続により、ドライバ３１に入力されたレプリカ信号ＳＲが反転され、レプリカデータＤ２（本発明のレプリカ信号）としてレプリカデータバスＲＢを伝送される。このレプリカデータＤ２は、データバスＤＢを伝送するリードデータＤ１の変化に連動してレベルが遷移する。
【００２８】
出力バッファ３２は、レプリカデータバスＲＢの出力側に接続されたトランスファーゲートＴ２から構成される。トランスファーゲートＴ２の２つの制御端子は電源とグランドに接続され、常に導通状態となるように制御される。よって、レプリカデータバスＲＢを伝送するレプリカデータＤ２は、トランスファーゲートＴ２を介して検知回路３４に出力される。
【００２９】
次に図４は、図１の検知回路３４及びバス制御部１４を含む部分の回路構成例を示している。図４に示すように、検知回路３４は、シュミットトリガインバータ５０と、遅延素子５１、５２と、ＮＯＲゲートＧ１０と、ＮＡＮＤゲートＧ１１と、インバータＩ１０と、ＥＸＯＲゲートＧ１２から構成される。検知回路３４に入力されたレプリカデータＤ２は、レプリカデータバスＲＢの伝送特性により緩やかな波形変化を有する。よって、ヒシテリシスを有するシュミットトリガインバータ５０は、レプリカデータＤ２を整形して反転し、信号Ｓｔを出力する。
【００３０】
ＮＯＲゲートＧ１０は、上記の信号Ｓｔが一端に入力され、遅延素子５１を介して信号Ｓｔを遅延させた信号が他端に入力される。また、ＮＡＮＤゲートＧ１１は、上記の信号Ｓｔが一端に入力され、遅延素子５２を介して信号Ｓｔを遅延させた信号が他端に入力される。ＮＯＲゲートＧ１０から出力される信号Ｓｘは、レプリカデータＤ２が０から１に変化するタイミングでパルスを発生する。一方、ＮＡＮＤゲートＧ１１からインバータＩ１０を介して出力される信号Ｓｙは、レプリカデータＤ２が１から０に変化するタイミングでパルスを発生する。それぞれのパルス幅は、遅延素子５１、５２の遅延量に基づき適切に調整されている。
【００３１】
そして、ＥＸＯＲゲートＧ１２は、上記の信号Ｓｘ及び信号Ｓｙの排他的論理和をとってフィードバック信号ＳＦとして出力する。従って、フィードバック信号ＳＦには、レプリカデータＤ２が０と１の間を遷移するタイミングにおいて発生するパルスが含まれる。この場合、上述したように、メインアンプ起動信号ＳＭのパルスが出力された後、それに連動してレプリカデータＤ２のレベルが遷移し、所定時間遅れてフィードバック信号ＳＦのパルスが出力される。
【００３２】
一方、バス制御部１４は、遅延素子５３とフリップフロップ５４から構成される。遅延素子５３に入力されたリード制御信号ＳＣは所定時間遅延された後、フリップフロップ５４のセット端子（Ｓ）に入力される。また、検知回路３４からのフィードバック信号ＳＦは、フリップフロップ５４のリセット端子（Ｒ）に入力される。フリップフロップ５４の出力端子（Ｑ）からは、上述の出力制御信号ＳＢが出力される。よって、後述するように、出力制御信号ＳＢは、リード制御信号ＳＣのパルスに追随して立ち上がり、かつフィードバック信号ＳＦのパルスに追随して立ち下がるように制御される。
【００３３】
次に、本実施系形態のＤＲＡＭの動作について図５及び図６を参照して説明する。図５は、ＤＲＡＭのリード動作において、図１の要部構成に基づく第１の信号波形図である。図５の最上部には、図１各部の動作の基準として用いられる所定周期のクロックの波形が示されている。まず、１回のリード動作の実行を制御する際、クロックの周期に連動してリード制御信号ＳＣの１つのパルスが出力され、続いて、メモリアレイ１０に供給されるカラム選択信号ＹＳの１つのパルスが出力される。
【００３４】
なお、図５においては、リード制御信号ＳＣやカラム選択信号ＹＳは、クロックの１周期に対して相対的に短いパルス幅を有する例を示している。このような状態は、ＤＲＡＭのデバイスばらつきや温度変動等により生じる可能性がある。メインアンプ起動信号ＳＭ、出力制御信号ＳＢ、フィードバック信号ＳＦについても、同様に短いパルス幅となっている。
【００３５】
カラム選択信号ＹＳのパルスに連動して、メモリアレイ１０の選択されたメモリセルのデータＤｍがセンスアンプを経由して読み出され、そのレベルが徐々に変化する。次いでメインアンプ１１に供給されるメインアンプ起動信号ＳＭのパルスが出力される。これにより、データＤｍはメインアンプ１１と入力回路２３を経由してデータバス回路２０に送られる。このとき、データバスＤＢを伝送されるリードデータＤ１のレベルは、伝送特性に応じて緩やかに遷移する。一方、メインアンプ起動信号ＳＭは、レプリカ信号生成回路３３にも供給されるので、上述の動作によりレプリカ信号ＳＲがレプリカ回路３０に送られる。そして、レプリカデータバスＲＢを伝送されたレプリカデータＤ２のレベルが緩やかに変化する。上述したように、リードデータＤ１の変化に対し、レプリカデータＤ２のレベルが共通のタイミングで遷移する。
【００３６】
上記の動作は、クロックの周期ごとに繰り返される。図５の例では、リードデータＤ１が、ロー、ハイ、ローの順で変化する場合を示しているので、リードデータＤ１の変化に追随するレプリカデータＤ２は２箇所でレベルが遷移している。そして、検知回路３４により、レプリカデータＤ２のレベルの遷移が検知され、対応するパルスを有するフィードバック信号ＳＦが生成される。このフィードバック信号ＳＦがバス制御部１４にフィードバックされ、所定のタイミングでフリップフロップ５４がリセットされる。その後、レイテンシ制御部１５を経由し、クロックの立ち上がりタイミングｔ３で、ＤＱ出力回路１６からのＤＱ出力の転送が開始される。
【００３７】
図５に示すように、本来のパルス幅の場合に立ち下がるタイミングｔ１で出力制御信号ＳＢはハイを維持し、それより後のタイミングｔ２で出力制御信号ＳＢが立ち下がる。タイミングｔ１においては、データバスＤＢを伝送されるリードデータＤ１が不安定であるのでリード不良となる可能性がある。これに対応して本実施形態では、リードデータＤ１が安定するタイミングｔ２まで、データバスＤＢの出力期間の終期を遅らせるように制御する。よって、データバスＤＢに対し、拡大された出力期間Ｔａが設定されるので、適切なマージンを確保することができ、リードデータＤ１を安定に読み出すことができる。
【００３８】
次に図６は、ＤＲＡＭのリード動作において、図１の要部構成に基づく第２の信号波形図である。図６に示される各信号は、図５と同様である。ただし、図６においては、各信号が、クロックの１周期に対して相対的に長いパルス幅を有する例を示している。すなわち、ＤＲＡＭのデバイスばらつきや温度変動等の影響が、図５とは逆となるケースを想定している。
【００３９】
リード制御信号ＳＣ、カラム選択信号ＹＳ、メインアンプ起動信号ＳＭは、それぞれ図５と同様の変化の方向となるが、変化のタイミングは異なる。そして、上述の動作に従って、レプリカデータＤ２のレベルはリードデータＤ１の変化に連動して遷移するとともに、対応するパルスを有するフィードバック信号ＳＦが生成され、バス制御部１４にフィードバックされる。
【００４０】
図６においては、図５とは異なり、本来のパルス幅の場合に立ち下がるタイミングｔ４よりも前のタイミングｔ５で出力制御信号ＳＢが立ち下がる。タイミングｔ４は、データバスＤＢを伝送されるリードデータＤ１の安定に要する時間に対しオーバーマージンとなる。これに対応して本実施形態では、リードデータＤ１が安定するタイミングｔ５まで、データバスＤＢの出力期間の終期を早くするように制御する。よって、データバスＤＢに対し、縮小された出力期間Ｔｂが設定されるので、オーバーマージンを解消し、リードデータＤ１を高速に読み出すことができる。
【００４１】
以上の実施形態では、ＤＲＡＭのリード動作に関わる回路ブロックにおいて本発明を適用する場合を説明したが、他の機能に関わる回路ブロックにおいて本発明を適用することも可能である。以下、本実施形態の変形例として、本発明の伝送制御回路をＤＲＡＭのカラム制御に関わる回路ブロックに構成した場合を説明する。図７は、本変形例に係るＤＲＡＭの要部構成を示すブロック図である。図７には、ＤＲＡＭのカラム制御に関わる回路ブロックとして、救済回路６０と、ＹＳプリデコーダ６１と、レプリカ救済回路６２と、検知回路６３と、ＹＳ制御部６４とが示されている。
【００４２】
図７の構成において、救済回路６０は、メモリアレイ１０の不良を冗長回路により救済する回路であり、入力されたアドレスに基づきメモリアレイ１０の不良の有無を示す救済ヒット信号Ｓ１を生成する。救済回路６０から出力された救済ヒット信号Ｓ１は、信号バスＢｓを伝送されてＹＳプリデコーダ６１に入力される。ＹＳプリデコーダ６１は、信号バスＢｓを介して入力された救済ヒット信号Ｓ１に基づき、メモリアレイ１０に供給すべきカラム選択信号ＹＳを生成する。ＹＳプリデコーダ６１におけるカラム選択信号ＹＳの出力タイミングは、ＹＳ制御部６４から供給される出力制御信号ＳＢに基づき制御される。
【００４３】
一方、レプリカ救済回路６２は、救済回路６０と同様に動作するように構成され、入力されたアドレスに基づき、上述の救済ヒット信号Ｓ１の変化に連動してレベルが変化するレプリカ救済ヒット信号Ｓ２を生成する。レプリカ救済回路６２から出力されたレプリカ救済ヒット信号Ｓ２は、上述の信号バスＢｓと同一の伝送特性を有するレプリカ信号バスＢｒを伝送されて検知回路６３に入力される。検知回路６３は、上述の検知回路３４と同様、レプリカ救済ヒット信号Ｓ２のレベルの遷移を検知し、検知結果に対応したパルスを有するフィードバック信号ＳＦを出力する。このフィードバック信号ＳＦがＹＳ制御部６４にフィードバックされ、出力制御信号ＳＢによる出力タイミングが制御される。
【００４４】
図８は、本変形例のＤＲＡＭの動作において、図７の要部構成に基づく信号波形図を示している。図８の上部には、所定周期のクロックと図７のアドレスのそれぞれの波形が示されている。クロックの各周期でアドレスが入力されると、対応する救済ヒット信号Ｓ１が生成される。救済ヒット信号Ｓ１の変化に連動して、レプリカ救済ヒット信号Ｓ２のレベルがハイレベルとローレベルを交互に遷移した後、対応するカラム選択信号ＹＳが出力される。このとき、図８に点線で示すように、救済ヒット信号Ｓ１の出力タイミングに時間Ｔｃの遅延が生じる場合、これに連動してレプリカ救済ヒット信号Ｓ２の遷移も時間Ｔｃの遅延が生じる。よって、検知回路６３とＹＳ制御部６４の動作により、ＹＳプリデコーダ６１からのカラム選択信号ＹＳの出力タイミングが時間Ｔｃだけ遅延するので、出力動作の適切なマージンが確保される。
【００４５】
以上説明したように、本発明の伝送制御回路は、多様な目的に利用することができる。
本実施形態及びその変形例に示した構成は、本発明の伝送制御回路を適用可能な応用例であって、これ以外の構成において、所定の信号を信号バスに伝送させる際に出力タイミングを適切に制御する場合、広く本発明を適用することができる。
【図面の簡単な説明】
【００４６】
【図１】本実施形態のＤＲＡＭの要部構成を示すブロック図である。
【図２】図１のデータバス回路２０及び入力回路２３を含む部分の回路構成例を示す図である。
【図３】図１のレプリカ回路３０及びレプリカ信号生成回路３３を含む部分の回路構成例を示す図である。
【図４】図１の検知回路３４及びバス制御部１４を含む部分の回路構成例を示す図である。
【図５】本実施形態のＤＲＡＭのリード動作において、図１の要部構成に基づく第１の信号波形図である。
【図６】本実施形態のＤＲＡＭのリード動作において、図１の要部構成に基づく第２の信号波形図である。
【図７】本実施形態の変形例に係るＤＲＡＭの要部構成を示すブロック図である。
【図８】本実施形態の変形例に係るＤＲＡＭの動作において、図７の要部構成に基づく信号波形図である。
【符号の説明】
【００４７】
１０…メモリアレイ
１１…メインアンプ
１２、１３…ディレイ制御回路
１４…バス制御部
１５…レンテンシ制御部
１６…ＤＱ出力回路
２０…データバス回路
２１、３１…ドライバ
２２、３２…出力バッファ
２３…入力回路
３０…レプリカ回路
３３…レプリカ信号生成回路
３４…検知回路
４１…インバータ
４２、４４…トライステートインバータ
４３、４５…ラッチ回路
５０…シュミットトリガインバータ
５１、５２、５３…遅延素子
５４…フリップフロップ
６０…救済回路
６１…ＹＳプリデコーダ
６２…レプリカ救済回路
６３…検知回路
６４…ＹＳ制御部
Ｔ１、Ｔ２…トランスファーゲート
Ｑ１、Ｑ２、Ｑ３、Ｑ４…ＭＯＳトランジスタ
Ｇ１、Ｇ１０…ＮＯＲゲート
Ｇ２、Ｇ１１…ＮＡＮＤゲート
Ｇ１２…ＥＸＯＲゲート
Ｉ１０…インバータ
ＤＢ…データバス
ＲＢ…レプリカデータバス
ＳＣ…リード制御信号
ＹＳ…カラム選択信号
ＳＭ…メインアンプ起動信号
ＳＢ…出力制御信号
ＳＦ…フィードバック信号
Ｄ１…リードデータ
Ｄ２…レプリカデータ
Ｂｓ…信号バス
Ｂｒ…レプリカ信号バス
Ｓ１…救済ヒット信号
Ｓ２…レプリカ救済ヒット信号
【特許請求の範囲】
【請求項１】
第１の制御信号に同期して入力された所定の信号を信号バスに伝送させ、第２の制御信号に同期して出力する信号伝送回路と、
前記信号伝送回路に前記第２の制御信号を供給し、前記信号バスから前記所定の信号が出力される出力タイミングを制御する出力制御回路と、
前記第１の制御信号に基づく前記所定の信号の入力タイミングに連動してレベルが遷移するレプリカ信号を、前記信号バスと同一の伝送特性を有するレプリカ信号バスに伝送させて出力するレプリカ回路と、
前記レプリカ回路から出力された前記レプリカ信号におけるハイレベルとローレベルの遷移を検知し、検知結果を示すフィードバック信号を前記出力制御回路に供給する検知回路と、
を備え、前記出力制御回路の前記出力タイミングは、前記フィードバック信号において前記レプリカ信号の遷移が検知されるタイミングに応じて制御されることを特徴とする伝送制御回路。
【請求項２】
前記第１の制御信号に基づき、前記所定の信号の入力タイミングに連動してレベルが遷移する前記レプリカ信号を生成し、生成された前記レプリカ信号を前記レプリカ回路に出力するレプリカ信号生成回路をさらに備えることを特徴とする請求項１に記載の伝送制御回路。
【請求項３】
前記信号伝送回路は、入力された前記所定の信号により前記信号バスを駆動する駆動回路と、前記信号バスを伝送された前記所定の信号を保持して前記第２の制御信号に応じて出力する出力バッファとを含み、
前記レプリカ回路は、前記駆動回路及び前記出力バッファにそれぞれ対応する回路を含むことを特徴とする請求項１に記載の伝送制御回路。
【請求項４】
前記検知回路は、前記レプリカ回路から出力された前記レプリカ信号が入力されるシュミットトリガインバータと、当該シュミットトリガインバータの出力レベルが反転するタイミングでパルスを発生する論理回路とを含むことを特徴とする伝送制御回路。
【請求項５】
前記出力制御回路は、前記フィードバック信号によりリセットされるフリップフロップを含むことを特徴とする請求項１に記載の伝送制御回路。
【請求項６】
請求項１に記載の伝送制御回路を備える半導体記憶装置。
【請求項７】
前記所定の信号は、データを記憶するメモリアレイから読み出されたリードデータであることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記リードデータを増幅するメインアンプをさらに備え、前記第１の制御信号としてのメインアンプ起動信号に応じて、前記メインアンプが前記信号伝送回路に前記リードデータを出力することを特徴とする請求項７に記載の半導体記憶装置。
【請求項１】
第１の制御信号に同期して入力された所定の信号を信号バスに伝送させ、第２の制御信号に同期して出力する信号伝送回路と、
前記信号伝送回路に前記第２の制御信号を供給し、前記信号バスから前記所定の信号が出力される出力タイミングを制御する出力制御回路と、
前記第１の制御信号に基づく前記所定の信号の入力タイミングに連動してレベルが遷移するレプリカ信号を、前記信号バスと同一の伝送特性を有するレプリカ信号バスに伝送させて出力するレプリカ回路と、
前記レプリカ回路から出力された前記レプリカ信号におけるハイレベルとローレベルの遷移を検知し、検知結果を示すフィードバック信号を前記出力制御回路に供給する検知回路と、
を備え、前記出力制御回路の前記出力タイミングは、前記フィードバック信号において前記レプリカ信号の遷移が検知されるタイミングに応じて制御されることを特徴とする伝送制御回路。
【請求項２】
前記第１の制御信号に基づき、前記所定の信号の入力タイミングに連動してレベルが遷移する前記レプリカ信号を生成し、生成された前記レプリカ信号を前記レプリカ回路に出力するレプリカ信号生成回路をさらに備えることを特徴とする請求項１に記載の伝送制御回路。
【請求項３】
前記信号伝送回路は、入力された前記所定の信号により前記信号バスを駆動する駆動回路と、前記信号バスを伝送された前記所定の信号を保持して前記第２の制御信号に応じて出力する出力バッファとを含み、
前記レプリカ回路は、前記駆動回路及び前記出力バッファにそれぞれ対応する回路を含むことを特徴とする請求項１に記載の伝送制御回路。
【請求項４】
前記検知回路は、前記レプリカ回路から出力された前記レプリカ信号が入力されるシュミットトリガインバータと、当該シュミットトリガインバータの出力レベルが反転するタイミングでパルスを発生する論理回路とを含むことを特徴とする伝送制御回路。
【請求項５】
前記出力制御回路は、前記フィードバック信号によりリセットされるフリップフロップを含むことを特徴とする請求項１に記載の伝送制御回路。
【請求項６】
請求項１に記載の伝送制御回路を備える半導体記憶装置。
【請求項７】
前記所定の信号は、データを記憶するメモリアレイから読み出されたリードデータであることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記リードデータを増幅するメインアンプをさらに備え、前記第１の制御信号としてのメインアンプ起動信号に応じて、前記メインアンプが前記信号伝送回路に前記リードデータを出力することを特徴とする請求項７に記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００９−１９３１７３（Ｐ２００９−１９３１７３Ａ）
【公開日】平成２１年８月２７日（２００９．８．２７）
【国際特許分類】
【出願番号】特願２００８−３１１０３（Ｐ２００８−３１１０３）
【出願日】平成２０年２月１２日（２００８．２．１２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
【公開日】平成２１年８月２７日（２００９．８．２７）
【国際特許分類】
【出願日】平成２０年２月１２日（２００８．２．１２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
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