回路には、相互接続された複数の論理ブロックと、論理ブロックに基準クロック信号を配給する主クロック発生器とが設けられる。この回路における各論理ブロックは、論理ブロックのそれぞれの要素へのさらなる供給のために基準クロック信号から同期化された局部クロック信号のセットを発生する局部クロック発生器を有する。このような回路においては、第１のブロックの局部クロック信号のセットと第２のブロックの局部クロック信号のセットとの間に位相シフトが導入される。

（もっと読む）

本発明の実施例は、最小数のトランジションが行われることを保証するため、入力及び出力データレーンのデータトランジション数を追跡することによって、派生クロッキングアーキテクチャの必須の同期サイクルの必要を実質的に削除するポイント・ツー・ポイントメモリチャネルを実現する。本発明の他の実施例は、最小のデータトランジション密度を満たす可能性を向上させるため、データ反転を実行する。さらなる他の実施例が請求項に記載される。

（もっと読む）

例えば遅延ロックループ（ＤＬＬ）回路において、位相を微調整するための技術および回路構成を提供する。１つまたは複数の遅延素子を電流源の出力ノードと選択的に接続することにより、複数の位相信号を、単一の電流源から生成するようにすることができる。遅延素子は、電流源を切り替えることによって生成される信号のタイミングを変更するようにすることができる。
（もっと読む）

クロック発生をもたらすためのシステムおよび方法が開示される。一実施例によれば、構成可能でインシステムプログラマブルな、柔軟なスキュー制御アーキテクチャを含むクロックジェネレータチップが与えられる。クロックジェネレータチップはさらにプログラム可能な入力回路、プログラム可能な出力回路を与えることができ、ＪＴＡＧバウンダリスキャンを可能にし得る。
（もっと読む）

【課題】 コンピュータマザーボードを待ち時間なしで動作させることができ、コンピュータマザーボードのデータ処理効率を向上させる。
【解決手段】 第１、第２クロックレートを含むクロックレートを持つコンピュータマザーボードで使用される。第１および第２クロックレートは実質的に同期しており、一定の比率がある。コンピュータチップセットは、位相信号の集合を発生できる位相信号生成回路と、第１、第２クロックレートのうち入力信号が参照していない側を参照する出力信号を発生する信号変換論理回路をもつ。マルチプレクサは、第３クロック信号として利用されるべく、第１、第２クロックレートの一方を選択して出力する。 （もっと読む）