【課題】簡素化された回路構成で、不必要にクロック信号の供給を遅延させることのないクロック信号発生回路を提供する。
【解決手段】発振器５の発振動作が開始されると、動作開始直後はパルス幅が狭く、安定するに従って所定の幅に近付くパルス信号ＯＣが出力される。パルス信号ＯＣは遅延素子６で所定時間遅延され、遅延パルス信号ＤＬとしてＦＦ７，８に与えられる。ＦＦ７では、パルス信号ＯＣが遅延パルス信号ＤＬの立ち上がりで保持されるので、信号Ｓ７はパルス信号ＯＣの幅が所定時間よりも短い間は“Ｌ”、パルス幅が所定時間を越えると“Ｈ”になる。一方、ＦＦ８では、パルス信号ＯＣが遅延パルス信号ＤＬの立ち下がりのタイミングで保持されて反転出力端子／Ｑから出力されるので、信号Ｓ８は常に“Ｈ”となる。これにより、ＡＮＤゲート９から所定のパルス幅のクロック信号ＣＫが出力される。 （もっと読む）

【課題】クロック信号のデューティサイクル補正を行うために、確実かつ簡便に実現される技術を提供する。
【解決手段】クロック信号（ＣＬＫ）から第１グループおよび第２グループのｎ個の遅延された各バージョンをそれぞれ生成するために各遅延デバイス（ＤＡ、ＤＢ）を設ける。第１グループの各バージョンでは前側エッジが後側エッジに対して時間増分τだけずつ段階的に遅延し、第２グループの各バージョンでは後側エッジが前側エッジに対して時間増分τだけずつ段階的に遅延する。第１グループの信号が消失する点での遅延増分値の順序数ｘを確定する。第２グループの各信号が発振が消失する点での遅延増分値の順序数ｙを確定する。遅延補正デバイス（ＤＣ）を、ｘ＞ｙまたはｘ＜ｙである場合にクロック信号のパルスの前側エッジまたは後側エッジを（Ｖ＝τ×｜ｘ−ｙ｜／２）だけ遅延して補正クロック信号ＣＬＫ’を得るために制御可能に設ける。 （もっと読む）

【課題】安価に且つ精度良く遅延量の調整すなわちタイミング調整を行うことができるデータ通信装置を提供する。
【解決手段】外部機器２との間でクロックに同期したデータ送受信を行うデータ通信装置において、高周波の元クロックを分周して基準クロックを生成し出力する基準クロック発生手段１２と、カスケード接続された複数段のシフトレジスタ１３ａ，…，１３ｍで構成され基準クロックを取り込み所定遅延量だけ遅延させた遅延基準クロックを生成し出力するクロック遅延手段１３と、前記手段１２および１３の一方から出力されるクロックを外部機器２に出力するクロック出力手段１４と、前記手段１２および１３の他方から出力されるクロックにより動作し外部機器２から読み出されたデータを受信するデータ入力手段１５とを備える。 （もっと読む）

【課題】クロック分配回路のクロック遅延を補正するクロック遅延補正回路で固定遅延手段を除き、設計時における設計検証を容易にする。
【解決手段】クロック遅延補正回路１０は、分配クロックＣＬＫの周期を示す周期データを生成する周期データ生成手段１１と、可変遅延時間を持ち分配クロックＣＬＫを遅延して出力クロックＣＯＵＴ１を生成する可変遅延回路１２１と、出力クロックＣＯＵＴ１の位相と基準クロックＣＲＥＦ１の位相とを比較する位相比較回路１２２と、位相比較回路１２２の比較結果に従ってカウントＵＰするカウンタ１２３とを有し、カウンタ１２３のカウント値で可変遅延回路１２１の遅延時間を制御する。 （もっと読む）

【課題】大規模かつ多数のクロック領域を持ったシステムＬＳＩにおいては、ユーザが各クロック領域のクロック周波数（分周比）の設定を間違ったとしても、デッドロックすることなく動作し続けることができるような、クロック分周器を提供することを課題とする。
【解決手段】他のクロック分周器の分周比を参照し、自己のクロック分周器の分周比を決定する分周比決定手段（５０３）と、前記決定された分周比で入力クロックを分周して分周クロックを生成する分周クロック生成手段（５１９）とを有することを特徴とするクロック分周器が提供される。 （もっと読む）

【課題】メモリカードが必要に応じて挿抜されるシステムにおいて、データ転送時におけるビット間スキューを調整し、データ転送の信頼性を向上させる。
【解決手段】ホストにメモリカードが挿入され、通信が正常に行われると、該メモリカードに書き込まれたテストデータライトを読み出し、その際にビット間スキュー検出回路２４が検出したビット間スキューの検出データをビット間スキュー表示レジスタ２５から読み出し、問題がない場合、あるいは、タイミング選択レジスタ２３によるビット間スキューの調整で問題がないと判断するとメモリカードに対するリード／ライト動作を行う。また、ビット間スキュー値、またはタイミング選択レジスタ２３によるビット間スキューの調整に問題がある場合、ビット間スキューの調整、またはビット幅の縮小などの処理を行う。 （もっと読む）

【課題】複数の順序回路として少なくともレベルセンス型順序回路を用いたシステムにおいて、動作周波数を高めると共に、信頼性を向上させる。
【解決手段】マイクロコンピュータ（１）は、クロック供給元とされるクロック発生回路（２）と、クロック信号ＣＬＫに同期動作する機能モジュールと、機能モジュールに含まれ、クロック供給先とされるレベルセンス型順序回路（１２〜１４）と、クロック信号をレベルセンス型順序回路に伝播するクロック供給系（１１）等とを備える。クロック供給系は、クロック発生回路から出力されるクロック信号を複数の分岐を介して末端に伝播するクロック配線（２０）を有する。クロック配線の途中には、少なくともパルス生成回路（２６，２８，２９）が配置される。パルス生成回路は、レベルセンス型順序回路の入力動作期間の終点を規定するクロック信号の立ち下がりエッジの変化タイミングを可変とする。 （もっと読む）

【課題】 複数のクロックに対応してデータを出力するデータ出力装置において、データ読み取り側の装置に適した遅延量を確保するための技術を提供する。
【解決手段】 クロックを入力し、データを出力するデータ出力装置であって、多段に接続された複数の遅延手段と、前記遅延手段を通る個数の異なるクロックのうちいずれかのクロックを選択する遅延量選択手段と、前記選択されたクロックに合わせてデータを出力するデータ出力手段とを備えること特徴とするデータ出力装置。 （もっと読む）

【課題】コントローラから直交変調器に入力する制御信号を連続的に変化させて基準クロックの周期内のまたは周期を超えた連続的な任意の遅延量の設定を行う。
【解決手段】直交変調器（任意の位相遅延を与える回路）と組み合わせたコントローラおよびカウンタを用いて基準クロックに同期したパルス信号に対し任意の遅延時間のパルス信号および遅延クロック信号を高精度で発生させる方法において、コントローラから直交変調器に入力する制御信号を連続的に変化させて基準クロックの周期内のまたは周期を超えた連続的な任意の遅延量を設定して、無限の連続位相変化が可能な特性をもつ直交変調器とカウンタとの組み合わせによる高周波およびトリガ信号の連続遅延を行う。 （もっと読む）

【課題】クロック信号に同期して動作するメモリ素子群を搭載するメモリモジュールにおいて、その使用条件に応じてクロックの位相を微調整することができるようにする。
【解決手段】クロック信号ＣＬＫに同期して動作するメモリ素子群１２を搭載するメモリモジュールが、入力クロック信号の位相と、出力クロック信号をフィードバックループに通すことにより得られるフィードバック信号の位相と、が一致するように調整された出力クロック信号を作成する位相同期ループ回路２０と、外部からの信号に応じて、前記フィードバックループの負荷を選択的に切り替える切替え手段８０と、を具備するように構成される。 （もっと読む）

状態マシン回路を使用して、多重入力クロック信号のそれぞれのクロック信号を選択し、そのような入力クロック信号に応答して、合成クロック信号を生成するクロック合成回路へ供給する、多重化回路を制御することができる。
状態マシン回路の構成は、例えば、合成クロック信号が、スペクトル拡散クロック信号、および／または入力クロック信号のそれぞれの名目周波数よりも大きい名目周波数を有するクロック信号、となるようにすることができる。
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【課題】信号の立ち上がり側と下がり側の遅延は個別に制御でき、クロックのデューティーずれやデータ信号の立ち上がり/立ち下がりの遅延差を補償することができるデジタルＤＬＬ回路を提供する。
【解決手段】信号の立ち上がりエッジ側遅延指定のための第１遅延指定値を保持する第１レジスタ１１、信号の立ち下がりエッジ側遅延指定のための第２遅延指定値を保持する第２レジスタ１２、信号の立ち上がり側と下がり側の遅延を個別に制御可能なデジタル制御可変遅延回路１３、および可変遅延回路１３の立ち上がり側遅延と立ち下がり側遅延をそれぞれ第１レジスタ１１の第１遅延指定値および第２レジスタ１２の第２遅延指定値に維持するよう制御を行う制御回路１４を有する。 （もっと読む）

【課題】回路規模を大きくすることなく、複数の回路を動作させるための夫々のクロックの位相を容易に制御することが可能な半導体集積回路を提供する。
【解決手段】本発明の半導体集積回路４０は、クロックを入力され、クロックの１周期分に相当する同相遅延素子段数ＣＴを求める遅延制御手段４１と、遅延制御手段４１により求められた同相遅延素子段数ＣＴから、所定量の遅延を発生させる遅延素子の段数ＤＥＧＯＵＴ１〜ＤＥＧＯＵＴｎを決定する遅延素子段数決定手段４２と、クロックを遅延素子段数決定手段４２により決定された遅延素子の段数分遅延させる遅延クロック生成手段４３_１〜４３_ｎとを有する （もっと読む）

【課題】位相比較回路等を用いることなく、簡単な構成で遅延フィードバック値を容易に得ることができ、複雑な制御を容易に行うことができるデジタルＤＬＬ回路を提供する。
【解決手段】遅延目標値を保持するレジスタ１１、リングオシレータ１２、測定周期を決めるために、外部の基準クロックＲＣＬＫをカウントする第１カウンタ１３、第１カウンタ１３で決まる測定周期ごとにリングオシレータ１２の発振出力クロックＣＬＫをカウントする第２カウンタ１４、デジタル制御の可変遅延回路１５、および第１カウンタ１３のカウント値Ｃ１を基に、第１カウンタ１３および第２カウンタ１４のリセット、起動、さらに必要に応じて停止の制御を制御信号ＣＴＬ１、ＣＴＬ２に基づいて行い、第２カウンタ１４のカウント値Ｃ２とレジスタの遅延目標値ＤＶをデジタル演算して、この演算結果を可変遅延回路１５に遅延制御値ＤＣＶとして与える制御回路１６を有する。 （もっと読む）

USBデバイスのローカルクロックの位相および周波数を制御するための方法および装置であって、この装置は、USBトラフィックを観察して、分配されたクロックの周波数および位相に関する情報を含む周期的データ構造をUSBトラフィックから復号するための回路と、周期的データ構造を受け取って、少なくとも周期的データ構造から、周期的データ構造に対して周波数および位相の両方においてロックされたローカルクロック信号を生成するための回路とを備える。周期的データ構造を受け取ってローカルクロック信号を生成するための回路は、周期的データ構造の周波数の非整数倍の周波数を有するローカルクロック信号を生成することができる。
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【課題】偶数番目、奇数番目のデータのデューティの変動等に個別に対応し補正可能な、クロックアンドデータリカバリ回路の提供。
【解決手段】互いに位相が９０度ごと離間した４相のクロック信号を生成する４相生成回路１０と、位相が１８０度離間した２つのクロックを入力して位相を補間し、前記補間した信号、及び、前記補間した信号と逆相の信号を出力する第１及び第２のインタポレータ３０_１及び３０_２と、前記第１、第２のインタポレータからの４相のクロックを入力し、第１及び第２インタポレータ３０_１及び３０_２から出力される４相のクロック信号はそのままバッファリングして出力し、第１及び第２のインタポレータ３０_１及び３０_２からの４相のクロック信号のうち、位相が相隣る２つのクロック信号を補間してなる４相のクロックを生成する４相８相変換回路８０とを備える。 （もっと読む）

【課題】内部ブロックの動作による電源変動によっても外部出力クロックの出力に影響を及ぼさないことにより、より安定したクロック信号を供給することの可能な半導体装置を提供する。
【解決手段】発振源１０２から出力されるクロックを基準として外部回路１１８とデータの授受を実行する半導体装置１００において、発振源から出力されるクロックを半導体装置に備わる内部回路１１４へ分配するクロック分配手段１１２と、クロックを外部回路に供給するクロック供給手段１０４と、外部回路に供給されるクロックとクロック分配手段の終端におけるクロックとの位相差を検出する位相差検出手段１０６と、位相差検出手段で検出された位相差のデータを元にクロック供給手段から出力されるクロックの遅延を調整するクロック遅延調整手段１１０と、を含むことを特徴とする。 （もっと読む）

【課題】 外的要因による影響からシステムクロックの周期を短くし、高速化を図ることは困難であった。
【解決手段】 半導体装置は、システムクロックに基づいた内部クロックで動作し、前記内部クロックに同期してデータを入出力する半導体装置であって、前記内部クロックを生成する位相同期回路と、前記半導体装置のデータの入出力に基づいて、前記位相同期回路に対するフィードバックループに挿入される遅延パスを切り替えるスイッチ素子とを有する。 （もっと読む）

【課題】高速な４相クロック信号を生成する。
【解決手段】同一構成の論理反転回路１０ａ、１０ｂ、１０ｃ、１０ｄは、それぞれ、ＰＭＯＳトランジスタＭＰ１（以下、単にＭＰ１と略す）、ＮＭＯＳトランジスタＭＮ１、ＭＮ２（以下、単にＭＮ１、ＭＮ２と略す）を備える。ＭＰ１とＭＮ１のゲートを入力端子ＩＮ１に、ＭＮ２のゲートを入力端子ＩＮ２に、ＭＰ１とＭＮ１のドレインを出力端子ＯＵＴに、ＭＮ１のソースをＭＮ２のドレインに、ＭＰ１のソースを制御可能な電源ＶＣに接続し、ＭＮ２のソースを接地する。論理反転回路１０ａ、１０ｂ、１０ｃ、１０ｄのそれぞれの入力端子ＩＮ１とＩＮ２は、論理反転回路１０ｂと１０ｃ、１０ｃと１０ｄ、１０ｄと１０ａ、１０ａと１０ｂのそれぞれの出力端子ＯＵＴに接続される。 （もっと読む）

【課題】基準クロックと分周クロックとの伝送路におけるチップ内ばらつきによるスキューを抑制し、タイミング収束性を改善したクロック発生回路を実現する。
【解決手段】クロック発生回路は、第１の回路１０と、第２の回路２０Ａと、第３の回路５０Ａとを備えている。第１の回路１０は、第１のクロック信号ｓ１０を生成する。第２の回路２０Ａは、前記第１のクロック信号ｓ１０を分周して、第２のクロック信号ｓ２０を生成する。第３の回路５０Ａは、前記第１及び第２のクロック信号ｓ１０，ｓ２０から、前記第２のクロック信号ｓ２０の周期を有し、かつ第１の論理レベルから第２の論理レベルへの変化のタイミングが前記第１のクロック信号ｓ１０の当該タイミングと同じである第３のクロック信号ｓ５０を生成する。 （もっと読む）