【課題】クロックアンドデータリカバリ回路の動作余裕度の大きさを測定可能とするＳＥＲＤＥＳ回路の提供。
【解決手段】シリアルデータサンプリング回路(101)と、クロックとデータの位相関係を検出する位相比較器(102)と、位相比較結果（ＵＰ／ＤＯＷＮ）に基づき位相制御信号を出力する位相制御器(103)と、互いに異なる位相の複数のクロック信号よりなる多相クロックを受け、位相制御信号に基づき位相を補間したクロック信号をデータサンプリング回路(101)に供給する位相補間器(104)とがループを構成する。この位相制御器(103)は、位相制御信号とは別の位相制御信号Ａを生成して別の位相補間器(105)に供給し、多相クロックを受け位相制御信号Ａに対応して補間したクロック信号に基づき入力データをサンプルする別のデータサンプリング回路(106)を備え、好ましくは、データをサンプルするための閾値レベルが可変に設定される。 （もっと読む）

【課題】ハードウェア個別に作成していた専用ＢＯＯＴプログラム作成のための工数を削減すること。
【解決手段】ＣＰＵ１は、ＳＤＲＡＭコントローラ１１と動作周波数設定コントローラ１２により、ＩＮオーダー用回路群４のＩＮオーダーで取得するＲＡＭサイズ情報と入力クロック周波数値を元にしてＲＯＭ３の共通ＢＯＯＴプログラム３１が動作するためのＳＤＲＡＭ２を動作可能とする。 （もっと読む）

【課題】製造ばらつきの影響の小さいクロックツリーを生成するクロックツリー形成方法を提供する。
【解決手段】クロックツリー回路のＦＦ対のフリップフロップ間の経路に対して、クロックスキューがない状態でタイミング解析を行い、ホールドエラーが発生する基準値に対しての余裕度としてホールドスラック値を求めるホールドスラック計算処理２２と、クロックツリー回路の分岐点となるバッファからＦＦ対ごとのフリップフロップ入力間の経路に対して、経路の遅延の最小値、最大値を計算し記憶するバッファ遅延計算処理２３と、経路ごとにホールドスラック値と最大値から最小値を減算した結果を比較して、ホールドスラック値より大きいと判断された場合はＦＦ対をグループ化するＦＦ対集合操作処理２４と、同一グループのＦＦ対の経路ごとに、ＦＦ対が同一のバッファで駆動するようにバッファを挿入するバッファ挿入処理２５を行う。 （もっと読む）

【課題】フリップフロップでセットアップ時間を確保できるようにした同期回路を提供する。
【解決手段】後段のフリップフロップ１３でセットアップ時間に余裕があるとき、前段のフリップフロップ１２に供給するクロック信号ＣＬＫ１を組合せ論理回路２１の出力データ信号ＤＡＴＡ１よりも遅らせる。このために、データ信号ＤＡＴＡ１が変化してからクロック信号ＣＬＫ１が出力するようクロックタイミング調整回路３０を設ける。 （もっと読む）

【課題】レイテンシ制御が改善された同期式半導体メモリ装置を提供する。
【解決手段】半導体装置は、外部クロック信号を受信してデータ出力クロック信号を提供するクロック同期回路、少なくとも一つのクロック制御信号を出力遅延時間と読出命令遅延時間との和の分だけ遅延させ、少なくとも一つの遅延されたクロック制御信号に同期した少なくとも一つのサンプリングクロック信号を発生させるレイテンシ制御回路、少なくとも一つのサンプリングクロック信号に応答して読出信号を保存し、データ出力クロック信号を受信して順次に少なくとも一つのクロック制御信号を発生させ、少なくとも一つのクロック制御信号に同期した少なくとも一つのトランスファークロック信号を発生させ、読出信号の保存に使われた少なくとも一つのサンプリングクロック信号と関連したトランスファークロック信号に応答してレイテンシ信号を提供するレイテンシ回路を含む。
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【課題】機能回路（回路ブロック）単位に部分的な同期設計を行い、相互に接続された各機能回路間のスキュー補正を、的確にかつ低消費電力で行い、システム性能の低下を防止するスキュー補正機能を有する回路ブロックを提供する。
【解決手段】本発明の回路ブロックは、データ処理機能毎に分割され、各々が遅延調整して相互接続されて、全体回路を構成する回路ブロックであり、入力される入力データに対し、所定のデータ処理を行う論理回路と、論理回路を初期化するリセット信号が入力されると、設定された期間にわたり、論理回路のリセット状態を保持するリセット調整回路とを有する。 （もっと読む）

【課題】マルチセルコンピューティングシステムにおけるクロック分配を実現する。
【解決手段】
本発明に係るシステムは、複数のプロセッサを有する複数の処理セルを備える。処理セルは、ａ）抽出されたクロックが複製されて、それぞれが処理セルのプロセッサに供給される複数のクロックを提供することと、ｂ）抽出されたクロックが、クロック源と共に位相情報として使用されて、処理セルのプロセッサに供給される複数のクロックを提供することとの少なくとも１つで使用される、抽出されたクロックを受信する。抽出されたクロックは、データと結合され、少なくとも２つの処理セルがスイッチを介して互いに通信することを可能にするリンクにより処理セルへ送信された、符号化されたクロックから抽出される。 （もっと読む）

【課題】入力クロックの位相の遅延を補償する。
【解決手段】２つのクロック信号の位相差を検出する位相比較部１２０および１３０と，位相比較部１２０および１３０の後段と発振器１５０との前段との間に設けられ，位相比較部１２０および１３０からの出力信号の中から１つを切り換えて出力する信号切換部１４０と，信号切換部１４０の後段に設けられ，位相比較部１２０および１３０の出力電圧に応じた周波数を出力する発振器１５０と，を含み，位相比較部１２０および１３０は，外部からのクロック信号と，発振器１５０から出力されたクロック信号との位相を比較して差分信号を出力し，発振器１５０は，信号切換部１４０から出力されたクロック信号を入力し，位相比較部１２０および１３０にクロック信号を与えることを特徴とする，入力クロックの位相補償装置１００が提供される。 （もっと読む）

【課題】クロックスキューを原因とする誤動作を防止することができると共に容易に実現可能なレイアウト設計方法を提供する。
【解決手段】このレイアウト設計方法は、フリップフロップに対してクロック信号を入力するための第１の端子とクロック信号を出力するための第２の端子が定義されたセルライブラリを用いて、データ出力側のフリップフロップの第２の端子からデータ入力側のフリップフロップの第１の端子に向けてクロック信号が供給されるようにクロック信号配線の接続状態を設定することによりネットリストを作成するステップ（ａ）と、セルライブラリ及びネットリストに基づいてレイアウトを自動的に作成するステップ（ｂ）と、各フリップフロップの第１及び第２の端子を１つのクロック信号入力端子に置き換えることにより、ステップ（ｂ）において作成されたレイアウトを修正するステップ（ｃ）とを具備する。 （もっと読む）

【課題】外部クロック信号に同期した内部クロック信号を生成するクロック回路を提供すること。
【解決手段】位相ロックループ(PLL)からなる集積回路のためのクロック発生回路は、遅延した外部クロック信号の位相を内部クロック信号の位相と比較する位相検波器を含む。２つのクロック信号間の位相差分に一致するエラー信号が、差動増幅器に与えられる。エラー信号は位相検波器に結合される時、外部クロック信号の遅延に一致する値だけオフセットされる。オフセットエラー信号は、内部クロック信号を発生する電圧制御発振器の制御入力に与えられる。内部クロック信号の位相は、外部クロック信号の位相と実質的に同じになるように調整される。電圧制御発振器は、オフセットエラー信号が比較的狭い範囲の内部クロック信号の周波数を制御するだけで済むように複数の別個の周波数帯域内で動作するように構成される。 （もっと読む）

【課題】集積度が高くなると、ルーティング金属配線は、より長い距離を引き回され、スキューが大きくなりやすい。本発明は、タイミングの変化が非常に小さい、タイミングスキュー最小化装置を提供する。
【解決手段】４つの位相信号を、４つの位相情報を含む１つの信号に圧縮する。したがって、全ての位相情報を含む信号は、同じラインを介して伝送され、この結果、金属配線の寸法が異なるために生じるスキューの問題を回避することができる。１つの信号が、２つの立ち上がりエッジ及び２つの立ち下がりエッジを有するので、第１及び第２の立ち上がりエッジ及び立ち下がりエッジを選択するイネーブル信号線を用いる。この処理では、クリティカル信号出力は１つのみであり、したがって、信号線は１本でよい。これにより、信号のスキュー及び必要なパワーの両方を削減することができる。 （もっと読む）

【課題】読み込みアクセス時間ｔ_ＡＣがクロック周期ｔ_ＣＫを越えないことを確実にするために、読み込み出力を駆動する遅延されたクロック信号を生成する回路技術を提供する。
【解決手段】本発明の回路及び方法は、半導体メモリ装置において、読み込みアクセス時間がクロックの周期時間を越えないことを確実にするために、入力クロック信号から読み込みクロック信号を生成する。上記クロック信号の周波数に応じて、複数の遅延量の１つが、上記入力クロック信号に課されるために選択される。 （もっと読む）

【課題】ジッタを含まない信号を出力できるようにする。
【解決手段】位相同期回路１０は、位相比較器１４と、電圧制御発振器１８と、電圧制御発振器１８の出力したクロック信号ｆ_ＶＣＯを１／ｎ分周して出力する可変分周器２０とを備えた同期ループ回路１２を有する。また、位相同期回路１０は、電圧制御発振器１８の出力側に切替え部２２を介して接続した帯域フィルタ部２４を有する。切替え部２２は、電圧制御発振器１８の出力するクロック信号ｆ_ＶＣＯの周波数を切り替えるために可変分周器２０に入力する分周比設定信号が切替え信号として入力し、周波数の切替えに同期して帯域フィルタ部２４に設けた複数の帯域フィルタを電圧制御発振器１８に切り替えて接続する。 （もっと読む）

【課題】実際のデバイス上でのクロックスキューの増大を抑制し、オンチップばらつき耐性を強くする。
【解決手段】所定数のフリップ・フロップ（FF）を含む領域G1〜G8を２つの群に群分けする。このとき、境界線の横切るデータ接続経路の数が最小となるようにする。ここでは、データ接続経路A1、A2を横切るようにすると、境界線が横切るデータ接続経路数が２で最小となる。さらに、領域G1〜G4、領域G5〜G8を群分けした後に、クロックツリー合成（CTS）を行う。このようにしてクロック構成を行うことにより、実際のデバイス上でのクロックスキューの増大を抑制し、オンチップばらつき耐性を強くすることができる。 （もっと読む）

【課題】多相出力発振回路を備える位相遅延回路は、その多相出力発振回路の位相ジッタが遅延回路の遅延時間に影響が及ぶ。
【解決手段】遅延ロックループ回路は、第１の遅延ロックループ回路と、第２の遅延ロックループ回路と、入力信号遅延回路とを具備し、入力信号遅延回路は、入力信号に遅延を与えて出力する。第１の遅延ロックループ回路は、基準クロックに同期し、基準クロックを遅延させて複数の位相信号を出力する第１の遅延線回路を備える。第２の遅延ロックループ回路は、基準クロックを入力し、複数の位相信号に基づいて生成される目標位相信号に同期するように遅延量が制御される第２の遅延線回路と、遅延量が固定されている第１の固定遅延回路とを備える。入力信号遅延回路は、第２の遅延線回路の遅延量に等しい遅延量に制御され、入力信号に遅延を与えて出力する第３の遅延線回路を備える。 （もっと読む）

【課題】複数のクロック信号源と、複数のクロック信号源が各入力端子に接続された論理回路との各クロック出力について、同期関係を解析してクロックツリーを最良に生成する。
【解決手段】複数のクロック信号源と、この複数のクロック信号源が各入力端子に接続された論理回路との各クロック出力について、クロック同期関係解析手段１０によって、同期関係を解析し、この解析結果に基づいて、クロックツリー構成手段２０によって、クロックツリーを生成するため、クロックツリーを再構成することなく、クロックスキューを低減することができる。また、論理回路からクロックが供給されるクロック同期素子（フリップフロップ）が、どちらの信号源に同期して動作するかが分かるため、クロックスキューが小さく、消費電力が少ないクロックツリーを簡単に構成してタイミング違反による回路誤動作を防ぐことができる。 （もっと読む）

【課題】 従来のＤＬＬ回路では、ＤＱバッファ系の経路とＤＱレプリカ系の経路とを備え、ＤＱレプリカ系の遅延時間をモニタすることでＤＱレプリカ系の遅延時間としている。しかし、温度、電圧、製造ばらつき等により、ＤＱバッファ系の遅延時間とＤＱレプリカ系の遅延時間との誤差が発生するという問題がある。
【解決手段】 ＺＱキャリブレーション結果により遅延量を可変させる遅延量可変回路を、ＤＱレプリカ系の経路に挿入する回路構成とする。ＤＱレプリカ系の経路の遅延量を可変とし、ＤＱバッファ系とＤＱレプリカ系とのタイミングスキュー差を一定になるように調整する。ＺＱキャリブレーション結果は温度、電圧、製造ばらつきに対応して変動することから、これらの変動に対応した遅延量を得ることでスキュー差を一定にできる高精度のＤＬＬ回路及びこのＤＬＬ回路を備えた半導体装置が得られる。 （もっと読む）

１つの遅延回路がクロック回復の正確度を改善するためのクロック回復回路内部の開ループ内に挿入される。１つの発振器信号φ（０）〜φ（２^ｉ−１）が基本タイムステップと共に提供される。あるビット持続時間に相当するタイムステップの有理数が、受け取られたビットフロー内で測定される。発振器信号φ（０）〜ｊ（２^ｉ−１）が少なくとも１つの発振器信号φ（０）〜φ（２^ｉ−１）と同調する前記クロック信号のアクティブエッジを有するクロック信号ＣＫに変換され、連続する２つのアクティブエッジが、タイムステップの数の整数部分に比例する持続時間によって分離される。タイムステップの数の小数部分に比例する時間遅延が計算される。クロック信号ＣＫの次のアクティブエッジが前記計算された遅延で遅延される。
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集積回路で使用される通信インタフェースは、クロック基準信号を受信し、クロックツリー信号を発生するよう構成したクロック根元（ルート）回路（１１０）を有する。第１レーン回路（２２０ｂ）をクロック根元回路に接続し、クロックツリー信号および第１インタフェース回路に対するクロック信号を選択するための選択信号を受信するよう構成する。第２レーン回路（２２０ａ）を第１レーン回路に接続し、クロックツリー信号および第２インタフェース回路に対するクロック信号を選択するための選択信号を受信するよう構成する。ある実施形態では、各レーン回路は、クロックツリー信号を受信するよう構成したバッファ（２２２）と、インタフェース回路にクロックツリー信号を選択的に配給するよう構成したマルチプレクサ（２２８）を有する。本発明の利点は、クロックのずれ（スキュー量）の小さいモジュール構造の通信インタフェースにある。
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【課題】位相が均等にシフトした多相の高周波クロックを生成可能な半導体集積回路を提供する。
【解決手段】第１クロック対ＶＣ０，ＶＣ１８０及び第２クロック対ＶＣ９０，ＶＣ２７０の位相差及びデューティーサイクルを補正し、第１クロック対ＶＣ０，ＶＣ１８０及び第２クロック対ＶＣ９０，ＶＣ２７０間の位相差を補正して、第１出力クロック対ＣＫ０，ＣＫ１８０及び第２出力クロック対ＣＫ９０，ＣＫ２７０を生成する補正回路２５ａと、第１出力クロック対ＣＫ０，ＣＫ１８０及び第２出力クロック対ＣＫ９０，ＣＫ２７０のデューティーサイクルを検知し、第１出力クロック対ＣＫ０，ＣＫ１８０及び第２出力クロック対ＣＫ９０，ＣＫ２７０間の位相差を検知して、補正回路２５ａを制御する制御回路２６ａとを備える。 （もっと読む）