クロック信号のデューティサイクルを補正するための補正装置
【課題】クロック信号のデューティサイクル補正を行うために、確実かつ簡便に実現される技術を提供する。
【解決手段】クロック信号（ＣＬＫ）から第１グループおよび第２グループのｎ個の遅延された各バージョンをそれぞれ生成するために各遅延デバイス（ＤＡ、ＤＢ）を設ける。第１グループの各バージョンでは前側エッジが後側エッジに対して時間増分τだけずつ段階的に遅延し、第２グループの各バージョンでは後側エッジが前側エッジに対して時間増分τだけずつ段階的に遅延する。第１グループの信号が消失する点での遅延増分値の順序数ｘを確定する。第２グループの各信号が発振が消失する点での遅延増分値の順序数ｙを確定する。遅延補正デバイス（ＤＣ）を、ｘ＞ｙまたはｘ＜ｙである場合にクロック信号のパルスの前側エッジまたは後側エッジを（Ｖ＝τ×｜ｘ−ｙ｜／２）だけ遅延して補正クロック信号ＣＬＫ’を得るために制御可能に設ける。
【解決手段】クロック信号（ＣＬＫ）から第１グループおよび第２グループのｎ個の遅延された各バージョンをそれぞれ生成するために各遅延デバイス（ＤＡ、ＤＢ）を設ける。第１グループの各バージョンでは前側エッジが後側エッジに対して時間増分τだけずつ段階的に遅延し、第２グループの各バージョンでは後側エッジが前側エッジに対して時間増分τだけずつ段階的に遅延する。第１グループの信号が消失する点での遅延増分値の順序数ｘを確定する。第２グループの各信号が発振が消失する点での遅延増分値の順序数ｙを確定する。遅延補正デバイス（ＤＣ）を、ｘ＞ｙまたはｘ＜ｙである場合にクロック信号のパルスの前側エッジまたは後側エッジを（Ｖ＝τ×｜ｘ−ｙ｜／２）だけ遅延して補正クロック信号ＣＬＫ’を得るために制御可能に設ける。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、デューティサイクルと名目値１／２との偏差に関して、周期パルスを含んだクロック信号を補正するための補正装置に関するものである。本発明は、ＤＲＡＭメモリチップにおけるシステムクロック信号のデューティサイクル補正に適用され、この適用範囲は重要であるが、その適用範囲に限定されるものではない。
【０００２】
電子システム類をクロックするためのクロック信号、特にデジタルデータを処理、送信または格納するためのクロック信号は、通常、所定の２つの電位レベル（通常（「ｈｉｇｈ」の）「Ｈ」と（「ｌｏｗ」の）「Ｌ」で示される）間で絶え間なく変化することによって生じる、周期的に連続した各パルスからなる。それに応じて、ＬレベルからＨレベルへの移行時は、クロック信号の「立ち上がりエッジ」と呼ばれ、これとは逆の（つまり、ＨレベルからＬレベルへの）移行時はクロック信号の「立ち下がりエッジ」と呼ばれている。「各パルス」を、所望されているように、Ｈレベルの時間（Ｈ時間間隔ＴH）またはＬレベルの時間（Ｌ時間間隔ＴL）であると、みなすことができる。以下で定義するための基礎となる第１の観点では、立ち上がりエッジをパルスの前側エッジであるとし、立ち下がりエッジをパルスの後側エッジであるとする。
【０００３】
クロックする電子回路では、クロック信号のＨ時間間隔とＬ時間間隔とを確実に認識し、これらを区別する必要がある。したがって、各レベルを検出できるように、これら２つの時間間隔が十分な長さを有することが望ましい。これら２つの時間間隔が同じ長さ、つまり、クロック信号の周期ＴCのちょうど半分である場合が理想的である。つまり、パルス幅ＴHと周期ＴCとの比として規定された「デューティサイクル」は、１／２であることが望ましい。
【０００４】
このようなデューティサイクルを１／２とするという要求は、特にクロック周波数ｆC（＝１／ＴC）が高い場合に満たす必要がある。なぜなら、クロック周波数ｆCが高い場合では、デューティサイクルと名目値１／２との偏差が小さいときでも、上記偏差によりＨ時間間隔またはＬ時間間隔が短くなりすぎ、これにより、これらの時間間隔がもはや確実に認識されなくなってしまうからである。
【０００５】
１／２との偏差が大きい「質の悪い」デューティサイクルＴH／ＴCを有しているシステムクロックが、クロック制御回路に供給されて、上記回路内部でさらに悪化し、これにより、上記回路において、その内部と外部との同期が致命的に悪化してしまうことがしばしば生じる。そのようなとき、立ち下がっているクロックエッジのデータアイの位置は、次に、立ち上がっているクロックエッジのデータアイに対して変位されている。
【０００６】
上記の理由から、デューティサイクル補正は必要不可欠であるといえる。このことが、各電子回路における多くの規格仕様が、速いデータ転送速度で動作している回路のために自動デューティサイクル補正（通常、略してＤＣＣ）を要求している理由である。このことは、例えば、データ転送速度が書き込み読み出しクロックの周波数の２倍、４倍、または、８倍である、ＤＤＲ動作、ＤＤＲ２動作、または、ＤＤＲ３動作のＤＲＡＭメモリチップにも当てはまる。
【０００７】
これまでに、ＤＣＣは、位相同期ループ（ＰＬＬ）を用いて実現されてきた。この実現のコンセプトでは、電圧制御発振器は、入力されてくるクロック信号の周波数に対し較正される。この発振器は、１／２とほぼ完全なデューティサイクルを有している。質の悪いデューティサイクルを有するシステムクロックは、この発振器から得られたクロック信号によって置き換えられる。しかし、１つの問題は、上記発振器の周波数をシステムクロックの周波数に正確に同調させることが難しいという点にある。
【０００８】
ＤＣＣを実現できる他の公知のコンセプトは、遅延同期ループ（ＤＬＬ）を含んだ回路の使用である。この回路では、クロック信号、および、その反転した形状の反転クロック信号が用いられる。ＤＬＬによって、これら２つの各信号は、立ち上がっている（または立ち下がっている）エッジが時間的に一致するようになるように、互いに変位される。デューティサイクルが１／２ではない場合に、他のエッジは同時には生じない。混合回路によって、これらの異なる時間は平均化される。混合回路およびＤＬＬの形状および設計は、非常に複雑である。これらが複雑であることにより、この種のデューティサイクル補正もまた、エラーによる悪影響を非常に受けやすい。
【０００９】
本発明の目的は、クロック信号のデューティサイクル補正を行うために、確実かつ簡便に実現される技術を提供することである。この目的を、本発明では、請求項１の特徴を有するクロック信号の補正装置によって解決する。
【００１０】
それゆえに、デューティサイクルと名目値１／２との偏差に関して、各周期パルスを含んだクロック信号（ＣＬＫ）を補正するための本発明のクロック信号の補正装置は、以下の各手段を特徴としている。
【００１１】
上記各手段とは、上記クロック信号から、前側エッジが後側エッジに対して１タイムユニットτだけずつ段階的に増分した遅延を有するｎ個の各前側エッジバージョンの各信号をそれぞれ導き出すために、ｎ個の各遅延段からなる前側エッジ用のチェーン回路を含んだ前側エッジ遅延手段、
上記クロック信号から、後側エッジが前側エッジに対して上記タイムユニットτだけずつ段階的に増分した遅延を有するｎ個の各後側エッジバージョンの各信号をそれぞれ導き出すために、ｎ個の各遅延段からなる後側エッジ用のチェーン回路を含んだ後側エッジ遅延手段、
上記前側エッジ遅延手段によって導き出された各信号の発振をモニターし、上記各信号において発振が消失した点での遅延増分値の順序数ｘを確定する前側エッジテスト手段、
上記後側エッジ遅延手段から導き出された各信号の発振をモニターし、上記各信号の発振が消失する点での遅延増分値の順序数ｙを確定する後側エッジテスト手段、および、
ｘ＞ｙの場合、上記クロック信号の各周期パルスの前側エッジを、測度
Ｖ＝τ×｜ｘ−ｙ｜／２だけずつ遅延されるように、
ｘ＜ｙである場合、上記クロック信号の各周期パルスの後側エッジを、上記測度Ｖだけずつ遅延されるように、上記クロック信号を制御可能な遅延補正手段である。
【００１２】
本発明のクロック信号の補正装置は、基本的に、時間に関する２つの各測定に基づいて機能している。一方の測定により、「パルス幅」、つまり周期パルスの前側エッジから後側エッジまでの時間間隔の持続期間が測定される。他方の測定により、クロック信号の周期パルス間の時間間隔の持続時間、つまり、クロック信号の周期パルスの後側エッジからそれに続くクロック信号の周期パルスの前側エッジまでの「パルス間隔」が測定される。
【００１３】
これら２つの各測定を、それぞれ、遅延チェーン回路を用いてタイムユニットτの数をテストすることによって行う。上記タイムユニットτの数は、上記クロック信号において、測定される上記時間間隔の始めを示すエッジを、遅延させて、上記エッジがすぐ次のエッジと一致し、したがって信号の発振が消失するまでに必要な数である。
【００１４】
デューティサイクルを所望の名目値に補正するために、これら２つの各測定の結果として得られた２つの各数から、クロック信号のどのエッジ（クロック信号の各周期パルスの、前側エッジまたは後側エッジ）をいくつのタイムユニットτだけ遅延する必要があるのかを、容易に確定することができる。
【００１５】
この原理にしたがって動作している本発明の装置には、正確に同調可能な発振器は必要ではない。時間測定の任意の精細さを得るために、これらの時間測定を、遅延チェーン回路によって段階的なエッジの遅延を用いて行うので、この測定のための時間基準（つまりタイムユニットτ）は、何らかの周波数によって決定されるのではなく、ほぼ任意の短かさに調整されうる遅延時間である。
【００１６】
段階的にエッジが遅延する信号における発振の存在または消失を、比較的簡単に検出することができる。上記時間測定の結果と、上記結果から確定された、補正するエッジ遅延の測度との両方は、同様に、遅延チェーン回路における段遅延によってあらかじめ決定された同じタイムユニットτの倍数として現れる。この段遅延がどの段においても（つまりは遅延補正手段の段においても）同じであることにより、常に］−τ、＋τ［の範囲内で補正を正確に行えることを、簡便に保証することができる。
【００１７】
本発明のクロック信号の補正装置を、そこで用いられるクロック信号のデューティサイクルを補正するために、任意のクロック制御された装置に接続して用いてもよい。上記クロック信号の補正装置は、外部の回路ユニットのような装置のクロックの入力部の上流に直接接続することができる。または、上記の装置の内部素子または集積素子であってもよい。クロック制御された装置が集積メモリチップ（例えば、ＤＲＡＭチップ）である場合、チップにも集積されたクロック信号の補正装置を、チップの初期化段階の間にアクティブ化できる。
【００１８】
これにより、外部の入力を受けたクロック信号をテストし、数ｘおよび数ｙを確定し、そうすることによってデューティサイクルを１／２にするために遅延補正手段が調整される。この調整を、初期化が新たに行われるまでの後に続く有効な動作の間、維持することができる。この初期化を、チップが動作を開始する度に自動的に行うことができる。また、必要に応じて、自動的に規則的な間隔をあけるか、または、外部から入力されたクロック信号のデューティサイクルに変化が生じたように環境条件が変わるときは常に、この初期化を有効な動作の間、繰り返すことができる。
【００１９】
本発明の有効な実施形態の特徴を、各従属請求項に示す。以下では、本発明の模式的な実施形態を各図面に基づいて詳述する。図１は、本発明のデューティサイクル補正装置の可能な一形態を示すブロック図である。図２は、図１の装置に生じた各信号の時間による変化を示す図である。図３は、図１に対し変形させた、本発明のデューティサイクル補正装置の第２形態を示すブロック図である。図４は、本発明のデューティサイクル補正装置の第３形態を示すブロック図である。図５は、エッジ遅延のための遅延段の有効な一形態における、基本的な構造を示すブロック図、および、上記遅延段にて生成された各信号を示すタイミングチャートである。図６は、発振テストデバイスの模式的な一実施形態を示すブロック図である。
【００２０】
これらの各図では、同じまたは類似の構成要素（回路部分および信号）には、同じ文字の組み合わせによって示している。これら組み合わせには、上記構成要素を識別するための数値または一般数字が付記されている。ここで、数「ｉ」は、任意の数の代表である。２つの数の間のコロンは、「〜」を意味している。例えば、「Ａ１：ｎ」の記載は、「Ａ１〜Ａｎ」と読まれるべきものである。以下の説明では、引用符付きの数「０」および「１」を用いて、バイナリー状態（論理値）を示す。
【００２１】
図１に示す本発明の補正装置は、補正される元のクロック信号を入力するための入力端子Ｋ１と、補正されたクロック信号の入力を受ける出力端子である出力部Ｋ２とを有している。この補正装置は、前側エッジ遅延デバイスＤＡと、後側エッジ遅延デバイスＤＢと、評価デバイスＥＶ１と、遅延補正デバイスＤＣとを含んでいる。
【００２２】
各遅延デバイスＤＡ、ＤＢ、遅延補正デバイスＤＣのそれぞれは、図示した例では、互いに連続して直列接続された、つまりカスケード接続されたｎ個の各遅延段からなるチェーン回路を含んでいる。各遅延デバイスＤＡ、ＤＢ、遅延補正デバイスＤＣの各信号入力部は、入力端子Ｋ１に入力された、図２に示したように一連のパルスからなる元のクロック信号ＣＬＫを受信するために、接続されている。
【００２３】
クロック信号の各パルスは、前側エッジで始まる。ここで用いる表現では、前側エッジは、「立ち上がっている」エッジであり、つまり、ＬレベルからＨレベルへの移行時のものである。したがって、パルスの終わりに位置する後側エッジは、ＨレベルからＬレベルへの立ち下がりエッジである。
【００２４】
これらのエッジは、有限の峻度を有している（図２では認識できない）。つまり、エッジが生じる「とき」は、通常、エッジがＨレベルとＬレベルとの中心値を通るときと理解されている。立ち上がりエッジが生じたときからすぐ次の立ち下がりエッジが生じたときまでの持続期間ＴHは、Ｈ時間間隔（ここでは「パルス幅」）であり、立ち下がりエッジが生じたときからすぐ次の立ち上がりエッジが生じたときまでの持続期間ＴLは、Ｌ時間間隔（ここでは「パルス間隔」）を形成している。クロック信号の周期ＴCは、ＴH＋ＴLであり、デューティサイクルは、商ＴH／ＴC＝ＴH／（ＴH＋ＴL）として規定されている。
【００２５】
図１の前側エッジ遅延デバイスＤＡでは、クロック信号ＣＬＫは、段ごとにｎ段の遅延チェーン回路Ａ１：ｎを通る。各段では、前段に対し、立ち上がりエッジが立ち下がりエッジに対して増分τだけ遅延する。さらに、このような遅延段に適した回路を、図５と併せて記載する。また、図２の上部に、チェーン回路Ａ１：ｎでの段階的なエッジ遅延を、個々の段Ａ１：ｎの出力部の信号を示している波形ＣＬＫＡ１〜ＣＬＫＡｎによって、具体的に示す。遅延した、または、遅延されるエッジを、図２に太線にて示す。
【００２６】
遅延チェーン回路Ａ１：ｎでは、Ｈ時間間隔も、段ごとに次第に短くなって、ｘ番目の段Ａｘを通った後のある時点において完全に消える。これにより、信号はＬレベルにとどまり、それゆえに、発振がこれ以上見出せなくなる。したがって、数ｘ、つまり、発振が消失する遅延増分値の順序数は、クロック信号ＣＬＫにおける「パルス幅」ＴHの相対測度となる。パルス幅の絶対測度はτ×ｘである。
【００２７】
数ｘを確定するために、テストデバイスＰＡが設けられている。このテストデバイスＰＡは、クロック信号ＣＬＫに相当する第１の遅延段Ａ１の入力信号ＣＬＫＡ０と、各遅延段Ａ１：ｎの各出力信号ＣＬＫＡ１：ｎとを受信する。テストデバイスＰＡは、これらの各信号のどの信号が規則的に発振しているのかをテストするためのものである。
【００２８】
この発振テストは、テストデバイスにおいて非アクティブ状態「０」になるリセット信号ＲＥＳをセットすることにより、開始される。例えば、読み取られる発振の周期をいくつか含んでいる有限の持続期間の間の信号のパルスエッジを検出し、カウントすることによって、信号に発振があることを読み取ることができる場合が多い。上記の持続期間内において、ある信号でのカウントされたパルスエッジが所定の最少のカウント値に達すると、上記信号を「発振している」と評価できる。
【００２９】
さらに、この原理にしたがって動作しているテストデバイスの一例を、図６に基づいて記載する。このテストデバイスにおけるラッチコマンドＬＣが、テストを終了させ、確定された数ｘを保持する（「ラッチする」）ことを確保する。テストデバイスＰＡは、バイナリー（二進）コード化された形式で、好ましくは、パラレル形式にて、ビット数からなるバイナリー数コードで、数ｘを供給する。
【００３０】
図１の補正装置中の後側エッジ遅延デバイスＤＢを用いて、受信されたクロック信号ＣＬＫから、複数の各信号ＣＬＫＢ１：ｎをそれぞれ導き出す。上記複数の各信号では、クロックパルスの後側エッジが前側エッジに対して増分τだけ段階的に次第に遅延する。元のクロック信号の後側エッジが立ち下がりエッジであるにもかかわらず、遅延デバイスＤＢにおいて、遅延段Ｂ１：ｎのチェーン回路を用いることができる。
【００３１】
上記遅延段Ｂ１：ｎは、遅延段Ａ１：ｎ、つまり立ち上がりエッジが立ち下がりエッジに対してτだけ遅延する段と同様に形成されたものである。このことは、チェーン回路Ｂ１：ｎにクロック信号ＣＬＫを入力する前において、インバータＩＮ１により上記クロック信号ＣＬＫを反転させることによって可能になる。
【００３２】
図２の中央部分は、元のクロック信号ＣＬＫの変化と、遅延チェーン回路Ｂ１：ｎの第１段Ｂ１の入力部における反転したクロック信号ＣＬＫＢ０の波形と、その下に、ｎ段Ｂ１：ｎの各出力部におけるｎ個の各信号ＣＬＫ１：ｎとを示している。ここでも、遅延されるエッジを太線で示す。遅延チェーン回路Ｂ１：ｎでは、反転したクロック信号ＣＬＫＢ０のＨ時間間隔は、段ごとに次第に短かくなり、ある時点を示すｙ番目の段Ａｙを通った後において完全に消失する。これにより、この信号はＬレベルにとどまり、それゆえに、発振がこれ以上見出せなくなる。
【００３３】
したがって、数ｙ、つまり発振が消失する遅延増分値の順序数は、反転したクロック信号ＣＬＫＢ０のＨ時間間隔の持続期間の相対測度であり、それゆえに、元のクロック信号ＣＬＫのＬ時間間隔（つまり、クロック信号ＣＬＫの「パルス間隔」ＴL）の持続期間の相対測度である。パルス間隔の絶対測度は、τ×ｙである。
【００３４】
数ｙを確定するために、テストデバイスＰＢが設けられている。このテストデバイスＰＢは、反転したクロック信号ＣＬＫＢ０と遅延段Ｂ１：ｎの各出力信号ＣＬＫＢ１：ｎとを受信する。これは、これらの各信号のいずれが規則的に発振しているかをテストするためである。テストデバイスＰＢを、テストデバイスＰＡと同様に形成することができ、数ｘが供給される場合と同じバイナリーコード形式で数ｙを供給することができる。
【００３５】
遅延補正デバイスＤＣを、上記各テストデバイスにおいて確定された数ｘおよび数ｙに応じて、以下の通り制御することができる。上記制御は、元のクロック信号ＣＬＫの前側エッジまたは後側エッジを選択的に遅延することによって、出力部Ｋ２において、補正されたクロック信号ＣＬＫを得るためのものである。このクロック信号では、デューティサイクルを名目値１／２に一致させるために、Ｈ時間間隔およびＬ時間間隔が互いに一致している。
【００３６】
ｘがｙよりも大きい場合、つまり、元のクロック信号ＣＬＫのＨ時間間隔がＬ時間間隔ＴLよりも長い場合、Ｈ時間間隔は（この時間間隔を開始した）前側エッジの遅延によって短くなる。ｙがｘよりも大きい場合、つまり、元のクロック信号ＣＬＫのＬ時間間隔がＨ時間間隔ＴHよりも長い場合、Ｌ時間間隔は（この時間間隔を開始した）後側エッジの遅延によって短くなる。
【００３７】
評価デバイスＥＶ１において、遅延補正デバイスＤＣを調整するための情報が導き出される。評価デバイスＥＶ１は、演算コマンドＳ１によってアクティブ化できる算術演算回路ＡＲを含んでいる。上記算術演算回路において、テストデバイスＰＡおよびテストデバイスＰＢにおいて確定された数ｘおよび数ｙは組み合される。これは、値ｚ＝（ｘ−ｙ）／２というデジタル表現を得るためである。このデジタル表現では、量｜（ｘ−ｙ）／２｜を複数のビットを含むバイナリー数によって示し、符号をビット符号によって示している。この表現を、ラッチコマンドＬ１によってラッチ回路ＬＴ１に保持する。このビット符号は、所望のデューティサイクル１／２を得るために、クロック信号ＣＬＫの前側エッジまたは後側エッジが遅延する必要があるかどうかを指定する。数量｜（ｘ−ｙ）／２｜は、上記の関連する各エッジが遅延する必要があるタイムユニットτの数を指定する。
【００３８】
デューティサイクルを補正するための遅延補正デバイスＤＣを調整するために、ビット符号およびビット量をビット評価デバイスＥＶ１から上記遅延補正デバイスに供給する。図示した例では、評価デバイスと遅延補正デバイスとの間のビット量の経路に、２−１マルチプレクサＭＸ８が設けられている。
【００３９】
このマルチプレクサを、バイナリーデフォルト制御信号ＤＥＦによって切り替えることができる。これは、評価デバイスにおいて生成されたビット量、または、遅延補正デバイスＤＣに数ゼロを示すビットコンビネーションを、供給するためである。入力側のクロック信号ＣＬＫのデューティサイクルを、意図されているように補正するために、上記補正装置が作動する必要がある場合、制御信号ＤＥＦを「０」に設定する。これにより、評価デバイスにおいて生成されたビット量が遅延補正デバイスＤＣに達することができる。
【００４０】
遅延補正デバイスＤＣにおいても、互いに連続してカスケード接続された複数の各遅延段Ｃ１：ｎからなる遅延チェーン回路を用いる。これらの各段が、前述の各遅延段Ａ１：ｎおよび各遅延段Ｂ１：ｎと同様に形成されていることが好ましい。つまり、チェーン回路Ｃ１：ｎも、段ごとに、入力部に入力されたパルス系列の立ち上がりエッジの増分遅延τを生成する。
【００４１】
意図されたような補正動作では、ＤＥＦ＝「０」であり、これによって、値｜（ｘ−ｙ）／２｜を示すビット量が、遅延補正デバイスＤＣに入力される。この補正動作において、クロック信号ＣＬＫの前側エッジ（つまり、立ち上がりエッジ）の遅延が必要であれば（このことを、式（ｘ−ｙ）／２の正符号によって示す）、元の反転していないバージョンのクロック信号が遅延チェーン回路Ｃ１：ｎの入力信号ＣＬＫＣ０として用いられる。
【００４２】
この補正動作に、後側エッジの遅延が必要であれば（このことを、式（ｘ−ｙ）／２の負符号によって示す）、反転したバージョンのクロック信号が遅延チェーン回路Ｃ１：ｎの入力信号ＣＬＫＣ０として用いられる。
【００４３】
供給されるクロック信号のバージョンを選択するために、ビット符号によって演算回路ＡＲから制御できる入力部マルチプレクサＭＸ２が、反転していないクロック信号ＣＬＫ、または、インバータＩＮ２を介して導かれた反転したクロック信号を、遅延チェーン回路の入力に伝送するために設けられている。
【００４４】
第１の段Ｃ１の入力部に入力された信号ＣＬＫＣ０、および、各段Ｃ１：ｎの各出力部に現れる各信号ＣＬＫＣ１：ｎは、（ｎ＋１）−１マルチプレクサＭＸ１の（ｎ＋１）個の各入力部に供給される。上記マルチプレクサのスイッチング状態は、評価デバイスＥＶ１のビット量の出力部の値｜（ｘ−ｙ）／２｜の整数成分（ｚ＝ＩＮＴ｜（ｘ−ｙ）／２｜）に応じて制御される。これは、（元のクロック信号のデューティサイクルが名目値１／２に非常に正確に相当している場合は）整数ｚに相当するチェーン回路内の１つの順序数を信号ＣＬＫＣ０：ｎから選択するためである。上記整数は、ゼロであってもよい。
【００４５】
この選択された信号ＣＬＫＣｚは、それゆえに、ｚ個の遅延段Ｃ１：zを通り、したがって、前側エッジ遅延をτ×ｚだけ受ける。ｚ＝０である場合、マルチプレクサＭＸ１は、遅延しない入力信号ＣＬＫＣ０を選択する。
【００４６】
ｘ＞ｙであり、したがって、遅延チェーン回路Ｃ１：ｎが元の（反転していない）クロック信号ＣＬＫを受信する場合、マルチプレクサＭＸ１の出力信号は補正されたクロック信号ＣＬＫ’を形成する。
【００４７】
ｙ＜ｘであり、したがって、遅延チェーン回路Ｃ１：ｎが反転したクロック信号ＣＬＫを受信する場合、マルチプレクサＭＸ１の出力信号は補正されたクロック信号ＣＬＫ’の反転した形状を形成し、補正されたクロック信号ＣＬＫ’を得るには他の反転が必要である。このために、演算回路ＡＲの符号出力部によって制御できる出力部マルチプレクサＭＸ３を用いる。マルチプレクサＭＸ１によって選択された信号ＣＬＫＣｚを、直接またはインバータＩＮ３を介して、補正装置の最後の出力部まで伝送する。
【００４８】
図２の下部では、ｘ＞ｙであり、したがって、前側エッジを測度｜（ｘ−ｙ）／２｜だけ遅延する必要がある模式的な例を用いて、補正されたクロック信号ＣＬＫ’を示している。図２に示した、補正されたクロック信号の波形は、ある遅延時間の影響および所定の不正確さを含む程度には、理想的である。上記影響および不正確さについては、上記図示において考慮されていないので、以下に詳述する。
【００４９】
必要に応じて、デフォルト制御信号ＤＥＦを論理値「１」に設定することにより、デューティサイクル補正を無効にすることができる。この場合、マルチプレクサＭＸ１の制御入力部がマルチプレクサＭＸ８を介して数値ゼロを受信する。これにより、マルチプレクサＭＸ１の出力信号はエッジ遅延を全く有していない状態になる。出力部である出力部Ｋ２におけるクロック信号ＣＬＫ’のデューティサイクルは、元のクロック信号ＣＬＫのデューティサイクルと同じく、変わらないままである。
【００５０】
このあり得る一形態は、補正装置が、クロック制御されたチップの不変素子である場合に有効である場合がある。これは、クロック信号のデューティサイクル補正のないスタンダードモード（デフォルトモード）で必要に応じてこのチップを操作するためである。デフォルトモードのオプションを省略できれば、マルチプレクサＭＸ８を省略できる。
【００５１】
各遅延デバイスＤＡ、ＤＢ、遅延補正デバイスＤＣにおける各遅延段Ａ１：ｎ、Ｂ１：ｎ、Ｃ１：ｎによって、立ち上がりエッジが立ち下がりエッジに対して相対的に遅延する（または構造によってはその逆）だけではなく、さらに全ての信号が遅延する。さらに、各テストデバイスＰＡ、ＰＢにおける信号の処理、および、各マルチプレクサＭＸ１、ＭＸ２、ＭＸ３用の制御信号を得るまでのテスト結果ｘおよびテスト結果ｙの処理には、所定の時間が必要である。これにより、補正されたクロック信号ＣＬＫ’が、元のクロック信号ＣＬＫ全体に対して変位するように見える。ところが、上記変位は、デューティサイクル補正の質を妨げない。
【００５２】
しかし、他方、補正の質、つまり補正の正確さに影響を与える状況がある。このような状況は、補正するエッジ遅延の量が（ＴH−ＴL）／２の量とちょうど同じである場合のみ、補正されたクロック信号においてちょうど１／２のデューティサイクルを得るということである。しかしながら、各テストデバイスＰＡ、ＰＢは、ＴH、ＴLの各値をタイムユニットτの整数の倍数ｘおよび倍数ｙとして供給する。さらに、補正遅延の測度は、タイムユニットτの整数の倍数ＩＮＴ｜（ｘ−ｙ）／２｜に制限されている。したがって、補正遅延において約］−τ,＋τ［の範囲内で不正確さが生じてしまう。しかし、τをクロック周期ＴCよりも十分に小さくすることによって、この不正確さを許容限度内に保つことができる。
【００５３】
上記の理由から、期待される最も高いクロック周波数でもタイムユニットτのある最小数をクロック信号の周期ＴCに適用できるように、タイムユニットτを規定する必要がある。遅延チェーン回路中の必要な段の数ｎをも決定するこの最小数は、デューティサイクル補正の所望の正確さに応じて決まる。しかし、高いクロック周波数に適したタイムユニットτを非常に短くすることは、クロック周波数が著しく低い場合には有効ではないだろう。なぜなら、個々のチェーン回路における遅延段において必要な数ｎが、あまりにも多すぎるからである。この問題を解決するために、有効な一形態では、遅延段Ａ１：ｎ、Ｂ１：ｎ、Ｃ１：ｎは、遅延ユニットτ、つまり各段でのエッジ遅延の測度を制御信号ＳＥＴによって調整できるように形成されている。これについて、図５とともに以下にさらに記載する。
【００５４】
不正確さが起こりうる他の理由は、段階的なエッジ遅延の時間増分τが全ての各遅延チェーン回路Ａ１：ｎ、Ｂ１：ｎ、Ｃ１：ｎにおいて全く同じではない、という点にある。製造誤差、および、設計条件が異なっているために、各遅延チェーン回路間にわずかな不整合が生じてしまい、これによって、信号ＣＬＫ’のデューティサイクル補正は、最適ではなく、残留誤差を有してしまう。
【００５５】
この残留誤差を許容できない場合は、補正されたクロック信号に対し、繰り返されたデューティサイクル補正を施すことによって上記残留誤差が低減される。この「後補正」のために、図１の補正装置の出力部である出力部Ｋ２を、同様の構造をした第２の補正装置のクロック信号入力部に接続できる。
【００５６】
あまり費用のかからない１つの代替案は、遅延補正デバイスＤＣのみを２倍備え、上記遅延補正デバイスのクロック信号入力部を出力部Ｋ２に接続するというものである。この場合、上記したように図１の装置を用いて行う初めの補正後、切り替えを行う必要があるだろう。これは、元のクロック信号ＣＬＫの代わりに、補正されたクロック信号ＣＬＫ’を出力部Ｋ２から各遅延デバイスＤＡ、ＤＢに供給し、各テストデバイスＰＡ、ＰＢのｘ出力部およびｙ出力部を第２の遅延補正デバイスのｘ入力部およびｙ入力部に接続するためである。
【００５７】
しかし、第１の補正および続く後補正に同じ補正装置を使用することもできる。図３は、この目的に合った補正装置の構造を示すブロック図である。
【００５８】
図３の補正装置は、図１の補正装置に対し、いくつかの追加部を備えているという点において、図１とは異なっている。一方では、前側エッジ遅延デバイスＤＡと後側エッジ遅延デバイスＤＢとの信号入力部は、それぞれ１つの切り替えスイッチ（マルチプレクサ）ＭＸ４、ＭＸ５によって上流に接続されている。これらのスイッチを、バイナリー動作モード制御信号ＳＴによって切り替えることができる。これは、元のクロック信号ＣＬＫ、または、出力部Ｋ２から導き出されたクロック信号ＣＬＫ’を、上記の遅延デバイスに供給するためである。他方では、補正された評価デバイスＥＶ２が備えられている。この評価デバイスは、信号ＳＴによって制御可能なデマルチプレクサＭＸ６に続いて、２つの各ラッチ回路ＬＴ２、ＬＴ３を含んでおり、デジタル式の加算器ＡＤＤが、演算回路ＡＲとラッチ回路ＬＴ１との間にさらに挿入されているという点において、図１の評価デバイスＥＶ１とは異なっている。
【００５９】
図３の補正装置を、（図示していない）モード制御装置（「ステートマシン」）によって供給される信号ＳＴによって、２つの各動作状態間で切り替えることができる。これら２つの各動作状態では、遅延補正デバイスＤＣは、元のクロック信号ＣＬＫを受信する。第１の動作状態（信号ＳＴの論理状態「０」）では、各遅延デバイスＤＡ、ＤＢは、同様に、図１に関して記載したように、元のクロック信号ＣＬＫを受信し、各テストデバイスＰＡ、ＰＢを用いて数ｘおよび数ｙを確定し、上記テストデバイスから、演算回路ＡＲのビット量およびビット符号にしたがって、値ｚ＝ＩＮＴ［（ｘ−ｙ）／２］を計算する。
【００６０】
この値は、デマルチプレクサＭＸ６の０出力部を介してラッチ回路ＬＴ２に達し、そこで、ラッチコマンドＬ２によって保持される。デマルチプレクサＭＸ６の１出力部は、非アクティブ化されたままである。これにより、この出力部は、ラッチコマンドＬ３によってラッチ回路ＬＴ３に保持される数値０を供給する。後に続く加算コマンドＳ２が、加算器ＡＤＤをアクティブ化する。上記加算器は、ラッチ回路ＬＴ２、ＬＴ３に保持された値ｚと０との和（つまり値ｚ）を供給する。この値は、次に、ラッチコマンドＬ１によってラッチ回路ＬＴ１に保持される。
【００６１】
次に、出力部Ｋ２に補正されたクロック信号ＣＬＫ’を供給するために、ラッチ回路ＬＴ１の出力部のこの値ｚのビット量およびビット符号は、図１に関して上記したように、遅延補正デバイスＤＣにおいて各マルチプレクサＭＸ１、ＭＸ２、ＭＸ３を制御する。
【００６２】
続いて、信号ＣＬＫの後補正を行う。このために、第２の動作状態のスイッチを入れる（信号ＳＴの論理状態「１」）。ここでは、各遅延デバイスＤＡ、ＤＢは、出力部Ｋ２からクロック信号ＣＬＫ’を受信する。最初は、遅延補正デバイスＤＣにおけるマルチプレクサＭＸ１：３のセッティングは変わらない。
【００６３】
したがって、元のクロック信号ではなく、補正されたクロック信号が各テストデバイスＰＡ、ＰＢにおいて処理されるので、数ｘおよび数ｙに関して、補正されたクロック信号ＣＬＫ’にデューティサイクルを反映する新しい値ｘ’およびｙ’が得られる。これにより、演算回路ＡＲは、新しい値ｚ’＝ＩＮＴ［（ｘ’−ｙ’）／２］を算定する。この値の符号および量は、補正での残留誤差を取り除くために、補正されたクロック信号ＣＬＫ’のエッジをタイムユニットτの数だけ遅延する必要があるだろうということを、示している。
【００６４】
しかし、遅延補正デバイスＤＣが信号ＣＬＫ’ではなく元のクロック信号ＣＬＫを処理するので、値ｚ’はそれだけではエッジ遅延の新たな調整を決定することができない。むしろ、信号ＣＬＫ’を生成する前に調整されたエッジ遅延も、考慮される必要がある。つまり、値ｚ’と第１の動作状態で確定された値ｚとの和が、新しいエッジ遅延を決定するものとなる。
【００６５】
この和（ｚ＋ｚ’）を得るために、第２の動作状態（制御信号ＳＴの論理値「１」）では、値ｚ’を、デマルチプレクサＭＸ６の１出力部を介してラッチ回路ＬＴ３に伝送し、そこでラッチコマンドＬ３によって保持する。デマルチプレクサＭＸ６の０出力部は、非アクティブ化されたままである。これにより、上記出力部は、しかし、数値０を今回ラッチコマンドが入力されていないラッチ回路ＬＴ２に供給する。
【００６６】
このことから、このラッチ回路の出力部では、すぐ前の値ｚが保存される。後に続く制御コマンドＳＡは、加算器ＡＤＤを、アクティブ化して、各ラッチ回路ＬＴ２、ＬＴ３に保持された値ｚおよびｚ’の和を加算器ＡＤＤにて算出して出力する。この和（ｚ＋ｚ’）は、次に、ラッチコマンドＬ１によってラッチ回路ＬＴ１に保持される。
【００６７】
ラッチ回路ＬＴ１の出力部のこの値（ｚ＋ｚ’）のビット量およびビット符号は、出力部Ｋ２において後補正されたクロック信号が得られるように、遅延補正デバイスＤＣにおける各マルチプレクサＭＸ１、ＭＸ２、ＭＸ３を制御する。
【００６８】
図３の後補正が可能な補正装置の変更を、切り替えスイッチＭＸ４、ＭＸ５を省略し、その代わりに前側エッジ遅延デバイスＤＡおよび後側エッジ遅延デバイスＤＢの入力部を出力部Ｋ２にのみしっかりと永続的に接続することにより、行ってもよい。この場合、マルチプレクサＭＸ１の制御入力部では、（図示していない）スイッチングデバイスを備える必要がある。
【００６９】
上記スイッチングデバイスは、制御信号ＳＴが論理値「０」を有している場合、つまり少なくとも値ｚがラッチ回路ＬＴ２に保持されるまでの間、遅延していない信号ＣＬＫＣ０をマルチプレクサＭＸ１に一時的に選択させる。続いて、制御信号ＳＴの「０」状態の持続期間の残りに関して、上記スイッチングデバイスは、値ｚのビット量がマルチプレクサの制御入力部に供給されるようにする。
【００７０】
図１および図３の各実施形態では、同時に動作できる、２つの別々の各遅延チェーン回路Ａ１：ｎ、Ｂ１：ｎと、２つの別々の各テストデバイスＰＡ、ＰＢとが備えられている。これは、数ｘおよび数ｙを、パラレル動作にて供給するためである。
【００７１】
他の選択肢は、数ｘおよび数ｙを同じ遅延チェーン回路および同じテストデバイスを用いて順々に確定するというものである。このために、適切なスイッチングデバイス（ステートマシン）を備える必要があるだろう。数ｘを確定するために、補正するクロック信号ＣＬＫを遅延チェーン回路に供給し、数ｙを確定するために、反転したクロック信号を遅延チェーン回路に供給する。このような一構成によって、一つの遅延チェーン回路および一つのテストデバイスを節約することができる。
【００７２】
さらに、数ｘと数ｙとを確定するために遅延補正デバイスＤＣにおいて用いられる遅延チェーン回路Ｃ１：ｎを用いることによって、単一の遅延チェーン回路で済ませることも可能である。さらに、全ての遅延工程においてまったく同一の遅延チェーン回路を使用することにより、遅延の増分を決定するタイムユニットτが様々な遅延工程においてまったく同じであることが保証される。この場合、補正されたクロック信号を後補正する必要はない。このように形成されたデューティサイクル補正装置の一例について、以下に、図４に基づいて記載する。
【００７３】
図４の装置は、図１に示した遅延補正デバイスＤＣと同様に形成された単一の遅延デバイスＤＣを含んでいる。さらに、図１に記載の各テストデバイスＰＡ、ＰＢと同様に形成された単一のテストデバイスＰＣが備えられている。このテストデバイスＰＣの（ｎ＋１）入力部は、第１の段Ｃ１の遅延していない入力信号ＣＬＫＣ０と、遅延デバイスＤＣの遅延チェーン回路の段Ｃ１：ｎのｎ個の段階的に遅延した各出力信号とを受信する。
【００７４】
さらに、評価デバイスＥＶ３が備えられている。上記評価デバイスは、演算回路ＡＲのｘ入力部およびｙ入力部の前に、デマルチプレクサＭＸ７および２つの各ラッチ回路ＬＴ４、ＬＴ５からなる、シリアル／パラレル変換器が備えられているという点において、図１の評価デバイスＥＶ１とは異なっている。
【００７５】
評価デバイスＥＶ３および遅延デバイスＤＣは、ビット量マルチプレクサＭＸ８と共にもう１つの第２のマルチプレクサＭＸ９を備えている。マルチプレクサＭＸ９は、評価デバイスＥＶ３またはテストモード制御ビットＰＳＴから、遅延補正デバイスＤＣにおけるこれら２つの各マルチプレクサＭＸ２、ＭＸ３の制御入力部にビット符号を供給するためのものである。
【００７６】
図４の補正装置の動作を具体的に示すために、この図４の下部に示した、上記補正装置における、互いに連続した各動作段階において、様々な制御信号および制御コマンドの有効性を時間の経過にしたがって表で示した図を示す。個々の系列は、連続する時間区分であり、例えば、何らかの適切なタイミング信号によって制御されている。制御信号のバイナリ値は、通常のように、数字「０」、「１」によって示されている。太い横線は、上記の時間間隔における信号値が任意であってもよいことを示している。つまり、重要ではない（何れでもよい）。感嘆符「！」は、コマンドのアクティブ化（例えば、トリガするコマンド信号のエッジの現れ）を意味している。図の最後の３つの行では、各数値ｘ、ｙ、ｚの有効時間を示している。
【００７７】
デューティサイクル補正が無効とすることが意図されているデフォルト動作（補正されない動作）では、リセット信号ＲＥＳがアクティブな状態（論理値「１」）であることにより、テストデバイスＰＣを非アクティブ状態に保つ。デフォルト制御信号ＤＥＦを「１」に保つことにより、マルチプレクサＭＸ１の制御入力部は数値ゼロを受信する。これは、元のクロック信号ＣＬＫを、デューティサイクルを変えずに出力部Ｋ２に伝送するためである。ここで、各マルチプレクサＭＸ２、ＭＸ３用のバイナリ制御信号の状態は、重要ではない。
【００７８】
補正装置を規定どおりに、つまり入力側のクロック信号ＣＬＫのデューティサイクルを補正するために、動作させる場合、マルチプレクサＭＸ８のデフォルト制御信号ＤＥＦを「０」に設定する。これにより、遅延デバイスＤＣにおいて、評価デバイスＥＶ３のビット量出力部は、マルチプレクサＭＸ１の制御入力部に接続される。補正動作は、連続する４つの各動作シークエンス、つまり、第１に数ｘの確定、第２に数ｙの確定、第３に数ｚ＝（ｘ−ｙ）／２の確定、第４に実際の補正時の動作（つまり、エッジ遅延を補正するときの設定）を含んでいる。
【００７９】
数ｘを確定するために、テストデバイスＰＣのリセット信号ＲＥＳを無効にする。つまり、「０」に設定する。補正動作信号ＣＳＴを「０」に設定し、テストモード信号ＰＳＴを「１」に設定する。これとともに、マルチプレクサＭＸ９は、マルチプレクサＭＸ２、ＭＸ３の制御入力部に「１」を供給する状態になる。これによって、遅延チェーン回路Ｃ１：ｎは非反転クロック信号ＣＬＫを受信する。
【００８０】
この動作状態では、遅延チェーン回路Ｃ１：ｎおよびテストデバイスＰＣは、図１の遅延チェーン回路Ａ１：ｎおよびテストデバイスＰＡに関して記載したように動作する。数ｘを確定するためにテストデバイスＰＣの信号ＣＬＫＣ０：ｎの発振テストに必要なテスト期間の後、ラッチコマンドＬＣを発行する。これにより、数値ｘがテストデバイスＰＣに保持される。
【００８１】
この数値ｘは、テストモードビットＰＳＴ＝「１」を制御することによってスイッチング状態「１」にある、デマルチプレクサＭＸ７を介して、ラッチ回路ＬＴ４の入力部に達し、そこで、後に続くラッチコマンドＬ４によって「有効に」保持される（つまり格納される）。ラッチコマンドＬ４と同時に、テストデバイスＰＣのリセット信号ＲＥＳをここでも「１」に設定する。
【００８２】
数ｙを確定するために、テストデバイスＰＣのリセット信号ＲＥＳを再び「０」に設定する。補正動作信号ＣＳＴを「０」のままにし、テストモード信号ＰＳＴを「０」に設定する。これとともに、マルチプレクサＭＸ９は、各マルチプレクサＭＸ２、ＭＸ３の制御入力部に「０」を供給する状態になる。これにより、遅延チェーン回路Ｃ１：ｎは反転したクロック信号ＣＬＫを受信する。
【００８３】
この動作状態では、遅延チェーン回路Ｃ１：ｎおよびテストデバイスＰＣは、図１の遅延チェーン回路Ｂ１：ｎおよびテストデバイスＰＢに関して記載したように動作する。数ｙを確定するためにテストデバイスＰＣにおける信号ＣＬＫＣ０：ｎの発振テストが必要なあるテスト期間の後、再び、ラッチコマンドＬＣを発行する。これにより、数値ｙはテストデバイスＰＣに保持される。
【００８４】
この数値ｙは、テストモードビットＰＳＴ＝「０」を制御することによってスイッチング状態「０」にある、デマルチプレクサＭＸ７を介して、ラッチ回路ＬＴ５の入力部に達し、そこで、後に続くラッチコマンドＬ５によって「有効に」格納される。ラッチコマンドＬ５と同時に、テストデバイスＰＣのリセット信号ＲＥＳを、ここでも「１」に設定する。
【００８５】
数値ｚを確定するために、ＲＥＳを「１」のままにし、演算コマンドＳ１を発行する。これにより、ラッチ回路ＬＴ４、ＬＴ５に格納された値ｘおよびｙから、演算回路ＡＲは値ｚ＝（ｘ−ｙ）／２を計算する。ある演算時間が経過した後、ラッチコマンドＬ１を発行する。これにより、ラッチ回路ＬＴ１において計算された数ｚのビット量およびビット符号は、「有効に」保持される。
【００８６】
最後の工程として、補正動作信号ＣＳＴを「１」に設定することにより、デューティサイクルの実際の補正を行う。これにより、マルチプレクサＭＸ９は計算された数ｚのビット符号を各マルチプレクサＭＸ２、ＭＸ３の制御入力部に供給する。この状態では、遅延デバイスＤＣは、図１に記載の遅延補正デバイスＤＣと同様に上記したように動作する。このために、評価デバイスからのビット量およびビット符号によって制御することにより、出力部Ｋ２のクロック信号ＣＬＫ’が所望のデューティサイクル１／２で発生するように、各マルチプレクサＭＸ１、ＭＸ２、ＭＸ３がそれぞれセットされる。
【００８７】
補正装置の現在のスイッチング状態は、出力部Ｋ２に接続されたクロック制御されたデバイスにおける続く有効な動作の間、変化しないように維持される。所望のクロック信号のデューティサイクルの全ての新たな補正のためには、全ての上記各動作シークエンスは、繰り返され、これにより、ｘの確定を始める。
【００８８】
すでに前述したように、以下では、図５および図６に基づいて、各遅延デバイスＤＡ、ＤＢ、ＤＣの遅延段、および、それらの各テストデバイスＰＡ、ＰＢ、ＰＣに関する模式的な実施形態について記載する。
【００８９】
図５は、各遅延デバイスＤＡ、ＤＢ、ＤＣの各段Ａｉ、Ｂｉ、Ｃｉに用いられる調節可能な遅延段における、使用可能な一形態を示す回路図である。図示された遅延段は、第１の（反転した）バイナリー増幅器を、Ｐチャネル電界効果トランジスタ（ＰＦＥＴ）Ｐ１を備えた入力増幅器として含んでいる。上記Ｐチャネル電界効果トランジスタのソースは、高電位のＨ電位に接続されており、上記Ｐチャネル電界効果トランジスタのドレインは、可変インピーダンスＺを介してＮチャネル電界効果トランジスタ（ＮＦＥＴ）Ｎ１のドレインに接続されている。ＮＦＥＴ Ｎ１のソースは、Ｈ電位より低い低電位であるＬ電位に接続されており、これら２つの各トランジスタＰ１、Ｎ１のゲート同士は、遅延される入力側のクロック信号ＣＫＫｅを受信するために、接続されている。入力増幅器の出力信号の出力信号ＣＬＫｍは、ＰＦＥＴ Ｐ１のドレインの回路ノード「ｍ」に発生する。
【００９０】
さらに、図５の遅延段は、第２の（反転した）バイナリー増幅器を、ＰＦＥＴ Ｐ２を備えた出力増幅器として含んでいる。このＰＦＥＴのソースは、Ｈ電位に接続されており、ドレインは、ＮＦＥＴ Ｎ２のチャネルを介してＬ電位に接続されている。これら２つの各トランジスタＰ２、Ｎ２のゲート同士は、入力増幅器の出力信号ＣＬＫｍを受信するために、接続されている。遅延段の出力部信号ＣＬＫａは、トランジスタＰ２、Ｎ２の相互接続されたドレインの回路ノード「ａ」に導き出される。
【００９１】
図５の下部は、各信号ＣＬＫｅ、ＣＬＫｍ、ＣＬＫａの時間経過を具体的に示すタイミングチャートである。入力側のクロック信号ＣＬＫｅ（時間ｔ１）の立ち下がりエッジによって、導通していたＮＦＥＴ Ｎ１は遮断され、遮断されていたＰＦＥＴ Ｐ１は導通する。これにより、回路ノードｍはＬ電位からＨ電位にプルアップされ、したがって、信号ＣＬＫｍの立ち上がりエッジが発生する。
【００９２】
このエッジの峻度は、ノードｍとＨ端子との間のプルアップ分枝部の時定数によって決定される。この時定数は、ＰＦＥＴ Ｐ１の順方向抵抗に比例している。この抵抗は、できる限り小さいことが好ましい。したがって、入力信号ＣＬＫｅの立ち下がりエッジ（平均レベル（Ｈ＋Ｌ）／２を通る遷移の時間ｔ１）と、これによって発生した、信号ＣＬＫｍの立ち上がりエッジ（時間ｔ２）との間に、わずかな遅延Δが生じる。
【００９３】
入力側のクロック信号ＣＬＫｅの立ち上がりエッジ（時間ｔ２）によって、遮断されていたＮＦＥＴ Ｎ１は導通し、導通していたＰＦＥＴ Ｐ１は遮断される。これにより、回路ノードｍは、Ｈ電位からＬ電位にプルダウンされ、したがって、信号ＣＬＫｍの立ち下がりエッジが発生する。このエッジの峻度は、ノードｍとＬ端子との間のプルダウン分枝部の時定数によって決定される。
【００９４】
この時定数は、さらに挿入されたインピーダンスＺを用いて、プルアップ分枝部の時定数よりも著しく大きく、それゆえに、立ち下がりエッジは、立ち上がりエッジよりも著しく傾斜がゆるやかである。したがって、立ち下がりエッジは、時間ｔ５で平均的なレベルＭに達する。この時間は、信号ＣＬＫｅのトリガしている立ち上がりエッジの時間ｔ４と比べて、Δよりも著しく大きい測度Ｔmだけ遅延する。
【００９５】
各トランジスタＰ２、Ｎ２によって構成された出力増幅器は、入力増幅器と同様に動作する。しかし、トランジスタＰ２を介したプルアップ分枝部と、トランジスタＮ２を介したプルダウン分枝部とが、各トランジスタが導通している状態で、できる限り低いインピーダンスを有しているという違いがある。
【００９６】
したがって、時間ｔ２で現れる信号ＣＬＫｍの急峻な立ち上がりエッジによって、出力信号ＣＬＫａの急峻な立ち下がりエッジが、時間ｔ３でのわずかな遅延時間Δの後で生じる。信号ＣＬＫｍの立ち下がりエッジが平坦であることによって、出力信号ＣＬＫａに急峻な立ち上がりエッジが生じる。この立ち上がりエッジの時間ｔ６は、同様に、時間ｔ５と比べて（つまり、傾斜がゆるやかなエッジが平均的なレベルＭを通過する時間と比べて）わずかな測度Δだけ遅延する。
【００９７】
しかし、時間ｔ５が時間ｔ２よりも著しく遅いので、入力信号ＣＬＫｅの立ち上がりエッジは、出力信号ＣＬＫａの立ち下がりエッジよりも著しく遅延して発生する。この著しい遅延は、（ｔ６−ｔ４）−（ｔ３−ｔ１）＝（Ｔm＋Δ）−２Δ＝Ｔm−Δであり、タイムユニットτを規定する。
【００９８】
タイムユニットτは、インピーダンスＺが大きければ大きいほど、長くなる。このタイムユニットτを調整できるように、上記インピーダンスを、制御変数ＳＥＴ（例えば、抵抗チェーン回路）によって変えることができる。上記抵抗チェーン回路の個々の各抵抗を、そららの切り換えによって選択的にアクティブ化または非アクティブ化できる。図示した場合には、抵抗値ｒと調整できる抵抗Ｒ２とを有する固定抵抗Ｒが備えられている。上記抵抗の抵抗値を、０とｒとの間で連続的に変更できる。これにより、抵抗Ｒ２を制御するためのアナログ信号と、抵抗Ｒ１を任意にアクティブ化するためのバイナリー（デジタル）信号とを用いて、０と２ｒとの間の全ての抵抗値を連続的に変化させて調整することができる。
【００９９】
プルダウン抵抗に加えて（またはその代わりに）、回路ノードｍとＬ電位との間に、１つまたは複数のキャパシタも備えることができる。上記キャパシタを、任意でＯＮ状態およびＯＦＦ状態にすることができる。有効な全ての容量値が大きいほど、時間τは長くなる。図５に、例として容量ＣＰを示す。この容量は、第２のバイナリー信号およびスイッチを介して任意で有効または無効にできるものである。これに応じて、操作のための制御変数ＳＥＴを供給するための配線は、図示した場合には、全部で３つの配線からなる。
【０１００】
図５に示した、可変のプルダウンインピーダンスの形態は、一例であるにすぎない。上記チェーン回路における抵抗の数は、２よりも多くても少なくてもよく、アナログで調整できる抵抗の代わりに、インピーダンスＺおよびそれに伴って量τを変えることができる増分に応じて、固定抵抗も備えられていてもよい。
【０１０１】
図示した直列回路の代わりに、調整できる複数の抵抗および／または選択的に起動できる固定抵抗の並列回路を備えてもよい。上記の抵抗を、実際は、バイポーラトランジスタまたは電界効果トランジスタによって実現できる。また、キャパシタを用いてもよいし、さらには、同様に、スイッチも特に集積回路において用いてもよい。また、複数の完全なプルダウン分枝部を並列に備えることもできる。上記分枝部は、インピーダンスにおいて異なっており、制御信号によって任意にＯＮ状態およびＯＦＦ状態にすることができる。
【０１０２】
遅延時間τの調整は、クロック周波数ｆCに応じて、好ましくは、この時間と各遅延チェーン回路における段の数ｎとの積（つまり、積τ×ｎ）がクロック周期ＴCよりも著しく小さくなく、より好ましくはクロック周期とほぼ同じであるように、行われる。
【０１０３】
図６は、前側エッジ遅延デバイスＤＡのテストデバイスＰＡの考えられる有効な一形態の構造を模式的に示している。図示したテストデバイスは、複数の（ｎ＋１）個の互いに類似の各カウンタＣＮ０：ｎと、上記各カウンタに個々に割り当てられた上記各カウンタと同じ数の各ＲＳフリップフロップＦＦ０：ｎとを含んでいる。カウンタＣＮ０は、そのカウンタ入力部Ｃにクロック信号ＣＬＫＡ０を受信し、各カウンタＣＮ１：ｎは、エッジが段階的に遅延したクロック信号ＣＬＫＡ１：ｎのうちの１つを、遅延チェーン回路Ａ１：ｎから上記各カウンタのカウンタ入力部Ｃに受信する（図１）。
【０１０４】
各カウンタＣＮ０：ｎは、受信された信号の同じ向きのエッジ（例えば、立ち下がりエッジ）をカウントするために、形成されている。このカウントは、カウンタのＲ入力部においてリセット信号ＲＥＳを非アクティブ化した後、数値０で開始される。この数値があらかじめ選択されたしきい値未満である場合、カウンタＣＮＴ０：ｎは、論理値「０」を供給する１つの信号出力部Ｗを有している。このしきい値に達した直後に、Ｗ出力部は論理値「１」に切り替わる。これにより、それぞれ割り当てられたＲＳフリップフロップのセット入力部Ｓはアクティブ化される。これは、フリップフロップをその「１」状態に設定することによって、上記フリップフロップがそのＱ出力部に「１」を供給するためである。全てのカウンタＣＮ０：１は、上限に達したときに（オーバーフロー）、カウントすることが止まり、初めから再び値０を始めないように、形成されていることが好ましい。
【０１０５】
繰り返されるカウントエッジを規則的に含んだ（つまり、「発振する）入力信号を有するカウンタＣＮ０：（x−１）は、あるカウント期間内でしきい値カウントに達し、割り当てられたフリップフロップＦＦ０：（x−１）を設定する。発振しない入力信号を有する残りのカウンタＣＮｘ：ｎは、理想的な場合にはカウントパルスを全く受信しない。つまり、理想的な場合にはこのカウンタを０に止める。
【０１０６】
しかし、ほんのわずかな障害が与えられる場合がある。例えば、補正するクロック信号の位相の、あるジッタにより、発振と非発振との境界にある不明瞭さが生じる。したがって、理想的な場合にはもはや発振しない信号において、時々、カウントエッジが現れる場合がある。この「異常値」が、明らかに発振している信号のカウントエッジよりもまれなので、上記のカウンタの数値は、上記明らかに発振する信号を受信する上記カウンタの数値を下回る。
【０１０７】
しきい値カウントとカウント期間とを適切に選択することにより、カウント期間の経過後に、発振する受信信号を有するカウンタＣＮ０：（x−１）のみがしきい値に確実に達しており、他の全てのカウンタＣＮｘ：ｎは達していないということが達成される。したがって、カウント期間の経過後、第１のｘフリップフロップＦＦ０：（x−１）のＱ出力部は「１」であり、残りのフリップフロップＦＦｘ：ｎのＱ出力部は「０」を維持する。
【０１０８】
フリップフロップＦＦ０：ｎのＱ出力部は、カウント期間の終わりに、数ｘをいわゆる「サーモメータコード」で供給する。ラッチコマンドＬＣによって、このサーモメータコード語は、コード変換器ＣＶの入力部にてラッチされる。コード変換器ＣＶは、サーモメータコード表現を数ｘのバイナリー数コード表現に変換するために備えられている。
【０１０９】
後側エッジ遅延デバイスＤＢのテストデバイスＰＢを、図６に示したテストデバイスＰＡのように形成することができる。これは、数ｙをサーモメータコードで確定し、次に、バイナリー数コードで表現するためである。
【０１１０】
テストデバイスＰＢは、反転したクロック信号ＣＬＫＢ０をカウンタＣＮ０のＣ入力部に受信し、段階的にエッジが遅延する信号ＣＬＫＢ０：ｎをカウンタＣＮ１：ｎのＣ入力部に受信する。同様に、テストデバイスＰＣも図４の補正装置の形態に形成できる。これは、各カウンタＣＮ０：ｎの各クロック信号ＣＬＫＣ０：ｎをＣ入力部に受信するためである。
【０１１１】
当然ながら、各テストデバイスＰＡ、ＰＢにおける発振テストの持続期間、つまり、上記各デバイスに含まれる各カウンタの、カウンティング動作の始め（リセット信号ＲＥＳの非アクティブ化）からフリップフロップ出力部のサンプリングおよびラッチ（ラッチコマンドＬＣ）までのカウント期間が、どのような場合にもクロック信号ＣＬＫのある最小数の周期ＴCを含んでいるように、規定される必要がある。
【０１１２】
この最小数は、タイムユニットτの長さに依存しているだけではなく、様々な他の因子（例えば、各遅延チェーン回路によるクロック信号の最大伝播遅延、カウンタ伝播遅延、発振テストにおける上記の「異常値」の相対度数）にも依存している。これら全ての因子は、製造および設計に関連しており、これにより、上記の最小数は、その都度、実験的に見出される必要がある。
【０１１３】
しきい値カウントは、当然ながら、上記の最小数よりも小さくてはならない。カウンタの大きさ、つまり、上記カウンタのカウント容量を、最終数値が同時にしきい値カウントとしても用いられるように、規定することができる。この場合、カウンタ端子Ｗに生成される信号は、カウンタのオーバーフロー表示から導き出される。
【０１１４】
図示した各テストデバイスＰＡ、ＰＢの形態では、遅延しない各クロック信号ＣＬＫ、ＣＬＫＢ０の発振テストが、カウンタＣＮ０およびフリップフロップＦＦ０を用いて行われる。これらの信号が、明瞭に認識される方法にて発振しないとき、数ｘおよび数ｙの値０が得られる。
【０１１５】
このことは、クロック信号を訂正できない状態にて、クロック信号の発生に支障が生じていることを表示するために、用いられる。このような表示可能性を用いないで済ませる場合、遅延しない各クロック信号ＣＬＫ、ＣＬＫＢ０の発振テストを省略できる。これにより、各テストデバイスＰＡ、ＰＢのカウンタＣＮ０およびフリップフロップＦＦ０を用いる必要がなくなる。この場合、テストデバイスの出力部は、数ｘ１およびｙ１を示している。しかし、これによって演算回路ＡＲの演算結果は変わらない。なぜなら、この結果は、これら２つの入力された各数の間の差にのみ依存しているからである。
【０１１６】
本発明の権利における請求の範囲を網羅するために、本発明の補正装置における様々な各動作工程を、個々の各動作の時間的な連続をも制御する好適なタイミング制御によって調整することにも、言及する必要がある。このことは、制御およびラッチの各コマンドＳＴ、Ｌ１、Ｌ２、Ｌ３、ＳＡ、ＲＥＳ、ＬＣを時間的に調整して生成することも含んでいる。
【０１１７】
前記の各図に基づいて前述した各回路は、本発明の補正原理を実現するための例にすぎない。本発明を、これらに限定せず、変更した実施形態でも実施することができる。これらの変更した実施形態のうちのいくつかについて、以下に簡単に記載する。
【０１１８】
記載する例では、各テストデバイスＰＡ、ＰＢは、テストされる各信号用に、（カウンタＣＮとフリップフロップＦＦとによってそれぞれ構成された）個々に割り当てられた固有の発振検出器を含んでおり、テストされる全ての各信号は、上記の関連したテストデバイスに対してパラレルに供給される。
【０１１９】
１つの代替案では、各テストデバイスに、単一の発振検出器が備えられている。この発振検出器には、遅延され、その遅延の増分が順次増加した各信号が、対応して制御されたマルチプレクサを介して順々に入力される。この検出器が「信号中に発振のない」状態を感知したときに、発振が消失する遅延段の各順序数ｘ、ｙを、マルチプレクサの関連したセッティングから導き出すことができる。
【０１２０】
段階的に順次遅延される信号を遅延チェーン回路の入力部に供給する場合、各遅延段の各出力部に接続されたマルチプレクサを設けることが望ましい。このとき、「出力部マルチプレクサ」を備えた上記のような構造は、遅延チェーン回路Ｃ１：ｎおよびマルチプレクサＭＸ１に関する図１に示したような構造と類似している。
【０１２１】
しかし、遅延チェーン回路Ａ１：ｎおよびＢ１：ｎの入力信号を、マルチプレクサ（上記マルチプレクサは、ここではデマルチプレクサとして動作する）を介して、段階的に連続する各段の入力部に供給することもできる。これにより、最後の段の出力部は、発振検出器においてテストされる、順次遅延される信号を、連続的に供給することができる。
【０１２２】
１つの代替案として、遅延補正デバイスＤＣの遅延チェーン回路Ｃ１：ｎを、図示した出力部マルチプレクサＭＸ１の代わりに、デマルチプレクサとして動作する入力部マルチプレクサによって動作することもできる。
【０１２３】
この入力部マルチプレクサの信号入力部には、遅延される信号が入力される。これは、上記信号を、遅延チェーン回路Ｃ１：ｎにおいて、選択された段の入力部に伝送するためである。この信号が、所望のエッジ遅延Ｖ＝τ×｜（ｘ−ｙ）／２｜を有する最後の段Ｃｎの出力部に現れるように、この選択を、数｜（ｘ−ｙ）／２｜を示すビット量に応じてマルチプレクサを制御することによって行う。
【０１２４】
本発明に関する先行技術文献としては、米国特許出願公開公報第２００５／００６８０７９Ａ１号公報（公開日：２００５年０３月３１日）が挙げられる。
【図面の簡単な説明】
【０１２５】
【図１】本発明のデューティサイクル補正装置に係る実施可能な一形態を示すブロック図である。
【図２】図１の装置に生じた各信号の時間による変化をそれぞれ示す各タイミングチャートである。
【図３】本発明のデューティサイクル補正装置に係る、図１の装置を変形させた、第２形態を示すブロック図である。
【図４】本発明のデューティサイクル補正装置に係る第３形態を示すブロック図である。
【図５】本発明に係る、エッジ遅延のための遅延段における有利な実施形態の基本的な構造を示すブロック図、および、上記実施形態において生成された各信号を示す各タイミングチャートである。
【図６】本発明に係る、発振テストデバイスの模式的な一実施形態のブロック図である。
【符号の説明】
【０１２６】
Ａ１：ｎ 遅延段
ＡＲ 演算回路
ＡＤＤ 加算器
Ｂ１：ｎ 遅延段
Ｃ１：ｎ 遅延段
ＣＮ０：ｎ カウンタ
ＣＶ コード変換器
ＣＰ プルダウン容量
ＤＡ 前側エッジ遅延デバイス
ＤＢ 後側エッジ遅延デバイス
ＤＣ 遅延補正デバイス
ＥＶ１：３ 評価デバイス
ＦＦ０：ｎ フリップフロップ
ＩＮ１：３ インバータ
Ｋ１ 入力端子
Ｋ２ 出力端子
ＬＴ１：５ ラッチ回路
ＭＸ１：９ マルチプレクサ／デマルチプレクサ
Ｎ１：２ ＮＦＥＴ
Ｐ１：２ ＰＦＥＴ
ＰＡ 発振テストデバイス
ＰＢ 発振テストデバイス
Ｒ１：２ プルダウン抵抗
Ｚ 可変インピーダンス
【発明の詳細な説明】
【０００１】
本発明は、デューティサイクルと名目値１／２との偏差に関して、周期パルスを含んだクロック信号を補正するための補正装置に関するものである。本発明は、ＤＲＡＭメモリチップにおけるシステムクロック信号のデューティサイクル補正に適用され、この適用範囲は重要であるが、その適用範囲に限定されるものではない。
【０００２】
電子システム類をクロックするためのクロック信号、特にデジタルデータを処理、送信または格納するためのクロック信号は、通常、所定の２つの電位レベル（通常（「ｈｉｇｈ」の）「Ｈ」と（「ｌｏｗ」の）「Ｌ」で示される）間で絶え間なく変化することによって生じる、周期的に連続した各パルスからなる。それに応じて、ＬレベルからＨレベルへの移行時は、クロック信号の「立ち上がりエッジ」と呼ばれ、これとは逆の（つまり、ＨレベルからＬレベルへの）移行時はクロック信号の「立ち下がりエッジ」と呼ばれている。「各パルス」を、所望されているように、Ｈレベルの時間（Ｈ時間間隔ＴH）またはＬレベルの時間（Ｌ時間間隔ＴL）であると、みなすことができる。以下で定義するための基礎となる第１の観点では、立ち上がりエッジをパルスの前側エッジであるとし、立ち下がりエッジをパルスの後側エッジであるとする。
【０００３】
クロックする電子回路では、クロック信号のＨ時間間隔とＬ時間間隔とを確実に認識し、これらを区別する必要がある。したがって、各レベルを検出できるように、これら２つの時間間隔が十分な長さを有することが望ましい。これら２つの時間間隔が同じ長さ、つまり、クロック信号の周期ＴCのちょうど半分である場合が理想的である。つまり、パルス幅ＴHと周期ＴCとの比として規定された「デューティサイクル」は、１／２であることが望ましい。
【０００４】
このようなデューティサイクルを１／２とするという要求は、特にクロック周波数ｆC（＝１／ＴC）が高い場合に満たす必要がある。なぜなら、クロック周波数ｆCが高い場合では、デューティサイクルと名目値１／２との偏差が小さいときでも、上記偏差によりＨ時間間隔またはＬ時間間隔が短くなりすぎ、これにより、これらの時間間隔がもはや確実に認識されなくなってしまうからである。
【０００５】
１／２との偏差が大きい「質の悪い」デューティサイクルＴH／ＴCを有しているシステムクロックが、クロック制御回路に供給されて、上記回路内部でさらに悪化し、これにより、上記回路において、その内部と外部との同期が致命的に悪化してしまうことがしばしば生じる。そのようなとき、立ち下がっているクロックエッジのデータアイの位置は、次に、立ち上がっているクロックエッジのデータアイに対して変位されている。
【０００６】
上記の理由から、デューティサイクル補正は必要不可欠であるといえる。このことが、各電子回路における多くの規格仕様が、速いデータ転送速度で動作している回路のために自動デューティサイクル補正（通常、略してＤＣＣ）を要求している理由である。このことは、例えば、データ転送速度が書き込み読み出しクロックの周波数の２倍、４倍、または、８倍である、ＤＤＲ動作、ＤＤＲ２動作、または、ＤＤＲ３動作のＤＲＡＭメモリチップにも当てはまる。
【０００７】
これまでに、ＤＣＣは、位相同期ループ（ＰＬＬ）を用いて実現されてきた。この実現のコンセプトでは、電圧制御発振器は、入力されてくるクロック信号の周波数に対し較正される。この発振器は、１／２とほぼ完全なデューティサイクルを有している。質の悪いデューティサイクルを有するシステムクロックは、この発振器から得られたクロック信号によって置き換えられる。しかし、１つの問題は、上記発振器の周波数をシステムクロックの周波数に正確に同調させることが難しいという点にある。
【０００８】
ＤＣＣを実現できる他の公知のコンセプトは、遅延同期ループ（ＤＬＬ）を含んだ回路の使用である。この回路では、クロック信号、および、その反転した形状の反転クロック信号が用いられる。ＤＬＬによって、これら２つの各信号は、立ち上がっている（または立ち下がっている）エッジが時間的に一致するようになるように、互いに変位される。デューティサイクルが１／２ではない場合に、他のエッジは同時には生じない。混合回路によって、これらの異なる時間は平均化される。混合回路およびＤＬＬの形状および設計は、非常に複雑である。これらが複雑であることにより、この種のデューティサイクル補正もまた、エラーによる悪影響を非常に受けやすい。
【０００９】
本発明の目的は、クロック信号のデューティサイクル補正を行うために、確実かつ簡便に実現される技術を提供することである。この目的を、本発明では、請求項１の特徴を有するクロック信号の補正装置によって解決する。
【００１０】
それゆえに、デューティサイクルと名目値１／２との偏差に関して、各周期パルスを含んだクロック信号（ＣＬＫ）を補正するための本発明のクロック信号の補正装置は、以下の各手段を特徴としている。
【００１１】
上記各手段とは、上記クロック信号から、前側エッジが後側エッジに対して１タイムユニットτだけずつ段階的に増分した遅延を有するｎ個の各前側エッジバージョンの各信号をそれぞれ導き出すために、ｎ個の各遅延段からなる前側エッジ用のチェーン回路を含んだ前側エッジ遅延手段、
上記クロック信号から、後側エッジが前側エッジに対して上記タイムユニットτだけずつ段階的に増分した遅延を有するｎ個の各後側エッジバージョンの各信号をそれぞれ導き出すために、ｎ個の各遅延段からなる後側エッジ用のチェーン回路を含んだ後側エッジ遅延手段、
上記前側エッジ遅延手段によって導き出された各信号の発振をモニターし、上記各信号において発振が消失した点での遅延増分値の順序数ｘを確定する前側エッジテスト手段、
上記後側エッジ遅延手段から導き出された各信号の発振をモニターし、上記各信号の発振が消失する点での遅延増分値の順序数ｙを確定する後側エッジテスト手段、および、
ｘ＞ｙの場合、上記クロック信号の各周期パルスの前側エッジを、測度
Ｖ＝τ×｜ｘ−ｙ｜／２だけずつ遅延されるように、
ｘ＜ｙである場合、上記クロック信号の各周期パルスの後側エッジを、上記測度Ｖだけずつ遅延されるように、上記クロック信号を制御可能な遅延補正手段である。
【００１２】
本発明のクロック信号の補正装置は、基本的に、時間に関する２つの各測定に基づいて機能している。一方の測定により、「パルス幅」、つまり周期パルスの前側エッジから後側エッジまでの時間間隔の持続期間が測定される。他方の測定により、クロック信号の周期パルス間の時間間隔の持続時間、つまり、クロック信号の周期パルスの後側エッジからそれに続くクロック信号の周期パルスの前側エッジまでの「パルス間隔」が測定される。
【００１３】
これら２つの各測定を、それぞれ、遅延チェーン回路を用いてタイムユニットτの数をテストすることによって行う。上記タイムユニットτの数は、上記クロック信号において、測定される上記時間間隔の始めを示すエッジを、遅延させて、上記エッジがすぐ次のエッジと一致し、したがって信号の発振が消失するまでに必要な数である。
【００１４】
デューティサイクルを所望の名目値に補正するために、これら２つの各測定の結果として得られた２つの各数から、クロック信号のどのエッジ（クロック信号の各周期パルスの、前側エッジまたは後側エッジ）をいくつのタイムユニットτだけ遅延する必要があるのかを、容易に確定することができる。
【００１５】
この原理にしたがって動作している本発明の装置には、正確に同調可能な発振器は必要ではない。時間測定の任意の精細さを得るために、これらの時間測定を、遅延チェーン回路によって段階的なエッジの遅延を用いて行うので、この測定のための時間基準（つまりタイムユニットτ）は、何らかの周波数によって決定されるのではなく、ほぼ任意の短かさに調整されうる遅延時間である。
【００１６】
段階的にエッジが遅延する信号における発振の存在または消失を、比較的簡単に検出することができる。上記時間測定の結果と、上記結果から確定された、補正するエッジ遅延の測度との両方は、同様に、遅延チェーン回路における段遅延によってあらかじめ決定された同じタイムユニットτの倍数として現れる。この段遅延がどの段においても（つまりは遅延補正手段の段においても）同じであることにより、常に］−τ、＋τ［の範囲内で補正を正確に行えることを、簡便に保証することができる。
【００１７】
本発明のクロック信号の補正装置を、そこで用いられるクロック信号のデューティサイクルを補正するために、任意のクロック制御された装置に接続して用いてもよい。上記クロック信号の補正装置は、外部の回路ユニットのような装置のクロックの入力部の上流に直接接続することができる。または、上記の装置の内部素子または集積素子であってもよい。クロック制御された装置が集積メモリチップ（例えば、ＤＲＡＭチップ）である場合、チップにも集積されたクロック信号の補正装置を、チップの初期化段階の間にアクティブ化できる。
【００１８】
これにより、外部の入力を受けたクロック信号をテストし、数ｘおよび数ｙを確定し、そうすることによってデューティサイクルを１／２にするために遅延補正手段が調整される。この調整を、初期化が新たに行われるまでの後に続く有効な動作の間、維持することができる。この初期化を、チップが動作を開始する度に自動的に行うことができる。また、必要に応じて、自動的に規則的な間隔をあけるか、または、外部から入力されたクロック信号のデューティサイクルに変化が生じたように環境条件が変わるときは常に、この初期化を有効な動作の間、繰り返すことができる。
【００１９】
本発明の有効な実施形態の特徴を、各従属請求項に示す。以下では、本発明の模式的な実施形態を各図面に基づいて詳述する。図１は、本発明のデューティサイクル補正装置の可能な一形態を示すブロック図である。図２は、図１の装置に生じた各信号の時間による変化を示す図である。図３は、図１に対し変形させた、本発明のデューティサイクル補正装置の第２形態を示すブロック図である。図４は、本発明のデューティサイクル補正装置の第３形態を示すブロック図である。図５は、エッジ遅延のための遅延段の有効な一形態における、基本的な構造を示すブロック図、および、上記遅延段にて生成された各信号を示すタイミングチャートである。図６は、発振テストデバイスの模式的な一実施形態を示すブロック図である。
【００２０】
これらの各図では、同じまたは類似の構成要素（回路部分および信号）には、同じ文字の組み合わせによって示している。これら組み合わせには、上記構成要素を識別するための数値または一般数字が付記されている。ここで、数「ｉ」は、任意の数の代表である。２つの数の間のコロンは、「〜」を意味している。例えば、「Ａ１：ｎ」の記載は、「Ａ１〜Ａｎ」と読まれるべきものである。以下の説明では、引用符付きの数「０」および「１」を用いて、バイナリー状態（論理値）を示す。
【００２１】
図１に示す本発明の補正装置は、補正される元のクロック信号を入力するための入力端子Ｋ１と、補正されたクロック信号の入力を受ける出力端子である出力部Ｋ２とを有している。この補正装置は、前側エッジ遅延デバイスＤＡと、後側エッジ遅延デバイスＤＢと、評価デバイスＥＶ１と、遅延補正デバイスＤＣとを含んでいる。
【００２２】
各遅延デバイスＤＡ、ＤＢ、遅延補正デバイスＤＣのそれぞれは、図示した例では、互いに連続して直列接続された、つまりカスケード接続されたｎ個の各遅延段からなるチェーン回路を含んでいる。各遅延デバイスＤＡ、ＤＢ、遅延補正デバイスＤＣの各信号入力部は、入力端子Ｋ１に入力された、図２に示したように一連のパルスからなる元のクロック信号ＣＬＫを受信するために、接続されている。
【００２３】
クロック信号の各パルスは、前側エッジで始まる。ここで用いる表現では、前側エッジは、「立ち上がっている」エッジであり、つまり、ＬレベルからＨレベルへの移行時のものである。したがって、パルスの終わりに位置する後側エッジは、ＨレベルからＬレベルへの立ち下がりエッジである。
【００２４】
これらのエッジは、有限の峻度を有している（図２では認識できない）。つまり、エッジが生じる「とき」は、通常、エッジがＨレベルとＬレベルとの中心値を通るときと理解されている。立ち上がりエッジが生じたときからすぐ次の立ち下がりエッジが生じたときまでの持続期間ＴHは、Ｈ時間間隔（ここでは「パルス幅」）であり、立ち下がりエッジが生じたときからすぐ次の立ち上がりエッジが生じたときまでの持続期間ＴLは、Ｌ時間間隔（ここでは「パルス間隔」）を形成している。クロック信号の周期ＴCは、ＴH＋ＴLであり、デューティサイクルは、商ＴH／ＴC＝ＴH／（ＴH＋ＴL）として規定されている。
【００２５】
図１の前側エッジ遅延デバイスＤＡでは、クロック信号ＣＬＫは、段ごとにｎ段の遅延チェーン回路Ａ１：ｎを通る。各段では、前段に対し、立ち上がりエッジが立ち下がりエッジに対して増分τだけ遅延する。さらに、このような遅延段に適した回路を、図５と併せて記載する。また、図２の上部に、チェーン回路Ａ１：ｎでの段階的なエッジ遅延を、個々の段Ａ１：ｎの出力部の信号を示している波形ＣＬＫＡ１〜ＣＬＫＡｎによって、具体的に示す。遅延した、または、遅延されるエッジを、図２に太線にて示す。
【００２６】
遅延チェーン回路Ａ１：ｎでは、Ｈ時間間隔も、段ごとに次第に短くなって、ｘ番目の段Ａｘを通った後のある時点において完全に消える。これにより、信号はＬレベルにとどまり、それゆえに、発振がこれ以上見出せなくなる。したがって、数ｘ、つまり、発振が消失する遅延増分値の順序数は、クロック信号ＣＬＫにおける「パルス幅」ＴHの相対測度となる。パルス幅の絶対測度はτ×ｘである。
【００２７】
数ｘを確定するために、テストデバイスＰＡが設けられている。このテストデバイスＰＡは、クロック信号ＣＬＫに相当する第１の遅延段Ａ１の入力信号ＣＬＫＡ０と、各遅延段Ａ１：ｎの各出力信号ＣＬＫＡ１：ｎとを受信する。テストデバイスＰＡは、これらの各信号のどの信号が規則的に発振しているのかをテストするためのものである。
【００２８】
この発振テストは、テストデバイスにおいて非アクティブ状態「０」になるリセット信号ＲＥＳをセットすることにより、開始される。例えば、読み取られる発振の周期をいくつか含んでいる有限の持続期間の間の信号のパルスエッジを検出し、カウントすることによって、信号に発振があることを読み取ることができる場合が多い。上記の持続期間内において、ある信号でのカウントされたパルスエッジが所定の最少のカウント値に達すると、上記信号を「発振している」と評価できる。
【００２９】
さらに、この原理にしたがって動作しているテストデバイスの一例を、図６に基づいて記載する。このテストデバイスにおけるラッチコマンドＬＣが、テストを終了させ、確定された数ｘを保持する（「ラッチする」）ことを確保する。テストデバイスＰＡは、バイナリー（二進）コード化された形式で、好ましくは、パラレル形式にて、ビット数からなるバイナリー数コードで、数ｘを供給する。
【００３０】
図１の補正装置中の後側エッジ遅延デバイスＤＢを用いて、受信されたクロック信号ＣＬＫから、複数の各信号ＣＬＫＢ１：ｎをそれぞれ導き出す。上記複数の各信号では、クロックパルスの後側エッジが前側エッジに対して増分τだけ段階的に次第に遅延する。元のクロック信号の後側エッジが立ち下がりエッジであるにもかかわらず、遅延デバイスＤＢにおいて、遅延段Ｂ１：ｎのチェーン回路を用いることができる。
【００３１】
上記遅延段Ｂ１：ｎは、遅延段Ａ１：ｎ、つまり立ち上がりエッジが立ち下がりエッジに対してτだけ遅延する段と同様に形成されたものである。このことは、チェーン回路Ｂ１：ｎにクロック信号ＣＬＫを入力する前において、インバータＩＮ１により上記クロック信号ＣＬＫを反転させることによって可能になる。
【００３２】
図２の中央部分は、元のクロック信号ＣＬＫの変化と、遅延チェーン回路Ｂ１：ｎの第１段Ｂ１の入力部における反転したクロック信号ＣＬＫＢ０の波形と、その下に、ｎ段Ｂ１：ｎの各出力部におけるｎ個の各信号ＣＬＫ１：ｎとを示している。ここでも、遅延されるエッジを太線で示す。遅延チェーン回路Ｂ１：ｎでは、反転したクロック信号ＣＬＫＢ０のＨ時間間隔は、段ごとに次第に短かくなり、ある時点を示すｙ番目の段Ａｙを通った後において完全に消失する。これにより、この信号はＬレベルにとどまり、それゆえに、発振がこれ以上見出せなくなる。
【００３３】
したがって、数ｙ、つまり発振が消失する遅延増分値の順序数は、反転したクロック信号ＣＬＫＢ０のＨ時間間隔の持続期間の相対測度であり、それゆえに、元のクロック信号ＣＬＫのＬ時間間隔（つまり、クロック信号ＣＬＫの「パルス間隔」ＴL）の持続期間の相対測度である。パルス間隔の絶対測度は、τ×ｙである。
【００３４】
数ｙを確定するために、テストデバイスＰＢが設けられている。このテストデバイスＰＢは、反転したクロック信号ＣＬＫＢ０と遅延段Ｂ１：ｎの各出力信号ＣＬＫＢ１：ｎとを受信する。これは、これらの各信号のいずれが規則的に発振しているかをテストするためである。テストデバイスＰＢを、テストデバイスＰＡと同様に形成することができ、数ｘが供給される場合と同じバイナリーコード形式で数ｙを供給することができる。
【００３５】
遅延補正デバイスＤＣを、上記各テストデバイスにおいて確定された数ｘおよび数ｙに応じて、以下の通り制御することができる。上記制御は、元のクロック信号ＣＬＫの前側エッジまたは後側エッジを選択的に遅延することによって、出力部Ｋ２において、補正されたクロック信号ＣＬＫを得るためのものである。このクロック信号では、デューティサイクルを名目値１／２に一致させるために、Ｈ時間間隔およびＬ時間間隔が互いに一致している。
【００３６】
ｘがｙよりも大きい場合、つまり、元のクロック信号ＣＬＫのＨ時間間隔がＬ時間間隔ＴLよりも長い場合、Ｈ時間間隔は（この時間間隔を開始した）前側エッジの遅延によって短くなる。ｙがｘよりも大きい場合、つまり、元のクロック信号ＣＬＫのＬ時間間隔がＨ時間間隔ＴHよりも長い場合、Ｌ時間間隔は（この時間間隔を開始した）後側エッジの遅延によって短くなる。
【００３７】
評価デバイスＥＶ１において、遅延補正デバイスＤＣを調整するための情報が導き出される。評価デバイスＥＶ１は、演算コマンドＳ１によってアクティブ化できる算術演算回路ＡＲを含んでいる。上記算術演算回路において、テストデバイスＰＡおよびテストデバイスＰＢにおいて確定された数ｘおよび数ｙは組み合される。これは、値ｚ＝（ｘ−ｙ）／２というデジタル表現を得るためである。このデジタル表現では、量｜（ｘ−ｙ）／２｜を複数のビットを含むバイナリー数によって示し、符号をビット符号によって示している。この表現を、ラッチコマンドＬ１によってラッチ回路ＬＴ１に保持する。このビット符号は、所望のデューティサイクル１／２を得るために、クロック信号ＣＬＫの前側エッジまたは後側エッジが遅延する必要があるかどうかを指定する。数量｜（ｘ−ｙ）／２｜は、上記の関連する各エッジが遅延する必要があるタイムユニットτの数を指定する。
【００３８】
デューティサイクルを補正するための遅延補正デバイスＤＣを調整するために、ビット符号およびビット量をビット評価デバイスＥＶ１から上記遅延補正デバイスに供給する。図示した例では、評価デバイスと遅延補正デバイスとの間のビット量の経路に、２−１マルチプレクサＭＸ８が設けられている。
【００３９】
このマルチプレクサを、バイナリーデフォルト制御信号ＤＥＦによって切り替えることができる。これは、評価デバイスにおいて生成されたビット量、または、遅延補正デバイスＤＣに数ゼロを示すビットコンビネーションを、供給するためである。入力側のクロック信号ＣＬＫのデューティサイクルを、意図されているように補正するために、上記補正装置が作動する必要がある場合、制御信号ＤＥＦを「０」に設定する。これにより、評価デバイスにおいて生成されたビット量が遅延補正デバイスＤＣに達することができる。
【００４０】
遅延補正デバイスＤＣにおいても、互いに連続してカスケード接続された複数の各遅延段Ｃ１：ｎからなる遅延チェーン回路を用いる。これらの各段が、前述の各遅延段Ａ１：ｎおよび各遅延段Ｂ１：ｎと同様に形成されていることが好ましい。つまり、チェーン回路Ｃ１：ｎも、段ごとに、入力部に入力されたパルス系列の立ち上がりエッジの増分遅延τを生成する。
【００４１】
意図されたような補正動作では、ＤＥＦ＝「０」であり、これによって、値｜（ｘ−ｙ）／２｜を示すビット量が、遅延補正デバイスＤＣに入力される。この補正動作において、クロック信号ＣＬＫの前側エッジ（つまり、立ち上がりエッジ）の遅延が必要であれば（このことを、式（ｘ−ｙ）／２の正符号によって示す）、元の反転していないバージョンのクロック信号が遅延チェーン回路Ｃ１：ｎの入力信号ＣＬＫＣ０として用いられる。
【００４２】
この補正動作に、後側エッジの遅延が必要であれば（このことを、式（ｘ−ｙ）／２の負符号によって示す）、反転したバージョンのクロック信号が遅延チェーン回路Ｃ１：ｎの入力信号ＣＬＫＣ０として用いられる。
【００４３】
供給されるクロック信号のバージョンを選択するために、ビット符号によって演算回路ＡＲから制御できる入力部マルチプレクサＭＸ２が、反転していないクロック信号ＣＬＫ、または、インバータＩＮ２を介して導かれた反転したクロック信号を、遅延チェーン回路の入力に伝送するために設けられている。
【００４４】
第１の段Ｃ１の入力部に入力された信号ＣＬＫＣ０、および、各段Ｃ１：ｎの各出力部に現れる各信号ＣＬＫＣ１：ｎは、（ｎ＋１）−１マルチプレクサＭＸ１の（ｎ＋１）個の各入力部に供給される。上記マルチプレクサのスイッチング状態は、評価デバイスＥＶ１のビット量の出力部の値｜（ｘ−ｙ）／２｜の整数成分（ｚ＝ＩＮＴ｜（ｘ−ｙ）／２｜）に応じて制御される。これは、（元のクロック信号のデューティサイクルが名目値１／２に非常に正確に相当している場合は）整数ｚに相当するチェーン回路内の１つの順序数を信号ＣＬＫＣ０：ｎから選択するためである。上記整数は、ゼロであってもよい。
【００４５】
この選択された信号ＣＬＫＣｚは、それゆえに、ｚ個の遅延段Ｃ１：zを通り、したがって、前側エッジ遅延をτ×ｚだけ受ける。ｚ＝０である場合、マルチプレクサＭＸ１は、遅延しない入力信号ＣＬＫＣ０を選択する。
【００４６】
ｘ＞ｙであり、したがって、遅延チェーン回路Ｃ１：ｎが元の（反転していない）クロック信号ＣＬＫを受信する場合、マルチプレクサＭＸ１の出力信号は補正されたクロック信号ＣＬＫ’を形成する。
【００４７】
ｙ＜ｘであり、したがって、遅延チェーン回路Ｃ１：ｎが反転したクロック信号ＣＬＫを受信する場合、マルチプレクサＭＸ１の出力信号は補正されたクロック信号ＣＬＫ’の反転した形状を形成し、補正されたクロック信号ＣＬＫ’を得るには他の反転が必要である。このために、演算回路ＡＲの符号出力部によって制御できる出力部マルチプレクサＭＸ３を用いる。マルチプレクサＭＸ１によって選択された信号ＣＬＫＣｚを、直接またはインバータＩＮ３を介して、補正装置の最後の出力部まで伝送する。
【００４８】
図２の下部では、ｘ＞ｙであり、したがって、前側エッジを測度｜（ｘ−ｙ）／２｜だけ遅延する必要がある模式的な例を用いて、補正されたクロック信号ＣＬＫ’を示している。図２に示した、補正されたクロック信号の波形は、ある遅延時間の影響および所定の不正確さを含む程度には、理想的である。上記影響および不正確さについては、上記図示において考慮されていないので、以下に詳述する。
【００４９】
必要に応じて、デフォルト制御信号ＤＥＦを論理値「１」に設定することにより、デューティサイクル補正を無効にすることができる。この場合、マルチプレクサＭＸ１の制御入力部がマルチプレクサＭＸ８を介して数値ゼロを受信する。これにより、マルチプレクサＭＸ１の出力信号はエッジ遅延を全く有していない状態になる。出力部である出力部Ｋ２におけるクロック信号ＣＬＫ’のデューティサイクルは、元のクロック信号ＣＬＫのデューティサイクルと同じく、変わらないままである。
【００５０】
このあり得る一形態は、補正装置が、クロック制御されたチップの不変素子である場合に有効である場合がある。これは、クロック信号のデューティサイクル補正のないスタンダードモード（デフォルトモード）で必要に応じてこのチップを操作するためである。デフォルトモードのオプションを省略できれば、マルチプレクサＭＸ８を省略できる。
【００５１】
各遅延デバイスＤＡ、ＤＢ、遅延補正デバイスＤＣにおける各遅延段Ａ１：ｎ、Ｂ１：ｎ、Ｃ１：ｎによって、立ち上がりエッジが立ち下がりエッジに対して相対的に遅延する（または構造によってはその逆）だけではなく、さらに全ての信号が遅延する。さらに、各テストデバイスＰＡ、ＰＢにおける信号の処理、および、各マルチプレクサＭＸ１、ＭＸ２、ＭＸ３用の制御信号を得るまでのテスト結果ｘおよびテスト結果ｙの処理には、所定の時間が必要である。これにより、補正されたクロック信号ＣＬＫ’が、元のクロック信号ＣＬＫ全体に対して変位するように見える。ところが、上記変位は、デューティサイクル補正の質を妨げない。
【００５２】
しかし、他方、補正の質、つまり補正の正確さに影響を与える状況がある。このような状況は、補正するエッジ遅延の量が（ＴH−ＴL）／２の量とちょうど同じである場合のみ、補正されたクロック信号においてちょうど１／２のデューティサイクルを得るということである。しかしながら、各テストデバイスＰＡ、ＰＢは、ＴH、ＴLの各値をタイムユニットτの整数の倍数ｘおよび倍数ｙとして供給する。さらに、補正遅延の測度は、タイムユニットτの整数の倍数ＩＮＴ｜（ｘ−ｙ）／２｜に制限されている。したがって、補正遅延において約］−τ,＋τ［の範囲内で不正確さが生じてしまう。しかし、τをクロック周期ＴCよりも十分に小さくすることによって、この不正確さを許容限度内に保つことができる。
【００５３】
上記の理由から、期待される最も高いクロック周波数でもタイムユニットτのある最小数をクロック信号の周期ＴCに適用できるように、タイムユニットτを規定する必要がある。遅延チェーン回路中の必要な段の数ｎをも決定するこの最小数は、デューティサイクル補正の所望の正確さに応じて決まる。しかし、高いクロック周波数に適したタイムユニットτを非常に短くすることは、クロック周波数が著しく低い場合には有効ではないだろう。なぜなら、個々のチェーン回路における遅延段において必要な数ｎが、あまりにも多すぎるからである。この問題を解決するために、有効な一形態では、遅延段Ａ１：ｎ、Ｂ１：ｎ、Ｃ１：ｎは、遅延ユニットτ、つまり各段でのエッジ遅延の測度を制御信号ＳＥＴによって調整できるように形成されている。これについて、図５とともに以下にさらに記載する。
【００５４】
不正確さが起こりうる他の理由は、段階的なエッジ遅延の時間増分τが全ての各遅延チェーン回路Ａ１：ｎ、Ｂ１：ｎ、Ｃ１：ｎにおいて全く同じではない、という点にある。製造誤差、および、設計条件が異なっているために、各遅延チェーン回路間にわずかな不整合が生じてしまい、これによって、信号ＣＬＫ’のデューティサイクル補正は、最適ではなく、残留誤差を有してしまう。
【００５５】
この残留誤差を許容できない場合は、補正されたクロック信号に対し、繰り返されたデューティサイクル補正を施すことによって上記残留誤差が低減される。この「後補正」のために、図１の補正装置の出力部である出力部Ｋ２を、同様の構造をした第２の補正装置のクロック信号入力部に接続できる。
【００５６】
あまり費用のかからない１つの代替案は、遅延補正デバイスＤＣのみを２倍備え、上記遅延補正デバイスのクロック信号入力部を出力部Ｋ２に接続するというものである。この場合、上記したように図１の装置を用いて行う初めの補正後、切り替えを行う必要があるだろう。これは、元のクロック信号ＣＬＫの代わりに、補正されたクロック信号ＣＬＫ’を出力部Ｋ２から各遅延デバイスＤＡ、ＤＢに供給し、各テストデバイスＰＡ、ＰＢのｘ出力部およびｙ出力部を第２の遅延補正デバイスのｘ入力部およびｙ入力部に接続するためである。
【００５７】
しかし、第１の補正および続く後補正に同じ補正装置を使用することもできる。図３は、この目的に合った補正装置の構造を示すブロック図である。
【００５８】
図３の補正装置は、図１の補正装置に対し、いくつかの追加部を備えているという点において、図１とは異なっている。一方では、前側エッジ遅延デバイスＤＡと後側エッジ遅延デバイスＤＢとの信号入力部は、それぞれ１つの切り替えスイッチ（マルチプレクサ）ＭＸ４、ＭＸ５によって上流に接続されている。これらのスイッチを、バイナリー動作モード制御信号ＳＴによって切り替えることができる。これは、元のクロック信号ＣＬＫ、または、出力部Ｋ２から導き出されたクロック信号ＣＬＫ’を、上記の遅延デバイスに供給するためである。他方では、補正された評価デバイスＥＶ２が備えられている。この評価デバイスは、信号ＳＴによって制御可能なデマルチプレクサＭＸ６に続いて、２つの各ラッチ回路ＬＴ２、ＬＴ３を含んでおり、デジタル式の加算器ＡＤＤが、演算回路ＡＲとラッチ回路ＬＴ１との間にさらに挿入されているという点において、図１の評価デバイスＥＶ１とは異なっている。
【００５９】
図３の補正装置を、（図示していない）モード制御装置（「ステートマシン」）によって供給される信号ＳＴによって、２つの各動作状態間で切り替えることができる。これら２つの各動作状態では、遅延補正デバイスＤＣは、元のクロック信号ＣＬＫを受信する。第１の動作状態（信号ＳＴの論理状態「０」）では、各遅延デバイスＤＡ、ＤＢは、同様に、図１に関して記載したように、元のクロック信号ＣＬＫを受信し、各テストデバイスＰＡ、ＰＢを用いて数ｘおよび数ｙを確定し、上記テストデバイスから、演算回路ＡＲのビット量およびビット符号にしたがって、値ｚ＝ＩＮＴ［（ｘ−ｙ）／２］を計算する。
【００６０】
この値は、デマルチプレクサＭＸ６の０出力部を介してラッチ回路ＬＴ２に達し、そこで、ラッチコマンドＬ２によって保持される。デマルチプレクサＭＸ６の１出力部は、非アクティブ化されたままである。これにより、この出力部は、ラッチコマンドＬ３によってラッチ回路ＬＴ３に保持される数値０を供給する。後に続く加算コマンドＳ２が、加算器ＡＤＤをアクティブ化する。上記加算器は、ラッチ回路ＬＴ２、ＬＴ３に保持された値ｚと０との和（つまり値ｚ）を供給する。この値は、次に、ラッチコマンドＬ１によってラッチ回路ＬＴ１に保持される。
【００６１】
次に、出力部Ｋ２に補正されたクロック信号ＣＬＫ’を供給するために、ラッチ回路ＬＴ１の出力部のこの値ｚのビット量およびビット符号は、図１に関して上記したように、遅延補正デバイスＤＣにおいて各マルチプレクサＭＸ１、ＭＸ２、ＭＸ３を制御する。
【００６２】
続いて、信号ＣＬＫの後補正を行う。このために、第２の動作状態のスイッチを入れる（信号ＳＴの論理状態「１」）。ここでは、各遅延デバイスＤＡ、ＤＢは、出力部Ｋ２からクロック信号ＣＬＫ’を受信する。最初は、遅延補正デバイスＤＣにおけるマルチプレクサＭＸ１：３のセッティングは変わらない。
【００６３】
したがって、元のクロック信号ではなく、補正されたクロック信号が各テストデバイスＰＡ、ＰＢにおいて処理されるので、数ｘおよび数ｙに関して、補正されたクロック信号ＣＬＫ’にデューティサイクルを反映する新しい値ｘ’およびｙ’が得られる。これにより、演算回路ＡＲは、新しい値ｚ’＝ＩＮＴ［（ｘ’−ｙ’）／２］を算定する。この値の符号および量は、補正での残留誤差を取り除くために、補正されたクロック信号ＣＬＫ’のエッジをタイムユニットτの数だけ遅延する必要があるだろうということを、示している。
【００６４】
しかし、遅延補正デバイスＤＣが信号ＣＬＫ’ではなく元のクロック信号ＣＬＫを処理するので、値ｚ’はそれだけではエッジ遅延の新たな調整を決定することができない。むしろ、信号ＣＬＫ’を生成する前に調整されたエッジ遅延も、考慮される必要がある。つまり、値ｚ’と第１の動作状態で確定された値ｚとの和が、新しいエッジ遅延を決定するものとなる。
【００６５】
この和（ｚ＋ｚ’）を得るために、第２の動作状態（制御信号ＳＴの論理値「１」）では、値ｚ’を、デマルチプレクサＭＸ６の１出力部を介してラッチ回路ＬＴ３に伝送し、そこでラッチコマンドＬ３によって保持する。デマルチプレクサＭＸ６の０出力部は、非アクティブ化されたままである。これにより、上記出力部は、しかし、数値０を今回ラッチコマンドが入力されていないラッチ回路ＬＴ２に供給する。
【００６６】
このことから、このラッチ回路の出力部では、すぐ前の値ｚが保存される。後に続く制御コマンドＳＡは、加算器ＡＤＤを、アクティブ化して、各ラッチ回路ＬＴ２、ＬＴ３に保持された値ｚおよびｚ’の和を加算器ＡＤＤにて算出して出力する。この和（ｚ＋ｚ’）は、次に、ラッチコマンドＬ１によってラッチ回路ＬＴ１に保持される。
【００６７】
ラッチ回路ＬＴ１の出力部のこの値（ｚ＋ｚ’）のビット量およびビット符号は、出力部Ｋ２において後補正されたクロック信号が得られるように、遅延補正デバイスＤＣにおける各マルチプレクサＭＸ１、ＭＸ２、ＭＸ３を制御する。
【００６８】
図３の後補正が可能な補正装置の変更を、切り替えスイッチＭＸ４、ＭＸ５を省略し、その代わりに前側エッジ遅延デバイスＤＡおよび後側エッジ遅延デバイスＤＢの入力部を出力部Ｋ２にのみしっかりと永続的に接続することにより、行ってもよい。この場合、マルチプレクサＭＸ１の制御入力部では、（図示していない）スイッチングデバイスを備える必要がある。
【００６９】
上記スイッチングデバイスは、制御信号ＳＴが論理値「０」を有している場合、つまり少なくとも値ｚがラッチ回路ＬＴ２に保持されるまでの間、遅延していない信号ＣＬＫＣ０をマルチプレクサＭＸ１に一時的に選択させる。続いて、制御信号ＳＴの「０」状態の持続期間の残りに関して、上記スイッチングデバイスは、値ｚのビット量がマルチプレクサの制御入力部に供給されるようにする。
【００７０】
図１および図３の各実施形態では、同時に動作できる、２つの別々の各遅延チェーン回路Ａ１：ｎ、Ｂ１：ｎと、２つの別々の各テストデバイスＰＡ、ＰＢとが備えられている。これは、数ｘおよび数ｙを、パラレル動作にて供給するためである。
【００７１】
他の選択肢は、数ｘおよび数ｙを同じ遅延チェーン回路および同じテストデバイスを用いて順々に確定するというものである。このために、適切なスイッチングデバイス（ステートマシン）を備える必要があるだろう。数ｘを確定するために、補正するクロック信号ＣＬＫを遅延チェーン回路に供給し、数ｙを確定するために、反転したクロック信号を遅延チェーン回路に供給する。このような一構成によって、一つの遅延チェーン回路および一つのテストデバイスを節約することができる。
【００７２】
さらに、数ｘと数ｙとを確定するために遅延補正デバイスＤＣにおいて用いられる遅延チェーン回路Ｃ１：ｎを用いることによって、単一の遅延チェーン回路で済ませることも可能である。さらに、全ての遅延工程においてまったく同一の遅延チェーン回路を使用することにより、遅延の増分を決定するタイムユニットτが様々な遅延工程においてまったく同じであることが保証される。この場合、補正されたクロック信号を後補正する必要はない。このように形成されたデューティサイクル補正装置の一例について、以下に、図４に基づいて記載する。
【００７３】
図４の装置は、図１に示した遅延補正デバイスＤＣと同様に形成された単一の遅延デバイスＤＣを含んでいる。さらに、図１に記載の各テストデバイスＰＡ、ＰＢと同様に形成された単一のテストデバイスＰＣが備えられている。このテストデバイスＰＣの（ｎ＋１）入力部は、第１の段Ｃ１の遅延していない入力信号ＣＬＫＣ０と、遅延デバイスＤＣの遅延チェーン回路の段Ｃ１：ｎのｎ個の段階的に遅延した各出力信号とを受信する。
【００７４】
さらに、評価デバイスＥＶ３が備えられている。上記評価デバイスは、演算回路ＡＲのｘ入力部およびｙ入力部の前に、デマルチプレクサＭＸ７および２つの各ラッチ回路ＬＴ４、ＬＴ５からなる、シリアル／パラレル変換器が備えられているという点において、図１の評価デバイスＥＶ１とは異なっている。
【００７５】
評価デバイスＥＶ３および遅延デバイスＤＣは、ビット量マルチプレクサＭＸ８と共にもう１つの第２のマルチプレクサＭＸ９を備えている。マルチプレクサＭＸ９は、評価デバイスＥＶ３またはテストモード制御ビットＰＳＴから、遅延補正デバイスＤＣにおけるこれら２つの各マルチプレクサＭＸ２、ＭＸ３の制御入力部にビット符号を供給するためのものである。
【００７６】
図４の補正装置の動作を具体的に示すために、この図４の下部に示した、上記補正装置における、互いに連続した各動作段階において、様々な制御信号および制御コマンドの有効性を時間の経過にしたがって表で示した図を示す。個々の系列は、連続する時間区分であり、例えば、何らかの適切なタイミング信号によって制御されている。制御信号のバイナリ値は、通常のように、数字「０」、「１」によって示されている。太い横線は、上記の時間間隔における信号値が任意であってもよいことを示している。つまり、重要ではない（何れでもよい）。感嘆符「！」は、コマンドのアクティブ化（例えば、トリガするコマンド信号のエッジの現れ）を意味している。図の最後の３つの行では、各数値ｘ、ｙ、ｚの有効時間を示している。
【００７７】
デューティサイクル補正が無効とすることが意図されているデフォルト動作（補正されない動作）では、リセット信号ＲＥＳがアクティブな状態（論理値「１」）であることにより、テストデバイスＰＣを非アクティブ状態に保つ。デフォルト制御信号ＤＥＦを「１」に保つことにより、マルチプレクサＭＸ１の制御入力部は数値ゼロを受信する。これは、元のクロック信号ＣＬＫを、デューティサイクルを変えずに出力部Ｋ２に伝送するためである。ここで、各マルチプレクサＭＸ２、ＭＸ３用のバイナリ制御信号の状態は、重要ではない。
【００７８】
補正装置を規定どおりに、つまり入力側のクロック信号ＣＬＫのデューティサイクルを補正するために、動作させる場合、マルチプレクサＭＸ８のデフォルト制御信号ＤＥＦを「０」に設定する。これにより、遅延デバイスＤＣにおいて、評価デバイスＥＶ３のビット量出力部は、マルチプレクサＭＸ１の制御入力部に接続される。補正動作は、連続する４つの各動作シークエンス、つまり、第１に数ｘの確定、第２に数ｙの確定、第３に数ｚ＝（ｘ−ｙ）／２の確定、第４に実際の補正時の動作（つまり、エッジ遅延を補正するときの設定）を含んでいる。
【００７９】
数ｘを確定するために、テストデバイスＰＣのリセット信号ＲＥＳを無効にする。つまり、「０」に設定する。補正動作信号ＣＳＴを「０」に設定し、テストモード信号ＰＳＴを「１」に設定する。これとともに、マルチプレクサＭＸ９は、マルチプレクサＭＸ２、ＭＸ３の制御入力部に「１」を供給する状態になる。これによって、遅延チェーン回路Ｃ１：ｎは非反転クロック信号ＣＬＫを受信する。
【００８０】
この動作状態では、遅延チェーン回路Ｃ１：ｎおよびテストデバイスＰＣは、図１の遅延チェーン回路Ａ１：ｎおよびテストデバイスＰＡに関して記載したように動作する。数ｘを確定するためにテストデバイスＰＣの信号ＣＬＫＣ０：ｎの発振テストに必要なテスト期間の後、ラッチコマンドＬＣを発行する。これにより、数値ｘがテストデバイスＰＣに保持される。
【００８１】
この数値ｘは、テストモードビットＰＳＴ＝「１」を制御することによってスイッチング状態「１」にある、デマルチプレクサＭＸ７を介して、ラッチ回路ＬＴ４の入力部に達し、そこで、後に続くラッチコマンドＬ４によって「有効に」保持される（つまり格納される）。ラッチコマンドＬ４と同時に、テストデバイスＰＣのリセット信号ＲＥＳをここでも「１」に設定する。
【００８２】
数ｙを確定するために、テストデバイスＰＣのリセット信号ＲＥＳを再び「０」に設定する。補正動作信号ＣＳＴを「０」のままにし、テストモード信号ＰＳＴを「０」に設定する。これとともに、マルチプレクサＭＸ９は、各マルチプレクサＭＸ２、ＭＸ３の制御入力部に「０」を供給する状態になる。これにより、遅延チェーン回路Ｃ１：ｎは反転したクロック信号ＣＬＫを受信する。
【００８３】
この動作状態では、遅延チェーン回路Ｃ１：ｎおよびテストデバイスＰＣは、図１の遅延チェーン回路Ｂ１：ｎおよびテストデバイスＰＢに関して記載したように動作する。数ｙを確定するためにテストデバイスＰＣにおける信号ＣＬＫＣ０：ｎの発振テストが必要なあるテスト期間の後、再び、ラッチコマンドＬＣを発行する。これにより、数値ｙはテストデバイスＰＣに保持される。
【００８４】
この数値ｙは、テストモードビットＰＳＴ＝「０」を制御することによってスイッチング状態「０」にある、デマルチプレクサＭＸ７を介して、ラッチ回路ＬＴ５の入力部に達し、そこで、後に続くラッチコマンドＬ５によって「有効に」格納される。ラッチコマンドＬ５と同時に、テストデバイスＰＣのリセット信号ＲＥＳを、ここでも「１」に設定する。
【００８５】
数値ｚを確定するために、ＲＥＳを「１」のままにし、演算コマンドＳ１を発行する。これにより、ラッチ回路ＬＴ４、ＬＴ５に格納された値ｘおよびｙから、演算回路ＡＲは値ｚ＝（ｘ−ｙ）／２を計算する。ある演算時間が経過した後、ラッチコマンドＬ１を発行する。これにより、ラッチ回路ＬＴ１において計算された数ｚのビット量およびビット符号は、「有効に」保持される。
【００８６】
最後の工程として、補正動作信号ＣＳＴを「１」に設定することにより、デューティサイクルの実際の補正を行う。これにより、マルチプレクサＭＸ９は計算された数ｚのビット符号を各マルチプレクサＭＸ２、ＭＸ３の制御入力部に供給する。この状態では、遅延デバイスＤＣは、図１に記載の遅延補正デバイスＤＣと同様に上記したように動作する。このために、評価デバイスからのビット量およびビット符号によって制御することにより、出力部Ｋ２のクロック信号ＣＬＫ’が所望のデューティサイクル１／２で発生するように、各マルチプレクサＭＸ１、ＭＸ２、ＭＸ３がそれぞれセットされる。
【００８７】
補正装置の現在のスイッチング状態は、出力部Ｋ２に接続されたクロック制御されたデバイスにおける続く有効な動作の間、変化しないように維持される。所望のクロック信号のデューティサイクルの全ての新たな補正のためには、全ての上記各動作シークエンスは、繰り返され、これにより、ｘの確定を始める。
【００８８】
すでに前述したように、以下では、図５および図６に基づいて、各遅延デバイスＤＡ、ＤＢ、ＤＣの遅延段、および、それらの各テストデバイスＰＡ、ＰＢ、ＰＣに関する模式的な実施形態について記載する。
【００８９】
図５は、各遅延デバイスＤＡ、ＤＢ、ＤＣの各段Ａｉ、Ｂｉ、Ｃｉに用いられる調節可能な遅延段における、使用可能な一形態を示す回路図である。図示された遅延段は、第１の（反転した）バイナリー増幅器を、Ｐチャネル電界効果トランジスタ（ＰＦＥＴ）Ｐ１を備えた入力増幅器として含んでいる。上記Ｐチャネル電界効果トランジスタのソースは、高電位のＨ電位に接続されており、上記Ｐチャネル電界効果トランジスタのドレインは、可変インピーダンスＺを介してＮチャネル電界効果トランジスタ（ＮＦＥＴ）Ｎ１のドレインに接続されている。ＮＦＥＴ Ｎ１のソースは、Ｈ電位より低い低電位であるＬ電位に接続されており、これら２つの各トランジスタＰ１、Ｎ１のゲート同士は、遅延される入力側のクロック信号ＣＫＫｅを受信するために、接続されている。入力増幅器の出力信号の出力信号ＣＬＫｍは、ＰＦＥＴ Ｐ１のドレインの回路ノード「ｍ」に発生する。
【００９０】
さらに、図５の遅延段は、第２の（反転した）バイナリー増幅器を、ＰＦＥＴ Ｐ２を備えた出力増幅器として含んでいる。このＰＦＥＴのソースは、Ｈ電位に接続されており、ドレインは、ＮＦＥＴ Ｎ２のチャネルを介してＬ電位に接続されている。これら２つの各トランジスタＰ２、Ｎ２のゲート同士は、入力増幅器の出力信号ＣＬＫｍを受信するために、接続されている。遅延段の出力部信号ＣＬＫａは、トランジスタＰ２、Ｎ２の相互接続されたドレインの回路ノード「ａ」に導き出される。
【００９１】
図５の下部は、各信号ＣＬＫｅ、ＣＬＫｍ、ＣＬＫａの時間経過を具体的に示すタイミングチャートである。入力側のクロック信号ＣＬＫｅ（時間ｔ１）の立ち下がりエッジによって、導通していたＮＦＥＴ Ｎ１は遮断され、遮断されていたＰＦＥＴ Ｐ１は導通する。これにより、回路ノードｍはＬ電位からＨ電位にプルアップされ、したがって、信号ＣＬＫｍの立ち上がりエッジが発生する。
【００９２】
このエッジの峻度は、ノードｍとＨ端子との間のプルアップ分枝部の時定数によって決定される。この時定数は、ＰＦＥＴ Ｐ１の順方向抵抗に比例している。この抵抗は、できる限り小さいことが好ましい。したがって、入力信号ＣＬＫｅの立ち下がりエッジ（平均レベル（Ｈ＋Ｌ）／２を通る遷移の時間ｔ１）と、これによって発生した、信号ＣＬＫｍの立ち上がりエッジ（時間ｔ２）との間に、わずかな遅延Δが生じる。
【００９３】
入力側のクロック信号ＣＬＫｅの立ち上がりエッジ（時間ｔ２）によって、遮断されていたＮＦＥＴ Ｎ１は導通し、導通していたＰＦＥＴ Ｐ１は遮断される。これにより、回路ノードｍは、Ｈ電位からＬ電位にプルダウンされ、したがって、信号ＣＬＫｍの立ち下がりエッジが発生する。このエッジの峻度は、ノードｍとＬ端子との間のプルダウン分枝部の時定数によって決定される。
【００９４】
この時定数は、さらに挿入されたインピーダンスＺを用いて、プルアップ分枝部の時定数よりも著しく大きく、それゆえに、立ち下がりエッジは、立ち上がりエッジよりも著しく傾斜がゆるやかである。したがって、立ち下がりエッジは、時間ｔ５で平均的なレベルＭに達する。この時間は、信号ＣＬＫｅのトリガしている立ち上がりエッジの時間ｔ４と比べて、Δよりも著しく大きい測度Ｔmだけ遅延する。
【００９５】
各トランジスタＰ２、Ｎ２によって構成された出力増幅器は、入力増幅器と同様に動作する。しかし、トランジスタＰ２を介したプルアップ分枝部と、トランジスタＮ２を介したプルダウン分枝部とが、各トランジスタが導通している状態で、できる限り低いインピーダンスを有しているという違いがある。
【００９６】
したがって、時間ｔ２で現れる信号ＣＬＫｍの急峻な立ち上がりエッジによって、出力信号ＣＬＫａの急峻な立ち下がりエッジが、時間ｔ３でのわずかな遅延時間Δの後で生じる。信号ＣＬＫｍの立ち下がりエッジが平坦であることによって、出力信号ＣＬＫａに急峻な立ち上がりエッジが生じる。この立ち上がりエッジの時間ｔ６は、同様に、時間ｔ５と比べて（つまり、傾斜がゆるやかなエッジが平均的なレベルＭを通過する時間と比べて）わずかな測度Δだけ遅延する。
【００９７】
しかし、時間ｔ５が時間ｔ２よりも著しく遅いので、入力信号ＣＬＫｅの立ち上がりエッジは、出力信号ＣＬＫａの立ち下がりエッジよりも著しく遅延して発生する。この著しい遅延は、（ｔ６−ｔ４）−（ｔ３−ｔ１）＝（Ｔm＋Δ）−２Δ＝Ｔm−Δであり、タイムユニットτを規定する。
【００９８】
タイムユニットτは、インピーダンスＺが大きければ大きいほど、長くなる。このタイムユニットτを調整できるように、上記インピーダンスを、制御変数ＳＥＴ（例えば、抵抗チェーン回路）によって変えることができる。上記抵抗チェーン回路の個々の各抵抗を、そららの切り換えによって選択的にアクティブ化または非アクティブ化できる。図示した場合には、抵抗値ｒと調整できる抵抗Ｒ２とを有する固定抵抗Ｒが備えられている。上記抵抗の抵抗値を、０とｒとの間で連続的に変更できる。これにより、抵抗Ｒ２を制御するためのアナログ信号と、抵抗Ｒ１を任意にアクティブ化するためのバイナリー（デジタル）信号とを用いて、０と２ｒとの間の全ての抵抗値を連続的に変化させて調整することができる。
【００９９】
プルダウン抵抗に加えて（またはその代わりに）、回路ノードｍとＬ電位との間に、１つまたは複数のキャパシタも備えることができる。上記キャパシタを、任意でＯＮ状態およびＯＦＦ状態にすることができる。有効な全ての容量値が大きいほど、時間τは長くなる。図５に、例として容量ＣＰを示す。この容量は、第２のバイナリー信号およびスイッチを介して任意で有効または無効にできるものである。これに応じて、操作のための制御変数ＳＥＴを供給するための配線は、図示した場合には、全部で３つの配線からなる。
【０１００】
図５に示した、可変のプルダウンインピーダンスの形態は、一例であるにすぎない。上記チェーン回路における抵抗の数は、２よりも多くても少なくてもよく、アナログで調整できる抵抗の代わりに、インピーダンスＺおよびそれに伴って量τを変えることができる増分に応じて、固定抵抗も備えられていてもよい。
【０１０１】
図示した直列回路の代わりに、調整できる複数の抵抗および／または選択的に起動できる固定抵抗の並列回路を備えてもよい。上記の抵抗を、実際は、バイポーラトランジスタまたは電界効果トランジスタによって実現できる。また、キャパシタを用いてもよいし、さらには、同様に、スイッチも特に集積回路において用いてもよい。また、複数の完全なプルダウン分枝部を並列に備えることもできる。上記分枝部は、インピーダンスにおいて異なっており、制御信号によって任意にＯＮ状態およびＯＦＦ状態にすることができる。
【０１０２】
遅延時間τの調整は、クロック周波数ｆCに応じて、好ましくは、この時間と各遅延チェーン回路における段の数ｎとの積（つまり、積τ×ｎ）がクロック周期ＴCよりも著しく小さくなく、より好ましくはクロック周期とほぼ同じであるように、行われる。
【０１０３】
図６は、前側エッジ遅延デバイスＤＡのテストデバイスＰＡの考えられる有効な一形態の構造を模式的に示している。図示したテストデバイスは、複数の（ｎ＋１）個の互いに類似の各カウンタＣＮ０：ｎと、上記各カウンタに個々に割り当てられた上記各カウンタと同じ数の各ＲＳフリップフロップＦＦ０：ｎとを含んでいる。カウンタＣＮ０は、そのカウンタ入力部Ｃにクロック信号ＣＬＫＡ０を受信し、各カウンタＣＮ１：ｎは、エッジが段階的に遅延したクロック信号ＣＬＫＡ１：ｎのうちの１つを、遅延チェーン回路Ａ１：ｎから上記各カウンタのカウンタ入力部Ｃに受信する（図１）。
【０１０４】
各カウンタＣＮ０：ｎは、受信された信号の同じ向きのエッジ（例えば、立ち下がりエッジ）をカウントするために、形成されている。このカウントは、カウンタのＲ入力部においてリセット信号ＲＥＳを非アクティブ化した後、数値０で開始される。この数値があらかじめ選択されたしきい値未満である場合、カウンタＣＮＴ０：ｎは、論理値「０」を供給する１つの信号出力部Ｗを有している。このしきい値に達した直後に、Ｗ出力部は論理値「１」に切り替わる。これにより、それぞれ割り当てられたＲＳフリップフロップのセット入力部Ｓはアクティブ化される。これは、フリップフロップをその「１」状態に設定することによって、上記フリップフロップがそのＱ出力部に「１」を供給するためである。全てのカウンタＣＮ０：１は、上限に達したときに（オーバーフロー）、カウントすることが止まり、初めから再び値０を始めないように、形成されていることが好ましい。
【０１０５】
繰り返されるカウントエッジを規則的に含んだ（つまり、「発振する）入力信号を有するカウンタＣＮ０：（x−１）は、あるカウント期間内でしきい値カウントに達し、割り当てられたフリップフロップＦＦ０：（x−１）を設定する。発振しない入力信号を有する残りのカウンタＣＮｘ：ｎは、理想的な場合にはカウントパルスを全く受信しない。つまり、理想的な場合にはこのカウンタを０に止める。
【０１０６】
しかし、ほんのわずかな障害が与えられる場合がある。例えば、補正するクロック信号の位相の、あるジッタにより、発振と非発振との境界にある不明瞭さが生じる。したがって、理想的な場合にはもはや発振しない信号において、時々、カウントエッジが現れる場合がある。この「異常値」が、明らかに発振している信号のカウントエッジよりもまれなので、上記のカウンタの数値は、上記明らかに発振する信号を受信する上記カウンタの数値を下回る。
【０１０７】
しきい値カウントとカウント期間とを適切に選択することにより、カウント期間の経過後に、発振する受信信号を有するカウンタＣＮ０：（x−１）のみがしきい値に確実に達しており、他の全てのカウンタＣＮｘ：ｎは達していないということが達成される。したがって、カウント期間の経過後、第１のｘフリップフロップＦＦ０：（x−１）のＱ出力部は「１」であり、残りのフリップフロップＦＦｘ：ｎのＱ出力部は「０」を維持する。
【０１０８】
フリップフロップＦＦ０：ｎのＱ出力部は、カウント期間の終わりに、数ｘをいわゆる「サーモメータコード」で供給する。ラッチコマンドＬＣによって、このサーモメータコード語は、コード変換器ＣＶの入力部にてラッチされる。コード変換器ＣＶは、サーモメータコード表現を数ｘのバイナリー数コード表現に変換するために備えられている。
【０１０９】
後側エッジ遅延デバイスＤＢのテストデバイスＰＢを、図６に示したテストデバイスＰＡのように形成することができる。これは、数ｙをサーモメータコードで確定し、次に、バイナリー数コードで表現するためである。
【０１１０】
テストデバイスＰＢは、反転したクロック信号ＣＬＫＢ０をカウンタＣＮ０のＣ入力部に受信し、段階的にエッジが遅延する信号ＣＬＫＢ０：ｎをカウンタＣＮ１：ｎのＣ入力部に受信する。同様に、テストデバイスＰＣも図４の補正装置の形態に形成できる。これは、各カウンタＣＮ０：ｎの各クロック信号ＣＬＫＣ０：ｎをＣ入力部に受信するためである。
【０１１１】
当然ながら、各テストデバイスＰＡ、ＰＢにおける発振テストの持続期間、つまり、上記各デバイスに含まれる各カウンタの、カウンティング動作の始め（リセット信号ＲＥＳの非アクティブ化）からフリップフロップ出力部のサンプリングおよびラッチ（ラッチコマンドＬＣ）までのカウント期間が、どのような場合にもクロック信号ＣＬＫのある最小数の周期ＴCを含んでいるように、規定される必要がある。
【０１１２】
この最小数は、タイムユニットτの長さに依存しているだけではなく、様々な他の因子（例えば、各遅延チェーン回路によるクロック信号の最大伝播遅延、カウンタ伝播遅延、発振テストにおける上記の「異常値」の相対度数）にも依存している。これら全ての因子は、製造および設計に関連しており、これにより、上記の最小数は、その都度、実験的に見出される必要がある。
【０１１３】
しきい値カウントは、当然ながら、上記の最小数よりも小さくてはならない。カウンタの大きさ、つまり、上記カウンタのカウント容量を、最終数値が同時にしきい値カウントとしても用いられるように、規定することができる。この場合、カウンタ端子Ｗに生成される信号は、カウンタのオーバーフロー表示から導き出される。
【０１１４】
図示した各テストデバイスＰＡ、ＰＢの形態では、遅延しない各クロック信号ＣＬＫ、ＣＬＫＢ０の発振テストが、カウンタＣＮ０およびフリップフロップＦＦ０を用いて行われる。これらの信号が、明瞭に認識される方法にて発振しないとき、数ｘおよび数ｙの値０が得られる。
【０１１５】
このことは、クロック信号を訂正できない状態にて、クロック信号の発生に支障が生じていることを表示するために、用いられる。このような表示可能性を用いないで済ませる場合、遅延しない各クロック信号ＣＬＫ、ＣＬＫＢ０の発振テストを省略できる。これにより、各テストデバイスＰＡ、ＰＢのカウンタＣＮ０およびフリップフロップＦＦ０を用いる必要がなくなる。この場合、テストデバイスの出力部は、数ｘ１およびｙ１を示している。しかし、これによって演算回路ＡＲの演算結果は変わらない。なぜなら、この結果は、これら２つの入力された各数の間の差にのみ依存しているからである。
【０１１６】
本発明の権利における請求の範囲を網羅するために、本発明の補正装置における様々な各動作工程を、個々の各動作の時間的な連続をも制御する好適なタイミング制御によって調整することにも、言及する必要がある。このことは、制御およびラッチの各コマンドＳＴ、Ｌ１、Ｌ２、Ｌ３、ＳＡ、ＲＥＳ、ＬＣを時間的に調整して生成することも含んでいる。
【０１１７】
前記の各図に基づいて前述した各回路は、本発明の補正原理を実現するための例にすぎない。本発明を、これらに限定せず、変更した実施形態でも実施することができる。これらの変更した実施形態のうちのいくつかについて、以下に簡単に記載する。
【０１１８】
記載する例では、各テストデバイスＰＡ、ＰＢは、テストされる各信号用に、（カウンタＣＮとフリップフロップＦＦとによってそれぞれ構成された）個々に割り当てられた固有の発振検出器を含んでおり、テストされる全ての各信号は、上記の関連したテストデバイスに対してパラレルに供給される。
【０１１９】
１つの代替案では、各テストデバイスに、単一の発振検出器が備えられている。この発振検出器には、遅延され、その遅延の増分が順次増加した各信号が、対応して制御されたマルチプレクサを介して順々に入力される。この検出器が「信号中に発振のない」状態を感知したときに、発振が消失する遅延段の各順序数ｘ、ｙを、マルチプレクサの関連したセッティングから導き出すことができる。
【０１２０】
段階的に順次遅延される信号を遅延チェーン回路の入力部に供給する場合、各遅延段の各出力部に接続されたマルチプレクサを設けることが望ましい。このとき、「出力部マルチプレクサ」を備えた上記のような構造は、遅延チェーン回路Ｃ１：ｎおよびマルチプレクサＭＸ１に関する図１に示したような構造と類似している。
【０１２１】
しかし、遅延チェーン回路Ａ１：ｎおよびＢ１：ｎの入力信号を、マルチプレクサ（上記マルチプレクサは、ここではデマルチプレクサとして動作する）を介して、段階的に連続する各段の入力部に供給することもできる。これにより、最後の段の出力部は、発振検出器においてテストされる、順次遅延される信号を、連続的に供給することができる。
【０１２２】
１つの代替案として、遅延補正デバイスＤＣの遅延チェーン回路Ｃ１：ｎを、図示した出力部マルチプレクサＭＸ１の代わりに、デマルチプレクサとして動作する入力部マルチプレクサによって動作することもできる。
【０１２３】
この入力部マルチプレクサの信号入力部には、遅延される信号が入力される。これは、上記信号を、遅延チェーン回路Ｃ１：ｎにおいて、選択された段の入力部に伝送するためである。この信号が、所望のエッジ遅延Ｖ＝τ×｜（ｘ−ｙ）／２｜を有する最後の段Ｃｎの出力部に現れるように、この選択を、数｜（ｘ−ｙ）／２｜を示すビット量に応じてマルチプレクサを制御することによって行う。
【０１２４】
本発明に関する先行技術文献としては、米国特許出願公開公報第２００５／００６８０７９Ａ１号公報（公開日：２００５年０３月３１日）が挙げられる。
【図面の簡単な説明】
【０１２５】
【図１】本発明のデューティサイクル補正装置に係る実施可能な一形態を示すブロック図である。
【図２】図１の装置に生じた各信号の時間による変化をそれぞれ示す各タイミングチャートである。
【図３】本発明のデューティサイクル補正装置に係る、図１の装置を変形させた、第２形態を示すブロック図である。
【図４】本発明のデューティサイクル補正装置に係る第３形態を示すブロック図である。
【図５】本発明に係る、エッジ遅延のための遅延段における有利な実施形態の基本的な構造を示すブロック図、および、上記実施形態において生成された各信号を示す各タイミングチャートである。
【図６】本発明に係る、発振テストデバイスの模式的な一実施形態のブロック図である。
【符号の説明】
【０１２６】
Ａ１：ｎ 遅延段
ＡＲ 演算回路
ＡＤＤ 加算器
Ｂ１：ｎ 遅延段
Ｃ１：ｎ 遅延段
ＣＮ０：ｎ カウンタ
ＣＶ コード変換器
ＣＰ プルダウン容量
ＤＡ 前側エッジ遅延デバイス
ＤＢ 後側エッジ遅延デバイス
ＤＣ 遅延補正デバイス
ＥＶ１：３ 評価デバイス
ＦＦ０：ｎ フリップフロップ
ＩＮ１：３ インバータ
Ｋ１ 入力端子
Ｋ２ 出力端子
ＬＴ１：５ ラッチ回路
ＭＸ１：９ マルチプレクサ／デマルチプレクサ
Ｎ１：２ ＮＦＥＴ
Ｐ１：２ ＰＦＥＴ
ＰＡ 発振テストデバイス
ＰＢ 発振テストデバイス
Ｒ１：２ プルダウン抵抗
Ｚ 可変インピーダンス
【特許請求の範囲】
【請求項１】
各周期パルスを含んだクロック信号（ＣＬＫ）のデューティサイクルを、名目値１／２との偏差に関して補正するための補正装置であって、
上記クロック信号から、前側エッジが後側エッジに対して１タイムユニットτだけずつ段階的に増分した遅延を有するｎ個の各前側エッジバージョンを導き出すために、ｎ個の遅延段（Ａ１：ｎ）からなる前側エッジ用のチェーン回路を含んだ前側エッジ遅延手段（ＤＡ）と、
上記クロック信号から、後側エッジが前側エッジに対して上記タイムユニットτだけずつ段階的に増分した遅延を有するｎ個の各後側エッジバージョンを導き出すために、ｎ個の遅延段（Ｂ１：ｎ）からなる後側エッジ用のチェーン回路を含んだ後側エッジ遅延手段（ＤＢ）と、
上記前側エッジ遅延手段によって導き出された各信号の発振をモニターし、上記発振が消失する遅延増分値の順序数ｘを確定する、前側エッジテスト手段（ＰＡ）と、
上記後側エッジ遅延手段から導き出された各信号の発振をモニターし、上記発振が消失する遅延増分値の順序数ｙを確定する、後側エッジテスト手段（ＰＢ）と、
ｘ＞ｙの場合、上記クロック信号の各周期パルスの前側エッジを、測度
Ｖ＝τ×｜ｘ−ｙ｜／２
だけ遅延されるように、
ｘ＜ｙである場合、上記クロックの各周期パルスの後側エッジを上記測度Ｖだけ遅延されるように制御可能な遅延補正手段（ＤＣ）とを含む補正装置。
【請求項２】
上記前側エッジ用のチェーン回路の各遅延段（Ａ１：ｎ）と、上記後側エッジ用のチェーン回路の各遅延段（Ｂ１：ｎ）とは、上記エッジを、上記対応する他のエッジに対してタイムユニットτによる第１時間方向に上記遅延毎に変位させるために、互いに同様に形成されており、
上記各遅延段を有する上記各チェーン回路のうちの一方の入力部の前に、段階的に遅延されるクロック信号を反転させるためのインバータ（ＩＮ１）が設けられている、請求項１に記載の補正装置。
【請求項３】
上記前側エッジ用のチェーン回路および後側エッジ用のチェーン回路は、一つの同一の遅延チェーン回路からなり、
上記前側エッジ遅延手段（ＤＡ）内に、または上記後側エッジ遅延手段（ＤＢ）内に対し、上記遅延チェーン回路を選択的に組み込むための第１スイッチング手段が設けられている、請求項２に記載の補正装置。
【請求項４】
上記前側エッジ遅延手段によって導き出された各信号の発振をモニターする上記前側エッジテスト手段と、上記後側エッジ遅延手段によって導き出された各信号の発振をモニターする上記後側エッジテスト手段とは、一つの、同一のテストデバイスから構成されており、
上記前側エッジ遅延手段（ＤＡ）または上記後側エッジ遅延手段（ＤＢ）に対し、上記テストデバイスを選択的に接続するための第２スイッチング手段が備えられている、請求項１〜３のいずれか１項に記載の補正装置。
【請求項５】
上記遅延補正手段（ＤＣ）は、
入力されたクロック信号のエッジを、他のエッジに対してタイムユニットτにて、選択された時間方向に沿ってそれぞれ遅延する複数の各遅延段（Ｃ１：ｎ）を有する補正遅延用のチェーン回路と、
上記補正遅延用のチェーン回路に、測度τ×｜ｘ−ｙ｜／２により遅延される各エッジを有する、入力されたクロック信号のバージョンを導き出すために制御可能な第１の選択手段（ＭＸ１）と、
差（ｘ−ｙ）の符号に応じて、補正されるクロック信号、または、上記クロック信号の反転した反転クロック信号を、上記補正遅延用のチェーン回路に供給する第２の選択手段（ＭＸ２）とを含む、請求項１に記載の補正装置。
【請求項６】
２つの各動作状態を互いに逐次的に調整するための第３スイッチング手段（ＭＸ４、ＭＸ５、ＭＸ６）を含み、
上記各動作状態の第１状態では、補正されていないクロック信号（ＣＬＫ）が、上記前側エッジ遅延手段（ＤＡ）および上記後側エッジ遅延手段（ＤＢ）の入力部に入力されており、上記遅延補正手段（ＤＣ）の各選択手段（ＭＸ１、ＭＸ２）は、数ｚ＝ＩＮＴ［（ｘ−ｙ）／２］の量および符号にしたがって調整され、
上記各動作状態の第２状態では、上記遅延補正手段（ＤＣ）の出力信号（ＣＬＫ’）が、前側エッジ遅延手段（ＤＡ）および後側エッジ遅延手段（ＤＢ）の入力部に入力されており、上記遅延補正手段（ＤＣ）の各選択手段（ＭＸ１、ＭＸ２）は、数（ｚ＋ｚ’）の量および符号にしたがって調整され、このとき、ｚ’＝ＩＮＴ［（ｘ’−ｙ’）／２］であり、ｘ’およびｙ’は、上記数ｘおよび上記数ｙの代わりに上記第２状態において得られる各数である、請求項５に記載の補正装置。
【請求項７】
上記前側エッジ用のチェーン回路、上記後側エッジ用のチェーン回路、上記補正遅延用のチェーン回路は、一つの同一の遅延チェーン回路（Ｃ１：ｎ）からなり、
上記前側エッジ遅延手段内に、または上記後側エッジ遅延手段内に、または上記遅延補正手段内に、上記遅延チェーン回路を選択的に組み込むための第４スイッチング手段が備えられている、請求項５または６に記載の補正装置。
【請求項８】
上記前側エッジ遅延手段によって導き出された各信号の発振をモニターする上記前側エッジテスト手段と、上記後側エッジ遅延手段によって導き出された各信号の発振をモニターする上記後側エッジテスト手段とは、一つの同一のテストデバイス（ＰＣ）から構成されており、
上記遅延補正手段（ＤＣ）を、択一的な２つの各テストモードに互いに切り替えるための第５スイッチング手段（ＭＸ７、ＭＸ９）が備えられており、
上記各テストモードのうちの一方では、上記テストデバイス（ＰＣ）が数ｘを確定できるように、上記遅延補正手段（ＤＣ）が前側エッジ遅延手段として機能しており、
上記各テストモードのうちの他方では、上記テストデバイス（ＰＣ）が数ｙを確定できるように、上記遅延補正手段（ＤＣ）が後側エッジ遅延手段として機能している、請求項５に記載の補正装置。
【請求項９】
上記タイムユニットτは、全ての各遅延段（Ａ１：ｎ、Ｂ１：ｎ、Ｃ１：ｎ）において同時に調節可能である、請求項１〜８のいずれか１項に記載の補正装置。
【請求項１０】
上記各遅延段（Ａ１：ｎ、Ｂ１：ｎ、Ｃ１：ｎ）は、第１プルアップ分枝部（Ｐ１）および第１プルダウン分枝部（Ｎ１、Ｚ）を備えたバイナリー増幅器の入力部と、第２プルアップ分枝部（Ｐ２）および第２プルダウン分枝部（Ｎ２）を備えたバイナリー増幅器の出力部とを含み、
上記第１プルアップ分枝部（Ｐ１）および第１プルダウン分枝部（Ｎ１、Ｚ）のうちの一方の、制御可能な順方向インピーダンスは、上記第１プルアップ分枝部（Ｐ１）および第１プルダウン分枝部（Ｎ１、Ｚ）のうちの他方の順方向インピーダンスよりも高く、
上記第２プルアップ分枝部（Ｐ２）および第２プルダウン分枝部（Ｎ２）の両方が同じ順方向インピーダンスを有している、請求項９に記載の補正装置。
【請求項１１】
上記バイナリー増幅器の入力部の関連する上記分枝部において、上記順方向インピーダンスを制御するために、アナログ信号によって連続的に抵抗値が可変な抵抗素子（Ｒ３）が設けられている、請求項１０に記載の補正装置。
【請求項１２】
上記順方向インピーダンスを制御するために、さらに、固定抵抗である少なくとも１つの素子（Ｒ１、Ｒ２）が、関連する上記分枝部に対し、デジタル信号によって選択的に組み込めるように設けられている、請求項１１に記載の補正装置。
【請求項１３】
上記各テスト手段（ＰＡ、ＰＢ）が、それぞれ、上記クロック信号における、段階的に遅延する、各バージョンに現れる立ち下りエッジまたは立ち上がりエッジを、選択された持続期間を通してカウントし、上記選択された持続期間内に予め選択されたしきい値カウントが得られる場合、発振の存在を示すためにアクティブ化されるカウント手段（ＣＮ）を含む、請求項１〜１２のいずれか１項に記載の補正装置。
【請求項１４】
上記各テスト手段（ＰＡ、ＰＢ）における、それぞれのカウント手段は、上記クロック信号の段階的に遅延する各バージョンのために、それぞれ、個々に割り当てられたカウンタ（ＣＮ１：ｎ）を含む、請求項１３に記載の補正装置。
【請求項１５】
上記各テスト手段におけるカウント手段は、単一のカウンタのみを含んでおり、
上記クロック信号における、段階的に遅延された各バージョンを、少なくとも予め選択された持続期間の間、上記カウンタ毎のカウント入力部にそれぞれ連続的に供給するために第６スイッチング手段が設けられている、請求項１３に記載の補正装置。
【請求項１】
各周期パルスを含んだクロック信号（ＣＬＫ）のデューティサイクルを、名目値１／２との偏差に関して補正するための補正装置であって、
上記クロック信号から、前側エッジが後側エッジに対して１タイムユニットτだけずつ段階的に増分した遅延を有するｎ個の各前側エッジバージョンを導き出すために、ｎ個の遅延段（Ａ１：ｎ）からなる前側エッジ用のチェーン回路を含んだ前側エッジ遅延手段（ＤＡ）と、
上記クロック信号から、後側エッジが前側エッジに対して上記タイムユニットτだけずつ段階的に増分した遅延を有するｎ個の各後側エッジバージョンを導き出すために、ｎ個の遅延段（Ｂ１：ｎ）からなる後側エッジ用のチェーン回路を含んだ後側エッジ遅延手段（ＤＢ）と、
上記前側エッジ遅延手段によって導き出された各信号の発振をモニターし、上記発振が消失する遅延増分値の順序数ｘを確定する、前側エッジテスト手段（ＰＡ）と、
上記後側エッジ遅延手段から導き出された各信号の発振をモニターし、上記発振が消失する遅延増分値の順序数ｙを確定する、後側エッジテスト手段（ＰＢ）と、
ｘ＞ｙの場合、上記クロック信号の各周期パルスの前側エッジを、測度
Ｖ＝τ×｜ｘ−ｙ｜／２
だけ遅延されるように、
ｘ＜ｙである場合、上記クロックの各周期パルスの後側エッジを上記測度Ｖだけ遅延されるように制御可能な遅延補正手段（ＤＣ）とを含む補正装置。
【請求項２】
上記前側エッジ用のチェーン回路の各遅延段（Ａ１：ｎ）と、上記後側エッジ用のチェーン回路の各遅延段（Ｂ１：ｎ）とは、上記エッジを、上記対応する他のエッジに対してタイムユニットτによる第１時間方向に上記遅延毎に変位させるために、互いに同様に形成されており、
上記各遅延段を有する上記各チェーン回路のうちの一方の入力部の前に、段階的に遅延されるクロック信号を反転させるためのインバータ（ＩＮ１）が設けられている、請求項１に記載の補正装置。
【請求項３】
上記前側エッジ用のチェーン回路および後側エッジ用のチェーン回路は、一つの同一の遅延チェーン回路からなり、
上記前側エッジ遅延手段（ＤＡ）内に、または上記後側エッジ遅延手段（ＤＢ）内に対し、上記遅延チェーン回路を選択的に組み込むための第１スイッチング手段が設けられている、請求項２に記載の補正装置。
【請求項４】
上記前側エッジ遅延手段によって導き出された各信号の発振をモニターする上記前側エッジテスト手段と、上記後側エッジ遅延手段によって導き出された各信号の発振をモニターする上記後側エッジテスト手段とは、一つの、同一のテストデバイスから構成されており、
上記前側エッジ遅延手段（ＤＡ）または上記後側エッジ遅延手段（ＤＢ）に対し、上記テストデバイスを選択的に接続するための第２スイッチング手段が備えられている、請求項１〜３のいずれか１項に記載の補正装置。
【請求項５】
上記遅延補正手段（ＤＣ）は、
入力されたクロック信号のエッジを、他のエッジに対してタイムユニットτにて、選択された時間方向に沿ってそれぞれ遅延する複数の各遅延段（Ｃ１：ｎ）を有する補正遅延用のチェーン回路と、
上記補正遅延用のチェーン回路に、測度τ×｜ｘ−ｙ｜／２により遅延される各エッジを有する、入力されたクロック信号のバージョンを導き出すために制御可能な第１の選択手段（ＭＸ１）と、
差（ｘ−ｙ）の符号に応じて、補正されるクロック信号、または、上記クロック信号の反転した反転クロック信号を、上記補正遅延用のチェーン回路に供給する第２の選択手段（ＭＸ２）とを含む、請求項１に記載の補正装置。
【請求項６】
２つの各動作状態を互いに逐次的に調整するための第３スイッチング手段（ＭＸ４、ＭＸ５、ＭＸ６）を含み、
上記各動作状態の第１状態では、補正されていないクロック信号（ＣＬＫ）が、上記前側エッジ遅延手段（ＤＡ）および上記後側エッジ遅延手段（ＤＢ）の入力部に入力されており、上記遅延補正手段（ＤＣ）の各選択手段（ＭＸ１、ＭＸ２）は、数ｚ＝ＩＮＴ［（ｘ−ｙ）／２］の量および符号にしたがって調整され、
上記各動作状態の第２状態では、上記遅延補正手段（ＤＣ）の出力信号（ＣＬＫ’）が、前側エッジ遅延手段（ＤＡ）および後側エッジ遅延手段（ＤＢ）の入力部に入力されており、上記遅延補正手段（ＤＣ）の各選択手段（ＭＸ１、ＭＸ２）は、数（ｚ＋ｚ’）の量および符号にしたがって調整され、このとき、ｚ’＝ＩＮＴ［（ｘ’−ｙ’）／２］であり、ｘ’およびｙ’は、上記数ｘおよび上記数ｙの代わりに上記第２状態において得られる各数である、請求項５に記載の補正装置。
【請求項７】
上記前側エッジ用のチェーン回路、上記後側エッジ用のチェーン回路、上記補正遅延用のチェーン回路は、一つの同一の遅延チェーン回路（Ｃ１：ｎ）からなり、
上記前側エッジ遅延手段内に、または上記後側エッジ遅延手段内に、または上記遅延補正手段内に、上記遅延チェーン回路を選択的に組み込むための第４スイッチング手段が備えられている、請求項５または６に記載の補正装置。
【請求項８】
上記前側エッジ遅延手段によって導き出された各信号の発振をモニターする上記前側エッジテスト手段と、上記後側エッジ遅延手段によって導き出された各信号の発振をモニターする上記後側エッジテスト手段とは、一つの同一のテストデバイス（ＰＣ）から構成されており、
上記遅延補正手段（ＤＣ）を、択一的な２つの各テストモードに互いに切り替えるための第５スイッチング手段（ＭＸ７、ＭＸ９）が備えられており、
上記各テストモードのうちの一方では、上記テストデバイス（ＰＣ）が数ｘを確定できるように、上記遅延補正手段（ＤＣ）が前側エッジ遅延手段として機能しており、
上記各テストモードのうちの他方では、上記テストデバイス（ＰＣ）が数ｙを確定できるように、上記遅延補正手段（ＤＣ）が後側エッジ遅延手段として機能している、請求項５に記載の補正装置。
【請求項９】
上記タイムユニットτは、全ての各遅延段（Ａ１：ｎ、Ｂ１：ｎ、Ｃ１：ｎ）において同時に調節可能である、請求項１〜８のいずれか１項に記載の補正装置。
【請求項１０】
上記各遅延段（Ａ１：ｎ、Ｂ１：ｎ、Ｃ１：ｎ）は、第１プルアップ分枝部（Ｐ１）および第１プルダウン分枝部（Ｎ１、Ｚ）を備えたバイナリー増幅器の入力部と、第２プルアップ分枝部（Ｐ２）および第２プルダウン分枝部（Ｎ２）を備えたバイナリー増幅器の出力部とを含み、
上記第１プルアップ分枝部（Ｐ１）および第１プルダウン分枝部（Ｎ１、Ｚ）のうちの一方の、制御可能な順方向インピーダンスは、上記第１プルアップ分枝部（Ｐ１）および第１プルダウン分枝部（Ｎ１、Ｚ）のうちの他方の順方向インピーダンスよりも高く、
上記第２プルアップ分枝部（Ｐ２）および第２プルダウン分枝部（Ｎ２）の両方が同じ順方向インピーダンスを有している、請求項９に記載の補正装置。
【請求項１１】
上記バイナリー増幅器の入力部の関連する上記分枝部において、上記順方向インピーダンスを制御するために、アナログ信号によって連続的に抵抗値が可変な抵抗素子（Ｒ３）が設けられている、請求項１０に記載の補正装置。
【請求項１２】
上記順方向インピーダンスを制御するために、さらに、固定抵抗である少なくとも１つの素子（Ｒ１、Ｒ２）が、関連する上記分枝部に対し、デジタル信号によって選択的に組み込めるように設けられている、請求項１１に記載の補正装置。
【請求項１３】
上記各テスト手段（ＰＡ、ＰＢ）が、それぞれ、上記クロック信号における、段階的に遅延する、各バージョンに現れる立ち下りエッジまたは立ち上がりエッジを、選択された持続期間を通してカウントし、上記選択された持続期間内に予め選択されたしきい値カウントが得られる場合、発振の存在を示すためにアクティブ化されるカウント手段（ＣＮ）を含む、請求項１〜１２のいずれか１項に記載の補正装置。
【請求項１４】
上記各テスト手段（ＰＡ、ＰＢ）における、それぞれのカウント手段は、上記クロック信号の段階的に遅延する各バージョンのために、それぞれ、個々に割り当てられたカウンタ（ＣＮ１：ｎ）を含む、請求項１３に記載の補正装置。
【請求項１５】
上記各テスト手段におけるカウント手段は、単一のカウンタのみを含んでおり、
上記クロック信号における、段階的に遅延された各バージョンを、少なくとも予め選択された持続期間の間、上記カウンタ毎のカウント入力部にそれぞれ連続的に供給するために第６スイッチング手段が設けられている、請求項１３に記載の補正装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００７−２６７３６４（Ｐ２００７−２６７３６４Ａ）
【公開日】平成１９年１０月１１日（２００７．１０．１１）
【国際特許分類】
【外国語出願】
【出願番号】特願２００７−１０１７５（Ｐ２００７−１０１７５）
【出願日】平成１９年１月１９日（２００７．１．１９）
【出願人】（５０６２１１８５０）キモンダ アクチエンゲゼルシャフト (110)
【Ｆターム（参考）】
【公開日】平成１９年１０月１１日（２００７．１０．１１）
【国際特許分類】
【出願番号】特願２００７−１０１７５（Ｐ２００７−１０１７５）
【出願日】平成１９年１月１９日（２００７．１．１９）
【出願人】（５０６２１１８５０）キモンダ アクチエンゲゼルシャフト (110)
【Ｆターム（参考）】
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