電子装置及びそのデータ通信装置
【課題】安価に且つ精度良く遅延量の調整すなわちタイミング調整を行うことができるデータ通信装置を提供する。
【解決手段】外部機器２との間でクロックに同期したデータ送受信を行うデータ通信装置において、高周波の元クロックを分周して基準クロックを生成し出力する基準クロック発生手段１２と、カスケード接続された複数段のシフトレジスタ１３ａ，…，１３ｍで構成され基準クロックを取り込み所定遅延量だけ遅延させた遅延基準クロックを生成し出力するクロック遅延手段１３と、前記手段１２および１３の一方から出力されるクロックを外部機器２に出力するクロック出力手段１４と、前記手段１２および１３の他方から出力されるクロックにより動作し外部機器２から読み出されたデータを受信するデータ入力手段１５とを備える。
【解決手段】外部機器２との間でクロックに同期したデータ送受信を行うデータ通信装置において、高周波の元クロックを分周して基準クロックを生成し出力する基準クロック発生手段１２と、カスケード接続された複数段のシフトレジスタ１３ａ，…，１３ｍで構成され基準クロックを取り込み所定遅延量だけ遅延させた遅延基準クロックを生成し出力するクロック遅延手段１３と、前記手段１２および１３の一方から出力されるクロックを外部機器２に出力するクロック出力手段１４と、前記手段１２および１３の他方から出力されるクロックにより動作し外部機器２から読み出されたデータを受信するデータ入力手段１５とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置のデータ処理部と外部機器との間のデータ送受信インタフェース処理を行うデータ通信装置に関する。
【背景技術】
【０００２】
携帯電話機やデジタルカメラ，パーソナルコンピュータ，ＰＤＡ（パーソナルデジタルアシスタント），テレビジョン受像機等の近年の電子装置にはメモリカード装着部が設けられ、メモリカードの格納データを読み込んだり、新たなデータをメモリカードに書き込める様になっている。
【０００３】
このため、斯かる電子装置には、外部機器であるメモリカードとの間で同期をとりながらデータの送受信を行うデータ通信装置が設けられる。データ通信装置は、装着されるメモリカードが一種類であれば、そのメモリカード特有のクロック遅延量やデータ遅延量に応じたタイミング調整回路を設ければ済む。
【０００４】
しかし、現状のメモリカードには、複数種類のメモリカード（登録商標名で識別されるＳＤカード，ＭＭＣカード，ｘＤカード，メモリスティック，スマートメディア，コンパクトフラッシュ等）が存在し、電子装置は多種類のメモリカードの夫々に対応する必要がある。ところが、種類の異なるメモリカードは、夫々のクロック遅延量等が微妙に異なり、互換性があると思われているメモリカード間においても、無視できない差違がある。
【０００５】
このため、特許文献１記載の従来技術では、半導体集積回路で構成されるデータ通信装置内に抵抗素子及び容量素子でなる時定数回路（遅延回路）を複数段設け、クロック遅延量を、使用する時定数回路の段数で調整する様にしている。
【０００６】
【特許文献１】特開２００４―３５５１６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
半導体集積回路内に微細に形成されアナログ動作を行う回路は、一般的にその動作が不安定であり、また、この回路を構成する半導体素子も、特性に大きなバラツキを持つ。このため、半導体集積回路内に抵抗素子と容量素子とで作った遅延回路で安定した遅延量を得るには、高精度に半導体集積回路を製造する必要が生じ、製造コストが嵩んでしまう。
【０００８】
本発明の目的は、安価に且つ精度良く遅延量の調整すなわちタイミング調整を行うことができるデータ通信装置及びこのデータ通信装置を備えた電子装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明のデータ通信装置は、外部機器との間でクロックに同期したデータ送受信を行うデータ通信装置において、高周波の元クロックを分周して基準クロックを生成し出力する基準クロック発生手段と、カスケード接続された複数段のシフトレジスタで構成され前記基準クロックを取り込み所定遅延量だけ遅延させた遅延基準クロックを生成し出力するクロック遅延手段と、前記基準クロック発生手段および前記クロック遅延手段の一方から出力される前記基準クロックまたは前記遅延基準クロックを前記外部機器に出力するクロック出力手段と、前記基準クロック発生手段および前記クロック遅延手段の他方から出力される前記基準クロックまたは前記遅延基準クロックにより動作し前記外部機器から読み出されたデータを受信するデータ入力手段とを備えることを特徴とする。
【００１０】
本発明のデータ通信装置は、前記クロック遅延手段を構成する各シフトレジスタ出力を並列に取り込みその中の１つを選択し前記遅延基準クロックとして出力するセレクタ手段を備えることを特徴とする。
【００１１】
本発明のデータ通信装置は、前記シフトレジスタが前記元クロックで駆動されることを特徴とする。
【００１２】
本発明のデータ通信装置は、前記外部機器側に送信するデータを遅延させてから該外部機器に送信するデータ出力手段を備えることを特徴とする。
【００１３】
本発明のデータ通信装置は、前記データ出力手段が前記クロック遅延手段の出力クロックで駆動されることで出力データが遅延されることを特徴とする。
【００１４】
本発明のデータ通信装置は、前記クロック遅延手段と別の遅延手段によって前記基準クロックが遅延され該遅延手段の出力クロックによって前記データ出力手段が駆動されることで前記出力データが遅延されることを特徴とする。
【００１５】
本発明のデータ通信装置は、前記クロック出力手段が前記遅延基準クロックを前記外部機器に出力する構成としたことを特徴とする。
【００１６】
本発明のデータ通信装置は、前記基準クロックのモニタ端子を備えることを特徴とする。
【００１７】
本発明のデータ通信装置は、前記クロック出力手段が前記基準クロックを前記外部機器に出力する構成としたことを特徴とする。
【００１８】
本発明の電子装置は、上述したいずれかに記載のデータ通信装置を入出力インタフェース部に備えることを特徴とする。
【００１９】
本発明の電子装置は、前記外部機器がメモリカードであることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、遅延量制御をシフトレジスタで行う構成としたため、シフトレジスタを構成する個々の回路素子の特性にバラツキがあってもシフトレジスタの動作はそのバラツキの影響を受けず、精度の高い遅延量制御が可能となる。また、半導体集積回路でデータ通信装置を構成する場合でも回路素子の特性バラツキを許容して製造でき、製造コストが安価となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の一実施形態について、図面を参照して説明する。
【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る電子装置の要部構成図である。この電子装置は、データ処理装置本体１と、電子装置の図示しないカード装着部に着脱自在に装着されるメモリカード２との間でデータ送受信インタフェース処理を行うデータ通信装置３とを備える。
【００２３】
データ通信装置３は、ＰＬＬ（フェーズロックドループ）回路でなる元クロック供給源１１と、元クロック供給源１１から出力される高周波の元クロックを１／Ｎに分周し分周クロックを基準クロックとして出力する分周回路１２と、基準クロックに所定の遅延量を付与して遅延基準クロックを生成し出力する遅延回路１３と、遅延回路１３から出力される遅延基準クロックをメモリカード２に出力する出力ドライバ１４と、受信した遅延基準クロックに同期してメモリカード２から読み出されたデータを受け取りデータ処理装置本体１に出力する入力レジスタ１５とを備える。
【００２４】
インタフェース用の基準クロックは周波数を変更する場合があり、このため、高い周波数の元クロックを分周回路１２により分周して基準クロックが生成される。
【００２５】
本実施形態の遅延回路１３は、所定数個例えばｍ個（ｍは正整数）のシフトレジスタ１３ａ，１３ｂ，…，１３ｍをカスケード接続して構成され、各シフトレジスタ１３ａ，１３ｂ，…，１３ｍは、高周波の元クロックにて駆動される。
【００２６】
この遅延回路１３に入力する基準クロックは、１段目のシフトレジスタ１３ａから出力されるとき元クロック１つ分だけ遅延されて２段目のシフトレジスタ１３ｂに取り込まれ、２段目のシフトレジスタ１３ｂから出力されるとき更に元クロック１つ分だけ遅延されるという処理が繰り返される。
【００２７】
従って、ｍ段目のシフトレジスタ１３ｍから出力される基準クロックは、入力される基準クロック（分周回路１２の出力クロック）に対して元クロックｍ個分の遅延量が付与されたクロックとなる。
【００２８】
入力レジスタ１５は、遅延回路１３による遅延前の基準クロックすなわち分周回路１２から出力された分周クロックのタイミングでデータを取り込み、受信データをデータ処理装置本体１側に出力する。
【００２９】
斯かる構成により、電子装置の外部機器となるメモリカード２には、データ通信装置３から遅延された基準クロックが与えられ、この遅延基準クロックに同期してメモリカード２からデータが読み出される。メモリカード２から読み出されたデータは、入力レジスタ１５に取り込まれ、入力レジスタ１５からデータ処理装置本体１に出力される。
【００３０】
仮に、遅延回路１３を設けずに分周回路１２の出力クロックをメモリカード２に与えると、分周回路１２の出力クロックによって動作する入力レジスタ１５は、メモリカード２から読み出されたデータを取り込むことができなくなってしまう。
【００３１】
これは、メモリカード２自身や、クロック用配線，データ用配線に「遅延」が存在するためであり、入力レジスタ１５のデータ受け取りタイミングと、入力レジスタ１５の入力端に伝送されてきたメモリカード２からのデータのタイミングとの間にずれが生じるためである。
【００３２】
しかし、本実施形態のデータ通信装置３では、遅延回路１３によって基準クロック（分周クロック）に所定量の遅延を与え、この遅延基準クロックをメモリカード２に出力するため、遅延前の基準クロックにて動作する入力レジスタ１５は、遅延基準クロックに同期してメモリカード２から読み出されたデータを基準クロックのタイミングで取り込むことができる。
【００３３】
遅延回路１３の遅延量、即ちシフトレジスタ１３ａ，…の段数ｍは、メモリカード２自身の遅延量や、メモリカード２までのクロック用配線の遅延量，メモリカード２からのデータ用配線の遅延量により決定する。
【００３４】
本実施形態の構成によれば、入力レジスタ１５の駆動クロックを分周回路１２から出力される基準クロックに固定できるため、データの入力タイミングが固定となり、データ処理装置本体１が行うデータ処理が容易となる。
【００３５】
尚、図１に示す符号３０は、分周回路１２から出力される基準クロックのモニタ端子である。電子装置の設計者は、ＩＣチップ化された本実施形態のデータ通信装置３を電子装置に組み込む際に、遅延前の基準クロックのタイミングを知る必要が生じる場合がある。この場合のために、モニタ端子３０を設けてある。
【００３６】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る電子装置の要部構成図である。本実施形態の電子装置の構成は第１の実施形態と基本的な部分は同じであるが、データ通信装置における遅延量を可変設定できる様にした点が異なる。他の点は第１実施形態と同じであるため、同一構成回路には同一符号を付してその説明は省略する。
【００３７】
本実施形態のデータ通信装置３は、元クロック供給源１１と、分周回路１２と、遅延回路１３と、出力ドライバ１４と、入力レジスタ１５の他に、セレクタ１６及びＣＰＵ１７を備える。ＣＰＵ１７は、データ処理装置本体１のＣＰＵがその機能を代替することも可能である。
【００３８】
本実施形態の遅延回路１３は、第１実施形態と同様にカスケード接続されたｍ段のシフトレジスタ１３ａ，１３ｂ，…，１３ｍを備える。そして更に、各シフトレジスタ１３ａ，１３ｂ，…，１３ｍの出力が並列に取り出され、セレクタ１６に入力される。セレクタ１６は、ＣＰＵ１７の設定指示により、いずれか１つのシフトレジスタ出力を選択して出力ドライバ１４に出力する。
【００３９】
例えばＣＰＵ１７は、メモリカード装着口に装着されたメモリカード２の種類を判別し、このメモリカード２の種類に応じた遅延量と、データ用配線，クロック用配線の遅延量とにより、セレクタ１６にセレクタ信号を出力する。
【００４０】
これにより、セレクタ１６は、メモリカード２の種類に応じて、３段目のシフトレジスタの出力を選択して出力ドライバ１４に出力したり、４段目のシフトレジスタの出力を選択して出力ドライバ１４に出力することが可能となる。
【００４１】
（第３の実施形態）
図３は、本発明の第３の実施形態に係る電子装置の要部構成図である。本実施形態の電子装置は、図１に示す第１の実施形態の構成に加え、メモリカード２にデータ処理本体１がデータを書き込む構成を付加している。
【００４２】
即ち、データ処理装置本体１からデータを受け取りメモリカード２に出力する出力レジスタ１８と、分周回路１２から出力される基準クロックを遅延させて出力レジスタ１８の駆動クロックとする遅延回路１９とを備える。
【００４３】
遅延回路１９の構成は図１に示す遅延回路１３の構成と同じであり、所定段数のシフトレジスタをカスケード接続して構成され、各シフトレジスタは元クロックによって駆動される。
【００４４】
本実施形態では、遅延回路１９と遅延回路１３を別々に設け夫々の遅延量制御を別に行う構成とし、メモリカード２側が要求する様々なタイミングでのデータ送信を可能としている。しかし、データ送信の遅延量とクロック遅延量とが同じで良ければ、遅延回路１９を設けずに、遅延回路１３の出力を分岐して出力レジスタ１８に入力させる構成とすることも可能である。
【００４５】
（第４の実施形態）
図４は、本発明の第４の実施形態に係る電子装置の要部構成図である。本実施形態の電子装置は、図２に示す第２の実施形態の構成に加え、メモリカード２にデータ処理本体１がデータを書き込む構成を付加している。
【００４６】
即ち、データ処理装置本体１からデータを受け取りメモリカード２に出力する出力レジスタ１８と、分周回路１２から出力される基準クロックを遅延させて出力レジスタ１８の駆動クロックとする遅延回路１９と、遅延回路１３の各シフトレジスタ出力を並列に取り込みその中の１つをＣＰＵ１７から設定指示によって選択し出力レジスタ１８に出力するセレクタ２０とを備える。
【００４７】
本実施形態では、遅延回路１３とセレクタ１６の組、遅延回路１９とセレクタ２０の組を別々に設け、夫々の遅延量をＣＰＵ１７が制御する構成とし、メモリカード２側が要求する様々なタイミングでのデータ送信を可能としている。
【００４８】
しかし、データ送信の遅延量とクロック遅延量とが同じで良ければ、遅延回路１９及びセレクタ２０を設けずに、セレクタ１６の出力を分岐して出力レジスタ１８に入力させる構成としても良い。
【００４９】
また、遅延回路１９は設けずに、遅延回路１３の各シフトレジスタ出力を夫々分岐してセレクタ２０に入力させ、セレクタ１６とセレクタ２０の選択をＣＰＵ１７が別々に制御する構成とすることも可能である。
【００５０】
（第５の実施形態）
図５は、本発明の第５の実施形態に係る電子装置の要部構成図である。上述した各実施形態では、メモリカード２に出力するクロック信号を遅延回路で遅延させる構成としている。
【００５１】
これに対し、本実施形態では、セレクタ１６で選択した遅延基準クロックを入力レジスタ１５の駆動クロックとし、メモリカード２に出力するクロックを分周回路１２の出力クロックとしている。この構成でも、メモリカード２への出力クロックに同期してメモリカード２から読み出されるデータを、該データの遅延量に応じて入力レジスタ１５が取り込むことが可能となる。
【００５２】
以上述べた様に、本発明の各実施形態によれば、シフトレジスタを用いシフトレジスタの段数によって遅延量制御を行うため、シフトレジスタを構成する個々の回路素子の特性にバラツキがあってもシフトレジスタの動作はそのバラツキの影響を受けず、精度の高い遅延量制御が可能となる。また、半導体集積回路でデータ通信装置を構成する場合でも回路素子の特性バラツキを許容して製造でき、製造コストが安価となる。
【００５３】
尚、上述した実施形態では、高周波クロックである元クロックをデータ通信装置内に設けたＰＬＬ回路で発生させたが、外部クロック回路から元クロックを入力する構成としても良い。
【００５４】
また、外部機器がメモリカードである場合について説明したが、上述した各実施形態は、クロックに同期するデータインタフェース全般に使用することが可能である。例えば、配線遅延の影響が大きいデータ半二重通信にも適用可能である。また、シリアル伝送のみならずデータビット数が複数のパラレル伝送にも適用可能である。
【産業上の利用可能性】
【００５５】
本発明に係るデータ通信装置は、安価且つ精度の高いデータ通信が可能となるため、各種電子装置に適用すると有用である。例えば、各種メモリカードを外部記憶装置として用いるデジタルカメラや携帯電話機等の電子装置に適用すると有用である。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態に係る電子装置の要部構成図である。
【図２】本発明の第２の実施形態に係る電子装置の要部構成図である。
【図３】本発明の第３の実施形態に係る電子装置の要部構成図である。
【図４】本発明の第４の実施形態に係る電子装置の要部構成図である。
【図５】本発明の第５の実施形態に係る電子装置の要部構成図である。
【符号の説明】
【００５７】
１ データ処理装置本体
２ メモリカード（外部機器）
３ データ通信装置
１１ 元クロック供給源
１２ 分周回路（基準クロック生成部）
１３，１９ 遅延回路
１３ａ，… シフトレジスタ
１４ 出力ドライバ
１５ 入力レジスタ
１６，２０ セレクタ
１７ ＣＰＵ
３０ 基準クロックモニタ端子
【技術分野】
【０００１】
本発明は、電子装置のデータ処理部と外部機器との間のデータ送受信インタフェース処理を行うデータ通信装置に関する。
【背景技術】
【０００２】
携帯電話機やデジタルカメラ，パーソナルコンピュータ，ＰＤＡ（パーソナルデジタルアシスタント），テレビジョン受像機等の近年の電子装置にはメモリカード装着部が設けられ、メモリカードの格納データを読み込んだり、新たなデータをメモリカードに書き込める様になっている。
【０００３】
このため、斯かる電子装置には、外部機器であるメモリカードとの間で同期をとりながらデータの送受信を行うデータ通信装置が設けられる。データ通信装置は、装着されるメモリカードが一種類であれば、そのメモリカード特有のクロック遅延量やデータ遅延量に応じたタイミング調整回路を設ければ済む。
【０００４】
しかし、現状のメモリカードには、複数種類のメモリカード（登録商標名で識別されるＳＤカード，ＭＭＣカード，ｘＤカード，メモリスティック，スマートメディア，コンパクトフラッシュ等）が存在し、電子装置は多種類のメモリカードの夫々に対応する必要がある。ところが、種類の異なるメモリカードは、夫々のクロック遅延量等が微妙に異なり、互換性があると思われているメモリカード間においても、無視できない差違がある。
【０００５】
このため、特許文献１記載の従来技術では、半導体集積回路で構成されるデータ通信装置内に抵抗素子及び容量素子でなる時定数回路（遅延回路）を複数段設け、クロック遅延量を、使用する時定数回路の段数で調整する様にしている。
【０００６】
【特許文献１】特開２００４―３５５１６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
半導体集積回路内に微細に形成されアナログ動作を行う回路は、一般的にその動作が不安定であり、また、この回路を構成する半導体素子も、特性に大きなバラツキを持つ。このため、半導体集積回路内に抵抗素子と容量素子とで作った遅延回路で安定した遅延量を得るには、高精度に半導体集積回路を製造する必要が生じ、製造コストが嵩んでしまう。
【０００８】
本発明の目的は、安価に且つ精度良く遅延量の調整すなわちタイミング調整を行うことができるデータ通信装置及びこのデータ通信装置を備えた電子装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明のデータ通信装置は、外部機器との間でクロックに同期したデータ送受信を行うデータ通信装置において、高周波の元クロックを分周して基準クロックを生成し出力する基準クロック発生手段と、カスケード接続された複数段のシフトレジスタで構成され前記基準クロックを取り込み所定遅延量だけ遅延させた遅延基準クロックを生成し出力するクロック遅延手段と、前記基準クロック発生手段および前記クロック遅延手段の一方から出力される前記基準クロックまたは前記遅延基準クロックを前記外部機器に出力するクロック出力手段と、前記基準クロック発生手段および前記クロック遅延手段の他方から出力される前記基準クロックまたは前記遅延基準クロックにより動作し前記外部機器から読み出されたデータを受信するデータ入力手段とを備えることを特徴とする。
【００１０】
本発明のデータ通信装置は、前記クロック遅延手段を構成する各シフトレジスタ出力を並列に取り込みその中の１つを選択し前記遅延基準クロックとして出力するセレクタ手段を備えることを特徴とする。
【００１１】
本発明のデータ通信装置は、前記シフトレジスタが前記元クロックで駆動されることを特徴とする。
【００１２】
本発明のデータ通信装置は、前記外部機器側に送信するデータを遅延させてから該外部機器に送信するデータ出力手段を備えることを特徴とする。
【００１３】
本発明のデータ通信装置は、前記データ出力手段が前記クロック遅延手段の出力クロックで駆動されることで出力データが遅延されることを特徴とする。
【００１４】
本発明のデータ通信装置は、前記クロック遅延手段と別の遅延手段によって前記基準クロックが遅延され該遅延手段の出力クロックによって前記データ出力手段が駆動されることで前記出力データが遅延されることを特徴とする。
【００１５】
本発明のデータ通信装置は、前記クロック出力手段が前記遅延基準クロックを前記外部機器に出力する構成としたことを特徴とする。
【００１６】
本発明のデータ通信装置は、前記基準クロックのモニタ端子を備えることを特徴とする。
【００１７】
本発明のデータ通信装置は、前記クロック出力手段が前記基準クロックを前記外部機器に出力する構成としたことを特徴とする。
【００１８】
本発明の電子装置は、上述したいずれかに記載のデータ通信装置を入出力インタフェース部に備えることを特徴とする。
【００１９】
本発明の電子装置は、前記外部機器がメモリカードであることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、遅延量制御をシフトレジスタで行う構成としたため、シフトレジスタを構成する個々の回路素子の特性にバラツキがあってもシフトレジスタの動作はそのバラツキの影響を受けず、精度の高い遅延量制御が可能となる。また、半導体集積回路でデータ通信装置を構成する場合でも回路素子の特性バラツキを許容して製造でき、製造コストが安価となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の一実施形態について、図面を参照して説明する。
【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る電子装置の要部構成図である。この電子装置は、データ処理装置本体１と、電子装置の図示しないカード装着部に着脱自在に装着されるメモリカード２との間でデータ送受信インタフェース処理を行うデータ通信装置３とを備える。
【００２３】
データ通信装置３は、ＰＬＬ（フェーズロックドループ）回路でなる元クロック供給源１１と、元クロック供給源１１から出力される高周波の元クロックを１／Ｎに分周し分周クロックを基準クロックとして出力する分周回路１２と、基準クロックに所定の遅延量を付与して遅延基準クロックを生成し出力する遅延回路１３と、遅延回路１３から出力される遅延基準クロックをメモリカード２に出力する出力ドライバ１４と、受信した遅延基準クロックに同期してメモリカード２から読み出されたデータを受け取りデータ処理装置本体１に出力する入力レジスタ１５とを備える。
【００２４】
インタフェース用の基準クロックは周波数を変更する場合があり、このため、高い周波数の元クロックを分周回路１２により分周して基準クロックが生成される。
【００２５】
本実施形態の遅延回路１３は、所定数個例えばｍ個（ｍは正整数）のシフトレジスタ１３ａ，１３ｂ，…，１３ｍをカスケード接続して構成され、各シフトレジスタ１３ａ，１３ｂ，…，１３ｍは、高周波の元クロックにて駆動される。
【００２６】
この遅延回路１３に入力する基準クロックは、１段目のシフトレジスタ１３ａから出力されるとき元クロック１つ分だけ遅延されて２段目のシフトレジスタ１３ｂに取り込まれ、２段目のシフトレジスタ１３ｂから出力されるとき更に元クロック１つ分だけ遅延されるという処理が繰り返される。
【００２７】
従って、ｍ段目のシフトレジスタ１３ｍから出力される基準クロックは、入力される基準クロック（分周回路１２の出力クロック）に対して元クロックｍ個分の遅延量が付与されたクロックとなる。
【００２８】
入力レジスタ１５は、遅延回路１３による遅延前の基準クロックすなわち分周回路１２から出力された分周クロックのタイミングでデータを取り込み、受信データをデータ処理装置本体１側に出力する。
【００２９】
斯かる構成により、電子装置の外部機器となるメモリカード２には、データ通信装置３から遅延された基準クロックが与えられ、この遅延基準クロックに同期してメモリカード２からデータが読み出される。メモリカード２から読み出されたデータは、入力レジスタ１５に取り込まれ、入力レジスタ１５からデータ処理装置本体１に出力される。
【００３０】
仮に、遅延回路１３を設けずに分周回路１２の出力クロックをメモリカード２に与えると、分周回路１２の出力クロックによって動作する入力レジスタ１５は、メモリカード２から読み出されたデータを取り込むことができなくなってしまう。
【００３１】
これは、メモリカード２自身や、クロック用配線，データ用配線に「遅延」が存在するためであり、入力レジスタ１５のデータ受け取りタイミングと、入力レジスタ１５の入力端に伝送されてきたメモリカード２からのデータのタイミングとの間にずれが生じるためである。
【００３２】
しかし、本実施形態のデータ通信装置３では、遅延回路１３によって基準クロック（分周クロック）に所定量の遅延を与え、この遅延基準クロックをメモリカード２に出力するため、遅延前の基準クロックにて動作する入力レジスタ１５は、遅延基準クロックに同期してメモリカード２から読み出されたデータを基準クロックのタイミングで取り込むことができる。
【００３３】
遅延回路１３の遅延量、即ちシフトレジスタ１３ａ，…の段数ｍは、メモリカード２自身の遅延量や、メモリカード２までのクロック用配線の遅延量，メモリカード２からのデータ用配線の遅延量により決定する。
【００３４】
本実施形態の構成によれば、入力レジスタ１５の駆動クロックを分周回路１２から出力される基準クロックに固定できるため、データの入力タイミングが固定となり、データ処理装置本体１が行うデータ処理が容易となる。
【００３５】
尚、図１に示す符号３０は、分周回路１２から出力される基準クロックのモニタ端子である。電子装置の設計者は、ＩＣチップ化された本実施形態のデータ通信装置３を電子装置に組み込む際に、遅延前の基準クロックのタイミングを知る必要が生じる場合がある。この場合のために、モニタ端子３０を設けてある。
【００３６】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る電子装置の要部構成図である。本実施形態の電子装置の構成は第１の実施形態と基本的な部分は同じであるが、データ通信装置における遅延量を可変設定できる様にした点が異なる。他の点は第１実施形態と同じであるため、同一構成回路には同一符号を付してその説明は省略する。
【００３７】
本実施形態のデータ通信装置３は、元クロック供給源１１と、分周回路１２と、遅延回路１３と、出力ドライバ１４と、入力レジスタ１５の他に、セレクタ１６及びＣＰＵ１７を備える。ＣＰＵ１７は、データ処理装置本体１のＣＰＵがその機能を代替することも可能である。
【００３８】
本実施形態の遅延回路１３は、第１実施形態と同様にカスケード接続されたｍ段のシフトレジスタ１３ａ，１３ｂ，…，１３ｍを備える。そして更に、各シフトレジスタ１３ａ，１３ｂ，…，１３ｍの出力が並列に取り出され、セレクタ１６に入力される。セレクタ１６は、ＣＰＵ１７の設定指示により、いずれか１つのシフトレジスタ出力を選択して出力ドライバ１４に出力する。
【００３９】
例えばＣＰＵ１７は、メモリカード装着口に装着されたメモリカード２の種類を判別し、このメモリカード２の種類に応じた遅延量と、データ用配線，クロック用配線の遅延量とにより、セレクタ１６にセレクタ信号を出力する。
【００４０】
これにより、セレクタ１６は、メモリカード２の種類に応じて、３段目のシフトレジスタの出力を選択して出力ドライバ１４に出力したり、４段目のシフトレジスタの出力を選択して出力ドライバ１４に出力することが可能となる。
【００４１】
（第３の実施形態）
図３は、本発明の第３の実施形態に係る電子装置の要部構成図である。本実施形態の電子装置は、図１に示す第１の実施形態の構成に加え、メモリカード２にデータ処理本体１がデータを書き込む構成を付加している。
【００４２】
即ち、データ処理装置本体１からデータを受け取りメモリカード２に出力する出力レジスタ１８と、分周回路１２から出力される基準クロックを遅延させて出力レジスタ１８の駆動クロックとする遅延回路１９とを備える。
【００４３】
遅延回路１９の構成は図１に示す遅延回路１３の構成と同じであり、所定段数のシフトレジスタをカスケード接続して構成され、各シフトレジスタは元クロックによって駆動される。
【００４４】
本実施形態では、遅延回路１９と遅延回路１３を別々に設け夫々の遅延量制御を別に行う構成とし、メモリカード２側が要求する様々なタイミングでのデータ送信を可能としている。しかし、データ送信の遅延量とクロック遅延量とが同じで良ければ、遅延回路１９を設けずに、遅延回路１３の出力を分岐して出力レジスタ１８に入力させる構成とすることも可能である。
【００４５】
（第４の実施形態）
図４は、本発明の第４の実施形態に係る電子装置の要部構成図である。本実施形態の電子装置は、図２に示す第２の実施形態の構成に加え、メモリカード２にデータ処理本体１がデータを書き込む構成を付加している。
【００４６】
即ち、データ処理装置本体１からデータを受け取りメモリカード２に出力する出力レジスタ１８と、分周回路１２から出力される基準クロックを遅延させて出力レジスタ１８の駆動クロックとする遅延回路１９と、遅延回路１３の各シフトレジスタ出力を並列に取り込みその中の１つをＣＰＵ１７から設定指示によって選択し出力レジスタ１８に出力するセレクタ２０とを備える。
【００４７】
本実施形態では、遅延回路１３とセレクタ１６の組、遅延回路１９とセレクタ２０の組を別々に設け、夫々の遅延量をＣＰＵ１７が制御する構成とし、メモリカード２側が要求する様々なタイミングでのデータ送信を可能としている。
【００４８】
しかし、データ送信の遅延量とクロック遅延量とが同じで良ければ、遅延回路１９及びセレクタ２０を設けずに、セレクタ１６の出力を分岐して出力レジスタ１８に入力させる構成としても良い。
【００４９】
また、遅延回路１９は設けずに、遅延回路１３の各シフトレジスタ出力を夫々分岐してセレクタ２０に入力させ、セレクタ１６とセレクタ２０の選択をＣＰＵ１７が別々に制御する構成とすることも可能である。
【００５０】
（第５の実施形態）
図５は、本発明の第５の実施形態に係る電子装置の要部構成図である。上述した各実施形態では、メモリカード２に出力するクロック信号を遅延回路で遅延させる構成としている。
【００５１】
これに対し、本実施形態では、セレクタ１６で選択した遅延基準クロックを入力レジスタ１５の駆動クロックとし、メモリカード２に出力するクロックを分周回路１２の出力クロックとしている。この構成でも、メモリカード２への出力クロックに同期してメモリカード２から読み出されるデータを、該データの遅延量に応じて入力レジスタ１５が取り込むことが可能となる。
【００５２】
以上述べた様に、本発明の各実施形態によれば、シフトレジスタを用いシフトレジスタの段数によって遅延量制御を行うため、シフトレジスタを構成する個々の回路素子の特性にバラツキがあってもシフトレジスタの動作はそのバラツキの影響を受けず、精度の高い遅延量制御が可能となる。また、半導体集積回路でデータ通信装置を構成する場合でも回路素子の特性バラツキを許容して製造でき、製造コストが安価となる。
【００５３】
尚、上述した実施形態では、高周波クロックである元クロックをデータ通信装置内に設けたＰＬＬ回路で発生させたが、外部クロック回路から元クロックを入力する構成としても良い。
【００５４】
また、外部機器がメモリカードである場合について説明したが、上述した各実施形態は、クロックに同期するデータインタフェース全般に使用することが可能である。例えば、配線遅延の影響が大きいデータ半二重通信にも適用可能である。また、シリアル伝送のみならずデータビット数が複数のパラレル伝送にも適用可能である。
【産業上の利用可能性】
【００５５】
本発明に係るデータ通信装置は、安価且つ精度の高いデータ通信が可能となるため、各種電子装置に適用すると有用である。例えば、各種メモリカードを外部記憶装置として用いるデジタルカメラや携帯電話機等の電子装置に適用すると有用である。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態に係る電子装置の要部構成図である。
【図２】本発明の第２の実施形態に係る電子装置の要部構成図である。
【図３】本発明の第３の実施形態に係る電子装置の要部構成図である。
【図４】本発明の第４の実施形態に係る電子装置の要部構成図である。
【図５】本発明の第５の実施形態に係る電子装置の要部構成図である。
【符号の説明】
【００５７】
１ データ処理装置本体
２ メモリカード（外部機器）
３ データ通信装置
１１ 元クロック供給源
１２ 分周回路（基準クロック生成部）
１３，１９ 遅延回路
１３ａ，… シフトレジスタ
１４ 出力ドライバ
１５ 入力レジスタ
１６，２０ セレクタ
１７ ＣＰＵ
３０ 基準クロックモニタ端子
【特許請求の範囲】
【請求項１】
外部機器との間でクロックに同期したデータ送受信を行うデータ通信装置において、高周波の元クロックを分周して基準クロックを生成し出力する基準クロック発生手段と、カスケード接続された複数段のシフトレジスタで構成され前記基準クロックを取り込み所定遅延量だけ遅延させた遅延基準クロックを生成し出力するクロック遅延手段と、前記基準クロック発生手段および前記クロック遅延手段の一方から出力される前記基準クロックまたは前記遅延基準クロックを前記外部機器に出力するクロック出力手段と、前記基準クロック発生手段および前記クロック遅延手段の他方から出力される前記基準クロックまたは前記遅延基準クロックにより動作し前記外部機器から読み出されたデータを受信するデータ入力手段とを備えることを特徴とするデータ通信装置。
【請求項２】
前記クロック遅延手段を構成する各シフトレジスタ出力を並列に取り込みその中の１つを選択し前記遅延基準クロックとして出力するセレクタ手段を備えることを特徴とする請求項１に記載のデータ通信装置。
【請求項３】
前記シフトレジスタが前記元クロックで駆動されることを特徴とする請求項１または請求項２に記載のデータ通信装置。
【請求項４】
前記外部機器側に送信するデータを遅延させてから該外部機器に送信するデータ出力手段を備えることを特徴とする請求項１乃至請求項３のいずれかに記載のデータ通信装置。
【請求項５】
前記データ出力手段が前記クロック遅延手段の出力クロックで駆動されることで出力データが遅延されることを特徴とする請求項４に記載のデータ通信装置。
【請求項６】
前記クロック遅延手段と別の遅延手段によって前記基準クロックが遅延され該遅延手段の出力クロックによって前記データ出力手段が駆動されることで前記出力データが遅延されることを特徴とする請求項４に記載のデータ通信装置。
【請求項７】
前記クロック出力手段が前記遅延基準クロックを前記外部機器に出力する構成としたことを特徴とする請求項１乃至請求項６のいずれかに記載のデータ通信装置。
【請求項８】
前記基準クロックのモニタ端子を備えることを特徴とする請求項７に記載のデータ通信装置。
【請求項９】
前記クロック出力手段が前記基準クロックを前記外部機器に出力する構成としたことを特徴とする請求項１乃至請求項６のいずれかに記載のデータ通信装置。
【請求項１０】
請求項１乃至請求項９のいずれかに記載のデータ通信装置を入出力インタフェース部に備えることを特徴とする電子装置。
【請求項１１】
前記外部機器がメモリカードであることを特徴とする請求項１０に記載の電子装置。
【請求項１】
外部機器との間でクロックに同期したデータ送受信を行うデータ通信装置において、高周波の元クロックを分周して基準クロックを生成し出力する基準クロック発生手段と、カスケード接続された複数段のシフトレジスタで構成され前記基準クロックを取り込み所定遅延量だけ遅延させた遅延基準クロックを生成し出力するクロック遅延手段と、前記基準クロック発生手段および前記クロック遅延手段の一方から出力される前記基準クロックまたは前記遅延基準クロックを前記外部機器に出力するクロック出力手段と、前記基準クロック発生手段および前記クロック遅延手段の他方から出力される前記基準クロックまたは前記遅延基準クロックにより動作し前記外部機器から読み出されたデータを受信するデータ入力手段とを備えることを特徴とするデータ通信装置。
【請求項２】
前記クロック遅延手段を構成する各シフトレジスタ出力を並列に取り込みその中の１つを選択し前記遅延基準クロックとして出力するセレクタ手段を備えることを特徴とする請求項１に記載のデータ通信装置。
【請求項３】
前記シフトレジスタが前記元クロックで駆動されることを特徴とする請求項１または請求項２に記載のデータ通信装置。
【請求項４】
前記外部機器側に送信するデータを遅延させてから該外部機器に送信するデータ出力手段を備えることを特徴とする請求項１乃至請求項３のいずれかに記載のデータ通信装置。
【請求項５】
前記データ出力手段が前記クロック遅延手段の出力クロックで駆動されることで出力データが遅延されることを特徴とする請求項４に記載のデータ通信装置。
【請求項６】
前記クロック遅延手段と別の遅延手段によって前記基準クロックが遅延され該遅延手段の出力クロックによって前記データ出力手段が駆動されることで前記出力データが遅延されることを特徴とする請求項４に記載のデータ通信装置。
【請求項７】
前記クロック出力手段が前記遅延基準クロックを前記外部機器に出力する構成としたことを特徴とする請求項１乃至請求項６のいずれかに記載のデータ通信装置。
【請求項８】
前記基準クロックのモニタ端子を備えることを特徴とする請求項７に記載のデータ通信装置。
【請求項９】
前記クロック出力手段が前記基準クロックを前記外部機器に出力する構成としたことを特徴とする請求項１乃至請求項６のいずれかに記載のデータ通信装置。
【請求項１０】
請求項１乃至請求項９のいずれかに記載のデータ通信装置を入出力インタフェース部に備えることを特徴とする電子装置。
【請求項１１】
前記外部機器がメモリカードであることを特徴とする請求項１０に記載の電子装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００７−２６５２３９（Ｐ２００７−２６５２３９Ａ）
【公開日】平成１９年１０月１１日（２００７．１０．１１）
【国際特許分類】
【出願番号】特願２００６−９１８７５（Ｐ２００６−９１８７５）
【出願日】平成１８年３月２９日（２００６．３．２９）
【出願人】（３０６０３７３１１）富士フイルム株式会社 (25,513)
【Ｆターム（参考）】
【公開日】平成１９年１０月１１日（２００７．１０．１１）
【国際特許分類】
【出願日】平成１８年３月２９日（２００６．３．２９）
【出願人】（３０６０３７３１１）富士フイルム株式会社 (25,513)
【Ｆターム（参考）】
[ Back to top ]