【課題】互いに独立した非同期のクロックパルスで動作する前段フリップおよび後段フリップフロップを含むデータ保持回路において、クロックパルス同士が競合する場合でも、後段のフリップフロップにおける出力間の不整合を防止する。
【解決手段】データ伝送回路は、入力されるデータを第１のクロックパルスに応じて保持し、前段の出力データを、第１のクロックパルスとは非同期の第２のクロックパルスに応じて保持し、後段のデータ保持回路に転送する。パルス生成手段は、第１のクロックパルスのエッジと第２のクロックパルスのエッジが異なるタイミングで生じている場合には、第２のクロックパルスに同期したパルスを生成し、二つのクロックパルスのエッジが同一のタイミングの場合には、第２のクロックパルスに生じているエッジを除去したパルスを生成する。後段のデータ保持回路は、パルス生成手段のパルスに同期して前段の出力データを保持する。 （もっと読む）

【課題】セットアップタイム及びホールドタイムのマージンを十分に確保することが可能なデジタル信号処理回路を提供すること。
【解決手段】回路は第１の遅延量を複数の判定用遅延量のそれぞれに設定する。回路は入力データ信号を、第１の遅延量だけ遅延させた第１の遅延データ信号と第２の遅延量だけ遅延させた第２の遅延データ信号とを出力する。回路は、第１の遅延データ信号をラッチすることにより第１のラッチデータを取得し、第２の遅延データ信号をラッチすることにより第２のラッチデータを取得する。回路は、複数の判定用遅延量のそれぞれに対して、第１のラッチデータと第２のラッチデータとが一致しているか否かを判定し、当該判定結果に基づいて第１のラッチデータと第２のラッチデータとを一致させるように、第１の遅延量を第１の制御遅延量に設定し且つ上記第２の遅延量を第２の制御遅延量に設定する。 （もっと読む）

【課題】
クロック配線からのクロストークを抑制できるクロック送受信回路を提供する。
【解決手段】
クロックを送信し送信した前記クロックを受信するクロック送受信回路において，入力クロックを入力し擬似乱数ビット列に基づく第１のクロックを生成する擬似乱数ビット列生成ユニットと，第１のクロックと入力クロックとを入力し排他的論理演算を行い第２のクロックを生成する送信側排他的論理演算器とを有する送信ユニットと，送信ユニットが生成する前記第１，第２のクロックを伝播する第１，第２のクロック配線と，第１，第２のクロック配線を伝播してきた第１，第２のクロックを入力し排他的論理演算を行い出力クロックを生成する受信側排他的論理演算器を有する受信ユニットとを有する。 （もっと読む）

【課題】特にメモリカードとホスト側間の全体的なデータの転送速度を向上させることができる情報処理装置およびその制御方法を提供する。
【解決手段】位相が異なる複数のサンプリングクロックを生成するクロック生成手段と、複数のサンプリングクロックの各々で入力データをサンプリングする複数のデータ入力手段と、データ入力手段がサンプリングした複数のデータ値をサンプリング単位で比較するデータ比較手段と、データ比較手段による比較結果を基に、位相ずれに関する情報を集める位相ずれ集計手段と、位相ずれ集計手段が集めた位相ずれに関する情報に基づいてサンプリングクロックの位相シフトの要／不要を判定し、位相ずれをなくすようにサンプリングクロックの位相を調整する位相シフト判定手段とを備える。 （もっと読む）

【課題】クロック選択回路の最終選択出力でのメタステーブルの障害の発生確率を低減する。
【解決手段】半導体集積回路に内蔵のクロック選択回路は、デコーダＤＥＣ、制御ユニットＣｎｔ、マルチプレクサＭｐｘを有する。ＤＥＣに選択信号ＳＥＬが供給され、Ｃｎｔに第１と第２のクロック信号ＣＫＩＮ０、１とデコーダＤＥＣの第１と第２の選択出力信号が供給され、ＭｐｘにＣｎｔの第１と第２の選択制御信号Ｑ´０、１が供給される。Ｃｎｔの第１と第２のゲートＡＮＤ０、１の一方の入力にＤＥＣの第１と第２の選択出力信号が供給される。第１ゲートＡＮＤ０の出力と第２ゲートＡＮＤ１の他方の入力の間に直列接続の第１と第２のＤ型フリップフロップＤ−ＦＦ０、２と、第２ゲートＡＮＤ１の出力と第１ゲートＡＮＤ０の他方の入力の間に直列接続の第３と第４のＤ型フリップフロップＤ−ＦＦ１、３を含む。 （もっと読む）

【課題】外部発振子を用いずとも、継続して逓倍クロック信号を生成出力できるクロック信号出力回路を提供する。
【解決手段】記憶用メモリ１２に、基準クロック信号ＰＲＥＦの周期をリングオシレータ１及び周期カウンタ５によりカウントしたデータを記憶させ、クロック信号出力回路１１は、セレクタ１３を介すことで、除算器７及びシステムクロック生成部９が記憶用メモリ１２に記憶させたデータに基づいて演算処理を行い、逓倍クロック信号を生成して出力する。したがって、外部発振子３を発振動作させて基準クロック信号を常時得る必要がなくなる。 （もっと読む）

【課題】ノイズ又はジッタの影響により不安定な位相比較結果が出ても、クロック整合トレーニング動作の安定した結果を外部コントローラに伝送することができる回路を提供する。
【解決手段】第１クロックＨＣＫの位相を基準として第２クロックＷＣＫの位相を検出し、当該検出結果に対応する第１検出信号ＤＥＴ＿ＳＩＧ１を生成する第１位相検出手段４３０と、第２クロックＷＣＫを所定時間だけ遅延したクロックＤＬＹ＿ＤＩＶ＿ＷＣＫの位相を、第１クロックＨＣＫの位相を基準として検出し、当該検出結果に対応する第２検出信号ＤＥＴ＿ＳＩＧ２を生成する第２位相検出手段４４０と、出力信号を出力し、第１検出信号ＤＥＴ＿ＳＩＧ１、第２検出信号ＤＥＴ＿ＳＩＧ２、及びフィードバックされた出力信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧに応答して、出力信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルを決定する論理レベル決定手段４５０と、を備える。 （もっと読む）

【課題】消費電力と劣化を低減する。
【解決手段】集積回路にクロック信号を分配する装置１００、方法が提供される。低速モード動作において、周期ごと、少なくとも、異なる第１、第２オン時間を有する第１、第２オンパルスを含み、第１、第２オン時間の合計が、各周期のオフ時間の合計と略等しい第１クロック信号２００が生成される。分配クロック信号２０４それぞれを生成する複数の最終段のバッファ回路１７が終点である分配ツリー１６を介して第１クロック信号２００が分配される。分配クロック信号２０４それぞれから、集積回路の少なくとも一部に供給すべき対応する第２クロック信号２０２が生成される。 （もっと読む）

【課題】複数段の１／２分周器により分周された各信号において、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力することが可能な分周回路及び分周方法を提供する。
【解決手段】第１の同期回路群は、分周器群と第１の同期回路群との間に設けられ、分周器群からの各分周信号を入力とし、その出力が第１の同期回路群のラッチ回路の各入力端子に接続されたＮ段のラッチ回路からなり、第１段目から第Ｍ段目のラッチ回路のクロック入力端子にはクロック信号が入力され、クロック信号に同期した信号を出力し、第（Ｍ＋１）段目から第Ｎ段目までのラッチ回路のクロック入力端子には第Ｍ段目のラッチ回路の出力信号が入力され、Ｍ段目のラッチ回路の出力に同期した信号を出力する第２の同期回路群を有する。 （もっと読む）

【課題】比較的小さな回路規模で、入力された多相クロック信号から所望の位相のクロック信号を生成する。
【解決手段】入力された多相クロック信号から所望の位相のクロック信号を生成する装置において、中間クロック生成器（１１）は、多相クロック信号のいずれか一つを基準クロック信号として、基準クロック信号の複数周期を１周期とする多相中間クロック信号を生成する。第１の位相セレクタ（１２）は、多相中間クロック信号のいずれか一つを選択する。第２の位相セレクタ（１３）は、多相クロック信号のいずれか一つを選択する。ラッチ回路（１４）は、第１の位相セレクタ（１２）によって選択された中間クロック信号を、第２の位相セレクタ（１３）によって選択されたクロック信号でラッチする。 （もっと読む）

【課題】安定したクロック信号を生成させうるクロック信号発生器、該クロック信号発生器を備える半導体メモリ装置及びその方法を提供する。
【解決手段】クロック信号発生器は、クロック信号を発生させるクロック信号発生部と、基準時間の間にクロック信号のパルス数をカウンティングしてカウンティング結果と基準値とを比べて、該比較結果に基づいて制御信号を発生させるクロック信号制御部と、を含み、クロック信号発生部は、制御信号に基づいてクロック信号のパルス数を増減させうる。本発明によれば、温度及び電圧のような環境的要因に関係なく、安定したクロック信号を生成させうる効果がある。 （もっと読む）

【課題】遅延クロックを高精度に生成する遅延クロック生成装置を提供することを目的とする。
【解決手段】基準クロックが、後縁合わせ部および位相制御部に入力される。リング発振器は、基準クロックと同一周期のシフトクロックを発振する。後縁合わせ部は、シフトクロックの後縁を、基準クロックの後縁に合わせる。後縁を合わされたシフトクロックは、パルス挿入部に供給される。位相制御部は、基準クロックを受け取って、挿入パルスを、シフトクロックの複数サイクル中のどのサイクルに挿入するかを定める位相制御信号を生成する。パルス挿入部は、位相制御信号により定められたシフトクロックのサイクルに、挿入パルスを挿入する。遅延位相ロック部は、基準クロックと、挿入パルスを挿入されたシフトクロックとに基づいて、リング発振器において発振されるシフトクロックの位相を基準クロックの位相に対して遅らせて、遅延クロックを生成する。 （もっと読む）

【課題】 遅延データを順次複数のカウンタにロードし、これらのカウンタを基準クロックでダウンカウントして、カウント値が所定の値になったタイミングでカウンタの出力を有効にするようにし、これらのカウンタ出力を合成して遅延信号を発生させる遅延信号発生回路では、連続して遅延トリガ信号を与えることができる遅延データの上限を増加させるためにはカウンタの数を増やさなければならず、レジスタの数が大きく増加してしまうという課題を解決する。
【解決手段】 遅延データによってシフト段数を変化させることができる可変段数シフトレジスタを用い、カウンタの出力をこの可変段数シフトレジスタでシフトするようにした。連続して遅延トリガ信号を与えることができる遅延データの上限を増加させる場合に、従来に比べてレジスタの増加を大幅に抑えることができる。 （もっと読む）

【課題】製造プロセスにおけるばらつきが原因による同期期間や同期期間終了後の自走期間において、周波数が変動することがなく、安定した動作を実現し、また安価な半導体装置を提供する。
【解決手段】第１の基準クロック信号を生成する基準クロック信号生成回路と、第１基準クロックの信号及び同期信号を用いて第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、第１のカウンタ回路の計数値を用いて第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、第１のカウンタ回路の計数値を用いて第１の基準クロック信号を分周し、第２の基準クロック信号を生成する第１の分周回路と、第２の基準クロック信号を分周し、クロック信号を生成する第２の分周回路と、を有するクロック生成回路を半導体装置に搭載する。 （もっと読む）

【課題】シフタ及び加算器を利用して遅延時間を調節する遅延固定ループを提供する。
【解決手段】第１入力クロックの１クロック周期に対応する第１デジタル値を出力するマスタ遅延固定ループと、第１デジタル値を受信し、第１入力クロックの１クロック周期より短い時間ほど第２入力クロックを遅延させて出力するスレーブ遅延固定ループとがある。該スレーブ遅延固定ループは、シフタ１３６、演算器１３８及び可変遅延回路１３２を備え、該シフタ１３６は、第１デジタル値をシフトして第２デジタル値として出力し、該演算器１３８は、第２デジタル値に、工程、電圧及び温度（ＰＶＴ）によって変化するオフセット値を加算または減算して第３デジタル値として出力し、該可変遅延回路１３２は、第３デジタル値に対応する時間ほど第２入力クロックを遅延させて出力する。 （もっと読む）

【課題】 ＰＬＬを用いることなく、低コスト且つ低消費電力で、複数のクロックを生成するクロック生成回路、情報再生装置、電子機器等を提供する。
【解決手段】 クロック生成回路２００は、周波数ｆ_Ｈを有する入力クロックiclkに基づいて、第１の出力クロック及び周波数ｆ_０を有する第２の出力クロックを生成する。クロック生成回路２００は、前記入力クロック又は該入力クロックを間引いたクロックを第１の分周比ｄ１（ｄ１は正の整数）で分周した前記第１の出力クロックを生成する第１の分周カウンタと、前記第１の出力クロックを第２の分周比ｄ２（ｄ２は正の整数）で分周し前記第２の出力クロックを生成する第２の分周カウンタと、前記第２の出力クロックに基づいて、前記第１の分周カウンタで分周される前記入力クロックの間引き制御を行う間引き制御部とを含む。 （もっと読む）

【課題】ＤＬＬクロックの無用なトグリングによる電流の消耗を低減することができるレジスタ制御ディレイロックループを備えた半導体デバイスを提供する。
【解決手段】レジスタ制御ディレイロックループ及びそこから出力されたＤＬＬクロックを用いる内部回路を備えた半導体デバイスにおいて、半導体デバイスに対する作動信号及び非作動信号に応答して、内部回路に印加されるＤＬＬクロックをイネーブルしたりディスエーブルしたりするクロックイネーブル信号を生成する手段を備える。その場合、クロックイネーブル信号を生成する手段は、作動信号又は非作動信号に応答してプルダウン又はプルアップ動作を行う駆動手段と、半導体デバイスに対する作動信号に応答して駆動手段の出力ノードをリセットするリセット手段と、駆動手段の出力ノードに印加された信号をラッチし、バッファリングして出力する出力手段とを備えている。 （もっと読む）

【課題】安価に且つ精度良く遅延量の調整すなわちタイミング調整を行うことができるデータ通信装置を提供する。
【解決手段】外部機器２との間でクロックに同期したデータ送受信を行うデータ通信装置において、高周波の元クロックを分周して基準クロックを生成し出力する基準クロック発生手段１２と、カスケード接続された複数段のシフトレジスタ１３ａ，…，１３ｍで構成され基準クロックを取り込み所定遅延量だけ遅延させた遅延基準クロックを生成し出力するクロック遅延手段１３と、前記手段１２および１３の一方から出力されるクロックを外部機器２に出力するクロック出力手段１４と、前記手段１２および１３の他方から出力されるクロックにより動作し外部機器２から読み出されたデータを受信するデータ入力手段１５とを備える。 （もっと読む）

【課題】ＳＳＣ機能のオン・オフを制御可能とし、周波数の過渡的な変化なしに、ＳＳＣ機能のオン・オフの滑らかな遷移を可能とする装置の提供。
【解決手段】入力クロック信号を入力し、位相の可変制御する位相制御信号に応じて出力クロック信号の位相を可変させる位相補間器４に対して位相制御信号を生成する制御回路３に、カウント動作の停止を制御するカウント動作制御信号を出力するカウント動作制御回路３１を備える。カウント動作制御回路３１は、カウンタ２２、２３のカウント値２６、２７を入力し、ＳＳＣ制御端子８から供給される制御信号が停止を示し、カウンタ２２、２３のカウント値２６、２７がともに初期値（＝０）であるときに、カウント動作制御信号３２をカウント停止を示す値に設定する。 （もっと読む）

【課題】多相クロックを生成する。
【解決手段】多相クロックを生成するためのシステムと方法が開示される。一実施形態において、多段電圧制御発振器（「VCO」）(302)が、所望の数のクロック位相出力を生成するクロック分周器(304)に複数のクロック位相(ck0−ck5)を伝達する。この実施形態のクロック分周器(304)は、ステートマシンを含み、それは、例えば複数の逓減されたクロック位相を提供する改良型ジョンソンカウンタ(316)であり、それらのクロックの各々は独立した改良型シフトレジスタ(306-314)に接続される。各改良型シフトレジスタは、D型フリップフロップを含み、各D型フリップフロップは別個のクロック位相出力を提供する。一実施形態において、多相クロックのクロック位相出力の数は、VCOのクロック位相の数に改良型ジョンソンカウンタの所望状態の数を掛け合わせる関数である。 （もっと読む）