クロック信号生成回路、及び半導体装置
【課題】製造プロセスにおけるばらつきが原因による同期期間や同期期間終了後の自走期間において、周波数が変動することがなく、安定した動作を実現し、また安価な半導体装置を提供する。
【解決手段】第１の基準クロック信号を生成する基準クロック信号生成回路と、第１基準クロックの信号及び同期信号を用いて第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、第１のカウンタ回路の計数値を用いて第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、第１のカウンタ回路の計数値を用いて第１の基準クロック信号を分周し、第２の基準クロック信号を生成する第１の分周回路と、第２の基準クロック信号を分周し、クロック信号を生成する第２の分周回路と、を有するクロック生成回路を半導体装置に搭載する。
【解決手段】第１の基準クロック信号を生成する基準クロック信号生成回路と、第１基準クロックの信号及び同期信号を用いて第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、第１のカウンタ回路の計数値を用いて第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、第１のカウンタ回路の計数値を用いて第１の基準クロック信号を分周し、第２の基準クロック信号を生成する第１の分周回路と、第２の基準クロック信号を分周し、クロック信号を生成する第２の分周回路と、を有するクロック生成回路を半導体装置に搭載する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロック信号を生成する回路に関する。また、そのようなクロック信号を生成する回路を搭載する半導体装置に関する。
【背景技術】
【０００２】
近年、超小型ＩＣチップと、無線通信用のアンテナを組み合わせた半導体装置（ＲＦＩＤタグ、無線タグ、ＩＤタグ、ＲＦタグともいわれる）が脚光を浴びている。この半導体装置は、無線通信装置（リーダライタ、携帯電話、またはパーソナルコンピュータなど、無線による通信が可能であるもの）を使った通信信号の授受により、データを書き込む、またはデータを読み出す等のデータの送受信を非接触で行うことができる。
【０００３】
無線信号によりデータの送受信を行う半導体装置の応用分野として、例えば、流通業界における商品管理が挙げられる。現在では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、遮蔽物があるとデータを読み取れない場合がある。一方、無線通信装置を用いて非接触でデータの送受信を行う方式では、半導体装置のデータを無線で読み取るため、無線による通信信号が遮蔽物を通過するのであれば遮蔽物があっても読み取ることができる。従って、商品管理の効率化、低コスト化などが期待されている。その他、乗車券、航空旅客券、料金の自動精算など、広範な応用が期待されている。このように、無線通信によりデータの送受信を行う小型の半導体装置により人や物を識別、管理する仕組みはＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と呼ばれ、ＩＴ化社会の基盤技術として注目が高まっている。
【０００４】
ＲＦＩＤ技術は、ユビキタス・コンピューティング時代における中心技術の１つである。しかしながら、ＲＦＩＤ技術の根幹を担うＲＦＩＤタグには、次のような課題がある。例えば、物理的柔軟性、高機密性、経済性などである。これらの要求に対し、フレキシブル基板またはガラス基板上に形成した、ＨＦ帯域（１３．５６ＭＨｚ）の無線信号を用いる半導体装置（以下、ＨＦ版無線通信ＣＰＵ）などが挙げられる（非特許文献１参照）。
【０００５】
さらに上記ＨＦ版無線通信ＣＰＵ以上に、より機能的なＲＦＩＤシステムを構築するために、ＲＦＩＤタグに高機能化が要求され続けている。例えば、通信距離の延伸、低消費電力化、暗号機能の強化（耐サイドチャネル攻撃）などである。例えば耐サイドチャネル攻撃機能としては、Ｔｒａｎｓｆｏｒｍｅｄ Ｍａｓｋｉｎｇ Ｍｅｔｈｏｄ（非特許文献２参照）などが挙げられる。
【非特許文献１】Ｈ． Ｄｅｍｂｏ ｅｔ ａｌ． ”ＲＦＣＰＵｓ ｏｎ Ｇｌａｓｓ ａｎｄ Ｐｌａｓｔｉｃ Ｓｕｂｓｔｒａｔｅｓ Ｆａｂｒｉｃａｔｅｄ ｂｙ ＴＦＴ Ｔｒａｎｓｆｅｒ Ｔｅｃｈｎｏｌｏｇｙ，” ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ． Ｐａｐｅｒｓ， ｐｐ． １０６７−１０６９， ２００５．
【非特許文献２】Ｍ． Ａｋｋａｒ ａｎｄ Ｃ． Ｇｉｒａｕｄ， ”Ａｎ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ＤＥＳ ａｎｄ ＡＥＳ， ｓｅｃｕｒｅ ａｇａｉｎｓｔ ｓｏｍｅ ａｔｔａｃｋｓ，” Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＣＨＥＳ ２００１， ＬＮＣＳ ２１６２， ｐｐ． ３０９−３１８， ２００１．
【発明の開示】
【発明が解決しようとする課題】
【０００６】
無線信号によりデータの送受信を行う半導体装置には、通信距離の延伸、低消費電力化、チップの小型化、暗号通信の高信頼性など、非常に高い性能が要求される。通信距離の延伸には、例えば、ＵＨＦ帯域（９１５ＭＨｚ）の無線信号を用いることが挙げられる。ＵＨＦ帯域の無線信号は、ＨＦ帯域の無線信号より、原理的に長距離通信が可能であるため、通信距離の延伸に対して有効である。しかしながら、ＵＨＦ帯の通信信号を用いる場合には、半導体装置内部において、安定したクロック信号の生成など、回路設計上の課題も多いため、ＨＦ版無線通信ＣＰＵから大幅に設計を見直す必要がある。
【０００７】
また、クロック信号を生成するクロック信号生成回路としては、一般的にＰＬＬ回路が用いられることが多い。ＰＬＬ回路は、電圧制御発振回路（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）、ループフィルタ回路、位相比較回路、分周回路などから構成される。しかしながら、無線信号によりデータの送受信を行う半導体装置に搭載する場合には、安定したクロック信号を得ることは難しい。例えば、同期期間終了後の自走期間において、ＶＣＯにおける電源電圧が変動する場合がある。また、同期期間中にクロック信号の周波数が安定値に達しない場合もある。これらは、製造プロセスにおけるチップばらつきなどに起因するが、クロック信号の周波数が変動もしくは非規定値となることを意味する。したがって、半導体装置の誤動作につながる。さらに、無線信号によりデータの送受信を行う半導体装置には、安価に提供することも求められるため、むやみに高価な製造プロセスを適用することはできない。
【０００８】
本発明は、上記の問題を鑑みなされたもので、安定したクロック信号を供給することができるクロック信号生成回路を備えることにより、動作の安定した半導体装置を安価に提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一は、第１の基準クロック信号及び同期信号が入力され、同期信号を用いて第１のリセット信号を生成し、第１のリセット信号に従い第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、第１のカウンタ回路に接続され、第１の基準クロック信号が入力され、第１のカウンタ回路の計数値を用いて第２のリセット信号を生成し、第２のリセット信号に従い第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、第１のカウンタ回路に接続され、第１の基準クロック信号及び第１のリセット信号が入力され、第１のリセット信号に従い第１の基準クロック信号を分周することにより第２の基準クロック信号を生成する第１の分周回路と、第１のカウンタ回路及び第２のカウンタ回路に接続され、第１のリセット信号及び第２のリセット信号のいずれかが入力され、入力されたいずれかのリセット信号を第３のリセット信号として第２の分周回路に出力するリセット信号生成回路と、第１の分周回路及びリセット信号生成回路に接続され、第２の基準クロック信号及び第３のリセット信号が入力され、第３のリセット信号に従い第２の基準クロック信号を分周することにより、クロック信号を生成する第２の分周回路と、を有するクロック信号生成回路である。
【００１０】
本発明の信号生成回路において、第１のカウンタ回路、第２のカウンタ回路、第１の分周回路、及び第２の分周回路のそれぞれは、フリップフロップ回路と、ラッチ回路、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、及びＮＯＲ回路のいずれか一つまたは複数と、を有する構成とすることができる。
【００１１】
本発明の一は、第１の電源電圧を用いて第２の電源電圧を生成する定電圧回路と、定電圧回路に接続され、第２の電源電圧を用いて第１の基準クロック信号を生成する基準クロック信号生成回路と、基準クロック信号生成回路と接続され、第１の基準クロック信号及び同期信号が入力され、同期信号を用いて第１のリセット信号を生成し、第１のリセット信号に従い第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、基準クロック信号生成回路及び第１のカウンタ回路に接続され、第１の基準クロック信号が入力され、第１のカウンタ回路の計数値を用いて第２のリセット信号を生成し、第２のリセット信号に従い第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、基準クロック信号生成回路及び第１のカウンタ回路に接続され、第１の基準クロック信号及び第１のリセット信号が入力され、第１のリセット信号に従い第１の基準クロック信号を分周することにより第２の基準クロック信号を生成する第１の分周回路と、第１のカウンタ回路及び第２のカウンタ回路に接続され、第１のリセット信号及び第２のリセット信号のいずれかが入力され、入力されたいずれかのリセット信号を第３のリセット信号として第２の分周回路に出力するリセット信号生成回路と、第１の分周回路及びリセット信号生成回路に接続され、第２の基準クロック信号及び第３のリセット信号が入力され、第３のリセット信号に従い第２の基準クロック信号を分周することにより、クロック信号を生成する第２の分周回路と、を有するクロック信号生成回路である。
【００１２】
本発明のクロック信号生成回路において、第１のカウンタ回路、第２のカウンタ回路、第１の分周回路、及び第２の分周回路のそれぞれは、フリップフロップ回路と、ラッチ回路、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、及びＮＯＲ回路のいずれか一つまたは複数と、を有することを特徴とするクロック信号生成回路と、を有するものであってもよい。
【００１３】
本発明の一は、アンテナと、クロック信号生成回路と、アンテナから受信した信号から電源電圧を生成するＲＦ回路と、アンテナから受信した信号の演算処理を行うロジック回路と、を有し、アンテナを介して無線通信装置との無線による信号の送受信を行う半導体装置であって、クロック信号生成回路は、電源電圧を基に生成された第１の基準クロック信号及び同期信号が入力され、同期信号を用いて第１のリセット信号を生成し、第１のリセット信号に従い第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、第１のカウンタ回路に接続され、第１の基準クロック信号が入力され、第１のカウンタ回路の計数値を用いて第２のリセット信号を生成し、第２のリセット信号に従い第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、第１のカウンタ回路に接続され、第１の基準クロック信号及び第１のリセット信号が入力され、第１のリセット信号に従い第１の基準クロック信号を分周することにより第２の基準クロック信号を生成する第１の分周回路と、第１のカウンタ回路及び第２のカウンタ回路に接続され、第１のリセット信号及び第２のリセット信号のいずれかが入力され、入力されたいずれかのリセット信号を第３のリセット信号として第２の分周回路に出力するリセット信号生成回路と、第１の分周回路及びリセット信号生成回路に接続され、第２の基準クロック信号及び第３のリセット信号が入力され、第３のリセット信号に従い第２の基準クロック信号を分周することにより、クロック信号を生成する第２の分周回路と、を有する半導体装置である。
【００１４】
本発明の一は、アンテナと、クロック信号生成回路と、アンテナから受信した信号から第１の電源電圧を生成するＲＦ回路と、アンテナから受信した信号の演算処理を行うロジック回路と、を有し、アンテナを介して無線通信装置との無線信号による信号の送受信を行う半導体装置であって、クロック信号生成回路は、第１の電源電圧を用いて第２の電源電圧を生成する定電圧回路と、定電圧回路に接続され、第２の電源電圧を用いて第１の基準クロック信号を生成する基準クロック信号生成回路と、基準クロック信号生成回路と接続され、第１の基準クロック信号及び同期信号が入力され、同期信号を用いて第１のリセット信号を生成し、第１のリセット信号に従い第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、基準クロック信号生成回路及び第１のカウンタ回路に接続され、第１の基準クロック信号が入力され、第１のカウンタ回路の計数値を用いて第２のリセット信号を生成し、第２のリセット信号に従い第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、基準クロック信号生成回路及び第１のカウンタ回路に接続され、第１の基準クロック信号及び第１のリセット信号が入力され、第１のリセット信号に従い第１の基準クロック信号を分周することにより第２の基準クロック信号を生成する第１の分周回路と、第１のカウンタ回路及び第２のカウンタ回路に接続され、第１のリセット信号及び第２のリセット信号のいずれかが入力され、入力されたいずれかのリセット信号を第３のリセット信号として第２の分周回路に出力するリセット信号生成回路と、第１の分周回路及びリセット信号生成回路に接続され、第２の基準クロック信号及び第３のリセット信号が入力され、第３のリセット信号に従い第２基準クロックの信号を分周することにより、クロック信号を生成する第２の分周回路と、を有する半導体装置である。
【００１５】
本発明の半導体装置において、第１のカウンタ回路、第２のカウンタ回路、第１の分周回路、及び第２の分周回路のそれぞれは、フリップフロップ回路と、ラッチ回路、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、及びＮＯＲ回路のいずれか一つまたは複数と、を有するものであってもよい。
【００１６】
本発明の半導体装置において、ＲＦ回路は、電源回路、復調回路、及び変調回路を有していてもよい。
【００１７】
本発明の半導体装置において、ロジック回路は、制御回路、中央演算装置、ＲＯＭ、及びＲＡＭを有していてもよい。
【００１８】
本発明は、入力された第１の基準クロック信号及び同期信号を用いて第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、第１のカウンタ回路の計数値を用いて第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、第１のカウンタ回路の計数値を用いて第１の基準クロック信号を分周し、第２の基準クロック信号を生成する第１の分周回路と、第２の基準クロック信号を分周し、クロック信号を生成する第２の分周回路と、を備えたクロック信号生成回路を用いて同期期間終了後の自走期間においても、一定の周波数のクロック信号を生成する半導体装置を作製することを特徴とする。
【発明の効果】
【００１９】
本発明により、安定したクロック信号を生成することができ、動作が安定したクロック信号生成回路、及びクロック信号生成回路を備えた半導体装置を安価に提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
【００２１】
本実施の形態では、本発明におけるクロック信号生成回路について説明する。
【００２２】
本発明におけるクロック信号生成回路のブロック図を図１に示す。図１において、クロック信号生成回路（クロックジェネレータともいう）１００は、定電圧回路（レギュレータともいう）１０１と、基準クロック信号生成回路１０２と、カウンタ群１０３と、を有する。カウンタ群１０３は、第１のカウンタ回路１０４と、第２のカウンタ回路１０５と、第１の分周回路１０６と、第２の分周回路１０７と、リセット信号生成回路１０８と、を有する。
【００２３】
次にクロック信号生成回路１００における各構成の接続関係について説明する。
【００２４】
定電圧回路１０１は、基準クロック信号生成回路１０２と接続され、基準クロック信号生成回路１０２は、第１のカウンタ回路１０４、第２のカウンタ回路１０５、及び第１の分周回路１０６と接続される。第１のカウンタ回路１０４は、第２のカウンタ回路１０５、第１の分周回路１０６、及びリセット信号生成回路１０８と接続され、第２のカウンタ回路１０５は、リセット信号生成回路１０８と接続され、第１の分周回路１０６は、第２の分周回路１０７と接続される。
【００２５】
定電圧回路１０１は、第１の電源電圧（ＶＤＤＣＧ）１０９から、電圧値が一定である第２の電源電圧（ＶＤＤＲＯ）１１０を生成し、基準クロック信号生成回路１０２に供給する機能を有する。
【００２６】
基準クロック信号生成回路１０２は、第２の電源電圧１１０を用いて、周波数ｆＲＯを有する第１の基準クロック信号（ＣＬＫＲＯ）１１１を生成する機能を有する。基準クロック信号生成回路１０２として、例えばリングオシレータまたは水晶発振器などを用いることができる。なお、以下の説明では、第１の基準クロック信号１１１の周波数は、同期（ＳＹＮＣ）期間及び非同期（非ＳＹＮＣ）期間において、それぞれｆＲＯＳ及びｆＲＯＮＳとする。
【００２７】
第１のカウンタ回路１０４は、同期期間において、周期Ｔ０で有効となる同期信号（ＳＹＮＣ）１１２を用いて第１のリセット信号（ＲＳＴＭＡＳＴＥＲ）１１３を生成すると共に、第１のリセット信号１１３をリセット信号として、第１の基準クロック信号１１１における立ち上がりのエッジ数を計数する。なお、ここで、（ｎＴ０−１）／ｆＲＯＳ≦Ｔ０＜（ｎＴ０＋１）／ｆＲＯＳの関係が成り立つ。不等号は、Ｔ０を量子化したことによる誤差を含むことを意味する。
【００２８】
なお、本明細書において、信号が有効となる（アサートするともいう）とは、電気回路における信号または論理が有効となる（アクティブになる）ことと同義である。電気回路の場合、電圧レベルを制御することにより電流の向きや電流の有無などが決定し、電流の向きや電流の有無によってオンまたはオフを表現するが、目的に応じてこの表現方法が混在して使用されているため、解釈が困難である。従って信号が有効または無効であるかにより表現することにより電圧レベルに関わらずに信号の状態を表現できる。
【００２９】
第２のカウンタ回路１０５は、同期期間及び非同期期間において、第１の基準クロック信号１１１における立ち上がりのエッジ数をｎＴ０個計数する度に、第２のリセット信号（ＲＳＴＳＬＡＶＥ）１１４を生成する。つまり、第２のリセット信号１１４は、周期Ｔ０ＮＳ＝ｎＴ０／ｆＲＯＮＳのパルス信号となる。
【００３０】
第１の分周回路１０６では、第１のリセット信号１１３をリセット信号として第１の基準クロック信号１１１を分周し、第２の基準クロック信号（ＣＬＫＳＹＳ）１１５を生成する。
【００３１】
本実施の形態において、リセット信号生成回路１０８は、ＯＲ回路により構成されており、第１のカウンタ回路１０４、または第２のカウンタ回路１０５からリセット信号が入力された場合に第３のリセット信号１１６を第２の分周回路１０７に出力する機能を有する。
【００３２】
第２の分周回路１０７は第２の基準クロック信号１１５で駆動し、第３のリセット信号（ＲＳＴＰＨ＝ＲＳＴＭＡＳＴＥＲまたはＲＳＴＳＬＡＶＥ）１１６をリセット信号とし、第２の基準クロック信号１１５を分周し、ロジック回路のクロック信号（ＰＨ）１１７を生成する。
【００３３】
なお、ここで、Ｔ０は通信規格により決められる値である。また、ｎＴ０、ｎＳＹＳは、設計仕様により決める整数値である。
【００３４】
次にクロック信号生成回路１００の動作について、図８及び図１６のタイミングチャートを用いて、より詳しく説明する。なお、図８において、第１の信号波形８０１は同期信号１１２の信号波形、第２の信号波形８０２は第１のカウンタ回路１０４の計数値、第３の信号波形８０３は第２のカウンタ回路１０５の計数値、第４の信号波形８０４は第１のリセット信号１１３の信号波形、第５の信号波形８０５は第２のリセット信号１１４の信号波形、第６の信号波形８０６は第２の基準クロック信号１１５の信号波形、及び第７の信号波形８０７はクロック信号１１７の信号波形としてそれぞれ対応する。
【００３５】
同期期間（ＳＹＮＣ期間）８０８では、同期信号１１２は、第１の信号波形８０１に示すように、それぞれ周期Ｔ０において信号が有効となることにより、第１のカウンタ回路１０４では、同期信号１１２を用いて第４の信号波形８０４のような第１のリセット信号１１３を生成する。具体的には、同期信号１１２を、第１の基準クロック信号１１１を用いて動作させるフリップフロップ回路に入力することで、第１の基準クロック信号１１１に同期させた信号を生成する。
【００３６】
第１のカウンタ回路１０４では、第１のリセット信号１１３をリセット信号として、第１の基準クロック信号１１１における立ち上がりのエッジ数を計数する。計数値（カウント値）は、第２の信号波形８０２のようになる。なお、計数は、次に同期信号１１２が有効となるまで続き、この時点での計数値ｎＴ０を第２のカウンタ回路１０５及び第１の分周回路１０６に供給する。
【００３７】
なお、本明細書において計数するとは、単位時間あたりの信号における立ち上がりのエッジの数をカウントすることと同義である。
【００３８】
非同期期間（非ＳＹＮＣ期間）８０９では、同期信号１１２が無効な状態であるため、第１のカウンタ回路１０４は、計数し続けることになる。また、第１のリセット信号１１３が生成されないため、計数値ｎＴ０は更新されない。
【００３９】
第２のカウンタ回路１０５では、第１のカウンタ回路１０４で計数された計数値ｎＴ０を正常な値か否かを判定し、正常な値と判定した場合には、第１の基準クロック信号１１１における立ち上がりのエッジ数の計数を始める。なお、計数値については、矢印１１８及び矢印１１９で示すように、第２のカウンタ回路１０５で計数を行う期間の直前の期間Ｔ０において、第１のカウンタ回路１０４で計数された計数値ｎＴ０まで計数を行い、ｎＴ０の値まで計数するたびに、第５の信号波形８０５のような第２のリセット信号１１４を生成し、計数値をリセットし、計数を再開する。つまり、第２のカウンタ回路１０５のカウンタ値は、第３の信号波形８０３のようになる。ここで、計数値ｎＴ０が正常な値か否かの判定は、例えば計数値ｎＴ０の計数値が、あらかじめ仕様で決められた範囲内であるかどうかを判定することである。また、判定は、計数値ｎＴ０が更新された時に行うものとする。
【００４０】
一方、非同期期間８０９のように、第１のカウンタ回路１０４で計数された計数値ｎＴを正常な値でないと判定した場合には、矢印１２０及び矢印１２１で示すように、第１のカウンタ回路１０４における正常な値ではない計数値を計数した期間Ｔ０の直前の期間Ｔ０において計数された正常な値である計数値ｎＴ０に従って、計数を行う。
【００４１】
第１の分周回路１０６では、第１のカウンタ回路１０４における計数値ｎＴ０を正常な値か否かを判定し、正常な値と判定した場合には、第１のリセット信号（ＲＳＴＭＡＳＴＥＲ）をリセット信号として、第１の基準クロック信号１１１を分周し、パルス数がｎＳＹＳ個の第２の基準クロック信号１１５を生成する。具体的には、分周比ｍ＝ＩＮＴ（ｎＴ０／ｎＳＹＳ）で第１の基準クロック信号１１１を分周する。ここで、ＩＮＴとは、ｎＴ０をｎＳＹＳで割った値のうち、小数点以下を切り捨て、整数のみを表す関数である。
【００４２】
また、設計パラメータであるｎＳＹＳは、２のｎ乗（ｎは自然数）とすることが望ましい。ｎＳＹＳを２のｎ乗とすることで、計数値ｎＴ０の下位ｎビットを除いた上位ビットを分周比とすることができ、また、除算回路など、大規模な回路を必要としないので、クロック信号生成回路１００のチップ面積を縮小できる。なお、第２の基準クロック信号１１５の信号波形は第６の信号波形８０６のようになる。ここで、計数値ｎＴ０が正常な値か否かの判定は、例えば計数値ｎＴ０の計数値が、あらかじめ仕様で決められた範囲内であるかどうかを判定することである。また、判定は、計数値ｎＴ０が更新された時に行うものとする。
【００４３】
リセット信号生成回路１０８では、第１のカウンタ回路で生成される第１のリセット信号、または第２のカウンタ回路で生成される第２のリセット信号のいずれかが入力された場合に入力されたリセット信号が第３のリセット信号１１６として第２の分周回路１０７に出力される。
【００４４】
第２の分周回路１０７では、第３のリセット信号１１６をリセット信号として第２の基準クロック信号１１５を分周し、且つ、第３のリセット信号１１６が次に有効となった期間までに、ｎＰＨ個のパルスを生成する。ここで、ｎＰＨは、設計パラメータである。具体的には、第３のリセット信号１１６が有効となったら、第２の基準クロック信号１１５をあらかじめ設定した分周比での分周を開始してクロック信号１１７を生成する。同時にクロック信号１１７のパルス数を計数し、このパルス数がｎＰＨに達したら、クロック信号１１７の生成を停止する。そして、次に第３のリセット信号１１６が有効となったら、クロック信号１１７の生成を再開する。なお、クロック信号１１７の信号波形は、第７の信号波形８０７のようになる。
【００４５】
また、クロック信号１１７は、第３のリセット信号１１６が有効となった後、それぞれ２ｎＰＨ回トグルする。すなわち、図１６の信号波形８１０及び信号波形８１１に示すように、同期期間及び非同期期間において、平均周波数ｆＰＨ＝ｎＰＨ／Ｔ０のＰＨ１の信号及び平均周波数ｆＰＨＮＳ＝ｎＰＨ／Ｔ０ＮＳのＰＨ２の信号がそれぞれ得られる。
【００４６】
なお、第２の分周回路１０７における分周動作は、図８における信号波形８０６の第２の基準クロック信号１１５及び信号波形８０７のクロック信号１１７に示すように、第１のリセット信号１１３を第３のリセット信号１１６として分周を開始しているが、第２のリセット信号１１４が第３のリセット信号１１６となる場合には、第２のリセット信号１１４を第３のリセット信号１１６として分周を開始する。
【００４７】
なお、本実施の形態において第１のカウンタ回路１０４、第２のカウンタ回路１０５、第１の分周回路１０６、及び第２の分周回路１０７のそれぞれには、フリップフロップ回路と、ラッチ回路、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、及びＮＯＲ回路のいずれか一つまたは複数とを有する構成の回路を用いることにより、本実施の形態のクロック信号生成回路１００において、計数または分周の各動作を行うことができる。
【００４８】
以上のような構成にすることで、同期期間８０８及び非同期期間８０９において、周期Ｔ０につき、パルス数ｎＰＨ個の信号を生成することができる。すなわち、平均周波数が、１／ｎＰＨＴ０であるクロック信号１１７を生成することができる。
【００４９】
ここで、本発明における半導体装置に搭載するクロック信号生成回路におけるクロック信号の周波数精度と周波数ばらつきについて考察する。
【００５０】
まず、周波数精度は、Ｔ０を量子化したことによる誤差に起因する。すなわち、計数された第１の基準クロック信号１１１における立ち上がりのエッジ数ｎＴ０により、Ｔ０を計数したことによる”余り”の項である量子化誤差である。量子化誤差は、ｎＴ０の逆数に比例した大きさを持つ。そのため、ｎＴ０を大きく、すなわち、第１の基準クロック信号１１１の周波数を増大することで、相対的に小さくできる。すなわち、容易に周波数精度を上げられることがわかる。
【００５１】
一方、周波数ばらつきは、同期期間及び非同期期間における第１の基準クロック信号１１１の周波数の違いに起因する。定量的には、Ｔ０とＴ０ＮＳとの関係より、（１−１／ｎＴ０）・（ｆＲＯＮＳ／ｆＲＯＳ）≦（ｆＰＨＮＳ／ｆＰＨＳ）＜（１＋１／ｎＴ０）・（ｆＲＯＮＳ／ｆＲＯＳ）の関係が得られる。つまり、パルス数ｎＴ０を増大、すなわち、第１の基準クロック信号１１１の周波数を増大することにより周波数変動を相対的に低減することができる。本発明におけるクロック信号生成回路では、基準クロック信号生成回路１０２に供給する第２の電源電圧１１０を定電圧回路１０１から供給することで、第１の基準クロック信号１１１の周波数変動を低減することができる。
【００５２】
以上のように、本実施の形態における複数のカウンタ回路及び複数の分周回路を備えたクロック信号生成回路により、周波数精度が高く、周波数ばらつきが非常に少ないクロック信号を生成することができる。
【００５３】
また本発明により、例えばＵＨＦ帯域の無線通信においても安定した動作が実現できる半導体装置を安価に提供することができる。
（実施の形態２）
【００５４】
本実施の形態では、上記実施の形態１に示したクロック信号生成回路を備えた半導体装置について説明する。
【００５５】
本実施の形態における半導体装置の構成について、図３に示す。半導体装置３００は、ＲＦ回路３０１、クロック信号生成回路３０２、ロジック回路３０３、及びアンテナ部３１８におけるアンテナ３１７により構成されている。なお、図３には示していないが、半導体装置３００は、無線通信装置などの外部の回路とアンテナ３１７を介して無線信号の送受信を行っている。
【００５６】
次に各回路の構成について説明する。ＲＦ回路３０１は、電源回路３０４、復調回路３０５、及び変調回路３０６を有している。また、クロック信号生成回路３０２は、定電圧回路３０７、リングオシレータ３０８、及びカウンタ群３０９を有している。また、ロジック回路３０３は、コントローラ３１３、ＣＰＵ（中央演算装置ともいう）３１０、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）３１１、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）３１２、を有している。
【００５７】
また、コントローラ３１３は、ＣＰＵインターフェース３１４、ＲＦインターフェース３１５、及びメモリコントローラ３１６を有している。
【００５８】
また、ＲＦ回路３０１において、電源回路３０４は、整流回路と保持容量とから構成され、第１の電源電圧をその他の回路に供給する機能を有する。復調回路３０５は、整流回路とＬＰＦ（ローパスフィルタ）とから構成され、通信信号からコマンドやデータを抽出する機能を有する。変調回路３０６は、送信データを変調する機能を有し、変調されたデータは、アンテナ３１７より送信信号として送信される。
【００５９】
次に本実施の形態における半導体装置の動作について説明する。まず、外部の通信装置より送信された受信信号により、半導体装置３００が受信信号を受信する。受信信号は、復調回路３０５で復調された後、コントローラ３１３におけるＲＦインターフェース３１５に入力される。ＲＦインターフェース３１５に入力された受信信号は、ＣＰＵインターフェース３１４を介してＣＰＵ３１０で演算処理される。また、ＲＦインターフェース３１５に入力された受信信号により、メモリコントローラ３１６を介してＲＯＭ３１１、ＲＡＭ３１２に対するアクセスを行う。
【００６０】
そして、ＣＰＵ３１０による演算処理、ＲＯＭ３１１、ＲＡＭ３１２におけるデータの入出力後に送信データを生成し、変調回路３０６で変調し、アンテナ３１７より送信信号を通信装置に送信する。
【００６１】
なお、本実施の形態におけるクロック信号生成回路３０２に、上記実施の形態１において、図１に示したクロック信号生成回路１００を適用することができる。ここで、定電圧回路１０１、基準クロック信号生成回路１０２、カウンタ群１０３は、それぞれ定電圧回路３０７、リングオシレータ３０８、カウンタ群３０９に対応する。
【００６２】
以上のように、本発明のクロック信号生成回路を備えた半導体装置により、周波数精度が高く、周波数ばらつきが非常に少ないクロック信号を生成できる。
【００６３】
また本発明のクロック信号生成回路を備えた半導体装置は、安定した動作を実現でき、例えばＵＨＦ帯域を用いた無線通信においても、安定した動作が実現できる半導体装置を安価に提供することができる。
（実施の形態３）
【００６４】
本実施の形態では、上記実施の形態で示した半導体装置の作製方法の一例について説明する。本実施の形態においては、アンテナ回路を含む半導体装置を同じ基板上に設ける構成について説明する。
【００６５】
まず、図９（Ａ）に示すように、基板１９０１の表面に絶縁膜１９０２を形成し、絶縁膜１９０２を介して剥離層１９０３を形成し、続けて下地膜として機能する絶縁膜１９０４と半導体膜１９０５（例えば非晶質珪素を含む膜）を積層して形成する。なお、絶縁膜１９０２、剥離層１９０３、絶縁膜１９０４および半導体膜１９０５は、連続して形成することができる。
【００６６】
なお、基板１９０１は、ガラス基板、石英基板、セラミック基板、金属基板（例えばステンレス基板など）、及びＳｉ基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。
【００６７】
また、本工程で剥離層１９０３は、絶縁膜１９０２を介して基板１９０１の全面に設けているが、必要に応じて、基板１９０１の全面に剥離層を設けた後に、フォトリソグラフィ法により選択的に設けてもよい。
【００６８】
また、絶縁膜１９０２、絶縁膜１９０４は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の材料を用いて形成する。例えば、絶縁膜１９０２、１９０４を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜１９０２は、基板１９０１から剥離層１９０３またはその上に形成される素子に不純物が混入するのを防ぐブロッキング層として機能し、絶縁膜１９０４は基板１９０１及び剥離層１９０３からその上に形成される素子に不純物が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜１９０２及び絶縁膜１９０４を形成することによって、基板１９０１からこの上に形成する素子にＮａなどのアルカリ金属元素やアルカリ土類金属元素などを含む不純物が悪影響を与えることを防ぎ、また、剥離層１９０３からこの上に形成する素子に剥離層１９０３に含まれる不純物が悪影響を与えることを防ぐことができる。なお、基板１９０１として石英を用いるような場合には絶縁膜１９０２及び絶縁膜１９０４を省略してもよい。
【００６９】
また、剥離層１９０３は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン、モリブデン、チタン、タンタル、ニオブ、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウムから選択された元素または当該元素を主成分とする合金材料若しくは化合物材料からなる膜を単層または積層して形成する。また、これらの材料は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気化またはＮ２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気化またはＮ２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。例えば、金属膜としてスパッタ法やＣＶＤ法等によりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うことによって、タングステン膜表面にタングステン酸化物からなる金属酸化膜を形成することができる。他にも、例えば、金属膜（例えば、タングステン）を形成した後に、当該金属膜上にスパッタ法で酸化珪素等の絶縁膜を設けると共に、金属膜上に金属酸化物（例えば、タングステン上にタングステン酸化物）を形成してもよい。また、プラズマ処理として、例えば上述した高密度プラズマ処理を行ってもよい。また、金属酸化膜の他にも、金属窒化物や金属酸化窒化物を用いてもよい。この場合、金属膜に窒素雰囲気下または窒素と酸素雰囲気下でプラズマ処理や加熱処理を行えばよい。
【００７０】
また、半導体膜１９０５は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５ｎｍ以上２００ｎｍ以下（好ましくは３０ｎｍ以上１５０ｎｍ以下）の厚さで形成する。
【００７１】
次に、図９（Ｂ）に示すように、半導体膜１９０５にレーザビームを照射して結晶化を行う。なお、レーザビームの照射と、ＲＴＡまたはファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により半導体膜１９０５の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、結晶化した結晶質半導体膜１９０５ａ、結晶質半導体膜１９０５ｂ、結晶質半導体膜１９０５ｃ、結晶質半導体膜１９０５ｄ、結晶質半導体膜１９０５ｅ、及び結晶質半導体膜１９０５ｆを形成し、この結晶質半導体膜１９０５ａから結晶質半導体膜１９０５ｆまでの各結晶質半導体膜を覆うようにゲート絶縁膜１９０６を形成する。
【００７２】
なお、ゲート絶縁膜１９０６は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の材料を用いて形成する。例えば、ゲート絶縁膜１９０６を２層構造とする場合、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第１層目の絶縁膜として酸化シリコン膜を形成し、第２層目の絶縁膜として窒化シリコン膜を形成してもよい。
【００７３】
結晶化された半導体膜１９０５ａ〜１９０５ｆの作製工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚５０ｎｍ以上６０ｎｍ以下の非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、レーザビームを照射し、フォトリソグラフィ法を用いることよって結晶質半導体膜１９０５ａ〜１９０５ｆを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザビームの照射だけで非晶質半導体膜の結晶化を行ってもよい。
【００７４】
なお、結晶化に用いるレーザ発振器としては、連続発振型のレーザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、または多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、及びＴａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザ、及び金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザのパワー密度は０．０１ＭＷ／ｃｍ２以上１００ＭＷ／ｃｍ２以下程度（好ましくは０．１ＭＷ／ｃｍ２以上１０ＭＷ／ｃｍ２以下）が必要である。そして、走査速度を１０ｃｍ／ｓｅｃ以上２０００ｃｍ／ｓｅｃ以下程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、または多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、モード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【００７５】
また、ゲート絶縁膜１９０６は、半導体膜１９０５ａ乃至半導体膜１９０５ｆに対し前述の高密度プラズマ処理を行い、表面を酸化または窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化または窒化することができる。
【００７６】
このような高密度プラズマを用いた処理により、１ｎｍ以上２０ｎｍ以下、代表的には５ｎｍ以上１０ｎｍ以下の絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度をきわめて低くすることができる。このような高密度プラズマ処理は、半導体膜（結晶性シリコンまたは多結晶シリコン）を直接酸化（または窒化）するため、形成される絶縁膜の厚さのばらつきを極めて小さくすることができる。加えて、結晶性シリコンの結晶粒界においても、強く酸化されることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理により半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【００７７】
なお、ゲート絶縁膜１９０６は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸化窒化シリコン、または窒化シリコンの絶縁膜のいずれか一つまたは複数を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
【００７８】
また、半導体膜に対し、連続発振レーザまたは１０ＭＨｚ以上の周波数で発振するレーザビームを照射しながら一方向に走査して結晶化させて得られた半導体膜１９０５ａ乃至半導体膜１９０５ｆは、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁膜１９０６を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を得ることができる。
【００７９】
次に、ゲート絶縁膜１９０６上に、第１の導電膜と第２の導電膜とを積層して形成する。ここでは、第１の導電膜は、ＣＶＤ法やスパッタリング法等により、２０ｎｍ以上１００ｎｍ以下の厚さで形成する。第２の導電膜は、１００ｎｍ以上４００ｎｍ以下の厚さで形成する。第１の導電膜と第２の導電膜は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ニオブ等から選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【００８０】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、半導体膜１９０５ａ乃至半導体膜１９０５ｆの上方にゲート電極１９０７を形成する。ここでは、ゲート電極１９０７として、第１の導電膜１９０７ａと第２の導電膜１９０７ｂの積層構造で設けた例を示している。
【００８１】
次に、図９（Ｃ）に示すように、ゲート電極１９０７をマスクとして半導体膜１９０５ａ〜半導体膜１９０５ｆに、イオンドープ法またはイオン注入法により、ｎ型を付与する不純物元素を低濃度に添加し、その後、フォトリソグラフィ法によりレジストからなるマスクを選択的に形成して、ｐ型を付与する不純物元素を高濃度に添加する。ｎ型を示す不純物元素としては、リンやヒ素等を用いることができる。ｐ型を示す不純物元素としては、ボロンやアルミニウムやガリウム等を用いることができる。ここでは、ｎ型を付与する不純物元素としてリンを用い、１×１０１５／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で含まれるように半導体膜１９０５ａ乃至半導体膜１９０５ｆに選択的に導入し、ｎ型を示す不純物領域１９０８を形成する。また、ｐ型を付与する不純物元素としてボロンを用い、１×１０１９／ｃｍ３以上１×１０２０／ｃｍ３以下の濃度で含まれるように選択的に半導体膜１９０５ｃ、１９０５ｅに導入し、ｐ型を示す不純物領域１９０９を形成する。
【００８２】
続いて、ゲート絶縁膜１９０６とゲート電極１９０７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物または珪素の窒化物の無機材料を含む膜、及び有機樹脂などの有機材料を含む膜の一種または複数種を、単層または積層して形成する。次に、絶縁膜を垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極１９０７の側面に接する絶縁膜１９１０（サイドウォールともよばれる）を形成する。絶縁膜１９１０は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。
【００８３】
続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極１９０７および絶縁膜１９１０をマスクとして用いて、半導体膜１９０５ａ、半導体膜１９０５ｂ、半導体膜１９０５ｄ、半導体膜１９０５ｆにｎ型を付与する不純物元素を高濃度に添加して、ｎ型を示す不純物領域１９１１を形成する。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１９／ｃｍ３以上１×１０２０／ｃｍ３以下の濃度で含まれるように半導体膜１９０５ａ、半導体膜１９０５ｂ、半導体膜１９０５ｄ、半導体膜１９０５ｆに選択的に導入し、不純物領域１９０８より高濃度のｎ型を示す不純物領域１９１１を形成する。
【００８４】
以上の工程により、図９（Ｄ）に示すように、ｎチャネル型薄膜トランジスタ１９００ａ、１９００ｂ、１９００ｄ、１９００ｆとｐチャネル型薄膜トランジスタ１９００ｃ、１９００ｅが形成される。
【００８５】
なお、ｎチャネル型薄膜トランジスタ１９００ａは、ゲート電極１９０７と重なる半導体膜１９０５ａの領域にチャネル形成領域が形成され、ゲート電極１９０７及び絶縁膜１９１０と重ならない領域にソース領域またはドレイン領域を形成する不純物領域１９１１が形成され、絶縁膜１９１０と重なる領域であってチャネル形成領域と不純物領域１９１１の間に低濃度不純物領域（ＬＤＤ領域）が形成されている。また、ｎチャネル型薄膜トランジスタ１９００ｂ、薄膜トランジスタ１９００ｄ、薄膜トランジスタ１９００ｆも同様にチャネル形成領域、低濃度不純物領域及び不純物領域１９１１が形成されている。
【００８６】
また、ｐチャネル型薄膜トランジスタ１９００ｃは、ゲート電極１９０７と重なる半導体膜１９０５ｃの領域にチャネル形成領域が形成され、ゲート電極１９０７と重ならない領域にソース領域またはドレイン領域を形成する不純物領域１９０９が形成されている。また、ｐチャネル型薄膜トランジスタ１９００ｅも同様にチャネル形成領域及び不純物領域１９０９が形成されている。なお、ここでは、ｐチャネル型薄膜トランジスタ１９００ｃ、１９００ｅには、ＬＤＤ領域を設けていないが、ｐチャネル型薄膜トランジスタにＬＤＤ領域を設けてもよいし、ｎチャネル型薄膜トランジスタにＬＤＤ領域を設けない構成としてもよい。
【００８７】
次に、図１０（Ａ）に示すように、半導体膜１９０５ａ、半導体膜１９０５ｂ、半導体膜１９０５ｃ、半導体膜１９０５ｄ、半導体膜１９０５ｅ、半導体膜１９０５ｆ、ゲート電極１９０７等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ１９００ａから薄膜トランジスタ１９００ｆまでの各トランジスタのソース領域またはドレイン領域を形成する不純物領域１９０９、１９１１と電気的に接続する導電膜１９１３を形成する。絶縁膜は、ＣＶＤ法、スパッタリング法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、珪素の酸化物及び珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、及びエポキシ等の有機材料、シロキサン材料のいずれか一種または複数種を単層または積層で形成する。ここでは、当該絶縁膜を２層で設け、１層目の絶縁膜１９１２ａを窒化酸化珪素膜で形成し、２層目の絶縁膜１９１２ｂを酸化窒化珪素膜で形成する。また、導電膜１９１３は、半導体膜１９０５ａ〜１９０５ｆのソース電極またはドレイン電極を形成する。
【００８８】
なお、絶縁膜１９１２ａ、１９１２ｂを形成する前、または絶縁膜１９１２ａ、１９１２ｂのうちの１つまたは複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザニール法またはＲＴＡ法などを適用するとよい。
【００８９】
また、導電膜１９１３は、ＣＶＤ法やスパッタリング法等により、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、白金、銅、金、銀、マンガン、ネオジム、炭素、及びシリコンから選択された元素、またはこれらの元素を主成分とする合金材料または化合物材料で、単層または積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分とし、ニッケルを含む材料、またはアルミニウムを主成分とし、ニッケルと、炭素と珪素の一方または両方とを含む合金材料などを用いることができる。導電膜１９１３は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、またはモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１９１３を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【００９０】
次に、導電膜１９１３を覆うように、絶縁膜１９１４を形成し、当該絶縁膜１９１４上に、半導体膜１９０５ａ、１９０５ｆのソース電極またはドレイン電極を形成する導電膜１９１３とそれぞれ電気的に接続する導電膜１９１５ａ、１９１５ｂを形成する。また、半導体膜１９０５ｂ、１９０５ｅのソース電極またはドレイン電極を形成する導電膜１９１３とそれぞれ電気的に接続する導電膜１９１６ａ、１９１６ｂを形成する。なお、導電膜１９１５ａ、１９１５ｂと導電膜１９１６ａ、１９１６ｂは同一の材料で同時に形成してもよい。導電膜１９１５ａ、１９１５ｂと導電膜１９１６ａ、１９１６ｂは、上述した導電膜１９１３に用いることのできる材料のいずれかを用いて形成することができる。
【００９１】
続いて、図１０（Ｂ）に示すように、導電膜１９１６ａ、１９１６ｂにアンテナとして機能する導電膜１９１７ａ、１９１７ｂが電気的に接続されるように形成する。
【００９２】
なお、絶縁膜１９１４は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコンと酸素との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００９３】
また、導電膜１９１７ａ、１９１７ｂは、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム、チタン、銀、銅、金、白金、ニッケル、パラジウム、タンタル、モリブデンから選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造または積層構造で形成する。
【００９４】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜１９１７ａ、１９１７ｂを形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀、金、銅、ニッケル、白金、パラジウム、タンタル、モリブデン及びチタン等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤又は被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０℃以上３００℃以下の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
【００９５】
次に、図１０（Ｃ）に示すように、導電膜１９１７ａ、１９１７ｂを覆うように絶縁膜１９１８を形成した後、薄膜トランジスタ１９００ａ〜１９００ｆ、導電膜１９１７ａ、１９１７ｂ等を含む層（以下、素子形成層１９１９と記す）を基板１９０１から剥離する。ここでは、レーザビーム（例えばＵＶ光）を照射することによって、薄膜トランジスタ１９００ａ〜１９００ｆを避けた領域に開口部を形成後、物理的な力を用いて基板１９０１から素子形成層１９１９を剥離することができる。また、基板１９０１から素子形成層１９１９を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層１９０３を選択的に除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン化合物を含む気体または液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ３）を使用する。そうすると、素子形成層１９１９は、基板１９０１から剥離された状態となる。なお、剥離層１９０３は、全て除去せず一部分を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層１９０３の除去を行った後にも、基板１９０１上に素子形成層１９１９を保持しておくことが可能となる。また、素子形成層１９１９が剥離された基板１９０１を再利用することによって、コストの削減をすることができる。
【００９６】
絶縁膜１９１８は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。
【００９７】
本実施の形態では、図１１（Ａ）に示すように、レーザビームの照射により素子形成層１９１９に開口部を形成した後に、当該素子形成層１９１９の一方の面（絶縁膜１９１８の露出した面）に第１のシート材１９２０を貼り合わせた後、基板１９０１から素子形成層１９１９を剥離する。
【００９８】
次に、図１１（Ｂ）に示すように、素子形成層１９１９の他方の面（剥離により露出した面）に、第２のシート材１９２１を貼り合わせた後、加熱処理と加圧処理の一方または両方を行って第２のシート材１９２１を貼り合わせる。第１のシート材１９２０、第２のシート材１９２１として、ホットメルトフィルム等を用いることができる。
【００９９】
また、第１のシート材１９２０、第２のシート材１９２１として、静電気等を防止する帯電防止対策を施したフィルム（以下、帯電防止フィルムと記す）を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、及び帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物（ＩＴＯ）、両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤等の界面活性剤用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および４級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付けたり、練り込んだり、塗布することによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを抑制することができる。
【０１００】
また本実施の形態では素子形成層１９１９を基板１９０１から剥離して利用する例を示しているが、剥離層１９０３を設けずに、基板１９０１上に上述の素子形成層１９１９を作製し、半導体装置として利用しても良い。なお基板１９０１として、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いる場合は、半導体膜として単結晶半導体膜を用いればよく、半導体膜の結晶化の工程の分の短縮を図ることが出来る。
【０１０１】
以上のように、本実施の形態の作製方法を用いることにより、小型で、物理的形状に対する柔軟性を有し、且つ、安定した動作を実現できる本発明のクロック信号生成回路を備えた半導体装置を提供できる。
【０１０２】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
【０１０３】
本実施の形態では、単結晶基板に形成されたトランジスタを用いて、本発明の半導体装置を作製する例について説明する。
【０１０４】
まず図１２（Ａ）に示すように、半導体基板２３００に、半導体素子を電気的に分離するための素子分離用絶縁膜２３０１を絶縁膜で形成する。素子分離用絶縁膜２３０１の形成により、トランジスタを形成するための領域（素子形成領域２３０２）と、素子形成領域２３０３とを電気的に分離することが出来る。
【０１０５】
半導体基板２３００は、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、またはＺｎＳｅ基板等）、及び貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板のいずれかを用いることができる。
【０１０６】
素子分離用絶縁膜２３０１の形成には、選択酸化法（ＬＯＣＯＳ：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ法）またはトレンチ分離法等を用いることができる。
【０１０７】
また本実施の形態ではｎ型の導電型を有する単結晶シリコン基板を半導体基板２３００として用い、素子形成領域２３０３にｐウェル２３０４を形成した例を示している。半導体基板２３００の素子形成領域２３０３に形成されたｐウェル２３０４は、ｐ型の導電型を付与する不純物元素を素子形成領域２３０３に選択的に導入することによって形成することができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等を用いることができる。また半導体基板２３００としてｐ型の導電型を有する半導体基板を用いる場合、素子形成領域２３０２にｎ型を付与する不純物元素を選択的に導入し、ｎウェルを形成すれば良い。
【０１０８】
なお本実施の形態では、半導体基板２３００としてｎ型の導電型を有する半導体基板を用いているため、素子形成領域２３０２には不純物元素の導入を行っていない。しかし、ｎ型を付与する不純物元素を導入することにより素子形成領域２３０２にｎウェルを形成してもよい。ｎ型を付与する不純物元素としては、リンやヒ素等を用いることができる。
【０１０９】
次に図１２（Ｂ）に示すように、素子形成領域２３０２、２３０３を覆うように絶縁膜２３０５、２３０６をそれぞれ形成する。本実施の形態では、半導体基板２３００を熱酸化することで素子形成領域２３０２、２３０３に形成された酸化珪素膜を、絶縁膜２３０５、２３０６として用いる。また、熱酸化により酸化珪素膜を形成した後、窒化処理を行うことによって酸化珪素膜の表面を窒化させて酸窒化珪素膜を形成し、酸化珪素膜と酸窒化珪素膜とが積層された層を絶縁膜２３０５、２３０６として用いても良い。
【０１１０】
他にも、上述したように、プラズマ処理を用いて絶縁膜２３０５、２３０６を形成してもよい。例えば、高密度プラズマ処理により半導体基板２３００の表面を酸化または窒化することで、素子形成領域２３０２、２３０３に、絶縁膜２３０５、２３０６として用いる酸化珪素膜または窒化珪素膜を形成することができる。
【０１１１】
次に図１２（Ｃ）に示すように、絶縁膜２３０５、２３０６を覆うように導電膜を形成する。本実施の形態では、導電膜として、順に積層された導電膜２３０７と導電膜２３０８とを用いた例を示している。導電膜は、単層の導電膜を用いていても良いし、３層以上の導電膜が積層された構造を用いていても良い。
【０１１２】
導電膜２３０７、２３０８として、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ニオブ等を用いることが出来る。また導電膜２３０７、２３０８は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。本実施の形態では、窒化タンタルを用いて導電膜２３０７を形成し、タングステンを用いて導電膜２３０８を形成する。
【０１１３】
次に図１３（Ａ）に示すように、積層して設けられた導電膜２３０７、２３０８を所定の形状に加工（パターニングなど）することによって、絶縁膜２３０５、２３０６上にゲート電極２３０９、２３１０を形成する。
【０１１４】
次に図１３（Ｂ）に示すように、素子形成領域２３０２を覆うように、レジストでマスク２３１１を選択的に形成する。そして、素子形成領域２３０３に不純物元素を導入する。マスク２３１１に加えてゲート電極２３１０もマスクとして機能するので、上記不純物元素の導入により、ｐウェル２３０４にソース領域またはドレイン領域として機能する不純物領域２３１２と、チャネル形成領域２３１３が形成される。不純物元素は、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いる。ｎ型を付与する不純物元素としては、リンやヒ素等を用いることができる。ｐ型を付与する不純物元素としては、ボロンやアルミニウムやガリウム等を用いることができる。本実施の形態では、不純物元素として、リン（Ｐ）を用いる。
【０１１５】
次にマスク２３１１を除去した後、図１３（Ｃ）に示すように、素子形成領域２３０３を覆うようにレジストでマスク２３１４を選択的に形成する。そして素子形成領域２３０２に不純物元素を導入する。マスク２３１４に加えてゲート電極２３０９もマスクとして機能するので、上記不純物元素の導入により、素子形成領域２３０２内の半導体基板２３００において、ソース領域またはドレイン領域として機能する不純物領域２３１５と、チャネル形成領域２３１６が形成される。不純物元素としては、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いる。ｎ型を付与する不純物元素としては、リンやヒ素等を用いることができる。ｐ型を付与する不純物元素としては、ボロンやアルミニウムやガリウム等を用いることができる。本実施の形態では、図１３（Ｃ）で素子形成領域２３０３に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン）を導入する。
【０１１６】
次に図１４（Ａ）に示すように、絶縁膜２３０５、２３０６、ゲート電極２３０９、２３１０を覆うように絶縁膜２３１７を形成する。そして絶縁膜２３１７にコンタクトホールを形成し、不純物領域２３１２、２３１５を一部露出させる。次にコンタクトホールを介して不純物領域２３１２、２３１５と接続する導電膜２３１８を形成する。導電膜２３１８は、ＣＶＤ法やスパッタリング法等により形成することができる。
【０１１７】
絶縁膜２３１７は、無機材料、有機材料、または有機材料と無機材料の混合材料を用いて形成することができる。例えば酸化珪素、酸化窒化珪素、窒化酸化珪素、ＤＬＣ（ダイヤモンドライクカーボン）に代表される炭素を含む膜、アクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、またはベンゾシクロブテンなどを用いることができる。また絶縁膜２３１７はその材料に応じて、ＣＶＤ法、スパッタ法、液滴吐出法または印刷法でなどで形成することが出来る。
【０１１８】
なお、本発明の半導体装置に用いるトランジスタは、本実施の形態において図示した構造に限定されるものではない。例えば、逆スタガ構造であっても良い。
【０１１９】
次に図１４（Ｂ）に示すように層間膜２３２４を形成する。そして層間膜２３２４をエッチングすることによりコンタクトホールを形成し、導電膜２３１８の一部を露出させる。層間膜２３２４は樹脂には限定せず、ＣＶＤ酸化膜など他の膜であっても良いが、平坦性の観点から樹脂であることが望ましい。また、感光性樹脂を用いて、露光現象によりエッチングを用いずにコンタクトホールを形成しても良い。次に層間膜２３２４上に、コンタクトホールを介して導電膜２３１８と接する配線２３２５を形成する。
【０１２０】
次にアンテナとして機能する導電膜２３２６を、配線２３２５と接するように形成する。導電膜２３２６は、銀、金、銅、パラジウム、クロム、白金、モリブデン、チタン、タンタル、タングステン、アルミニウム、鉄、コバルト、亜鉛、錫、ニッケルなどの金属を用いて形成することが出来る。導電膜２３２６は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いても良い。導電膜２３２６は、上述した膜を単層で用いても良いし、上述した複数の膜を積層して用いても良い。
【０１２１】
導電膜２３２６は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、めっき法、フォトリソグラフィ法、蒸着法等を用いて形成することが出来る。
【０１２２】
なお本実施の形態では、アンテナを半導体素子と同じ基板上に形成する例について説明したが、本発明はこの構成に限定されない。半導体素子を形成した後、別途形成したアンテナを、集積回路と電気的に接続するようにしても良い。この場合、アンテナと集積回路との電気的な接続は、異方導電性フィルム（ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ））や異方導電性ペースト（ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ））等で圧着させることにより電気的に接続することが出来る。また、他にも、銀ペースト、銅ペーストまたはカーボンペースト等の導電性接着剤や半田接合等を用いて接続を行うことも可能である。
【０１２３】
以上のように、本実施の形態の作製方法を用いることにより、トランジスタの特性のばらつきを抑えることができるため、半導体装置に用いるトランジスタの数を少なくすることができ、且つ、安定した動作を実現できる本発明のクロック信号生成回路を備えた半導体装置を提供できる。
【０１２４】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
【０１２５】
本実施の形態では、上記実施の形態におけるクロック信号生成回路を備えた半導体装置の使用例について説明する。
【０１２６】
上記実施の形態におけるクロック信号生成回路を備えた半導体装置の使用例について、図１５に示す。半導体装置の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１５（Ａ）参照）、包装用容器類（包装紙やボトル等、図１５（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１５（Ｂ）参照）、乗り物類（自転車等、図１５（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１５（Ｅ）、図１５（Ｆ）参照）等に設けて使用することができる。
【０１２７】
本発明の半導体装置３０００は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。本発明の半導体装置３０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の半導体装置３０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の半導体装置を取り付けることにより、盗難などに対するセキュリティを高めることができる。
【０１２８】
以上のように、本発明のクロック信号生成回路を備えた半導体装置を本実施の形態に挙げた各用途に用いることにより、例えば通信距離を延伸した場合においても、安定した動作を実現できるため、物品の認証性、またはセキュリティなどを高めることができる。
【０１２９】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【実施例１】
【０１３０】
本実施例では、本発明における半導体装置の一例として作製した無線通信機能を有するＣＰＵ（以下無線通信ＣＰＵ）について説明する。
【０１３１】
本実施例では、ＵＨＦ帯域（９１５ＭＨｚ）の無線信号を用いた無線通信ＣＰＵ（以下ＵＨＦ版無線通信ＣＰＵ）について説明する。ＵＨＦ版無線通信ＣＰＵの通信規格は、Ａｕｔｏ−ＩＤ Ｃｅｎｔｅｒ Ｃｌａｓｓ Ｉ Ｒｅｇｉｏｎ １（Ｎｏｒｔｈ Ａｍｅｒｉｃａ）に部分準拠である。
【０１３２】
プラスチックＵＨＦ版無線通信ＣＰＵの写真を図２に示す。図２に示すように、本実施例ではアンテナにＶ字ダイポールアンテナを用いており、外付けで形成している。なお、本実施例におけるプラスチックＵＨＦ版無線通信ＣＰＵの回路構成については、図３に示した上記実施の形態２の回路構成のブロック図についての説明を援用する。
【０１３３】
次に本実施例の無線通信ＣＰＵにおけるクロック信号生成回路の主要信号波形データを図４に示す。なお、本実施例のクロック信号生成回路のブロック図は、上記実施の形態１に示した構成と同じものを適用できるため、上記実施の形態１に記載した説明を援用する。なお、本実施例では、クロック信号（ＰＨ）１１７は、デューティー比２５％の２相ノンオーバーラップクロック、ＰＨ１とＰＨ２とからなる。また、設計パラメータとして、Ｔ０＝１４．２５μｓ、ｎＳＹＳ＝６４、ｎＰＨ＝１６、ｆＰＨ＝１．１２ＭＨｚ、を採用し、ｎＴ０＝２５６、ｆＲＯＳ，ＲＯＮＳ＝１８ＭＨｚ、を想定して、定電圧回路３０７及びリングオシレータ３０８の設計を行った。
【０１３４】
次に本実施例の無線通信ＣＰＵの動作について図４を用いて説明する。
【０１３５】
図４（Ａ）は、ＳＹＮＣ期間の信号波形、図４（Ｂ）は、非ＳＹＮＣ期間の信号波形である。図４（Ａ）と図４（Ｂ）の各ＰＨ１同士及び各ＰＨ２同士をそれぞれ比べると、それぞれ非常によく一致しており、本発明における半導体装置に搭載するクロック信号生成回路において生成するクロック信号が安定性に優れていることがわかる。
【０１３６】
次にＵＨＦ版無線通信ＣＰＵの設計概要を表１に示す。
【０１３７】
【表１】
【０１３８】
本実施例のＵＨＦ版無線通信ＣＰＵにおけるＣＰＵ３１０は、８ビットＣＩＳＣアーキテクチャのＣＰＵである。８ビットＣＩＳＣアーキテクチャのＣＰＵを用いることにより、ＨＦ版無線通信ＣＰＵに搭載したＣＰＵに対して、１命令あたりに要するクロック数（ＣｌｏｃｋＰｅｒ Ｉｎｓｔｒｕｃｔｉｏｎ：ＣＰＩ）を改善でき、演算性能を約４倍に向上し、回路規模を２５％程度削減した。これにより、クロック周波数を約３分の１（１．１２ＭＨｚ）にして低消費電力化を達成しつつ、演算性能を約１．５倍に向上することができた。また、コントローラ３１３は、制御レジスタのアドレス領域をＲＡＭに物理的に配置することにより、ＨＦ版無線通信ＣＰＵに比べて回路規模を３０％程度削減できた。これにより、消費電力を大幅に低減できた。
【０１３９】
また、本実施例の無線通信ＣＰＵにおけるＲＯＭ３１１は、容量が４ＫＢのマスクＲＯＭであり、プログラム、ＩＤ番号などを格納している。ＲＯＭ３１１では、読み出し時にプリチャージされるビットラインを細分化することで、低消費電力化を図っている。ＲＡＭ３１２は、容量が５１２ＢｙｔｅのＳＲＡＭであり、ＣＰＵ３１０の作業領域として使用する他、制御レジスタとしても使われる。また、ＲＡＭ３１２では、１６サブブロックに分割し、読み出し・書き込み時に１サブブロックのみ動作する構成とすることで、低消費電力化を図っている。このような工夫により、ＲＯＭ３１１及びＲＡＭ３１２における消費電力は、ＨＦ版無線通信ＣＰＵの約４分の１になった。ＲＯＭ３１１とＲＡＭ３１２は、ＨＦ版無線通信ＣＰＵに搭載したＲＯＭとＲＡＭとに対して、それぞれ容量を２倍と８倍とに増大することができた。メモリ領域を増大したことにより、暗号処理機能に耐サイドチャネル攻撃機能もソフトウェアで搭載でき、暗号機能の強化ができた。なお、暗号処理ルーチンにはＤＥＳ（Ｄａｔａ Ｅｎｃｒｙｐｔｉｏｎ Ｓｔａｎｄａｒｄ）を採用する。
【０１４０】
次に本実施例のＵＨＦ版無線通信ＣＰＵにおける無線通信についての測定結果を示す。
【０１４１】
まず本測定に使用した測定系について、図６に示す。図６において、測定系は、半導体装置６０１、アンテナ６０２、サーキュレータ６０３、スペクトラムアナライザ６０４、ファンクションジェネレータ６０５を有する。測定は、ファンクションジェネレータ６０５で送信信号を生成し、サーキュレータ６０３を介してアンテナ６０２より、無線信号として送信する。また、半導体装置６０１からの送信信号は、アンテナ６０２で受信し、サーキュレータ６０３を介してスペクトラムアナライザ６０４に入力される。
【０１４２】
次に測定結果について図５に示す。図５における測定結果は、ガラス基板上に作成したＵＨＦ版無線機能を有するＣＰＵの応答信号波形をスペクトラムアナライザで測定した結果である。通信距離は、アンテナ出力が３０ｄＢｍの場合で４３ｃｍである。また、チップ内部における消費電力は、内部生成電源電圧が１．５Ｖの場合で、０．５４ｍＷである。これは、ＨＦ版無線通信ＣＰＵの７分の１程度であり、この結果から低消費電力化に成功しているといえる。
【０１４３】
次にＨＦ版無線通信ＣＰＵ及びＵＨＦ版無線通信ＣＰＵの消費電力の測定結果を図７に示す。図７において、第１の結果７００、第２の結果７１０が、それぞれＨＦ版無線通信ＣＰＵ、ＵＨＦ版無線通信ＣＰＵにおける電源電圧１．８Ｖ時の消費電力であり、それぞれ４．１ｍＷ、０．８１ｍＷである。第１の結果７００において、ＣＰＵの消費電力７０１、コントローラの消費電力７０２、ＲＯＭの消費電力７０３、ＲＡＭの消費電力７０４を帯グラフで示している。また、第２の結果７１０において、ＣＰＵの消費電力７１１、コントローラの消費電力７１２、ＲＯＭの消費電力７１３、ＲＡＭの消費電力７１４、クロック信号生成回路の消費電力７１５、定電圧回路の消費電力７１６を帯グラフで示している。なお、消費電力の測定は、ガラス基板上に作製した無線通信ＣＰＵについて測定し、各部ブロックにおける消費電力はシミュレーションより割合を求めた。図７より、ＵＨＦ版無線通信ＣＰＵの消費電力は、ＨＦ版無線通信ＣＰＵの消費電力の５分の１程度に低減されている。なお、ＵＨＦ版無線通信ＣＰＵは、より低電圧動作が可能であり、最低動作電圧の１．５Ｖでは、０．５４ｍＷと、非常に低い消費電力が実現されている。この結果より、本実施例において用いた設計方法により、低消費電力化が実現できたことがわかる。
【０１４４】
本発明のＵＨＦ版無線通信ＣＰＵでは、クロック信号生成回路により、ＴＦＴの特性ばらつきとは無関係な、安定した周波数のクロック信号の生成を実現した。また、ＣＰＵの演算効率向上、及びメモリ（ＲＯＭ：Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ、ＲＡＭ：Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のアクティブ領域の制御により低消費電力化を実現した。さらに、ＣＰＵとコントローラのトランジスタ数削減により、チップ面積縮小を実現しつつ、メモリの大容量化を実現した。メモリの大容量化により、耐サイドチャネル攻撃機能などもソフトウェアで搭載することが可能となり、暗号機能を強化することができた。
【０１４５】
以上のように、本発明のクロック信号生成回路を備えた半導体装置は、安定したクロック信号を生成することができ、例えばＵＨＦ帯域などを用いた無線通信であっても、安定した動作が実現できる半導体装置を安価に提供することができる。
【図面の簡単な説明】
【０１４６】
【図１】本発明におけるクロック信号生成回路のブロック図。
【図２】本発明におけるクロック信号生成回路を備えた半導体装置の一例を示す図。
【図３】本発明におけるクロック信号生成回路を備えた半導体装置の一例のブロック図。
【図４】本実施例における半導体装置に備えたクロック信号生成回路の信号波形を示す図。
【図５】本実施例における半導体装置に備えたクロック信号生成回路の無線信号波形を示す図。
【図６】本発明におけるクロック信号生成回路を備えた半導体装置の一例の無線通信についての測定系のブロック図。
【図７】本発明におけるクロック信号生成回路を備えた半導体装置の一例の電力測定結果を示す図。
【図８】本発明におけるクロック信号生成回路のタイミングチャート図。
【図９】本発明におけるクロック信号生成回路を備えた半導体装置の作製方法を示す断面図。
【図１０】本発明におけるクロック信号生成回路を備えた半導体装置の作製方法を示す断面図。
【図１１】本発明におけるクロック信号生成回路を備えた半導体装置の作製方法を示す断面図。
【図１２】本発明におけるクロック信号生成回路を備えた半導体装置の作製方法を示す断面図。
【図１３】本発明におけるクロック信号生成回路を備えた半導体装置の作製方法を示す断面図。
【図１４】本発明におけるクロック信号生成回路を備えた半導体装置の作製方法を示す断面図。
【図１５】本発明におけるクロック信号生成回路を備えた半導体装置の使用例を示す図。
【図１６】本発明におけるクロック信号生成回路のタイミングチャート図。
【符号の説明】
【０１４７】
１００ クロック信号生成回路
１０１ 定電圧回路
１０２ 基準クロック信号生成回路
１０３ カウンタ群
１０４ 第１のカウンタ回路
１０５ 第２のカウンタ回路
１０６ 第１の分周回路
１０７ 第２の分周回路
１０８ リセット信号生成回路
１０９ 第１の電源電圧
１１０ 第２の電源電圧
１１１ 第１の基準クロック信号
１１２ 同期信号
１１３ 第１のリセット信号
１１４ 第２のリセット信号
１１５ 第２の基準クロック信号
１１６ 第３のリセット信号
１１７ クロック信号
１１８ 矢印
１１９ 矢印
１２０ 矢印
１２１ 矢印
３００ 半導体装置
３０１ ＲＦ回路
３０２ クロック信号生成回路
３０３ ロジック回路
３０４ 電源回路
３０５ 復調回路
３０６ 変調回路
３０７ 定電圧回路
３０８ リングオシレータ
３０９ カウンタ群
３１０ ＣＰＵ
３１１ ＲＯＭ
３１２ ＲＡＭ
３１３ コントローラ
３１４ ＣＰＵインターフェース
３１５ ＲＦインターフェース
３１６ メモリコントローラ
３１７ アンテナ
６０１ 半導体装置
６０２ アンテナ
６０３ サーキュレータ
６０４ スペクトラムアナライザ
６０５ ファンクションジェネレータ
７００ 結果
７０１ 消費電力
７０２ 消費電力
７０３ 消費電力
７０４ 消費電力
７１０ 結果
７１１ 消費電力
７１２ 消費電力
７１３ 消費電力
７１４ 消費電力
７１５ 消費電力
７１６ 消費電力
８０１ 信号波形
８０２ 信号波形
８０３ 信号波形
８０４ 信号波形
８０５ 信号波形
８０６ 信号波形
８０７ 信号波形
８０８ 同期期間
８０９ 非同期期間
８１０ 信号波形
８１１ 信号波形
１９００ａ 薄膜トランジスタ
１９００ｂ 薄膜トランジスタ
１９００ｃ 薄膜トランジスタ
１９００ｄ 薄膜トランジスタ
１９００ｅ 薄膜トランジスタ
１９００ｆ 薄膜トランジスタ
１９０１ 基板
１９０２ 絶縁膜
１９０３ 剥離層
１９０４ 絶縁膜
１９０５ 半導体膜
１９０５ａ 半導体膜
１９０５ｂ 半導体膜
１９０５ｃ 半導体膜
１９０５ｄ 半導体膜
１９０５ｅ 半導体膜
１９０５ｆ 半導体膜
１９０６ ゲート絶縁膜
１９０７ ゲート電極
１９０７ａ 導電膜
１９０７ｂ 導電膜
１９０８ 不純物領域
１９０９ 不純物領域
１９１０ 絶縁膜
１９１１ 不純物領域
１９１２ａ 絶縁膜
１９１２ｂ 絶縁膜
１９１３ 導電膜
１９１４ 絶縁膜
１９１５ａ 導電膜
１９１６ａ 導電膜
１９１７ａ 導電膜
１９１７ｂ 導電膜
１９１８ 絶縁膜
１９１９ 素子形成層
１９２０ シート材
１９２１ シート材
２３００ 半導体基板
２３０１ 素子分離用絶縁膜
２３０２ 素子形成領域
２３０３ 素子形成領域
２３０４ ｐウェル
２３０５ 絶縁膜
２３０７ 導電膜
２３０８ 導電膜
２３０９ ゲート電極
２３１０ ゲート電極
２３１１ マスク
２３１２ 不純物領域
２３１３ チャネル形成領域
２３１４ マスク
２３１５ 不純物領域
２３１６ チャネル形成領域
２３１７ 絶縁膜
２３１８ 導電膜
２３２４ 層間膜
２３２５ 配線
２３２６ 導電膜
３０００ 半導体装置
【技術分野】
【０００１】
本発明はクロック信号を生成する回路に関する。また、そのようなクロック信号を生成する回路を搭載する半導体装置に関する。
【背景技術】
【０００２】
近年、超小型ＩＣチップと、無線通信用のアンテナを組み合わせた半導体装置（ＲＦＩＤタグ、無線タグ、ＩＤタグ、ＲＦタグともいわれる）が脚光を浴びている。この半導体装置は、無線通信装置（リーダライタ、携帯電話、またはパーソナルコンピュータなど、無線による通信が可能であるもの）を使った通信信号の授受により、データを書き込む、またはデータを読み出す等のデータの送受信を非接触で行うことができる。
【０００３】
無線信号によりデータの送受信を行う半導体装置の応用分野として、例えば、流通業界における商品管理が挙げられる。現在では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、遮蔽物があるとデータを読み取れない場合がある。一方、無線通信装置を用いて非接触でデータの送受信を行う方式では、半導体装置のデータを無線で読み取るため、無線による通信信号が遮蔽物を通過するのであれば遮蔽物があっても読み取ることができる。従って、商品管理の効率化、低コスト化などが期待されている。その他、乗車券、航空旅客券、料金の自動精算など、広範な応用が期待されている。このように、無線通信によりデータの送受信を行う小型の半導体装置により人や物を識別、管理する仕組みはＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と呼ばれ、ＩＴ化社会の基盤技術として注目が高まっている。
【０００４】
ＲＦＩＤ技術は、ユビキタス・コンピューティング時代における中心技術の１つである。しかしながら、ＲＦＩＤ技術の根幹を担うＲＦＩＤタグには、次のような課題がある。例えば、物理的柔軟性、高機密性、経済性などである。これらの要求に対し、フレキシブル基板またはガラス基板上に形成した、ＨＦ帯域（１３．５６ＭＨｚ）の無線信号を用いる半導体装置（以下、ＨＦ版無線通信ＣＰＵ）などが挙げられる（非特許文献１参照）。
【０００５】
さらに上記ＨＦ版無線通信ＣＰＵ以上に、より機能的なＲＦＩＤシステムを構築するために、ＲＦＩＤタグに高機能化が要求され続けている。例えば、通信距離の延伸、低消費電力化、暗号機能の強化（耐サイドチャネル攻撃）などである。例えば耐サイドチャネル攻撃機能としては、Ｔｒａｎｓｆｏｒｍｅｄ Ｍａｓｋｉｎｇ Ｍｅｔｈｏｄ（非特許文献２参照）などが挙げられる。
【非特許文献１】Ｈ． Ｄｅｍｂｏ ｅｔ ａｌ． ”ＲＦＣＰＵｓ ｏｎ Ｇｌａｓｓ ａｎｄ Ｐｌａｓｔｉｃ Ｓｕｂｓｔｒａｔｅｓ Ｆａｂｒｉｃａｔｅｄ ｂｙ ＴＦＴ Ｔｒａｎｓｆｅｒ Ｔｅｃｈｎｏｌｏｇｙ，” ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ． Ｐａｐｅｒｓ， ｐｐ． １０６７−１０６９， ２００５．
【非特許文献２】Ｍ． Ａｋｋａｒ ａｎｄ Ｃ． Ｇｉｒａｕｄ， ”Ａｎ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ＤＥＳ ａｎｄ ＡＥＳ， ｓｅｃｕｒｅ ａｇａｉｎｓｔ ｓｏｍｅ ａｔｔａｃｋｓ，” Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＣＨＥＳ ２００１， ＬＮＣＳ ２１６２， ｐｐ． ３０９−３１８， ２００１．
【発明の開示】
【発明が解決しようとする課題】
【０００６】
無線信号によりデータの送受信を行う半導体装置には、通信距離の延伸、低消費電力化、チップの小型化、暗号通信の高信頼性など、非常に高い性能が要求される。通信距離の延伸には、例えば、ＵＨＦ帯域（９１５ＭＨｚ）の無線信号を用いることが挙げられる。ＵＨＦ帯域の無線信号は、ＨＦ帯域の無線信号より、原理的に長距離通信が可能であるため、通信距離の延伸に対して有効である。しかしながら、ＵＨＦ帯の通信信号を用いる場合には、半導体装置内部において、安定したクロック信号の生成など、回路設計上の課題も多いため、ＨＦ版無線通信ＣＰＵから大幅に設計を見直す必要がある。
【０００７】
また、クロック信号を生成するクロック信号生成回路としては、一般的にＰＬＬ回路が用いられることが多い。ＰＬＬ回路は、電圧制御発振回路（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）、ループフィルタ回路、位相比較回路、分周回路などから構成される。しかしながら、無線信号によりデータの送受信を行う半導体装置に搭載する場合には、安定したクロック信号を得ることは難しい。例えば、同期期間終了後の自走期間において、ＶＣＯにおける電源電圧が変動する場合がある。また、同期期間中にクロック信号の周波数が安定値に達しない場合もある。これらは、製造プロセスにおけるチップばらつきなどに起因するが、クロック信号の周波数が変動もしくは非規定値となることを意味する。したがって、半導体装置の誤動作につながる。さらに、無線信号によりデータの送受信を行う半導体装置には、安価に提供することも求められるため、むやみに高価な製造プロセスを適用することはできない。
【０００８】
本発明は、上記の問題を鑑みなされたもので、安定したクロック信号を供給することができるクロック信号生成回路を備えることにより、動作の安定した半導体装置を安価に提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一は、第１の基準クロック信号及び同期信号が入力され、同期信号を用いて第１のリセット信号を生成し、第１のリセット信号に従い第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、第１のカウンタ回路に接続され、第１の基準クロック信号が入力され、第１のカウンタ回路の計数値を用いて第２のリセット信号を生成し、第２のリセット信号に従い第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、第１のカウンタ回路に接続され、第１の基準クロック信号及び第１のリセット信号が入力され、第１のリセット信号に従い第１の基準クロック信号を分周することにより第２の基準クロック信号を生成する第１の分周回路と、第１のカウンタ回路及び第２のカウンタ回路に接続され、第１のリセット信号及び第２のリセット信号のいずれかが入力され、入力されたいずれかのリセット信号を第３のリセット信号として第２の分周回路に出力するリセット信号生成回路と、第１の分周回路及びリセット信号生成回路に接続され、第２の基準クロック信号及び第３のリセット信号が入力され、第３のリセット信号に従い第２の基準クロック信号を分周することにより、クロック信号を生成する第２の分周回路と、を有するクロック信号生成回路である。
【００１０】
本発明の信号生成回路において、第１のカウンタ回路、第２のカウンタ回路、第１の分周回路、及び第２の分周回路のそれぞれは、フリップフロップ回路と、ラッチ回路、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、及びＮＯＲ回路のいずれか一つまたは複数と、を有する構成とすることができる。
【００１１】
本発明の一は、第１の電源電圧を用いて第２の電源電圧を生成する定電圧回路と、定電圧回路に接続され、第２の電源電圧を用いて第１の基準クロック信号を生成する基準クロック信号生成回路と、基準クロック信号生成回路と接続され、第１の基準クロック信号及び同期信号が入力され、同期信号を用いて第１のリセット信号を生成し、第１のリセット信号に従い第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、基準クロック信号生成回路及び第１のカウンタ回路に接続され、第１の基準クロック信号が入力され、第１のカウンタ回路の計数値を用いて第２のリセット信号を生成し、第２のリセット信号に従い第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、基準クロック信号生成回路及び第１のカウンタ回路に接続され、第１の基準クロック信号及び第１のリセット信号が入力され、第１のリセット信号に従い第１の基準クロック信号を分周することにより第２の基準クロック信号を生成する第１の分周回路と、第１のカウンタ回路及び第２のカウンタ回路に接続され、第１のリセット信号及び第２のリセット信号のいずれかが入力され、入力されたいずれかのリセット信号を第３のリセット信号として第２の分周回路に出力するリセット信号生成回路と、第１の分周回路及びリセット信号生成回路に接続され、第２の基準クロック信号及び第３のリセット信号が入力され、第３のリセット信号に従い第２の基準クロック信号を分周することにより、クロック信号を生成する第２の分周回路と、を有するクロック信号生成回路である。
【００１２】
本発明のクロック信号生成回路において、第１のカウンタ回路、第２のカウンタ回路、第１の分周回路、及び第２の分周回路のそれぞれは、フリップフロップ回路と、ラッチ回路、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、及びＮＯＲ回路のいずれか一つまたは複数と、を有することを特徴とするクロック信号生成回路と、を有するものであってもよい。
【００１３】
本発明の一は、アンテナと、クロック信号生成回路と、アンテナから受信した信号から電源電圧を生成するＲＦ回路と、アンテナから受信した信号の演算処理を行うロジック回路と、を有し、アンテナを介して無線通信装置との無線による信号の送受信を行う半導体装置であって、クロック信号生成回路は、電源電圧を基に生成された第１の基準クロック信号及び同期信号が入力され、同期信号を用いて第１のリセット信号を生成し、第１のリセット信号に従い第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、第１のカウンタ回路に接続され、第１の基準クロック信号が入力され、第１のカウンタ回路の計数値を用いて第２のリセット信号を生成し、第２のリセット信号に従い第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、第１のカウンタ回路に接続され、第１の基準クロック信号及び第１のリセット信号が入力され、第１のリセット信号に従い第１の基準クロック信号を分周することにより第２の基準クロック信号を生成する第１の分周回路と、第１のカウンタ回路及び第２のカウンタ回路に接続され、第１のリセット信号及び第２のリセット信号のいずれかが入力され、入力されたいずれかのリセット信号を第３のリセット信号として第２の分周回路に出力するリセット信号生成回路と、第１の分周回路及びリセット信号生成回路に接続され、第２の基準クロック信号及び第３のリセット信号が入力され、第３のリセット信号に従い第２の基準クロック信号を分周することにより、クロック信号を生成する第２の分周回路と、を有する半導体装置である。
【００１４】
本発明の一は、アンテナと、クロック信号生成回路と、アンテナから受信した信号から第１の電源電圧を生成するＲＦ回路と、アンテナから受信した信号の演算処理を行うロジック回路と、を有し、アンテナを介して無線通信装置との無線信号による信号の送受信を行う半導体装置であって、クロック信号生成回路は、第１の電源電圧を用いて第２の電源電圧を生成する定電圧回路と、定電圧回路に接続され、第２の電源電圧を用いて第１の基準クロック信号を生成する基準クロック信号生成回路と、基準クロック信号生成回路と接続され、第１の基準クロック信号及び同期信号が入力され、同期信号を用いて第１のリセット信号を生成し、第１のリセット信号に従い第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、基準クロック信号生成回路及び第１のカウンタ回路に接続され、第１の基準クロック信号が入力され、第１のカウンタ回路の計数値を用いて第２のリセット信号を生成し、第２のリセット信号に従い第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、基準クロック信号生成回路及び第１のカウンタ回路に接続され、第１の基準クロック信号及び第１のリセット信号が入力され、第１のリセット信号に従い第１の基準クロック信号を分周することにより第２の基準クロック信号を生成する第１の分周回路と、第１のカウンタ回路及び第２のカウンタ回路に接続され、第１のリセット信号及び第２のリセット信号のいずれかが入力され、入力されたいずれかのリセット信号を第３のリセット信号として第２の分周回路に出力するリセット信号生成回路と、第１の分周回路及びリセット信号生成回路に接続され、第２の基準クロック信号及び第３のリセット信号が入力され、第３のリセット信号に従い第２基準クロックの信号を分周することにより、クロック信号を生成する第２の分周回路と、を有する半導体装置である。
【００１５】
本発明の半導体装置において、第１のカウンタ回路、第２のカウンタ回路、第１の分周回路、及び第２の分周回路のそれぞれは、フリップフロップ回路と、ラッチ回路、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、及びＮＯＲ回路のいずれか一つまたは複数と、を有するものであってもよい。
【００１６】
本発明の半導体装置において、ＲＦ回路は、電源回路、復調回路、及び変調回路を有していてもよい。
【００１７】
本発明の半導体装置において、ロジック回路は、制御回路、中央演算装置、ＲＯＭ、及びＲＡＭを有していてもよい。
【００１８】
本発明は、入力された第１の基準クロック信号及び同期信号を用いて第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、第１のカウンタ回路の計数値を用いて第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、第１のカウンタ回路の計数値を用いて第１の基準クロック信号を分周し、第２の基準クロック信号を生成する第１の分周回路と、第２の基準クロック信号を分周し、クロック信号を生成する第２の分周回路と、を備えたクロック信号生成回路を用いて同期期間終了後の自走期間においても、一定の周波数のクロック信号を生成する半導体装置を作製することを特徴とする。
【発明の効果】
【００１９】
本発明により、安定したクロック信号を生成することができ、動作が安定したクロック信号生成回路、及びクロック信号生成回路を備えた半導体装置を安価に提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
【００２１】
本実施の形態では、本発明におけるクロック信号生成回路について説明する。
【００２２】
本発明におけるクロック信号生成回路のブロック図を図１に示す。図１において、クロック信号生成回路（クロックジェネレータともいう）１００は、定電圧回路（レギュレータともいう）１０１と、基準クロック信号生成回路１０２と、カウンタ群１０３と、を有する。カウンタ群１０３は、第１のカウンタ回路１０４と、第２のカウンタ回路１０５と、第１の分周回路１０６と、第２の分周回路１０７と、リセット信号生成回路１０８と、を有する。
【００２３】
次にクロック信号生成回路１００における各構成の接続関係について説明する。
【００２４】
定電圧回路１０１は、基準クロック信号生成回路１０２と接続され、基準クロック信号生成回路１０２は、第１のカウンタ回路１０４、第２のカウンタ回路１０５、及び第１の分周回路１０６と接続される。第１のカウンタ回路１０４は、第２のカウンタ回路１０５、第１の分周回路１０６、及びリセット信号生成回路１０８と接続され、第２のカウンタ回路１０５は、リセット信号生成回路１０８と接続され、第１の分周回路１０６は、第２の分周回路１０７と接続される。
【００２５】
定電圧回路１０１は、第１の電源電圧（ＶＤＤＣＧ）１０９から、電圧値が一定である第２の電源電圧（ＶＤＤＲＯ）１１０を生成し、基準クロック信号生成回路１０２に供給する機能を有する。
【００２６】
基準クロック信号生成回路１０２は、第２の電源電圧１１０を用いて、周波数ｆＲＯを有する第１の基準クロック信号（ＣＬＫＲＯ）１１１を生成する機能を有する。基準クロック信号生成回路１０２として、例えばリングオシレータまたは水晶発振器などを用いることができる。なお、以下の説明では、第１の基準クロック信号１１１の周波数は、同期（ＳＹＮＣ）期間及び非同期（非ＳＹＮＣ）期間において、それぞれｆＲＯＳ及びｆＲＯＮＳとする。
【００２７】
第１のカウンタ回路１０４は、同期期間において、周期Ｔ０で有効となる同期信号（ＳＹＮＣ）１１２を用いて第１のリセット信号（ＲＳＴＭＡＳＴＥＲ）１１３を生成すると共に、第１のリセット信号１１３をリセット信号として、第１の基準クロック信号１１１における立ち上がりのエッジ数を計数する。なお、ここで、（ｎＴ０−１）／ｆＲＯＳ≦Ｔ０＜（ｎＴ０＋１）／ｆＲＯＳの関係が成り立つ。不等号は、Ｔ０を量子化したことによる誤差を含むことを意味する。
【００２８】
なお、本明細書において、信号が有効となる（アサートするともいう）とは、電気回路における信号または論理が有効となる（アクティブになる）ことと同義である。電気回路の場合、電圧レベルを制御することにより電流の向きや電流の有無などが決定し、電流の向きや電流の有無によってオンまたはオフを表現するが、目的に応じてこの表現方法が混在して使用されているため、解釈が困難である。従って信号が有効または無効であるかにより表現することにより電圧レベルに関わらずに信号の状態を表現できる。
【００２９】
第２のカウンタ回路１０５は、同期期間及び非同期期間において、第１の基準クロック信号１１１における立ち上がりのエッジ数をｎＴ０個計数する度に、第２のリセット信号（ＲＳＴＳＬＡＶＥ）１１４を生成する。つまり、第２のリセット信号１１４は、周期Ｔ０ＮＳ＝ｎＴ０／ｆＲＯＮＳのパルス信号となる。
【００３０】
第１の分周回路１０６では、第１のリセット信号１１３をリセット信号として第１の基準クロック信号１１１を分周し、第２の基準クロック信号（ＣＬＫＳＹＳ）１１５を生成する。
【００３１】
本実施の形態において、リセット信号生成回路１０８は、ＯＲ回路により構成されており、第１のカウンタ回路１０４、または第２のカウンタ回路１０５からリセット信号が入力された場合に第３のリセット信号１１６を第２の分周回路１０７に出力する機能を有する。
【００３２】
第２の分周回路１０７は第２の基準クロック信号１１５で駆動し、第３のリセット信号（ＲＳＴＰＨ＝ＲＳＴＭＡＳＴＥＲまたはＲＳＴＳＬＡＶＥ）１１６をリセット信号とし、第２の基準クロック信号１１５を分周し、ロジック回路のクロック信号（ＰＨ）１１７を生成する。
【００３３】
なお、ここで、Ｔ０は通信規格により決められる値である。また、ｎＴ０、ｎＳＹＳは、設計仕様により決める整数値である。
【００３４】
次にクロック信号生成回路１００の動作について、図８及び図１６のタイミングチャートを用いて、より詳しく説明する。なお、図８において、第１の信号波形８０１は同期信号１１２の信号波形、第２の信号波形８０２は第１のカウンタ回路１０４の計数値、第３の信号波形８０３は第２のカウンタ回路１０５の計数値、第４の信号波形８０４は第１のリセット信号１１３の信号波形、第５の信号波形８０５は第２のリセット信号１１４の信号波形、第６の信号波形８０６は第２の基準クロック信号１１５の信号波形、及び第７の信号波形８０７はクロック信号１１７の信号波形としてそれぞれ対応する。
【００３５】
同期期間（ＳＹＮＣ期間）８０８では、同期信号１１２は、第１の信号波形８０１に示すように、それぞれ周期Ｔ０において信号が有効となることにより、第１のカウンタ回路１０４では、同期信号１１２を用いて第４の信号波形８０４のような第１のリセット信号１１３を生成する。具体的には、同期信号１１２を、第１の基準クロック信号１１１を用いて動作させるフリップフロップ回路に入力することで、第１の基準クロック信号１１１に同期させた信号を生成する。
【００３６】
第１のカウンタ回路１０４では、第１のリセット信号１１３をリセット信号として、第１の基準クロック信号１１１における立ち上がりのエッジ数を計数する。計数値（カウント値）は、第２の信号波形８０２のようになる。なお、計数は、次に同期信号１１２が有効となるまで続き、この時点での計数値ｎＴ０を第２のカウンタ回路１０５及び第１の分周回路１０６に供給する。
【００３７】
なお、本明細書において計数するとは、単位時間あたりの信号における立ち上がりのエッジの数をカウントすることと同義である。
【００３８】
非同期期間（非ＳＹＮＣ期間）８０９では、同期信号１１２が無効な状態であるため、第１のカウンタ回路１０４は、計数し続けることになる。また、第１のリセット信号１１３が生成されないため、計数値ｎＴ０は更新されない。
【００３９】
第２のカウンタ回路１０５では、第１のカウンタ回路１０４で計数された計数値ｎＴ０を正常な値か否かを判定し、正常な値と判定した場合には、第１の基準クロック信号１１１における立ち上がりのエッジ数の計数を始める。なお、計数値については、矢印１１８及び矢印１１９で示すように、第２のカウンタ回路１０５で計数を行う期間の直前の期間Ｔ０において、第１のカウンタ回路１０４で計数された計数値ｎＴ０まで計数を行い、ｎＴ０の値まで計数するたびに、第５の信号波形８０５のような第２のリセット信号１１４を生成し、計数値をリセットし、計数を再開する。つまり、第２のカウンタ回路１０５のカウンタ値は、第３の信号波形８０３のようになる。ここで、計数値ｎＴ０が正常な値か否かの判定は、例えば計数値ｎＴ０の計数値が、あらかじめ仕様で決められた範囲内であるかどうかを判定することである。また、判定は、計数値ｎＴ０が更新された時に行うものとする。
【００４０】
一方、非同期期間８０９のように、第１のカウンタ回路１０４で計数された計数値ｎＴを正常な値でないと判定した場合には、矢印１２０及び矢印１２１で示すように、第１のカウンタ回路１０４における正常な値ではない計数値を計数した期間Ｔ０の直前の期間Ｔ０において計数された正常な値である計数値ｎＴ０に従って、計数を行う。
【００４１】
第１の分周回路１０６では、第１のカウンタ回路１０４における計数値ｎＴ０を正常な値か否かを判定し、正常な値と判定した場合には、第１のリセット信号（ＲＳＴＭＡＳＴＥＲ）をリセット信号として、第１の基準クロック信号１１１を分周し、パルス数がｎＳＹＳ個の第２の基準クロック信号１１５を生成する。具体的には、分周比ｍ＝ＩＮＴ（ｎＴ０／ｎＳＹＳ）で第１の基準クロック信号１１１を分周する。ここで、ＩＮＴとは、ｎＴ０をｎＳＹＳで割った値のうち、小数点以下を切り捨て、整数のみを表す関数である。
【００４２】
また、設計パラメータであるｎＳＹＳは、２のｎ乗（ｎは自然数）とすることが望ましい。ｎＳＹＳを２のｎ乗とすることで、計数値ｎＴ０の下位ｎビットを除いた上位ビットを分周比とすることができ、また、除算回路など、大規模な回路を必要としないので、クロック信号生成回路１００のチップ面積を縮小できる。なお、第２の基準クロック信号１１５の信号波形は第６の信号波形８０６のようになる。ここで、計数値ｎＴ０が正常な値か否かの判定は、例えば計数値ｎＴ０の計数値が、あらかじめ仕様で決められた範囲内であるかどうかを判定することである。また、判定は、計数値ｎＴ０が更新された時に行うものとする。
【００４３】
リセット信号生成回路１０８では、第１のカウンタ回路で生成される第１のリセット信号、または第２のカウンタ回路で生成される第２のリセット信号のいずれかが入力された場合に入力されたリセット信号が第３のリセット信号１１６として第２の分周回路１０７に出力される。
【００４４】
第２の分周回路１０７では、第３のリセット信号１１６をリセット信号として第２の基準クロック信号１１５を分周し、且つ、第３のリセット信号１１６が次に有効となった期間までに、ｎＰＨ個のパルスを生成する。ここで、ｎＰＨは、設計パラメータである。具体的には、第３のリセット信号１１６が有効となったら、第２の基準クロック信号１１５をあらかじめ設定した分周比での分周を開始してクロック信号１１７を生成する。同時にクロック信号１１７のパルス数を計数し、このパルス数がｎＰＨに達したら、クロック信号１１７の生成を停止する。そして、次に第３のリセット信号１１６が有効となったら、クロック信号１１７の生成を再開する。なお、クロック信号１１７の信号波形は、第７の信号波形８０７のようになる。
【００４５】
また、クロック信号１１７は、第３のリセット信号１１６が有効となった後、それぞれ２ｎＰＨ回トグルする。すなわち、図１６の信号波形８１０及び信号波形８１１に示すように、同期期間及び非同期期間において、平均周波数ｆＰＨ＝ｎＰＨ／Ｔ０のＰＨ１の信号及び平均周波数ｆＰＨＮＳ＝ｎＰＨ／Ｔ０ＮＳのＰＨ２の信号がそれぞれ得られる。
【００４６】
なお、第２の分周回路１０７における分周動作は、図８における信号波形８０６の第２の基準クロック信号１１５及び信号波形８０７のクロック信号１１７に示すように、第１のリセット信号１１３を第３のリセット信号１１６として分周を開始しているが、第２のリセット信号１１４が第３のリセット信号１１６となる場合には、第２のリセット信号１１４を第３のリセット信号１１６として分周を開始する。
【００４７】
なお、本実施の形態において第１のカウンタ回路１０４、第２のカウンタ回路１０５、第１の分周回路１０６、及び第２の分周回路１０７のそれぞれには、フリップフロップ回路と、ラッチ回路、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、及びＮＯＲ回路のいずれか一つまたは複数とを有する構成の回路を用いることにより、本実施の形態のクロック信号生成回路１００において、計数または分周の各動作を行うことができる。
【００４８】
以上のような構成にすることで、同期期間８０８及び非同期期間８０９において、周期Ｔ０につき、パルス数ｎＰＨ個の信号を生成することができる。すなわち、平均周波数が、１／ｎＰＨＴ０であるクロック信号１１７を生成することができる。
【００４９】
ここで、本発明における半導体装置に搭載するクロック信号生成回路におけるクロック信号の周波数精度と周波数ばらつきについて考察する。
【００５０】
まず、周波数精度は、Ｔ０を量子化したことによる誤差に起因する。すなわち、計数された第１の基準クロック信号１１１における立ち上がりのエッジ数ｎＴ０により、Ｔ０を計数したことによる”余り”の項である量子化誤差である。量子化誤差は、ｎＴ０の逆数に比例した大きさを持つ。そのため、ｎＴ０を大きく、すなわち、第１の基準クロック信号１１１の周波数を増大することで、相対的に小さくできる。すなわち、容易に周波数精度を上げられることがわかる。
【００５１】
一方、周波数ばらつきは、同期期間及び非同期期間における第１の基準クロック信号１１１の周波数の違いに起因する。定量的には、Ｔ０とＴ０ＮＳとの関係より、（１−１／ｎＴ０）・（ｆＲＯＮＳ／ｆＲＯＳ）≦（ｆＰＨＮＳ／ｆＰＨＳ）＜（１＋１／ｎＴ０）・（ｆＲＯＮＳ／ｆＲＯＳ）の関係が得られる。つまり、パルス数ｎＴ０を増大、すなわち、第１の基準クロック信号１１１の周波数を増大することにより周波数変動を相対的に低減することができる。本発明におけるクロック信号生成回路では、基準クロック信号生成回路１０２に供給する第２の電源電圧１１０を定電圧回路１０１から供給することで、第１の基準クロック信号１１１の周波数変動を低減することができる。
【００５２】
以上のように、本実施の形態における複数のカウンタ回路及び複数の分周回路を備えたクロック信号生成回路により、周波数精度が高く、周波数ばらつきが非常に少ないクロック信号を生成することができる。
【００５３】
また本発明により、例えばＵＨＦ帯域の無線通信においても安定した動作が実現できる半導体装置を安価に提供することができる。
（実施の形態２）
【００５４】
本実施の形態では、上記実施の形態１に示したクロック信号生成回路を備えた半導体装置について説明する。
【００５５】
本実施の形態における半導体装置の構成について、図３に示す。半導体装置３００は、ＲＦ回路３０１、クロック信号生成回路３０２、ロジック回路３０３、及びアンテナ部３１８におけるアンテナ３１７により構成されている。なお、図３には示していないが、半導体装置３００は、無線通信装置などの外部の回路とアンテナ３１７を介して無線信号の送受信を行っている。
【００５６】
次に各回路の構成について説明する。ＲＦ回路３０１は、電源回路３０４、復調回路３０５、及び変調回路３０６を有している。また、クロック信号生成回路３０２は、定電圧回路３０７、リングオシレータ３０８、及びカウンタ群３０９を有している。また、ロジック回路３０３は、コントローラ３１３、ＣＰＵ（中央演算装置ともいう）３１０、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）３１１、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）３１２、を有している。
【００５７】
また、コントローラ３１３は、ＣＰＵインターフェース３１４、ＲＦインターフェース３１５、及びメモリコントローラ３１６を有している。
【００５８】
また、ＲＦ回路３０１において、電源回路３０４は、整流回路と保持容量とから構成され、第１の電源電圧をその他の回路に供給する機能を有する。復調回路３０５は、整流回路とＬＰＦ（ローパスフィルタ）とから構成され、通信信号からコマンドやデータを抽出する機能を有する。変調回路３０６は、送信データを変調する機能を有し、変調されたデータは、アンテナ３１７より送信信号として送信される。
【００５９】
次に本実施の形態における半導体装置の動作について説明する。まず、外部の通信装置より送信された受信信号により、半導体装置３００が受信信号を受信する。受信信号は、復調回路３０５で復調された後、コントローラ３１３におけるＲＦインターフェース３１５に入力される。ＲＦインターフェース３１５に入力された受信信号は、ＣＰＵインターフェース３１４を介してＣＰＵ３１０で演算処理される。また、ＲＦインターフェース３１５に入力された受信信号により、メモリコントローラ３１６を介してＲＯＭ３１１、ＲＡＭ３１２に対するアクセスを行う。
【００６０】
そして、ＣＰＵ３１０による演算処理、ＲＯＭ３１１、ＲＡＭ３１２におけるデータの入出力後に送信データを生成し、変調回路３０６で変調し、アンテナ３１７より送信信号を通信装置に送信する。
【００６１】
なお、本実施の形態におけるクロック信号生成回路３０２に、上記実施の形態１において、図１に示したクロック信号生成回路１００を適用することができる。ここで、定電圧回路１０１、基準クロック信号生成回路１０２、カウンタ群１０３は、それぞれ定電圧回路３０７、リングオシレータ３０８、カウンタ群３０９に対応する。
【００６２】
以上のように、本発明のクロック信号生成回路を備えた半導体装置により、周波数精度が高く、周波数ばらつきが非常に少ないクロック信号を生成できる。
【００６３】
また本発明のクロック信号生成回路を備えた半導体装置は、安定した動作を実現でき、例えばＵＨＦ帯域を用いた無線通信においても、安定した動作が実現できる半導体装置を安価に提供することができる。
（実施の形態３）
【００６４】
本実施の形態では、上記実施の形態で示した半導体装置の作製方法の一例について説明する。本実施の形態においては、アンテナ回路を含む半導体装置を同じ基板上に設ける構成について説明する。
【００６５】
まず、図９（Ａ）に示すように、基板１９０１の表面に絶縁膜１９０２を形成し、絶縁膜１９０２を介して剥離層１９０３を形成し、続けて下地膜として機能する絶縁膜１９０４と半導体膜１９０５（例えば非晶質珪素を含む膜）を積層して形成する。なお、絶縁膜１９０２、剥離層１９０３、絶縁膜１９０４および半導体膜１９０５は、連続して形成することができる。
【００６６】
なお、基板１９０１は、ガラス基板、石英基板、セラミック基板、金属基板（例えばステンレス基板など）、及びＳｉ基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。
【００６７】
また、本工程で剥離層１９０３は、絶縁膜１９０２を介して基板１９０１の全面に設けているが、必要に応じて、基板１９０１の全面に剥離層を設けた後に、フォトリソグラフィ法により選択的に設けてもよい。
【００６８】
また、絶縁膜１９０２、絶縁膜１９０４は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の材料を用いて形成する。例えば、絶縁膜１９０２、１９０４を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜１９０２は、基板１９０１から剥離層１９０３またはその上に形成される素子に不純物が混入するのを防ぐブロッキング層として機能し、絶縁膜１９０４は基板１９０１及び剥離層１９０３からその上に形成される素子に不純物が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜１９０２及び絶縁膜１９０４を形成することによって、基板１９０１からこの上に形成する素子にＮａなどのアルカリ金属元素やアルカリ土類金属元素などを含む不純物が悪影響を与えることを防ぎ、また、剥離層１９０３からこの上に形成する素子に剥離層１９０３に含まれる不純物が悪影響を与えることを防ぐことができる。なお、基板１９０１として石英を用いるような場合には絶縁膜１９０２及び絶縁膜１９０４を省略してもよい。
【００６９】
また、剥離層１９０３は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン、モリブデン、チタン、タンタル、ニオブ、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウムから選択された元素または当該元素を主成分とする合金材料若しくは化合物材料からなる膜を単層または積層して形成する。また、これらの材料は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気化またはＮ２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気化またはＮ２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。例えば、金属膜としてスパッタ法やＣＶＤ法等によりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うことによって、タングステン膜表面にタングステン酸化物からなる金属酸化膜を形成することができる。他にも、例えば、金属膜（例えば、タングステン）を形成した後に、当該金属膜上にスパッタ法で酸化珪素等の絶縁膜を設けると共に、金属膜上に金属酸化物（例えば、タングステン上にタングステン酸化物）を形成してもよい。また、プラズマ処理として、例えば上述した高密度プラズマ処理を行ってもよい。また、金属酸化膜の他にも、金属窒化物や金属酸化窒化物を用いてもよい。この場合、金属膜に窒素雰囲気下または窒素と酸素雰囲気下でプラズマ処理や加熱処理を行えばよい。
【００７０】
また、半導体膜１９０５は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５ｎｍ以上２００ｎｍ以下（好ましくは３０ｎｍ以上１５０ｎｍ以下）の厚さで形成する。
【００７１】
次に、図９（Ｂ）に示すように、半導体膜１９０５にレーザビームを照射して結晶化を行う。なお、レーザビームの照射と、ＲＴＡまたはファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により半導体膜１９０５の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、結晶化した結晶質半導体膜１９０５ａ、結晶質半導体膜１９０５ｂ、結晶質半導体膜１９０５ｃ、結晶質半導体膜１９０５ｄ、結晶質半導体膜１９０５ｅ、及び結晶質半導体膜１９０５ｆを形成し、この結晶質半導体膜１９０５ａから結晶質半導体膜１９０５ｆまでの各結晶質半導体膜を覆うようにゲート絶縁膜１９０６を形成する。
【００７２】
なお、ゲート絶縁膜１９０６は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の材料を用いて形成する。例えば、ゲート絶縁膜１９０６を２層構造とする場合、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第１層目の絶縁膜として酸化シリコン膜を形成し、第２層目の絶縁膜として窒化シリコン膜を形成してもよい。
【００７３】
結晶化された半導体膜１９０５ａ〜１９０５ｆの作製工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚５０ｎｍ以上６０ｎｍ以下の非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、レーザビームを照射し、フォトリソグラフィ法を用いることよって結晶質半導体膜１９０５ａ〜１９０５ｆを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザビームの照射だけで非晶質半導体膜の結晶化を行ってもよい。
【００７４】
なお、結晶化に用いるレーザ発振器としては、連続発振型のレーザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、または多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、及びＴａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザ、及び金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザのパワー密度は０．０１ＭＷ／ｃｍ２以上１００ＭＷ／ｃｍ２以下程度（好ましくは０．１ＭＷ／ｃｍ２以上１０ＭＷ／ｃｍ２以下）が必要である。そして、走査速度を１０ｃｍ／ｓｅｃ以上２０００ｃｍ／ｓｅｃ以下程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、または多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、モード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【００７５】
また、ゲート絶縁膜１９０６は、半導体膜１９０５ａ乃至半導体膜１９０５ｆに対し前述の高密度プラズマ処理を行い、表面を酸化または窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化または窒化することができる。
【００７６】
このような高密度プラズマを用いた処理により、１ｎｍ以上２０ｎｍ以下、代表的には５ｎｍ以上１０ｎｍ以下の絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度をきわめて低くすることができる。このような高密度プラズマ処理は、半導体膜（結晶性シリコンまたは多結晶シリコン）を直接酸化（または窒化）するため、形成される絶縁膜の厚さのばらつきを極めて小さくすることができる。加えて、結晶性シリコンの結晶粒界においても、強く酸化されることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理により半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【００７７】
なお、ゲート絶縁膜１９０６は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸化窒化シリコン、または窒化シリコンの絶縁膜のいずれか一つまたは複数を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
【００７８】
また、半導体膜に対し、連続発振レーザまたは１０ＭＨｚ以上の周波数で発振するレーザビームを照射しながら一方向に走査して結晶化させて得られた半導体膜１９０５ａ乃至半導体膜１９０５ｆは、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁膜１９０６を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を得ることができる。
【００７９】
次に、ゲート絶縁膜１９０６上に、第１の導電膜と第２の導電膜とを積層して形成する。ここでは、第１の導電膜は、ＣＶＤ法やスパッタリング法等により、２０ｎｍ以上１００ｎｍ以下の厚さで形成する。第２の導電膜は、１００ｎｍ以上４００ｎｍ以下の厚さで形成する。第１の導電膜と第２の導電膜は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ニオブ等から選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【００８０】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、半導体膜１９０５ａ乃至半導体膜１９０５ｆの上方にゲート電極１９０７を形成する。ここでは、ゲート電極１９０７として、第１の導電膜１９０７ａと第２の導電膜１９０７ｂの積層構造で設けた例を示している。
【００８１】
次に、図９（Ｃ）に示すように、ゲート電極１９０７をマスクとして半導体膜１９０５ａ〜半導体膜１９０５ｆに、イオンドープ法またはイオン注入法により、ｎ型を付与する不純物元素を低濃度に添加し、その後、フォトリソグラフィ法によりレジストからなるマスクを選択的に形成して、ｐ型を付与する不純物元素を高濃度に添加する。ｎ型を示す不純物元素としては、リンやヒ素等を用いることができる。ｐ型を示す不純物元素としては、ボロンやアルミニウムやガリウム等を用いることができる。ここでは、ｎ型を付与する不純物元素としてリンを用い、１×１０１５／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で含まれるように半導体膜１９０５ａ乃至半導体膜１９０５ｆに選択的に導入し、ｎ型を示す不純物領域１９０８を形成する。また、ｐ型を付与する不純物元素としてボロンを用い、１×１０１９／ｃｍ３以上１×１０２０／ｃｍ３以下の濃度で含まれるように選択的に半導体膜１９０５ｃ、１９０５ｅに導入し、ｐ型を示す不純物領域１９０９を形成する。
【００８２】
続いて、ゲート絶縁膜１９０６とゲート電極１９０７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物または珪素の窒化物の無機材料を含む膜、及び有機樹脂などの有機材料を含む膜の一種または複数種を、単層または積層して形成する。次に、絶縁膜を垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極１９０７の側面に接する絶縁膜１９１０（サイドウォールともよばれる）を形成する。絶縁膜１９１０は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。
【００８３】
続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極１９０７および絶縁膜１９１０をマスクとして用いて、半導体膜１９０５ａ、半導体膜１９０５ｂ、半導体膜１９０５ｄ、半導体膜１９０５ｆにｎ型を付与する不純物元素を高濃度に添加して、ｎ型を示す不純物領域１９１１を形成する。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１９／ｃｍ３以上１×１０２０／ｃｍ３以下の濃度で含まれるように半導体膜１９０５ａ、半導体膜１９０５ｂ、半導体膜１９０５ｄ、半導体膜１９０５ｆに選択的に導入し、不純物領域１９０８より高濃度のｎ型を示す不純物領域１９１１を形成する。
【００８４】
以上の工程により、図９（Ｄ）に示すように、ｎチャネル型薄膜トランジスタ１９００ａ、１９００ｂ、１９００ｄ、１９００ｆとｐチャネル型薄膜トランジスタ１９００ｃ、１９００ｅが形成される。
【００８５】
なお、ｎチャネル型薄膜トランジスタ１９００ａは、ゲート電極１９０７と重なる半導体膜１９０５ａの領域にチャネル形成領域が形成され、ゲート電極１９０７及び絶縁膜１９１０と重ならない領域にソース領域またはドレイン領域を形成する不純物領域１９１１が形成され、絶縁膜１９１０と重なる領域であってチャネル形成領域と不純物領域１９１１の間に低濃度不純物領域（ＬＤＤ領域）が形成されている。また、ｎチャネル型薄膜トランジスタ１９００ｂ、薄膜トランジスタ１９００ｄ、薄膜トランジスタ１９００ｆも同様にチャネル形成領域、低濃度不純物領域及び不純物領域１９１１が形成されている。
【００８６】
また、ｐチャネル型薄膜トランジスタ１９００ｃは、ゲート電極１９０７と重なる半導体膜１９０５ｃの領域にチャネル形成領域が形成され、ゲート電極１９０７と重ならない領域にソース領域またはドレイン領域を形成する不純物領域１９０９が形成されている。また、ｐチャネル型薄膜トランジスタ１９００ｅも同様にチャネル形成領域及び不純物領域１９０９が形成されている。なお、ここでは、ｐチャネル型薄膜トランジスタ１９００ｃ、１９００ｅには、ＬＤＤ領域を設けていないが、ｐチャネル型薄膜トランジスタにＬＤＤ領域を設けてもよいし、ｎチャネル型薄膜トランジスタにＬＤＤ領域を設けない構成としてもよい。
【００８７】
次に、図１０（Ａ）に示すように、半導体膜１９０５ａ、半導体膜１９０５ｂ、半導体膜１９０５ｃ、半導体膜１９０５ｄ、半導体膜１９０５ｅ、半導体膜１９０５ｆ、ゲート電極１９０７等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ１９００ａから薄膜トランジスタ１９００ｆまでの各トランジスタのソース領域またはドレイン領域を形成する不純物領域１９０９、１９１１と電気的に接続する導電膜１９１３を形成する。絶縁膜は、ＣＶＤ法、スパッタリング法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、珪素の酸化物及び珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、及びエポキシ等の有機材料、シロキサン材料のいずれか一種または複数種を単層または積層で形成する。ここでは、当該絶縁膜を２層で設け、１層目の絶縁膜１９１２ａを窒化酸化珪素膜で形成し、２層目の絶縁膜１９１２ｂを酸化窒化珪素膜で形成する。また、導電膜１９１３は、半導体膜１９０５ａ〜１９０５ｆのソース電極またはドレイン電極を形成する。
【００８８】
なお、絶縁膜１９１２ａ、１９１２ｂを形成する前、または絶縁膜１９１２ａ、１９１２ｂのうちの１つまたは複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザニール法またはＲＴＡ法などを適用するとよい。
【００８９】
また、導電膜１９１３は、ＣＶＤ法やスパッタリング法等により、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、白金、銅、金、銀、マンガン、ネオジム、炭素、及びシリコンから選択された元素、またはこれらの元素を主成分とする合金材料または化合物材料で、単層または積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分とし、ニッケルを含む材料、またはアルミニウムを主成分とし、ニッケルと、炭素と珪素の一方または両方とを含む合金材料などを用いることができる。導電膜１９１３は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、またはモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１９１３を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【００９０】
次に、導電膜１９１３を覆うように、絶縁膜１９１４を形成し、当該絶縁膜１９１４上に、半導体膜１９０５ａ、１９０５ｆのソース電極またはドレイン電極を形成する導電膜１９１３とそれぞれ電気的に接続する導電膜１９１５ａ、１９１５ｂを形成する。また、半導体膜１９０５ｂ、１９０５ｅのソース電極またはドレイン電極を形成する導電膜１９１３とそれぞれ電気的に接続する導電膜１９１６ａ、１９１６ｂを形成する。なお、導電膜１９１５ａ、１９１５ｂと導電膜１９１６ａ、１９１６ｂは同一の材料で同時に形成してもよい。導電膜１９１５ａ、１９１５ｂと導電膜１９１６ａ、１９１６ｂは、上述した導電膜１９１３に用いることのできる材料のいずれかを用いて形成することができる。
【００９１】
続いて、図１０（Ｂ）に示すように、導電膜１９１６ａ、１９１６ｂにアンテナとして機能する導電膜１９１７ａ、１９１７ｂが電気的に接続されるように形成する。
【００９２】
なお、絶縁膜１９１４は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコンと酸素との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００９３】
また、導電膜１９１７ａ、１９１７ｂは、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム、チタン、銀、銅、金、白金、ニッケル、パラジウム、タンタル、モリブデンから選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造または積層構造で形成する。
【００９４】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜１９１７ａ、１９１７ｂを形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀、金、銅、ニッケル、白金、パラジウム、タンタル、モリブデン及びチタン等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤又は被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０℃以上３００℃以下の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
【００９５】
次に、図１０（Ｃ）に示すように、導電膜１９１７ａ、１９１７ｂを覆うように絶縁膜１９１８を形成した後、薄膜トランジスタ１９００ａ〜１９００ｆ、導電膜１９１７ａ、１９１７ｂ等を含む層（以下、素子形成層１９１９と記す）を基板１９０１から剥離する。ここでは、レーザビーム（例えばＵＶ光）を照射することによって、薄膜トランジスタ１９００ａ〜１９００ｆを避けた領域に開口部を形成後、物理的な力を用いて基板１９０１から素子形成層１９１９を剥離することができる。また、基板１９０１から素子形成層１９１９を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層１９０３を選択的に除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン化合物を含む気体または液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ３）を使用する。そうすると、素子形成層１９１９は、基板１９０１から剥離された状態となる。なお、剥離層１９０３は、全て除去せず一部分を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層１９０３の除去を行った後にも、基板１９０１上に素子形成層１９１９を保持しておくことが可能となる。また、素子形成層１９１９が剥離された基板１９０１を再利用することによって、コストの削減をすることができる。
【００９６】
絶縁膜１９１８は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。
【００９７】
本実施の形態では、図１１（Ａ）に示すように、レーザビームの照射により素子形成層１９１９に開口部を形成した後に、当該素子形成層１９１９の一方の面（絶縁膜１９１８の露出した面）に第１のシート材１９２０を貼り合わせた後、基板１９０１から素子形成層１９１９を剥離する。
【００９８】
次に、図１１（Ｂ）に示すように、素子形成層１９１９の他方の面（剥離により露出した面）に、第２のシート材１９２１を貼り合わせた後、加熱処理と加圧処理の一方または両方を行って第２のシート材１９２１を貼り合わせる。第１のシート材１９２０、第２のシート材１９２１として、ホットメルトフィルム等を用いることができる。
【００９９】
また、第１のシート材１９２０、第２のシート材１９２１として、静電気等を防止する帯電防止対策を施したフィルム（以下、帯電防止フィルムと記す）を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、及び帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物（ＩＴＯ）、両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤等の界面活性剤用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および４級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付けたり、練り込んだり、塗布することによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを抑制することができる。
【０１００】
また本実施の形態では素子形成層１９１９を基板１９０１から剥離して利用する例を示しているが、剥離層１９０３を設けずに、基板１９０１上に上述の素子形成層１９１９を作製し、半導体装置として利用しても良い。なお基板１９０１として、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いる場合は、半導体膜として単結晶半導体膜を用いればよく、半導体膜の結晶化の工程の分の短縮を図ることが出来る。
【０１０１】
以上のように、本実施の形態の作製方法を用いることにより、小型で、物理的形状に対する柔軟性を有し、且つ、安定した動作を実現できる本発明のクロック信号生成回路を備えた半導体装置を提供できる。
【０１０２】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
【０１０３】
本実施の形態では、単結晶基板に形成されたトランジスタを用いて、本発明の半導体装置を作製する例について説明する。
【０１０４】
まず図１２（Ａ）に示すように、半導体基板２３００に、半導体素子を電気的に分離するための素子分離用絶縁膜２３０１を絶縁膜で形成する。素子分離用絶縁膜２３０１の形成により、トランジスタを形成するための領域（素子形成領域２３０２）と、素子形成領域２３０３とを電気的に分離することが出来る。
【０１０５】
半導体基板２３００は、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、またはＺｎＳｅ基板等）、及び貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板のいずれかを用いることができる。
【０１０６】
素子分離用絶縁膜２３０１の形成には、選択酸化法（ＬＯＣＯＳ：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ法）またはトレンチ分離法等を用いることができる。
【０１０７】
また本実施の形態ではｎ型の導電型を有する単結晶シリコン基板を半導体基板２３００として用い、素子形成領域２３０３にｐウェル２３０４を形成した例を示している。半導体基板２３００の素子形成領域２３０３に形成されたｐウェル２３０４は、ｐ型の導電型を付与する不純物元素を素子形成領域２３０３に選択的に導入することによって形成することができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等を用いることができる。また半導体基板２３００としてｐ型の導電型を有する半導体基板を用いる場合、素子形成領域２３０２にｎ型を付与する不純物元素を選択的に導入し、ｎウェルを形成すれば良い。
【０１０８】
なお本実施の形態では、半導体基板２３００としてｎ型の導電型を有する半導体基板を用いているため、素子形成領域２３０２には不純物元素の導入を行っていない。しかし、ｎ型を付与する不純物元素を導入することにより素子形成領域２３０２にｎウェルを形成してもよい。ｎ型を付与する不純物元素としては、リンやヒ素等を用いることができる。
【０１０９】
次に図１２（Ｂ）に示すように、素子形成領域２３０２、２３０３を覆うように絶縁膜２３０５、２３０６をそれぞれ形成する。本実施の形態では、半導体基板２３００を熱酸化することで素子形成領域２３０２、２３０３に形成された酸化珪素膜を、絶縁膜２３０５、２３０６として用いる。また、熱酸化により酸化珪素膜を形成した後、窒化処理を行うことによって酸化珪素膜の表面を窒化させて酸窒化珪素膜を形成し、酸化珪素膜と酸窒化珪素膜とが積層された層を絶縁膜２３０５、２３０６として用いても良い。
【０１１０】
他にも、上述したように、プラズマ処理を用いて絶縁膜２３０５、２３０６を形成してもよい。例えば、高密度プラズマ処理により半導体基板２３００の表面を酸化または窒化することで、素子形成領域２３０２、２３０３に、絶縁膜２３０５、２３０６として用いる酸化珪素膜または窒化珪素膜を形成することができる。
【０１１１】
次に図１２（Ｃ）に示すように、絶縁膜２３０５、２３０６を覆うように導電膜を形成する。本実施の形態では、導電膜として、順に積層された導電膜２３０７と導電膜２３０８とを用いた例を示している。導電膜は、単層の導電膜を用いていても良いし、３層以上の導電膜が積層された構造を用いていても良い。
【０１１２】
導電膜２３０７、２３０８として、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ニオブ等を用いることが出来る。また導電膜２３０７、２３０８は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。本実施の形態では、窒化タンタルを用いて導電膜２３０７を形成し、タングステンを用いて導電膜２３０８を形成する。
【０１１３】
次に図１３（Ａ）に示すように、積層して設けられた導電膜２３０７、２３０８を所定の形状に加工（パターニングなど）することによって、絶縁膜２３０５、２３０６上にゲート電極２３０９、２３１０を形成する。
【０１１４】
次に図１３（Ｂ）に示すように、素子形成領域２３０２を覆うように、レジストでマスク２３１１を選択的に形成する。そして、素子形成領域２３０３に不純物元素を導入する。マスク２３１１に加えてゲート電極２３１０もマスクとして機能するので、上記不純物元素の導入により、ｐウェル２３０４にソース領域またはドレイン領域として機能する不純物領域２３１２と、チャネル形成領域２３１３が形成される。不純物元素は、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いる。ｎ型を付与する不純物元素としては、リンやヒ素等を用いることができる。ｐ型を付与する不純物元素としては、ボロンやアルミニウムやガリウム等を用いることができる。本実施の形態では、不純物元素として、リン（Ｐ）を用いる。
【０１１５】
次にマスク２３１１を除去した後、図１３（Ｃ）に示すように、素子形成領域２３０３を覆うようにレジストでマスク２３１４を選択的に形成する。そして素子形成領域２３０２に不純物元素を導入する。マスク２３１４に加えてゲート電極２３０９もマスクとして機能するので、上記不純物元素の導入により、素子形成領域２３０２内の半導体基板２３００において、ソース領域またはドレイン領域として機能する不純物領域２３１５と、チャネル形成領域２３１６が形成される。不純物元素としては、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いる。ｎ型を付与する不純物元素としては、リンやヒ素等を用いることができる。ｐ型を付与する不純物元素としては、ボロンやアルミニウムやガリウム等を用いることができる。本実施の形態では、図１３（Ｃ）で素子形成領域２３０３に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン）を導入する。
【０１１６】
次に図１４（Ａ）に示すように、絶縁膜２３０５、２３０６、ゲート電極２３０９、２３１０を覆うように絶縁膜２３１７を形成する。そして絶縁膜２３１７にコンタクトホールを形成し、不純物領域２３１２、２３１５を一部露出させる。次にコンタクトホールを介して不純物領域２３１２、２３１５と接続する導電膜２３１８を形成する。導電膜２３１８は、ＣＶＤ法やスパッタリング法等により形成することができる。
【０１１７】
絶縁膜２３１７は、無機材料、有機材料、または有機材料と無機材料の混合材料を用いて形成することができる。例えば酸化珪素、酸化窒化珪素、窒化酸化珪素、ＤＬＣ（ダイヤモンドライクカーボン）に代表される炭素を含む膜、アクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、またはベンゾシクロブテンなどを用いることができる。また絶縁膜２３１７はその材料に応じて、ＣＶＤ法、スパッタ法、液滴吐出法または印刷法でなどで形成することが出来る。
【０１１８】
なお、本発明の半導体装置に用いるトランジスタは、本実施の形態において図示した構造に限定されるものではない。例えば、逆スタガ構造であっても良い。
【０１１９】
次に図１４（Ｂ）に示すように層間膜２３２４を形成する。そして層間膜２３２４をエッチングすることによりコンタクトホールを形成し、導電膜２３１８の一部を露出させる。層間膜２３２４は樹脂には限定せず、ＣＶＤ酸化膜など他の膜であっても良いが、平坦性の観点から樹脂であることが望ましい。また、感光性樹脂を用いて、露光現象によりエッチングを用いずにコンタクトホールを形成しても良い。次に層間膜２３２４上に、コンタクトホールを介して導電膜２３１８と接する配線２３２５を形成する。
【０１２０】
次にアンテナとして機能する導電膜２３２６を、配線２３２５と接するように形成する。導電膜２３２６は、銀、金、銅、パラジウム、クロム、白金、モリブデン、チタン、タンタル、タングステン、アルミニウム、鉄、コバルト、亜鉛、錫、ニッケルなどの金属を用いて形成することが出来る。導電膜２３２６は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いても良い。導電膜２３２６は、上述した膜を単層で用いても良いし、上述した複数の膜を積層して用いても良い。
【０１２１】
導電膜２３２６は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、めっき法、フォトリソグラフィ法、蒸着法等を用いて形成することが出来る。
【０１２２】
なお本実施の形態では、アンテナを半導体素子と同じ基板上に形成する例について説明したが、本発明はこの構成に限定されない。半導体素子を形成した後、別途形成したアンテナを、集積回路と電気的に接続するようにしても良い。この場合、アンテナと集積回路との電気的な接続は、異方導電性フィルム（ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ））や異方導電性ペースト（ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ））等で圧着させることにより電気的に接続することが出来る。また、他にも、銀ペースト、銅ペーストまたはカーボンペースト等の導電性接着剤や半田接合等を用いて接続を行うことも可能である。
【０１２３】
以上のように、本実施の形態の作製方法を用いることにより、トランジスタの特性のばらつきを抑えることができるため、半導体装置に用いるトランジスタの数を少なくすることができ、且つ、安定した動作を実現できる本発明のクロック信号生成回路を備えた半導体装置を提供できる。
【０１２４】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
【０１２５】
本実施の形態では、上記実施の形態におけるクロック信号生成回路を備えた半導体装置の使用例について説明する。
【０１２６】
上記実施の形態におけるクロック信号生成回路を備えた半導体装置の使用例について、図１５に示す。半導体装置の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１５（Ａ）参照）、包装用容器類（包装紙やボトル等、図１５（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１５（Ｂ）参照）、乗り物類（自転車等、図１５（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１５（Ｅ）、図１５（Ｆ）参照）等に設けて使用することができる。
【０１２７】
本発明の半導体装置３０００は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。本発明の半導体装置３０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の半導体装置３０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の半導体装置を取り付けることにより、盗難などに対するセキュリティを高めることができる。
【０１２８】
以上のように、本発明のクロック信号生成回路を備えた半導体装置を本実施の形態に挙げた各用途に用いることにより、例えば通信距離を延伸した場合においても、安定した動作を実現できるため、物品の認証性、またはセキュリティなどを高めることができる。
【０１２９】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【実施例１】
【０１３０】
本実施例では、本発明における半導体装置の一例として作製した無線通信機能を有するＣＰＵ（以下無線通信ＣＰＵ）について説明する。
【０１３１】
本実施例では、ＵＨＦ帯域（９１５ＭＨｚ）の無線信号を用いた無線通信ＣＰＵ（以下ＵＨＦ版無線通信ＣＰＵ）について説明する。ＵＨＦ版無線通信ＣＰＵの通信規格は、Ａｕｔｏ−ＩＤ Ｃｅｎｔｅｒ Ｃｌａｓｓ Ｉ Ｒｅｇｉｏｎ １（Ｎｏｒｔｈ Ａｍｅｒｉｃａ）に部分準拠である。
【０１３２】
プラスチックＵＨＦ版無線通信ＣＰＵの写真を図２に示す。図２に示すように、本実施例ではアンテナにＶ字ダイポールアンテナを用いており、外付けで形成している。なお、本実施例におけるプラスチックＵＨＦ版無線通信ＣＰＵの回路構成については、図３に示した上記実施の形態２の回路構成のブロック図についての説明を援用する。
【０１３３】
次に本実施例の無線通信ＣＰＵにおけるクロック信号生成回路の主要信号波形データを図４に示す。なお、本実施例のクロック信号生成回路のブロック図は、上記実施の形態１に示した構成と同じものを適用できるため、上記実施の形態１に記載した説明を援用する。なお、本実施例では、クロック信号（ＰＨ）１１７は、デューティー比２５％の２相ノンオーバーラップクロック、ＰＨ１とＰＨ２とからなる。また、設計パラメータとして、Ｔ０＝１４．２５μｓ、ｎＳＹＳ＝６４、ｎＰＨ＝１６、ｆＰＨ＝１．１２ＭＨｚ、を採用し、ｎＴ０＝２５６、ｆＲＯＳ，ＲＯＮＳ＝１８ＭＨｚ、を想定して、定電圧回路３０７及びリングオシレータ３０８の設計を行った。
【０１３４】
次に本実施例の無線通信ＣＰＵの動作について図４を用いて説明する。
【０１３５】
図４（Ａ）は、ＳＹＮＣ期間の信号波形、図４（Ｂ）は、非ＳＹＮＣ期間の信号波形である。図４（Ａ）と図４（Ｂ）の各ＰＨ１同士及び各ＰＨ２同士をそれぞれ比べると、それぞれ非常によく一致しており、本発明における半導体装置に搭載するクロック信号生成回路において生成するクロック信号が安定性に優れていることがわかる。
【０１３６】
次にＵＨＦ版無線通信ＣＰＵの設計概要を表１に示す。
【０１３７】
【表１】
【０１３８】
本実施例のＵＨＦ版無線通信ＣＰＵにおけるＣＰＵ３１０は、８ビットＣＩＳＣアーキテクチャのＣＰＵである。８ビットＣＩＳＣアーキテクチャのＣＰＵを用いることにより、ＨＦ版無線通信ＣＰＵに搭載したＣＰＵに対して、１命令あたりに要するクロック数（ＣｌｏｃｋＰｅｒ Ｉｎｓｔｒｕｃｔｉｏｎ：ＣＰＩ）を改善でき、演算性能を約４倍に向上し、回路規模を２５％程度削減した。これにより、クロック周波数を約３分の１（１．１２ＭＨｚ）にして低消費電力化を達成しつつ、演算性能を約１．５倍に向上することができた。また、コントローラ３１３は、制御レジスタのアドレス領域をＲＡＭに物理的に配置することにより、ＨＦ版無線通信ＣＰＵに比べて回路規模を３０％程度削減できた。これにより、消費電力を大幅に低減できた。
【０１３９】
また、本実施例の無線通信ＣＰＵにおけるＲＯＭ３１１は、容量が４ＫＢのマスクＲＯＭであり、プログラム、ＩＤ番号などを格納している。ＲＯＭ３１１では、読み出し時にプリチャージされるビットラインを細分化することで、低消費電力化を図っている。ＲＡＭ３１２は、容量が５１２ＢｙｔｅのＳＲＡＭであり、ＣＰＵ３１０の作業領域として使用する他、制御レジスタとしても使われる。また、ＲＡＭ３１２では、１６サブブロックに分割し、読み出し・書き込み時に１サブブロックのみ動作する構成とすることで、低消費電力化を図っている。このような工夫により、ＲＯＭ３１１及びＲＡＭ３１２における消費電力は、ＨＦ版無線通信ＣＰＵの約４分の１になった。ＲＯＭ３１１とＲＡＭ３１２は、ＨＦ版無線通信ＣＰＵに搭載したＲＯＭとＲＡＭとに対して、それぞれ容量を２倍と８倍とに増大することができた。メモリ領域を増大したことにより、暗号処理機能に耐サイドチャネル攻撃機能もソフトウェアで搭載でき、暗号機能の強化ができた。なお、暗号処理ルーチンにはＤＥＳ（Ｄａｔａ Ｅｎｃｒｙｐｔｉｏｎ Ｓｔａｎｄａｒｄ）を採用する。
【０１４０】
次に本実施例のＵＨＦ版無線通信ＣＰＵにおける無線通信についての測定結果を示す。
【０１４１】
まず本測定に使用した測定系について、図６に示す。図６において、測定系は、半導体装置６０１、アンテナ６０２、サーキュレータ６０３、スペクトラムアナライザ６０４、ファンクションジェネレータ６０５を有する。測定は、ファンクションジェネレータ６０５で送信信号を生成し、サーキュレータ６０３を介してアンテナ６０２より、無線信号として送信する。また、半導体装置６０１からの送信信号は、アンテナ６０２で受信し、サーキュレータ６０３を介してスペクトラムアナライザ６０４に入力される。
【０１４２】
次に測定結果について図５に示す。図５における測定結果は、ガラス基板上に作成したＵＨＦ版無線機能を有するＣＰＵの応答信号波形をスペクトラムアナライザで測定した結果である。通信距離は、アンテナ出力が３０ｄＢｍの場合で４３ｃｍである。また、チップ内部における消費電力は、内部生成電源電圧が１．５Ｖの場合で、０．５４ｍＷである。これは、ＨＦ版無線通信ＣＰＵの７分の１程度であり、この結果から低消費電力化に成功しているといえる。
【０１４３】
次にＨＦ版無線通信ＣＰＵ及びＵＨＦ版無線通信ＣＰＵの消費電力の測定結果を図７に示す。図７において、第１の結果７００、第２の結果７１０が、それぞれＨＦ版無線通信ＣＰＵ、ＵＨＦ版無線通信ＣＰＵにおける電源電圧１．８Ｖ時の消費電力であり、それぞれ４．１ｍＷ、０．８１ｍＷである。第１の結果７００において、ＣＰＵの消費電力７０１、コントローラの消費電力７０２、ＲＯＭの消費電力７０３、ＲＡＭの消費電力７０４を帯グラフで示している。また、第２の結果７１０において、ＣＰＵの消費電力７１１、コントローラの消費電力７１２、ＲＯＭの消費電力７１３、ＲＡＭの消費電力７１４、クロック信号生成回路の消費電力７１５、定電圧回路の消費電力７１６を帯グラフで示している。なお、消費電力の測定は、ガラス基板上に作製した無線通信ＣＰＵについて測定し、各部ブロックにおける消費電力はシミュレーションより割合を求めた。図７より、ＵＨＦ版無線通信ＣＰＵの消費電力は、ＨＦ版無線通信ＣＰＵの消費電力の５分の１程度に低減されている。なお、ＵＨＦ版無線通信ＣＰＵは、より低電圧動作が可能であり、最低動作電圧の１．５Ｖでは、０．５４ｍＷと、非常に低い消費電力が実現されている。この結果より、本実施例において用いた設計方法により、低消費電力化が実現できたことがわかる。
【０１４４】
本発明のＵＨＦ版無線通信ＣＰＵでは、クロック信号生成回路により、ＴＦＴの特性ばらつきとは無関係な、安定した周波数のクロック信号の生成を実現した。また、ＣＰＵの演算効率向上、及びメモリ（ＲＯＭ：Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ、ＲＡＭ：Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のアクティブ領域の制御により低消費電力化を実現した。さらに、ＣＰＵとコントローラのトランジスタ数削減により、チップ面積縮小を実現しつつ、メモリの大容量化を実現した。メモリの大容量化により、耐サイドチャネル攻撃機能などもソフトウェアで搭載することが可能となり、暗号機能を強化することができた。
【０１４５】
以上のように、本発明のクロック信号生成回路を備えた半導体装置は、安定したクロック信号を生成することができ、例えばＵＨＦ帯域などを用いた無線通信であっても、安定した動作が実現できる半導体装置を安価に提供することができる。
【図面の簡単な説明】
【０１４６】
【図１】本発明におけるクロック信号生成回路のブロック図。
【図２】本発明におけるクロック信号生成回路を備えた半導体装置の一例を示す図。
【図３】本発明におけるクロック信号生成回路を備えた半導体装置の一例のブロック図。
【図４】本実施例における半導体装置に備えたクロック信号生成回路の信号波形を示す図。
【図５】本実施例における半導体装置に備えたクロック信号生成回路の無線信号波形を示す図。
【図６】本発明におけるクロック信号生成回路を備えた半導体装置の一例の無線通信についての測定系のブロック図。
【図７】本発明におけるクロック信号生成回路を備えた半導体装置の一例の電力測定結果を示す図。
【図８】本発明におけるクロック信号生成回路のタイミングチャート図。
【図９】本発明におけるクロック信号生成回路を備えた半導体装置の作製方法を示す断面図。
【図１０】本発明におけるクロック信号生成回路を備えた半導体装置の作製方法を示す断面図。
【図１１】本発明におけるクロック信号生成回路を備えた半導体装置の作製方法を示す断面図。
【図１２】本発明におけるクロック信号生成回路を備えた半導体装置の作製方法を示す断面図。
【図１３】本発明におけるクロック信号生成回路を備えた半導体装置の作製方法を示す断面図。
【図１４】本発明におけるクロック信号生成回路を備えた半導体装置の作製方法を示す断面図。
【図１５】本発明におけるクロック信号生成回路を備えた半導体装置の使用例を示す図。
【図１６】本発明におけるクロック信号生成回路のタイミングチャート図。
【符号の説明】
【０１４７】
１００ クロック信号生成回路
１０１ 定電圧回路
１０２ 基準クロック信号生成回路
１０３ カウンタ群
１０４ 第１のカウンタ回路
１０５ 第２のカウンタ回路
１０６ 第１の分周回路
１０７ 第２の分周回路
１０８ リセット信号生成回路
１０９ 第１の電源電圧
１１０ 第２の電源電圧
１１１ 第１の基準クロック信号
１１２ 同期信号
１１３ 第１のリセット信号
１１４ 第２のリセット信号
１１５ 第２の基準クロック信号
１１６ 第３のリセット信号
１１７ クロック信号
１１８ 矢印
１１９ 矢印
１２０ 矢印
１２１ 矢印
３００ 半導体装置
３０１ ＲＦ回路
３０２ クロック信号生成回路
３０３ ロジック回路
３０４ 電源回路
３０５ 復調回路
３０６ 変調回路
３０７ 定電圧回路
３０８ リングオシレータ
３０９ カウンタ群
３１０ ＣＰＵ
３１１ ＲＯＭ
３１２ ＲＡＭ
３１３ コントローラ
３１４ ＣＰＵインターフェース
３１５ ＲＦインターフェース
３１６ メモリコントローラ
３１７ アンテナ
６０１ 半導体装置
６０２ アンテナ
６０３ サーキュレータ
６０４ スペクトラムアナライザ
６０５ ファンクションジェネレータ
７００ 結果
７０１ 消費電力
７０２ 消費電力
７０３ 消費電力
７０４ 消費電力
７１０ 結果
７１１ 消費電力
７１２ 消費電力
７１３ 消費電力
７１４ 消費電力
７１５ 消費電力
７１６ 消費電力
８０１ 信号波形
８０２ 信号波形
８０３ 信号波形
８０４ 信号波形
８０５ 信号波形
８０６ 信号波形
８０７ 信号波形
８０８ 同期期間
８０９ 非同期期間
８１０ 信号波形
８１１ 信号波形
１９００ａ 薄膜トランジスタ
１９００ｂ 薄膜トランジスタ
１９００ｃ 薄膜トランジスタ
１９００ｄ 薄膜トランジスタ
１９００ｅ 薄膜トランジスタ
１９００ｆ 薄膜トランジスタ
１９０１ 基板
１９０２ 絶縁膜
１９０３ 剥離層
１９０４ 絶縁膜
１９０５ 半導体膜
１９０５ａ 半導体膜
１９０５ｂ 半導体膜
１９０５ｃ 半導体膜
１９０５ｄ 半導体膜
１９０５ｅ 半導体膜
１９０５ｆ 半導体膜
１９０６ ゲート絶縁膜
１９０７ ゲート電極
１９０７ａ 導電膜
１９０７ｂ 導電膜
１９０８ 不純物領域
１９０９ 不純物領域
１９１０ 絶縁膜
１９１１ 不純物領域
１９１２ａ 絶縁膜
１９１２ｂ 絶縁膜
１９１３ 導電膜
１９１４ 絶縁膜
１９１５ａ 導電膜
１９１６ａ 導電膜
１９１７ａ 導電膜
１９１７ｂ 導電膜
１９１８ 絶縁膜
１９１９ 素子形成層
１９２０ シート材
１９２１ シート材
２３００ 半導体基板
２３０１ 素子分離用絶縁膜
２３０２ 素子形成領域
２３０３ 素子形成領域
２３０４ ｐウェル
２３０５ 絶縁膜
２３０７ 導電膜
２３０８ 導電膜
２３０９ ゲート電極
２３１０ ゲート電極
２３１１ マスク
２３１２ 不純物領域
２３１３ チャネル形成領域
２３１４ マスク
２３１５ 不純物領域
２３１６ チャネル形成領域
２３１７ 絶縁膜
２３１８ 導電膜
２３２４ 層間膜
２３２５ 配線
２３２６ 導電膜
３０００ 半導体装置
【特許請求の範囲】
【請求項１】
第１の基準クロック信号及び同期信号が入力され、前記同期信号を用いて第１のリセット信号を生成し、前記第１のリセット信号に従い前記第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、
前記第１のカウンタ回路に接続され、前記第１の基準クロック信号が入力され、前記第１のカウンタ回路の計数値を用いて第２のリセット信号を生成し、前記第２のリセット信号に従い前記第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、
前記第１のカウンタ回路に接続され、前記第１の基準クロック信号及び前記第１のリセット信号が入力され、前記第１のリセット信号に従い前記第１の基準クロック信号を分周することにより第２の基準クロック信号を生成する第１の分周回路と、
前記第１のカウンタ回路及び前記第２のカウンタ回路に接続され、前記第１のリセット信号及び前記第２のリセット信号の一方が入力され、入力された一方のリセット信号を第３のリセット信号として出力するリセット信号生成回路と、
前記第１の分周回路及び前記リセット信号生成回路に接続され、前記第２の基準クロック信号及び前記第３のリセット信号が入力され、前記第３のリセット信号に従い前記第２の基準クロック信号を分周することにより、クロック信号を生成する第２の分周回路と、を有することを特徴とするクロック信号生成回路。
【請求項２】
請求項１において、
前記第１のカウンタ回路、前記第２のカウンタ回路、前記第１の分周回路、及び前記第２の分周回路のそれぞれは、フリップフロップ回路と、
ラッチ回路、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、及びＮＯＲ回路のいずれか一つまたは複数と、を有することを特徴とするクロック信号生成回路。
【請求項３】
第１の電源電圧を用いて第２の電源電圧を生成する定電圧回路と、
前記定電圧回路に接続され、前記第２の電源電圧を用いて第１の基準クロック信号を生成する基準クロック信号生成回路と、
前記基準クロック信号生成回路と接続され、前記第１の基準クロック信号及び同期信号が入力され、前記同期信号を用いて第１のリセット信号を生成し、前記第１のリセット信号に従い前記第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、
前記基準クロック信号生成回路及び前記第１のカウンタ回路に接続され、前記第１の基準クロック信号が入力され、前記第１のカウンタ回路の計数値を用いて第２のリセット信号を生成し、前記第２のリセット信号に従い前記第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、
前記基準クロック信号生成回路及び前記第１のカウンタ回路に接続され、前記第１の基準クロック信号及び前記第１のリセット信号が入力され、前記第１のリセット信号に従い前記第１の基準クロック信号を分周することにより第２の基準クロック信号を生成する第１の分周回路と、
前記第１のカウンタ回路及び前記第２のカウンタ回路に接続され、前記第１のリセット信号及び前記第２のリセット信号の一方が入力され、入力された一方のリセット信号を第３のリセット信号として出力するリセット信号生成回路と、
前記第１の分周回路及び前記リセット信号生成回路に接続され、前記第２の基準クロック信号及び前記第３のリセット信号が入力され、前記第３のリセット信号に従い前記第２の基準クロック信号を分周することにより、クロック信号を生成する第２の分周回路と、を有することを特徴とするクロック信号生成回路。
【請求項４】
請求項３において、
前記第１のカウンタ回路、前記第２のカウンタ回路、前記第１の分周回路、及び前記第２の分周回路のそれぞれは、フリップフロップ回路と、
ラッチ回路、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、及びＮＯＲ回路のいずれか一つまたは複数と、を有することを特徴とするクロック信号生成回路。
【請求項５】
アンテナと、
クロック信号生成回路と、
前記アンテナから受信した信号から電源電圧を生成するＲＦ回路と、
前記アンテナから受信した信号の演算処理を行うロジック回路と、を有し、
前記アンテナを介して無線通信装置との信号の送受信を行う半導体装置であって、
前記クロック信号生成回路は、前記電源電圧を基に生成された第１の基準クロック信号及び同期信号が入力され、前記同期信号を用いて第１のリセット信号を生成し、前記第１のリセット信号に従い前記第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、
前記第１のカウンタ回路に接続され、前記第１の基準クロック信号が入力され、前記第１のカウンタ回路の計数値を用いて第２のリセット信号を生成し、前記第２のリセット信号に従い前記第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、
前記第１のカウンタ回路に接続され、第１の基準クロック信号及び第１のリセット信号が入力され、前記第１のリセット信号に従い前記第１の基準クロック信号を分周することにより第２の基準クロック信号を生成する第１の分周回路と、
前記第１のカウンタ回路及び前記第２のカウンタ回路に接続され、前記第１のリセット信号及び前記第２のリセット信号の一方が入力され、入力された一方のリセット信号を第３のリセット信号として出力するリセット信号生成回路と、
前記第１の分周回路及び前記リセット信号生成回路に接続され、前記第２の基準クロック信号及び前記第３のリセット信号が入力され、前記第３のリセット信号に従い前記第２の基準クロック信号を分周することにより、クロック信号を生成する第２の分周回路と、を有することを特徴とする半導体装置。
【請求項６】
アンテナと、
クロック信号生成回路と、
前記アンテナから受信した信号から第１の電源電圧を生成するＲＦ回路と、
前記アンテナから受信した信号の演算処理を行うロジック回路と、を有し、
前記アンテナを介して無線通信装置との信号の送受信を行う半導体装置であって、
前記クロック信号生成回路は、前記第１の電源電圧を用いて第２の電源電圧を生成する定電圧回路と、
前記定電圧回路に接続され、前記第２の電源電圧を用いて第１の基準クロック信号を生成する基準クロック信号生成回路と、
前記基準クロック信号生成回路と接続され、前記第１の基準クロック信号及び同期信号が入力され、前記同期信号を用いて第１のリセット信号を生成し、前記第１のリセット信号に従い前記第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、
前記基準クロック信号生成回路及び前記第１のカウンタ回路に接続され、前記第１の基準クロック信号が入力され、前記第１のカウンタ回路の計数値を用いて第２のリセット信号を生成し、前記第２のリセット信号に従い前記第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、
前記基準クロック信号生成回路及び前記第１のカウンタ回路に接続され、前記第１の基準クロック信号及び前記第１のリセット信号が入力され、前記第１のリセット信号に従い前記第１の基準クロック信号を分周することにより第２の基準クロック信号を生成する第１の分周回路と、
前記第１のカウンタ回路及び前記第２のカウンタ回路に接続され、前記第１のリセット信号及び前記第２のリセット信号の一方が入力され、入力された一方のリセット信号を第３のリセット信号として出力するリセット信号生成回路と、
前記第１の分周回路及び前記リセット信号生成回路に接続され、前記第２の基準クロック信号及び前記第３のリセット信号が入力され、前記第３のリセット信号に従い前記第２の基準クロック信号を分周することにより、クロック信号を生成する第２の分周回路と、を有することを特徴とする半導体装置。
【請求項７】
請求項５または請求項６において、
前記第１のカウンタ回路、前記第２のカウンタ回路、前記第１の分周回路、及び前記第２の分周回路のそれぞれは、フリップフロップ回路と、
ラッチ回路、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、及びＮＯＲ回路のいずれか一つまたは複数と、を有することを特徴とする半導体装置。
【請求項８】
請求項５乃至請求項７のいずれか一項において、
前記ＲＦ回路は、電源回路、復調回路、及び変調回路を有することを特徴とする半導体装置。
【請求項９】
請求項５乃至請求項８のいずれか一項において、
前記ロジック回路は、制御回路、中央演算装置、ＲＯＭ、及びＲＡＭを有することを特徴とする半導体装置。
【請求項１】
第１の基準クロック信号及び同期信号が入力され、前記同期信号を用いて第１のリセット信号を生成し、前記第１のリセット信号に従い前記第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、
前記第１のカウンタ回路に接続され、前記第１の基準クロック信号が入力され、前記第１のカウンタ回路の計数値を用いて第２のリセット信号を生成し、前記第２のリセット信号に従い前記第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、
前記第１のカウンタ回路に接続され、前記第１の基準クロック信号及び前記第１のリセット信号が入力され、前記第１のリセット信号に従い前記第１の基準クロック信号を分周することにより第２の基準クロック信号を生成する第１の分周回路と、
前記第１のカウンタ回路及び前記第２のカウンタ回路に接続され、前記第１のリセット信号及び前記第２のリセット信号の一方が入力され、入力された一方のリセット信号を第３のリセット信号として出力するリセット信号生成回路と、
前記第１の分周回路及び前記リセット信号生成回路に接続され、前記第２の基準クロック信号及び前記第３のリセット信号が入力され、前記第３のリセット信号に従い前記第２の基準クロック信号を分周することにより、クロック信号を生成する第２の分周回路と、を有することを特徴とするクロック信号生成回路。
【請求項２】
請求項１において、
前記第１のカウンタ回路、前記第２のカウンタ回路、前記第１の分周回路、及び前記第２の分周回路のそれぞれは、フリップフロップ回路と、
ラッチ回路、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、及びＮＯＲ回路のいずれか一つまたは複数と、を有することを特徴とするクロック信号生成回路。
【請求項３】
第１の電源電圧を用いて第２の電源電圧を生成する定電圧回路と、
前記定電圧回路に接続され、前記第２の電源電圧を用いて第１の基準クロック信号を生成する基準クロック信号生成回路と、
前記基準クロック信号生成回路と接続され、前記第１の基準クロック信号及び同期信号が入力され、前記同期信号を用いて第１のリセット信号を生成し、前記第１のリセット信号に従い前記第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、
前記基準クロック信号生成回路及び前記第１のカウンタ回路に接続され、前記第１の基準クロック信号が入力され、前記第１のカウンタ回路の計数値を用いて第２のリセット信号を生成し、前記第２のリセット信号に従い前記第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、
前記基準クロック信号生成回路及び前記第１のカウンタ回路に接続され、前記第１の基準クロック信号及び前記第１のリセット信号が入力され、前記第１のリセット信号に従い前記第１の基準クロック信号を分周することにより第２の基準クロック信号を生成する第１の分周回路と、
前記第１のカウンタ回路及び前記第２のカウンタ回路に接続され、前記第１のリセット信号及び前記第２のリセット信号の一方が入力され、入力された一方のリセット信号を第３のリセット信号として出力するリセット信号生成回路と、
前記第１の分周回路及び前記リセット信号生成回路に接続され、前記第２の基準クロック信号及び前記第３のリセット信号が入力され、前記第３のリセット信号に従い前記第２の基準クロック信号を分周することにより、クロック信号を生成する第２の分周回路と、を有することを特徴とするクロック信号生成回路。
【請求項４】
請求項３において、
前記第１のカウンタ回路、前記第２のカウンタ回路、前記第１の分周回路、及び前記第２の分周回路のそれぞれは、フリップフロップ回路と、
ラッチ回路、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、及びＮＯＲ回路のいずれか一つまたは複数と、を有することを特徴とするクロック信号生成回路。
【請求項５】
アンテナと、
クロック信号生成回路と、
前記アンテナから受信した信号から電源電圧を生成するＲＦ回路と、
前記アンテナから受信した信号の演算処理を行うロジック回路と、を有し、
前記アンテナを介して無線通信装置との信号の送受信を行う半導体装置であって、
前記クロック信号生成回路は、前記電源電圧を基に生成された第１の基準クロック信号及び同期信号が入力され、前記同期信号を用いて第１のリセット信号を生成し、前記第１のリセット信号に従い前記第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、
前記第１のカウンタ回路に接続され、前記第１の基準クロック信号が入力され、前記第１のカウンタ回路の計数値を用いて第２のリセット信号を生成し、前記第２のリセット信号に従い前記第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、
前記第１のカウンタ回路に接続され、第１の基準クロック信号及び第１のリセット信号が入力され、前記第１のリセット信号に従い前記第１の基準クロック信号を分周することにより第２の基準クロック信号を生成する第１の分周回路と、
前記第１のカウンタ回路及び前記第２のカウンタ回路に接続され、前記第１のリセット信号及び前記第２のリセット信号の一方が入力され、入力された一方のリセット信号を第３のリセット信号として出力するリセット信号生成回路と、
前記第１の分周回路及び前記リセット信号生成回路に接続され、前記第２の基準クロック信号及び前記第３のリセット信号が入力され、前記第３のリセット信号に従い前記第２の基準クロック信号を分周することにより、クロック信号を生成する第２の分周回路と、を有することを特徴とする半導体装置。
【請求項６】
アンテナと、
クロック信号生成回路と、
前記アンテナから受信した信号から第１の電源電圧を生成するＲＦ回路と、
前記アンテナから受信した信号の演算処理を行うロジック回路と、を有し、
前記アンテナを介して無線通信装置との信号の送受信を行う半導体装置であって、
前記クロック信号生成回路は、前記第１の電源電圧を用いて第２の電源電圧を生成する定電圧回路と、
前記定電圧回路に接続され、前記第２の電源電圧を用いて第１の基準クロック信号を生成する基準クロック信号生成回路と、
前記基準クロック信号生成回路と接続され、前記第１の基準クロック信号及び同期信号が入力され、前記同期信号を用いて第１のリセット信号を生成し、前記第１のリセット信号に従い前記第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、
前記基準クロック信号生成回路及び前記第１のカウンタ回路に接続され、前記第１の基準クロック信号が入力され、前記第１のカウンタ回路の計数値を用いて第２のリセット信号を生成し、前記第２のリセット信号に従い前記第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、
前記基準クロック信号生成回路及び前記第１のカウンタ回路に接続され、前記第１の基準クロック信号及び前記第１のリセット信号が入力され、前記第１のリセット信号に従い前記第１の基準クロック信号を分周することにより第２の基準クロック信号を生成する第１の分周回路と、
前記第１のカウンタ回路及び前記第２のカウンタ回路に接続され、前記第１のリセット信号及び前記第２のリセット信号の一方が入力され、入力された一方のリセット信号を第３のリセット信号として出力するリセット信号生成回路と、
前記第１の分周回路及び前記リセット信号生成回路に接続され、前記第２の基準クロック信号及び前記第３のリセット信号が入力され、前記第３のリセット信号に従い前記第２の基準クロック信号を分周することにより、クロック信号を生成する第２の分周回路と、を有することを特徴とする半導体装置。
【請求項７】
請求項５または請求項６において、
前記第１のカウンタ回路、前記第２のカウンタ回路、前記第１の分周回路、及び前記第２の分周回路のそれぞれは、フリップフロップ回路と、
ラッチ回路、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、及びＮＯＲ回路のいずれか一つまたは複数と、を有することを特徴とする半導体装置。
【請求項８】
請求項５乃至請求項７のいずれか一項において、
前記ＲＦ回路は、電源回路、復調回路、及び変調回路を有することを特徴とする半導体装置。
【請求項９】
請求項５乃至請求項８のいずれか一項において、
前記ロジック回路は、制御回路、中央演算装置、ＲＯＭ、及びＲＡＭを有することを特徴とする半導体装置。
【図１】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【公開番号】特開２００８−２１９８７７（Ｐ２００８−２１９８７７Ａ）
【公開日】平成２０年９月１８日（２００８．９．１８）
【国際特許分類】
【出願番号】特願２００８−２５２１２（Ｐ２００８−２５２１２）
【出願日】平成２０年２月５日（２００８．２．５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２０年９月１８日（２００８．９．１８）
【国際特許分類】
【出願日】平成２０年２月５日（２００８．２．５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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