クロック発生回路
【課題】基準クロックと分周クロックとの伝送路におけるチップ内ばらつきによるスキューを抑制し、タイミング収束性を改善したクロック発生回路を実現する。
【解決手段】クロック発生回路は、第１の回路１０と、第２の回路２０Ａと、第３の回路５０Ａとを備えている。第１の回路１０は、第１のクロック信号ｓ１０を生成する。第２の回路２０Ａは、前記第１のクロック信号ｓ１０を分周して、第２のクロック信号ｓ２０を生成する。第３の回路５０Ａは、前記第１及び第２のクロック信号ｓ１０，ｓ２０から、前記第２のクロック信号ｓ２０の周期を有し、かつ第１の論理レベルから第２の論理レベルへの変化のタイミングが前記第１のクロック信号ｓ１０の当該タイミングと同じである第３のクロック信号ｓ５０を生成する。
【解決手段】クロック発生回路は、第１の回路１０と、第２の回路２０Ａと、第３の回路５０Ａとを備えている。第１の回路１０は、第１のクロック信号ｓ１０を生成する。第２の回路２０Ａは、前記第１のクロック信号ｓ１０を分周して、第２のクロック信号ｓ２０を生成する。第３の回路５０Ａは、前記第１及び第２のクロック信号ｓ１０，ｓ２０から、前記第２のクロック信号ｓ２０の周期を有し、かつ第１の論理レベルから第２の論理レベルへの変化のタイミングが前記第１のクロック信号ｓ１０の当該タイミングと同じである第３のクロック信号ｓ５０を生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる周波数のクロック信号に同期して動作する複数の回路を搭載した半導体集積回路におけるクロック発生回路に関する。
【背景技術】
【０００２】
半導体集積回路のプロセスの微細化に伴って、同時搭載可能なトランジスタ数は飛躍的に増大している。このため、回路の多機能化により部品点数を減らし、コストダウンを図ることが可能になっている。つまり、設計工数を減らすために既存設計回路を再搭載する。また、統一規格に合わせて特定周波数で動作する必要のある回路を搭載する。さらには、より低速で動作させることにより消費電力を減らすなどの目的で、様々な周波数で動作する回路を搭載した半導体集積回路の実現が必須となってきている。また、非同期でデータの受け渡しを行う回路においては、動作検証で全ての状態を網羅することは難しい。加えて、機能仕様を満たすために冗長なサイクルが必要となることが多く、機能低下を招くといった問題があった。
【０００３】
これらの理由から、ある周波数のクロック信号で動作する回路と、そのクロック信号を分周したクロック信号で動作する回路とを同時に搭載した半導体集積回路の実現が必要である。しかし、クロック信号が伝わる経路の違い等により基準クロック信号とその分周クロック信号との間でスキューが発生する。スキューの発生は半導体集積回路の誤動作を招く恐れがある。
【０００４】
半導体集積回路において、末端に配置された、単一周波数で動作する複数のフリップフロップにおけるスキューを抑制するための技術であるが、クロック発生源から末端の各フリップフロップまでのクロック伝送路における配線やトランジスタ構造を揃えるといった技術が提案されている（例えば、特許文献１参照）。
【特許文献１】特開平７−３２１２０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、半導体集積回路のプロセスの微細化に伴い、クロストークや電圧降下さらにはプロセスのばらつきといったチップ内ばらつきによる遅延量の変動が大きくなっている。このため、上記の従来技術を様々な周波数で動作する回路を搭載した半導体集積回路に応用したとしても、単に回路構造を合わせただけでは基準クロック信号と分周クロック信号との間に生じるスキューが抑えきれず、タイミング収束性の著しい悪化を招くといった問題は依然として残る。
【０００６】
上記問題に鑑み、本発明は、基準クロック信号と分周クロック信号との伝送路におけるチップ内ばらつきによるスキューを抑制し、タイミング収束性を改善することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明が講じた手段は、クロック発生回路として、第１のクロック信号を生成する第１の回路と、前記第１のクロック信号を分周して、第２のクロック信号を生成する第２の回路と、前記第１及び第２のクロック信号から、前記第２のクロック信号の周期を有し、かつ第１の論理レベルから第２の論理レベルへの変化のタイミングが前記第１のクロック信号の当該タイミングと同じである第３のクロック信号を生成する第３の回路とを備えたものとする。
【０００８】
これによると、第３の回路によって、第１及び第２のクロック信号から、前記第２のクロック信号の周期を有し、かつ第１の論理レベルから第２の論理レベルへの変化のタイミングが前記第１のクロック信号の当該タイミングと同じである第３のクロック信号が生成される。したがって、第１のクロック信号と、その分周信号である第２のクロック信号と同じ周期を有する第３のクロック信号とのスキューが抑制可能となる。
【０００９】
具体的には、クロック発生回路として、前記第３の回路は、前記第１及び第２のクロック信号を受け、前記第３のクロック信号を出力する論理和回路を有するものとする。
【００１０】
また、具体的には、クロック発生回路として、前記第３の回路は、前記第１及び第２のクロック信号を受け、前記第３のクロック信号を出力する論理積回路を有するものとする。
【００１１】
より具体的には、クロック発生回路として、制御信号に従って、前記第２のクロック信号の有効及び無効を切り替える制御回路を備えたものとする。ここで、前記第３の回路は、前記第２のクロック信号が無効のとき、前記第３のクロック信号として前記第１のクロック信号を出力するものとする。
【００１２】
また、具体的には、クロック発生回路として、前記第２のクロック信号は差動信号であるものとする。
【００１３】
また、具体的には、クロック発生回路として、前記第１のクロック信号を遅延させ、新たな第１のクロック信号を生成する遅延回路を備えたものとする。
【００１４】
また、具体的には、クロック発生回路として、前記第２のクロック信号を遅延させ、新たな第２のクロック信号を生成する遅延回路を備えたものとする。
【００１５】
また、具体的には、クロック発生回路として、前記第１のクロック信号が第１の論理レベルから第２の論理レベルへ変化するタイミングで前記第２のクロック信号をラッチするラッチ回路を備えたものとする。ここで、前記第３の回路は、前記第１のクロック信号及び前記ラッチ回路によって生成された新たな第２のクロック信号を受けるものとする。
【００１６】
また、具体的には、クロック発生回路として、前記第２の回路は、自己の出力信号の反転を入力信号とし、前記第１のクロック信号に同期して前記第２のクロック信号を生成するフリップフロップを有するものとする。
【００１７】
また、具体的には、クロック発生回路として、前記第３の回路は、制御信号に従って、前記第３のクロック信号の有効及び無効を切り替えるものとする。
【００１８】
また、具体的には、クロック発生回路にとして、前記第２のクロック信号における第１の論理レベルから第２の論理レベルへの変化のタイミングを前記第１のクロック信号の当該タイミングと合わせて、新たな第２のクロック信号を出力する中継回路を備えたものとする。
【００１９】
また、具体的には、クロック発生回路として、前記第３の回路は、前記第１のクロック信号に同期して動作するフリップフロップが偶数個直列に接続されてなるフリップフロップ群を有するものとする。ここで、前記フリップフロップ群の初段は前記第２のクロック信号を受け、最終段は前記第３のクロック信号を出力するものとする。
【発明の効果】
【００２０】
以上、本発明によると、第１のクロック信号と、その分周信号である第２のクロック信号とのエッジタイミングを合わせることにより、チップ内ばらつきから生じるスキューを抑制することが可能となり、タイミング収束性が改善される。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００２２】
（第１の実施形態）
図１は、第１の実施形態に係るクロック発生回路の構成を示す。本クロック発生回路は、第１の回路としての基準クロック発生源１０と、第２の回路としての分周回路２０Ａと、制御回路としてのＡＮＤゲート３０Ａと、遅延回路４０と、第３の回路としてのＯＲゲート５０Ａとを備えている。
【００２３】
基準クロック発生源１０は、第１のクロック信号としての基準クロック信号ｓ１０を発生させる。分周回路２０Ａは、フリップフロップ２０１及びインバータ２０２からなる。インバータ２０２はフリップフロップ２０１の出力信号を反転する。フリップフロップ２０１は、インバータ２０２の出力信号を入力信号として受け、基準クロック信号ｓ１０の立ち上がりの変化に同期して、第２のクロック信号としての分周クロック信号ｓ２０を出力する。ＡＮＤゲート３０Ａは、分周クロック信号ｓ２０と制御信号ｓ３０とを受け、その論理積演算を行い、分周クロック信号ｓ２１を出力する。遅延回路４０は、ＡＮＤゲート３０Ａから出力された分周クロック信号ｓ２１を遅延させ、新たな分周クロック信号ｓ２２を出力する。ＯＲゲート５０Ａは、基準クロック信号ｓ１０と遅延回路４０から出力された分周クロック信号ｓ２２とを受け、その論理和演算を行い、第３のクロック信号としての分周クロック信号ｓ５０を出力する。なお、ＯＲゲート５０Ａは、フリップフロップ２１の直近に配置されている。
【００２４】
図２は、本実施形態に係るクロック発生回路のタイミングチャートである。制御信号ｓ３０が“Ｈ”のとき（有効設定）、分周クロック信号ｓ５０は、分周クロック信号ｓ２０と同じ周期で、立ち上がり及び立ち下がりエッジのタイミングが基準クロック信号ｓ１０のタイミングと同じとなる。一方、制御信号ｓ３０が“Ｌ”のとき（無効設定）、分周クロック信号ｓ５０は基準クロック信号ｓ１０と同じ波形となる。つまり、制御信号ｓ３０の論理レベルによって、分周クロック信号ｓ５０の周波数が切り替えられている。なお、遅延回路４０による遅延量ｄは分周クロック信号ｓ２２の立ち上がりエッジが基準クロック信号ｓ１０の“Ｈ”期間に収まるように設定すればよい。
【００２５】
以上、本実施形態によると、基準クロック信号ｓ１０及び分周クロック信号ｓ５０のそれぞれに同期して動作するフリップフロップ１１，２１の直近で、基準クロック信号ｓ１０と分周クロック信号ｓ５０との立ち上がり及び立ち下がりエッジタイミングが揃う。換言すれば、基準クロック信号ｓ１０と分周クロック信号ｓ５０とのスキューを抑止することが可能となる。したがって、スキューの存在に伴うホールドエラーを改善するために挿入されていた遅延素子を減らすことができ、半導体集積回路におけるチップ面積の削減、消費電力の低下、ＴＡＴ（Turn Around Time）の短縮が可能となる。
【００２６】
なお、論理構成を変更してクロック発生回路を構成してもよい。図３は、本実施形態に係るクロック発生回路の変形例を示す。本クロック発生回路は、図１に示したクロック発生回路におけるＡＮＤゲート３０Ａ及びＯＲゲート５０Ａに代えてＯＲゲート３０Ｂ及びＡＮＤゲート５０Ｂをそれぞれ備えている。また、遅延回路４０は、基準クロック発生源１０から出力された基準クロック信号ｓ１０を遅延させ、新たな基準クロック信号ｓ１１を出力するようになっている。このように、論理構成を変更してクロック発生回路を構成しても、上記と同様の効果が奏される。
【００２７】
また、本実施形態によると、制御信号ｓ３０を用いて、分周クロック信号ｓ５０の周波数を切り替えることができる。一般的にクロック信号の周波数の切り替えを行う場合、セレクタ回路を用いるが、本実施形態ではＡＮＤゲート又はＯＲゲートで済むため、回路規模を低減することが可能となる。
【００２８】
なお、本実施形態において、基準クロック信号ｓ１０と分周クロック信号ｓ５０との立ち上がり及び立ち下がりエッジタイミングを揃えるものとしたが、フリップフロップ１１，２１の動作に関係する、いずれか一方のエッジタイミングのみ揃えるようにしてもよい。
【００２９】
また、ＡＮＤゲート３０Ａ又はＯＲゲート３０Ｂ、及び遅延回路４０は省略してもよい。
【００３０】
（第２の実施形態）
図４は、第２の実施形態に係るクロック発生回路の構成を示す。本クロック発生回路は、基準クロック発生源１０と、分周回路２０Ａと、第３の回路として回路５０Ｃを備えている。分周回路２０Ａは、差動信号としての分周クロック信号ｓ２０を出力する。
【００３１】
回路５０Ｃは、ＮＡＮＤゲート５０１，５０２及びＲＳフリップフロップ５０３からなる。ＮＡＮＤゲート５０１は、基準クロック信号ｓ１０と分周回路２０Ａから出力された一方の分周クロック信号ｓ２０とを受け、分周クロック信号ｓ２４を出力する。ＮＡＮＤゲート５０２は、基準クロック信号ｓ１０と他方の分周クロック信号ｓ２０とを受け、分周クロック信号ｓ２５を出力する。ＲＳフリップフロップ５０３は、ＮＡＮＤゲート５０１，５０２から出力された分周クロック信号ｓ２４，ｓ２５を入力信号として受ける。
【００３２】
図５は、本実施形態に係るクロック発生回路のタイミングチャートである。分周クロック信号ｓ５０は、分周クロック信号ｓ２０と同じ周期で、立ち上がり及び立ち下がりのエッジタイミングが基準クロック信号ｓ１０のタイミングと同じとなる。
【００３３】
以上、本実施形態によると、分周クロック信号を差動信号とすることによって分周クロック信号ｓ５０のデューティ比を５０％にすることが可能となる。
【００３４】
（第３の実施形態）
図６は、第３の実施形態に係るクロック発生回路の構成を示す。本クロック発生回路は、図３に示したクロック発生回路におけるＯＲゲート３０Ｂを省略して、ＡＮＤゲート５０Ｂに代えて３入力のＡＮＤゲート５０Ｄを備えている。ＡＮＤゲート５０Ｄは、基準クロック信号ｓ１１と及び分周クロック信号ｓ２０に加えて制御信号としてのイネーブル信号ｓ３１を受け、これら信号を論理積演算して分周クロック信号ｓ５０を出力する。
【００３５】
以上、本実施形態によると、イネーブル信号ｓ３１を用いて、分周クロック信号ｓ５０の有効及び無効の切り替えが可能となる。また、３入力のＡＮＤゲート５０Ｄを採用することにより、特に回路規模を増大させることなく、上記の切り替え制御が可能となる。
【００３６】
（第４の実施形態）
図７は、第４の実施形態に係るクロック発生回路の構成を示す。本クロック発生回路は、基準クロック発生源１０と、分周回路２０Ａと、ＡＮＤゲート５０Ｂと、中継回路としてのフリップフロップ６０と、ラッチ回路７０とを備えている。ここで、基準クロック発生回路１０、分周回路２０Ａ及びＡＮＤゲート５０Ｂは図３に示したものと同じであるため説明を省略する。
【００３７】
フリップフロップ６０は、分周クロック信号ｓ２０を入力信号として受け、基準クロック信号ｓ１０の立ち上がりの変化に同期して、分周クロック信号ｓ２０を出力する。つまり、分周クロック信号ｓ２０の立ち上がりエッジタイミングは、フリップフロップ６０を通過する際に、基準クロック信号ｓ１０の立ち上がりエッジタイミングと揃う。
【００３８】
ラッチ回路７０は、分周クロック信号ｓ２０を入力信号として受け、基準クロック信号ｓ１０の立ち下がりエッジタイミングで、分周クロック信号ｓ２０をラッチする。
【００３９】
図８は、本実施形態に係るクロック発生回路のタイミングチャートである。フリップフロップ６０から出力された分周クロック信号ｓ２０は、ラッチ回路７０によってラッチされ、新たな分周クロック信号ｓ２６として出力される。したがって、分周クロック信号におけるエッジタイミングがずれるときに発生する、狭パルスのひげ状のノイズを抑制することが可能となる。
【００４０】
なお、フリップフロップ６０は他の実施形態におけるクロック発生回路とも組み合わせ可能である。
【００４１】
（第５の実施形態）
図９は、第５の実施形態に係るクロック発生回路の構成を示す。本クロック発生回路は、基準クロック発生源１０と、分周回路２０Ａと、第３の回路としてフリップフロップ群５０Ｅとを備えている。ここで、基準クロック発生源１０及び分周回路２０Ａは第１の実施形態に示したものと同じであるため説明を省略する。基準クロック発生源１０から出力された基準クロック信号ｓ１０は、フリップフロップ１１及びこれに同期して動作するフリップフロップ２１の近くまで伝送され、フリップフロップ２１の近傍に配置された分周回路２０Ａによって分周される。
【００４２】
フリップフロップ群５０Ｅは、分周クロック信号ｓ２０を入力信号として受け、基準クロック信号ｓ１０の立ち上がりの変化に同期して動作するフリップフロップ５０４が偶数個直列に接続されたものである。フリップフロップ群５０Ｅは、分周クロック信号ｓ２０の立ち上がり及び立ち下がりエッジタイミングを基準クロック信号ｓ１０に合わせて分周クロック信号ｓ５０ａ，ｓ５０ｂを出力する。
【００４３】
図１０は、本実施形態に係るクロック発生回路のタイミングチャートである。分周回路２０Ａから出力された分周クロック信号ｓ２０は、フリップフロップ５０４が２個接続されたフリップフロップ群５０Ｅを通過する際に、１周期遅延し、分周クロック信号ｓ５０ａとして出力される。また、さらにフリップフロップ５０４を２個接続して、フリップフロップ群５０Ｅのフリップフロップ５０４を４個とすることで、さらに１周期遅延した分周クロック信号ｓ５０ｂが出力される。
【００４４】
以上、本実施形態によると、分周クロック信号ｓ２０をマスターとして、フリップフロップ５０４によって分周クロック信号ｓ２０をチェーン状に遅延させることで、基準クロック信号ｓ１０と立ち上がり及び立ち下がりエッジタイミングの合った分周クロック信号ｓ５０ａ，ｓ５０ｂを生成可能である。また、このような構成とすることで、配線リソースの低減が可能となる。さらに、タイミングを合わせるポイントが絞り込めるため、タイミング収束性が改善される。
【００４５】
（第６の実施形態）
図１１は、第６の実施形態に係るクロック発生回路の構成を示す。本クロック発生回路は、図４に示したクロック発生回路における分周回路２０Ａに代えて分周回路２０Ｂを備えている。
【００４６】
分周回路２０Ｂは、分周回路２０Ａと、フリップフロップ２０３と、ＸＯＲゲート２０４とからなる。分周回路２０Ａの構成は図１に示したものと同じであり、基準クロック信号ｓ１０の分周クロック信号ｓ２ａを出力する。フリップフロップ２０３は、ＸＯＲゲート２０４から出力された分周クロック信号ｓ２０を入力信号として受け、基準クロック信号ｓ１０の立ち上がりの変化に同期して、分周クロック信号ｓ２ｂを出力する。ＸＯＲゲート２０４は、分周回路２０Ａから出力された分周クロック信号ｓ２ａとフリップフロップ２０３から出力された分周クロック信号ｓ２ｂとを受けて、分周クロック信号ｓ２０を出力する。分周回路２０Ｂから出力される分周クロック信号ｓ２０は差動信号である。
【００４７】
図１２は、本実施形態に係るクロック発生回路のタイミングチャートである。分周回路２０Ａから出力された分周クロック信号ｓ２ａの周波数は、基準クロック信号の１／２である。また、分周回路２０Ｂから出力された分周クロック信号ｓ２０の周波数は、基準クロック信号の１／４である。
【００４８】
なお、図１３に示したように、分周クロック信号ｓ２０をシングル出力とする構成としてもよい。
【００４９】
なお、本実施形態おいて、分周クロック信号の周波数が基準クロック信号の１／４となる場合を説明したが、分周回路２０Ｂの構成を変更すれば、様々な周期の分周クロック信号を生成することが可能である。
【００５０】
また、本実施形態において、４分周回路を図４に示したクロック発生回路と組み合わせた例を説明したが、上述した他の実施形態におけるクロック発生回路とも組み合わせ可能であることはいうまでもない。
【産業上の利用可能性】
【００５１】
本発明に係るクロック発生回路は、基準クロック信号とその分周クロック信号との伝送路におけるチップ内ばらつきから生じるスキューを抑制することが可能であるため、半導体集積回路におけるクロック発生回路として有用である。また、チップ面積の削減効果を有するため、半導体集積回路のコストダウンの方法としても有用である。さらに、クロストークの影響によるスキューは、ボード設計においても課題となりうるため、ボード設計にも応用可能である。
【図面の簡単な説明】
【００５２】
【図１】第１の実施形態に係るクロック発生回路の構成を示す図である。
【図２】第１の実施形態に係るクロック発生回路のタイミングチャートである。
【図３】第１の実施形態に係るクロック発生回路の構成の別例を示す図である。
【図４】第２の実施形態に係るクロック発生回路の構成を示す図である。
【図５】第２の実施形態に係るクロック発生回路のタイミングチャートである。
【図６】第３の実施形態に係るクロック発生回路の構成を示す図である。
【図７】第４の実施形態に係るクロック発生回路の構成を示す図である。
【図８】第４の実施形態に係るクロック発生回路のタイミングチャートである。
【図９】第５の実施形態に係るクロック発生回路の構成を示す図である。
【図１０】第５の実施形態に係るクロック発生回路のタイミングチャートである。
【図１１】第６の実施形態に係るクロック発生回路の構成を示す図である。
【図１２】第６の実施形態に係るクロック発生回路のタイミングチャートである。
【図１３】第６の実施形態に係る分周回路の構成の別例を示す図である。
【符号の説明】
【００５３】
１０ 基準クロック発生源（第１の回路）
２０Ａ，２０Ｂ 分周回路（第２の回路）
３０Ａ ＡＮＤゲート（制御回路）
３０Ｂ ＯＲゲート（制御回路）
４０ 遅延回路
６０ フリップフロップ（中継回路）
７０ ラッチ回路
５０Ａ ＯＲゲート（第３の回路）
５０Ｂ，５０Ｄ ＡＮＤゲート（第３の回路）
５０Ｃ 回路（第３の回路）
５０Ｅ フリップフロップ群
５０４ フリップフロップ
【技術分野】
【０００１】
本発明は、異なる周波数のクロック信号に同期して動作する複数の回路を搭載した半導体集積回路におけるクロック発生回路に関する。
【背景技術】
【０００２】
半導体集積回路のプロセスの微細化に伴って、同時搭載可能なトランジスタ数は飛躍的に増大している。このため、回路の多機能化により部品点数を減らし、コストダウンを図ることが可能になっている。つまり、設計工数を減らすために既存設計回路を再搭載する。また、統一規格に合わせて特定周波数で動作する必要のある回路を搭載する。さらには、より低速で動作させることにより消費電力を減らすなどの目的で、様々な周波数で動作する回路を搭載した半導体集積回路の実現が必須となってきている。また、非同期でデータの受け渡しを行う回路においては、動作検証で全ての状態を網羅することは難しい。加えて、機能仕様を満たすために冗長なサイクルが必要となることが多く、機能低下を招くといった問題があった。
【０００３】
これらの理由から、ある周波数のクロック信号で動作する回路と、そのクロック信号を分周したクロック信号で動作する回路とを同時に搭載した半導体集積回路の実現が必要である。しかし、クロック信号が伝わる経路の違い等により基準クロック信号とその分周クロック信号との間でスキューが発生する。スキューの発生は半導体集積回路の誤動作を招く恐れがある。
【０００４】
半導体集積回路において、末端に配置された、単一周波数で動作する複数のフリップフロップにおけるスキューを抑制するための技術であるが、クロック発生源から末端の各フリップフロップまでのクロック伝送路における配線やトランジスタ構造を揃えるといった技術が提案されている（例えば、特許文献１参照）。
【特許文献１】特開平７−３２１２０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、半導体集積回路のプロセスの微細化に伴い、クロストークや電圧降下さらにはプロセスのばらつきといったチップ内ばらつきによる遅延量の変動が大きくなっている。このため、上記の従来技術を様々な周波数で動作する回路を搭載した半導体集積回路に応用したとしても、単に回路構造を合わせただけでは基準クロック信号と分周クロック信号との間に生じるスキューが抑えきれず、タイミング収束性の著しい悪化を招くといった問題は依然として残る。
【０００６】
上記問題に鑑み、本発明は、基準クロック信号と分周クロック信号との伝送路におけるチップ内ばらつきによるスキューを抑制し、タイミング収束性を改善することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明が講じた手段は、クロック発生回路として、第１のクロック信号を生成する第１の回路と、前記第１のクロック信号を分周して、第２のクロック信号を生成する第２の回路と、前記第１及び第２のクロック信号から、前記第２のクロック信号の周期を有し、かつ第１の論理レベルから第２の論理レベルへの変化のタイミングが前記第１のクロック信号の当該タイミングと同じである第３のクロック信号を生成する第３の回路とを備えたものとする。
【０００８】
これによると、第３の回路によって、第１及び第２のクロック信号から、前記第２のクロック信号の周期を有し、かつ第１の論理レベルから第２の論理レベルへの変化のタイミングが前記第１のクロック信号の当該タイミングと同じである第３のクロック信号が生成される。したがって、第１のクロック信号と、その分周信号である第２のクロック信号と同じ周期を有する第３のクロック信号とのスキューが抑制可能となる。
【０００９】
具体的には、クロック発生回路として、前記第３の回路は、前記第１及び第２のクロック信号を受け、前記第３のクロック信号を出力する論理和回路を有するものとする。
【００１０】
また、具体的には、クロック発生回路として、前記第３の回路は、前記第１及び第２のクロック信号を受け、前記第３のクロック信号を出力する論理積回路を有するものとする。
【００１１】
より具体的には、クロック発生回路として、制御信号に従って、前記第２のクロック信号の有効及び無効を切り替える制御回路を備えたものとする。ここで、前記第３の回路は、前記第２のクロック信号が無効のとき、前記第３のクロック信号として前記第１のクロック信号を出力するものとする。
【００１２】
また、具体的には、クロック発生回路として、前記第２のクロック信号は差動信号であるものとする。
【００１３】
また、具体的には、クロック発生回路として、前記第１のクロック信号を遅延させ、新たな第１のクロック信号を生成する遅延回路を備えたものとする。
【００１４】
また、具体的には、クロック発生回路として、前記第２のクロック信号を遅延させ、新たな第２のクロック信号を生成する遅延回路を備えたものとする。
【００１５】
また、具体的には、クロック発生回路として、前記第１のクロック信号が第１の論理レベルから第２の論理レベルへ変化するタイミングで前記第２のクロック信号をラッチするラッチ回路を備えたものとする。ここで、前記第３の回路は、前記第１のクロック信号及び前記ラッチ回路によって生成された新たな第２のクロック信号を受けるものとする。
【００１６】
また、具体的には、クロック発生回路として、前記第２の回路は、自己の出力信号の反転を入力信号とし、前記第１のクロック信号に同期して前記第２のクロック信号を生成するフリップフロップを有するものとする。
【００１７】
また、具体的には、クロック発生回路として、前記第３の回路は、制御信号に従って、前記第３のクロック信号の有効及び無効を切り替えるものとする。
【００１８】
また、具体的には、クロック発生回路にとして、前記第２のクロック信号における第１の論理レベルから第２の論理レベルへの変化のタイミングを前記第１のクロック信号の当該タイミングと合わせて、新たな第２のクロック信号を出力する中継回路を備えたものとする。
【００１９】
また、具体的には、クロック発生回路として、前記第３の回路は、前記第１のクロック信号に同期して動作するフリップフロップが偶数個直列に接続されてなるフリップフロップ群を有するものとする。ここで、前記フリップフロップ群の初段は前記第２のクロック信号を受け、最終段は前記第３のクロック信号を出力するものとする。
【発明の効果】
【００２０】
以上、本発明によると、第１のクロック信号と、その分周信号である第２のクロック信号とのエッジタイミングを合わせることにより、チップ内ばらつきから生じるスキューを抑制することが可能となり、タイミング収束性が改善される。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００２２】
（第１の実施形態）
図１は、第１の実施形態に係るクロック発生回路の構成を示す。本クロック発生回路は、第１の回路としての基準クロック発生源１０と、第２の回路としての分周回路２０Ａと、制御回路としてのＡＮＤゲート３０Ａと、遅延回路４０と、第３の回路としてのＯＲゲート５０Ａとを備えている。
【００２３】
基準クロック発生源１０は、第１のクロック信号としての基準クロック信号ｓ１０を発生させる。分周回路２０Ａは、フリップフロップ２０１及びインバータ２０２からなる。インバータ２０２はフリップフロップ２０１の出力信号を反転する。フリップフロップ２０１は、インバータ２０２の出力信号を入力信号として受け、基準クロック信号ｓ１０の立ち上がりの変化に同期して、第２のクロック信号としての分周クロック信号ｓ２０を出力する。ＡＮＤゲート３０Ａは、分周クロック信号ｓ２０と制御信号ｓ３０とを受け、その論理積演算を行い、分周クロック信号ｓ２１を出力する。遅延回路４０は、ＡＮＤゲート３０Ａから出力された分周クロック信号ｓ２１を遅延させ、新たな分周クロック信号ｓ２２を出力する。ＯＲゲート５０Ａは、基準クロック信号ｓ１０と遅延回路４０から出力された分周クロック信号ｓ２２とを受け、その論理和演算を行い、第３のクロック信号としての分周クロック信号ｓ５０を出力する。なお、ＯＲゲート５０Ａは、フリップフロップ２１の直近に配置されている。
【００２４】
図２は、本実施形態に係るクロック発生回路のタイミングチャートである。制御信号ｓ３０が“Ｈ”のとき（有効設定）、分周クロック信号ｓ５０は、分周クロック信号ｓ２０と同じ周期で、立ち上がり及び立ち下がりエッジのタイミングが基準クロック信号ｓ１０のタイミングと同じとなる。一方、制御信号ｓ３０が“Ｌ”のとき（無効設定）、分周クロック信号ｓ５０は基準クロック信号ｓ１０と同じ波形となる。つまり、制御信号ｓ３０の論理レベルによって、分周クロック信号ｓ５０の周波数が切り替えられている。なお、遅延回路４０による遅延量ｄは分周クロック信号ｓ２２の立ち上がりエッジが基準クロック信号ｓ１０の“Ｈ”期間に収まるように設定すればよい。
【００２５】
以上、本実施形態によると、基準クロック信号ｓ１０及び分周クロック信号ｓ５０のそれぞれに同期して動作するフリップフロップ１１，２１の直近で、基準クロック信号ｓ１０と分周クロック信号ｓ５０との立ち上がり及び立ち下がりエッジタイミングが揃う。換言すれば、基準クロック信号ｓ１０と分周クロック信号ｓ５０とのスキューを抑止することが可能となる。したがって、スキューの存在に伴うホールドエラーを改善するために挿入されていた遅延素子を減らすことができ、半導体集積回路におけるチップ面積の削減、消費電力の低下、ＴＡＴ（Turn Around Time）の短縮が可能となる。
【００２６】
なお、論理構成を変更してクロック発生回路を構成してもよい。図３は、本実施形態に係るクロック発生回路の変形例を示す。本クロック発生回路は、図１に示したクロック発生回路におけるＡＮＤゲート３０Ａ及びＯＲゲート５０Ａに代えてＯＲゲート３０Ｂ及びＡＮＤゲート５０Ｂをそれぞれ備えている。また、遅延回路４０は、基準クロック発生源１０から出力された基準クロック信号ｓ１０を遅延させ、新たな基準クロック信号ｓ１１を出力するようになっている。このように、論理構成を変更してクロック発生回路を構成しても、上記と同様の効果が奏される。
【００２７】
また、本実施形態によると、制御信号ｓ３０を用いて、分周クロック信号ｓ５０の周波数を切り替えることができる。一般的にクロック信号の周波数の切り替えを行う場合、セレクタ回路を用いるが、本実施形態ではＡＮＤゲート又はＯＲゲートで済むため、回路規模を低減することが可能となる。
【００２８】
なお、本実施形態において、基準クロック信号ｓ１０と分周クロック信号ｓ５０との立ち上がり及び立ち下がりエッジタイミングを揃えるものとしたが、フリップフロップ１１，２１の動作に関係する、いずれか一方のエッジタイミングのみ揃えるようにしてもよい。
【００２９】
また、ＡＮＤゲート３０Ａ又はＯＲゲート３０Ｂ、及び遅延回路４０は省略してもよい。
【００３０】
（第２の実施形態）
図４は、第２の実施形態に係るクロック発生回路の構成を示す。本クロック発生回路は、基準クロック発生源１０と、分周回路２０Ａと、第３の回路として回路５０Ｃを備えている。分周回路２０Ａは、差動信号としての分周クロック信号ｓ２０を出力する。
【００３１】
回路５０Ｃは、ＮＡＮＤゲート５０１，５０２及びＲＳフリップフロップ５０３からなる。ＮＡＮＤゲート５０１は、基準クロック信号ｓ１０と分周回路２０Ａから出力された一方の分周クロック信号ｓ２０とを受け、分周クロック信号ｓ２４を出力する。ＮＡＮＤゲート５０２は、基準クロック信号ｓ１０と他方の分周クロック信号ｓ２０とを受け、分周クロック信号ｓ２５を出力する。ＲＳフリップフロップ５０３は、ＮＡＮＤゲート５０１，５０２から出力された分周クロック信号ｓ２４，ｓ２５を入力信号として受ける。
【００３２】
図５は、本実施形態に係るクロック発生回路のタイミングチャートである。分周クロック信号ｓ５０は、分周クロック信号ｓ２０と同じ周期で、立ち上がり及び立ち下がりのエッジタイミングが基準クロック信号ｓ１０のタイミングと同じとなる。
【００３３】
以上、本実施形態によると、分周クロック信号を差動信号とすることによって分周クロック信号ｓ５０のデューティ比を５０％にすることが可能となる。
【００３４】
（第３の実施形態）
図６は、第３の実施形態に係るクロック発生回路の構成を示す。本クロック発生回路は、図３に示したクロック発生回路におけるＯＲゲート３０Ｂを省略して、ＡＮＤゲート５０Ｂに代えて３入力のＡＮＤゲート５０Ｄを備えている。ＡＮＤゲート５０Ｄは、基準クロック信号ｓ１１と及び分周クロック信号ｓ２０に加えて制御信号としてのイネーブル信号ｓ３１を受け、これら信号を論理積演算して分周クロック信号ｓ５０を出力する。
【００３５】
以上、本実施形態によると、イネーブル信号ｓ３１を用いて、分周クロック信号ｓ５０の有効及び無効の切り替えが可能となる。また、３入力のＡＮＤゲート５０Ｄを採用することにより、特に回路規模を増大させることなく、上記の切り替え制御が可能となる。
【００３６】
（第４の実施形態）
図７は、第４の実施形態に係るクロック発生回路の構成を示す。本クロック発生回路は、基準クロック発生源１０と、分周回路２０Ａと、ＡＮＤゲート５０Ｂと、中継回路としてのフリップフロップ６０と、ラッチ回路７０とを備えている。ここで、基準クロック発生回路１０、分周回路２０Ａ及びＡＮＤゲート５０Ｂは図３に示したものと同じであるため説明を省略する。
【００３７】
フリップフロップ６０は、分周クロック信号ｓ２０を入力信号として受け、基準クロック信号ｓ１０の立ち上がりの変化に同期して、分周クロック信号ｓ２０を出力する。つまり、分周クロック信号ｓ２０の立ち上がりエッジタイミングは、フリップフロップ６０を通過する際に、基準クロック信号ｓ１０の立ち上がりエッジタイミングと揃う。
【００３８】
ラッチ回路７０は、分周クロック信号ｓ２０を入力信号として受け、基準クロック信号ｓ１０の立ち下がりエッジタイミングで、分周クロック信号ｓ２０をラッチする。
【００３９】
図８は、本実施形態に係るクロック発生回路のタイミングチャートである。フリップフロップ６０から出力された分周クロック信号ｓ２０は、ラッチ回路７０によってラッチされ、新たな分周クロック信号ｓ２６として出力される。したがって、分周クロック信号におけるエッジタイミングがずれるときに発生する、狭パルスのひげ状のノイズを抑制することが可能となる。
【００４０】
なお、フリップフロップ６０は他の実施形態におけるクロック発生回路とも組み合わせ可能である。
【００４１】
（第５の実施形態）
図９は、第５の実施形態に係るクロック発生回路の構成を示す。本クロック発生回路は、基準クロック発生源１０と、分周回路２０Ａと、第３の回路としてフリップフロップ群５０Ｅとを備えている。ここで、基準クロック発生源１０及び分周回路２０Ａは第１の実施形態に示したものと同じであるため説明を省略する。基準クロック発生源１０から出力された基準クロック信号ｓ１０は、フリップフロップ１１及びこれに同期して動作するフリップフロップ２１の近くまで伝送され、フリップフロップ２１の近傍に配置された分周回路２０Ａによって分周される。
【００４２】
フリップフロップ群５０Ｅは、分周クロック信号ｓ２０を入力信号として受け、基準クロック信号ｓ１０の立ち上がりの変化に同期して動作するフリップフロップ５０４が偶数個直列に接続されたものである。フリップフロップ群５０Ｅは、分周クロック信号ｓ２０の立ち上がり及び立ち下がりエッジタイミングを基準クロック信号ｓ１０に合わせて分周クロック信号ｓ５０ａ，ｓ５０ｂを出力する。
【００４３】
図１０は、本実施形態に係るクロック発生回路のタイミングチャートである。分周回路２０Ａから出力された分周クロック信号ｓ２０は、フリップフロップ５０４が２個接続されたフリップフロップ群５０Ｅを通過する際に、１周期遅延し、分周クロック信号ｓ５０ａとして出力される。また、さらにフリップフロップ５０４を２個接続して、フリップフロップ群５０Ｅのフリップフロップ５０４を４個とすることで、さらに１周期遅延した分周クロック信号ｓ５０ｂが出力される。
【００４４】
以上、本実施形態によると、分周クロック信号ｓ２０をマスターとして、フリップフロップ５０４によって分周クロック信号ｓ２０をチェーン状に遅延させることで、基準クロック信号ｓ１０と立ち上がり及び立ち下がりエッジタイミングの合った分周クロック信号ｓ５０ａ，ｓ５０ｂを生成可能である。また、このような構成とすることで、配線リソースの低減が可能となる。さらに、タイミングを合わせるポイントが絞り込めるため、タイミング収束性が改善される。
【００４５】
（第６の実施形態）
図１１は、第６の実施形態に係るクロック発生回路の構成を示す。本クロック発生回路は、図４に示したクロック発生回路における分周回路２０Ａに代えて分周回路２０Ｂを備えている。
【００４６】
分周回路２０Ｂは、分周回路２０Ａと、フリップフロップ２０３と、ＸＯＲゲート２０４とからなる。分周回路２０Ａの構成は図１に示したものと同じであり、基準クロック信号ｓ１０の分周クロック信号ｓ２ａを出力する。フリップフロップ２０３は、ＸＯＲゲート２０４から出力された分周クロック信号ｓ２０を入力信号として受け、基準クロック信号ｓ１０の立ち上がりの変化に同期して、分周クロック信号ｓ２ｂを出力する。ＸＯＲゲート２０４は、分周回路２０Ａから出力された分周クロック信号ｓ２ａとフリップフロップ２０３から出力された分周クロック信号ｓ２ｂとを受けて、分周クロック信号ｓ２０を出力する。分周回路２０Ｂから出力される分周クロック信号ｓ２０は差動信号である。
【００４７】
図１２は、本実施形態に係るクロック発生回路のタイミングチャートである。分周回路２０Ａから出力された分周クロック信号ｓ２ａの周波数は、基準クロック信号の１／２である。また、分周回路２０Ｂから出力された分周クロック信号ｓ２０の周波数は、基準クロック信号の１／４である。
【００４８】
なお、図１３に示したように、分周クロック信号ｓ２０をシングル出力とする構成としてもよい。
【００４９】
なお、本実施形態おいて、分周クロック信号の周波数が基準クロック信号の１／４となる場合を説明したが、分周回路２０Ｂの構成を変更すれば、様々な周期の分周クロック信号を生成することが可能である。
【００５０】
また、本実施形態において、４分周回路を図４に示したクロック発生回路と組み合わせた例を説明したが、上述した他の実施形態におけるクロック発生回路とも組み合わせ可能であることはいうまでもない。
【産業上の利用可能性】
【００５１】
本発明に係るクロック発生回路は、基準クロック信号とその分周クロック信号との伝送路におけるチップ内ばらつきから生じるスキューを抑制することが可能であるため、半導体集積回路におけるクロック発生回路として有用である。また、チップ面積の削減効果を有するため、半導体集積回路のコストダウンの方法としても有用である。さらに、クロストークの影響によるスキューは、ボード設計においても課題となりうるため、ボード設計にも応用可能である。
【図面の簡単な説明】
【００５２】
【図１】第１の実施形態に係るクロック発生回路の構成を示す図である。
【図２】第１の実施形態に係るクロック発生回路のタイミングチャートである。
【図３】第１の実施形態に係るクロック発生回路の構成の別例を示す図である。
【図４】第２の実施形態に係るクロック発生回路の構成を示す図である。
【図５】第２の実施形態に係るクロック発生回路のタイミングチャートである。
【図６】第３の実施形態に係るクロック発生回路の構成を示す図である。
【図７】第４の実施形態に係るクロック発生回路の構成を示す図である。
【図８】第４の実施形態に係るクロック発生回路のタイミングチャートである。
【図９】第５の実施形態に係るクロック発生回路の構成を示す図である。
【図１０】第５の実施形態に係るクロック発生回路のタイミングチャートである。
【図１１】第６の実施形態に係るクロック発生回路の構成を示す図である。
【図１２】第６の実施形態に係るクロック発生回路のタイミングチャートである。
【図１３】第６の実施形態に係る分周回路の構成の別例を示す図である。
【符号の説明】
【００５３】
１０ 基準クロック発生源（第１の回路）
２０Ａ，２０Ｂ 分周回路（第２の回路）
３０Ａ ＡＮＤゲート（制御回路）
３０Ｂ ＯＲゲート（制御回路）
４０ 遅延回路
６０ フリップフロップ（中継回路）
７０ ラッチ回路
５０Ａ ＯＲゲート（第３の回路）
５０Ｂ，５０Ｄ ＡＮＤゲート（第３の回路）
５０Ｃ 回路（第３の回路）
５０Ｅ フリップフロップ群
５０４ フリップフロップ
【特許請求の範囲】
【請求項１】
第１のクロック信号を生成する第１の回路と、
前記第１のクロック信号を分周して、第２のクロック信号を生成する第２の回路と、
前記第１及び第２のクロック信号から、前記第２のクロック信号の周期を有し、かつ第１の論理レベルから第２の論理レベルへの変化のタイミングが前記第１のクロック信号の当該タイミングと同じである第３のクロック信号を生成する第３の回路とを備えた
ことを特徴とするクロック発生回路。
【請求項２】
請求項１に記載のクロック発生回路において、
前記第３の回路は、前記第１及び第２のクロック信号を受け、前記第３のクロック信号を出力する論理和回路を有する
ことを特徴とするクロック発生回路。
【請求項３】
請求項１に記載のクロック発生回路において、
前記第３の回路は、前記第１及び第２のクロック信号を受け、前記第３のクロック信号を出力する論理積回路を有する
ことを特徴とするクロック発生回路。
【請求項４】
請求項２及び３のいずれか１項に記載のクロック発生回路において、
制御信号に従って、前記第２のクロック信号の有効及び無効を切り替える制御回路を備え、
前記第３の回路は、前記第２のクロック信号が無効のとき、前記第３のクロック信号として前記第１のクロック信号を出力する
ことを特徴とするクロック発生回路。
【請求項５】
請求項１に記載のクロック発生回路において、
前記第２のクロック信号は差動信号である
ことを特徴とするクロック発生回路。
【請求項６】
請求項１に記載のクロック発生回路において、
前記第１のクロック信号を遅延させ、新たな第１のクロック信号を生成する遅延回路を備えた
ことを特徴とするクロック発生回路。
【請求項７】
請求項１に記載のクロック発生回路において、
前記第２のクロック信号を遅延させ、新たな第２のクロック信号を生成する遅延回路を備えた
ことを特徴とするクロック発生回路。
【請求項８】
請求項１に記載のクロック発生回路において、
前記第１のクロック信号が第１の論理レベルから第２の論理レベルへ変化するタイミングで前記第２のクロック信号をラッチするラッチ回路を備え、
前記第３の回路は、前記第１のクロック信号及び前記ラッチ回路によって生成された新たな第２のクロック信号を受ける
ことを特徴とするクロック発生回路。
【請求項９】
請求項１に記載のクロック発生回路において、
前記第２の回路は、自己の出力信号の反転を入力信号とし、前記第１のクロック信号に同期して前記第２のクロック信号を生成するフリップフロップを有する
ことを特徴とするクロック発生回路。
【請求項１０】
請求項１に記載のクロック発生回路において、
前記第３の回路は、制御信号に従って、前記第３のクロック信号の有効及び無効を切り替える
ことを特徴とするクロック発生回路。
【請求項１１】
請求項１に記載のクロック発生回路において、
前記第１及び第２のクロック信号から、前記第２のクロック信号の周期を有し、かつ第１の論理レベルから第２の論理レベルへの変化のタイミングが前記第１のクロック信号の当該タイミングと同じである新たな第２のクロック信号を出力する中継回路を備えた
ことを特徴とするクロック発生回路。
【請求項１２】
請求項１に記載のクロック発生回路において、
前記第３の回路は、前記第１のクロック信号に同期して動作するフリップフロップが偶数個直列に接続されてなるフリップフロップ群を有し、
前記フリップフロップ群における初段は前記第２のクロック信号を受け、最終段は前記第３のクロック信号を出力する
ことを特徴とするクロック発生回路。
【請求項１】
第１のクロック信号を生成する第１の回路と、
前記第１のクロック信号を分周して、第２のクロック信号を生成する第２の回路と、
前記第１及び第２のクロック信号から、前記第２のクロック信号の周期を有し、かつ第１の論理レベルから第２の論理レベルへの変化のタイミングが前記第１のクロック信号の当該タイミングと同じである第３のクロック信号を生成する第３の回路とを備えた
ことを特徴とするクロック発生回路。
【請求項２】
請求項１に記載のクロック発生回路において、
前記第３の回路は、前記第１及び第２のクロック信号を受け、前記第３のクロック信号を出力する論理和回路を有する
ことを特徴とするクロック発生回路。
【請求項３】
請求項１に記載のクロック発生回路において、
前記第３の回路は、前記第１及び第２のクロック信号を受け、前記第３のクロック信号を出力する論理積回路を有する
ことを特徴とするクロック発生回路。
【請求項４】
請求項２及び３のいずれか１項に記載のクロック発生回路において、
制御信号に従って、前記第２のクロック信号の有効及び無効を切り替える制御回路を備え、
前記第３の回路は、前記第２のクロック信号が無効のとき、前記第３のクロック信号として前記第１のクロック信号を出力する
ことを特徴とするクロック発生回路。
【請求項５】
請求項１に記載のクロック発生回路において、
前記第２のクロック信号は差動信号である
ことを特徴とするクロック発生回路。
【請求項６】
請求項１に記載のクロック発生回路において、
前記第１のクロック信号を遅延させ、新たな第１のクロック信号を生成する遅延回路を備えた
ことを特徴とするクロック発生回路。
【請求項７】
請求項１に記載のクロック発生回路において、
前記第２のクロック信号を遅延させ、新たな第２のクロック信号を生成する遅延回路を備えた
ことを特徴とするクロック発生回路。
【請求項８】
請求項１に記載のクロック発生回路において、
前記第１のクロック信号が第１の論理レベルから第２の論理レベルへ変化するタイミングで前記第２のクロック信号をラッチするラッチ回路を備え、
前記第３の回路は、前記第１のクロック信号及び前記ラッチ回路によって生成された新たな第２のクロック信号を受ける
ことを特徴とするクロック発生回路。
【請求項９】
請求項１に記載のクロック発生回路において、
前記第２の回路は、自己の出力信号の反転を入力信号とし、前記第１のクロック信号に同期して前記第２のクロック信号を生成するフリップフロップを有する
ことを特徴とするクロック発生回路。
【請求項１０】
請求項１に記載のクロック発生回路において、
前記第３の回路は、制御信号に従って、前記第３のクロック信号の有効及び無効を切り替える
ことを特徴とするクロック発生回路。
【請求項１１】
請求項１に記載のクロック発生回路において、
前記第１及び第２のクロック信号から、前記第２のクロック信号の周期を有し、かつ第１の論理レベルから第２の論理レベルへの変化のタイミングが前記第１のクロック信号の当該タイミングと同じである新たな第２のクロック信号を出力する中継回路を備えた
ことを特徴とするクロック発生回路。
【請求項１２】
請求項１に記載のクロック発生回路において、
前記第３の回路は、前記第１のクロック信号に同期して動作するフリップフロップが偶数個直列に接続されてなるフリップフロップ群を有し、
前記フリップフロップ群における初段は前記第２のクロック信号を受け、最終段は前記第３のクロック信号を出力する
ことを特徴とするクロック発生回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００７−１８９２９３（Ｐ２００７−１８９２９３Ａ）
【公開日】平成１９年７月２６日（２００７．７．２６）
【国際特許分類】
【出願番号】特願２００６−３４２７（Ｐ２００６−３４２７）
【出願日】平成１８年１月１１日（２００６．１．１１）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１９年７月２６日（２００７．７．２６）
【国際特許分類】
【出願日】平成１８年１月１１日（２００６．１．１１）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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