【課題】高速動作が可能なＬＤＤ型ＭＩＳＦＥＴと、かつ高電圧駆動が可能なＬＤＤ型ＭＩＳＦＥＴとを内蔵する半導体集積回路装置を低コストで実現する。
【解決手段】高速動作が可能なＭＩＳＦＥＴは、ゲートサイドウオール層に自己整合された高濃度領域に金属シリサイド層を有し、高電圧駆動が可能なＭＩＳＦＥＴは、上記ゲートサイドウオール層の幅よりも大きい幅を有するＬＤＤ部を有し、そのＬＤＤ部に接して高濃度領域を有し、そしてその高濃度領域に金属シリサイド層を有する。 （もっと読む）

【課題】不純物が除去されたシリコン窒化膜を備える半導体素子の製造方法を提供する。
【解決手段】この方法は、半導体基板上にシリコン窒化膜を形成することを具備する。前記シリコン窒化膜を有する半導体基板をアンモニア（ＮＨ_３）気体雰囲気で熱処理して前記シリコン窒化膜内の不純物を除去する。一実施形態によって、前記シリコン窒化膜はシリコン前駆体としてＢＴＢＡＳを用いて形成することができる。前記シリコン窒化膜が前記ＢＴＢＡＳを用いて形成する場合でも前記シリコン窒化膜内の不純物は有効に除去できる。 （もっと読む）

【課題】 キャパシタ形成後のコンタクトプラグ形成時又は配線層形成時等に容量絶縁膜に加わるプラズマダメージを低減することにより、容量絶縁膜の劣化を抑制してキャパシタリーク電流の増大を防止する。
【解決手段】 半導体基板１００上の第１の層間絶縁膜１０６の上に形成され第２の層間絶縁膜１０９に、キャパシタ領域となる凹部１１０が形成されている。凹部１１０内に下部電極（第２のポリシリコン膜４１２及びＨＳＧ膜４１３）が形成されていると共に該下部電極上に容量絶縁膜となる酸化タンタル膜１１５及び上部電極となる第１の窒化チタン膜が形成されている。当該上部電極及び上層配線１２４のそれぞれと接続するプレートコンタクト１２０が、第１の層間絶縁膜１０６中に形成されたプラグ１０７Ｃを介して、半導体基板１００の表面部のＮ型不純物拡散層１０５と電気的に接続されている。 （もっと読む）

【課題】白金族金属、白金族合金または白金族金属の導電性酸化物を主成分とする膜を電極材料に用いた容量素子を有するＤＲＡＭの微細化を推進する。
【解決手段】酸化シリコン膜４３に溝４４を形成した後、あらかじめ酸化シリコン膜４３の下層に形成しておいた導電性下地膜４２をカソード電極とする電解メッキ法によって、溝４４の内部にＰｔ膜４５を形成する。その後、酸化シリコン膜４３をエッチングで除去した後、Ｐｔ膜４５をマスクにして導電性下地膜４２をドライエッチングすることにより、Ｐｔ膜４５とその下部に残った導電性下地膜４２とで容量素子の下部電極を形成する。 （もっと読む）

【課題】
強誘電体キャパシタ上部にＷプラグを採用することにより生じた上部電極コンタクト周辺の新たな問題を解決する。
【解決手段】
半導体装置は、半導体基板と、前記半導体基板に形成され、絶縁ゲートとその両側のソース／ドレインを有するＭＯＳトランジスタと、前記半導体基板上方に形成され、下部電極、強誘電体層、上部電極を有する強誘電体キャパシタと、前記上部電極上に形成され、上部電極の厚さの1／２以下の厚さを有し、水素耐性のある金属膜と、前記強誘電体キャパシタと金属膜を埋め込む層間絶縁膜と、前記層間絶縁膜を貫通し、前記金属膜に達し、導電性グルー膜とタングステン体とを含む導電性プラグと、前記層間絶縁膜上に形成され、前記導電性プラグに接続されたアルミ配線と、を有する。 （もっと読む）

【課題】局部接続を含む半導体集積回路及びその製造方法を提供する。
【解決手段】半導体基板の上に対向する側壁を有する導電ライン２２，２４，２６を形成する。絶縁層３４を堆積し、該絶縁層を、ラインの少なくとも一つの側壁の少なくとも一部分に沿ってエッチングする。絶縁スペーサ４７，４８，４９，５０，５２を形成する。局所接続層５６を導電ラインの少なくとも一部分上に横たわるように形成し、基板材料位置４２，４３，４４を電気的に接続する。局所接続層内に導電性増強不純物の浅い注入と深い注入を行う。導電性増強不純物を局所接続層からその下の半導体基板材料内に拡散する。 （もっと読む）

【課題】 配線材料であるＡｌと電極材料であるＰｔとの反応を効果的に抑制することができる、金属酸化物誘電体を用いたキャパシタを備える半導体装置の製造方法を提供する。
【解決手段】 金属酸化物誘電体を容量絶縁膜に用いるキャパシタを備える半導体装置の製造方法であって、半導体基板の上方に第１絶縁膜を介して第１電極６及び容量絶縁膜７を形成する工程と、第１絶縁膜上に第２絶縁膜９を形成する工程と、容量絶縁膜７の上面を露出する工程と、酸素雰囲気中で熱処理する工程と、容量絶縁膜７の上面に第１導電膜１０ａと第２導電膜１０ｂ，１０ｃとの積層膜からなる第２電極１０を形成する工程と、第２絶縁膜９上に第３絶縁膜１３を形成する工程と、第３絶縁膜に第２電極の一部を露出する開口部１４を形成する工程と、開口部１４内を覆うように第３導電膜１５を形成する工程と、第３導電膜１５上に配線層１６を形成する工程と、を含む半導体装置の製造方法。 （もっと読む）

【課題】 コンタクトプラグが第１配線に対し幅広である場合においても、意図しない短絡が防止できる。
【解決手段】 コンタクトプラグＶ２は、隣接する複数のＭ１配線に跨って形成され、複数のＭ１配線と１つのＭ２配線とを接続する。
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【課題】各製造工程段階の評価が正確且つ現実的に適用できる工業製品の製造方法を提供する。
【解決手段】工業製品の実マスクによるリソグラフィ工程を利用して、被処理基体の表面に、工業製品の一部をなす実パターン１１２_j-2，１１２_j-1，１１２_j，１１２_j+1，１１２_j+2を形成する工程と、この実パターンの上に配線変更用絶縁膜を形成する工程と、この配線変更用絶縁膜の一部を実パターンの一部が露出するように選択的に除去し、複数の電位抽出用コンタクトホール１１３_j-2，１１３_j-1，１１３_j，１１３_j+1，１１３_j+2；を開口する工程と、電位抽出用コンタクトホールを介して実パターンに電気的に接続される複数の評価用引出し配線１１１_i，１１１_i+1，を形成する工程と、この評価用引出し配線を用いて、実パターンのパターン欠陥を電気的に検出する工程とを含む。 （もっと読む）

【課題】 ランディングプラグコンタクト形成のためのＣＭＰ工程時、ポリシリコン膜とゲートハードマスク窒化膜との間の段差を防止できる半導体素子のランディングプラグコンタクト形成方法を提供すること。
【解決手段】 本発明では、ランディングプラグコンタクト(ＬＰＣ)の分離のためのポリシリコンリセス(Ｒｅｃｅｓｓ)のために、既存のＣＭＰ工程を用いず、２ステップのエッチバック工程を用いる。すなわち、第１エッチバック工程では、等方性ドライエッチング(部分エッチング)を通してゲート電極パターンの間の空間(コンタクトホール上部)に発生したポリシリコン膜のシーム(Ｓｅａｍ)を除去し、第２エッチバック工程では、ポリシリコン膜とハードマスク窒化膜とのエッチング速度が類似したレシピ(Ｒｅｃｉｐｅ)を適用して、非等方性ドライエッチングを行う。 （もっと読む）

【課題】
リーク電流をより多く抑制できるＭＩＭ容量素子を有する半導体装置とその製造方法を提供する。
【解決手段】
半導体装置は、半導体基板と、前記半導体基板に形成された複数の半導体素子と、第1の金属層を用いて、前記半導体基板上方に形成された金属配線と、前記第1の金属層を用いて、前記半導体基板上方に形成された下部電極と、前記下部電極上に、前記下部電極周縁から引き下がった形状で形成された誘電体膜と、前記誘電体膜体膜上に、前記誘電体膜周縁から引き下がった形状で形成された上部電極と、を有し、前記下部電極、誘電体膜、上部電極がＭＩＭ容量素子を構成する。 （もっと読む）

【課題】製造工程時間の増加を招くことなく、複数の凹部に埋め込まれた部材表面の平坦性を向上することのできる技術を提供する。
【解決手段】相対的に面積の大きい第１ダミーパターンＤＰ_１と相対的に面積の小さい第２ダミーパターンＤＰ_２とをダミー領域ＦＡに配置することによって、素子形成領域ＤＡとダミー領域ＦＡとの境界ＢＬ近くまでダミーパターンを配置することができる。これにより、分離溝内に埋め込まれた酸化シリコン膜の表面の平坦性をダミー領域ＦＡの全域において向上することができる。さらに、ダミー領域ＦＡのうち相対的に広い領域を上記第１ダミーパターンＤＰ_１で占めることで、マスクのデータ量の増加を抑えることができる。 （もっと読む）

この発明は、半導体本体（１）と基板（２）とを備えた半導体装置（１０）であって、少なくとも一つの半導体素子（３）を備え、そして、少なくとも一つの接続領域（４）と、接続領域（４）に接続された上部に横たわる帯状接続導体（５）とが設けられ、帯状接続導体と接続領域とが共に誘電体材料内に窪んでおり、続いて、第一の誘電体層（６）と、第一のハードマスク層（７）と、そして、第二の誘電体層（８）とが半導体本体（１）上に堆積され、接続領域（４）が形成される部位において、炭素とフッ素との化合物を含むプラズマを用いたプラズマエッチングにより第一の誘電体層（６）内にバイア（４４）が形成され、そして、この構造の上部に堆積されたパターンニングされたフォトレジスト層が存在している状態で、接続導体（６）が形成される部位において、プラズマエッチングにより第二の誘電体層（８）内にトレンチ（５５）が形成され、接続領域（４）と接続導体（５）とをそれぞれ形成するために、バイア（４４）及びトレンチ（５５）が導電材料で満たされ、そして、トレンチ（５５）が形成される前に、既に形成されたバイア（４４）が有機材料（２）で満たされる半導体装置の製造方法に関する。この発明では、バイア（４４）のエッチング中にバイア（４４）が同時にほぼ完全に有機材料（２０）で満たされるように、第一の誘電体層（６）の材料と、プラズマエッチングによる第一の誘電体層（６）内のバイア（４４）の形成中のエッチング条件とが選ばれ、この構造及びプラズマ内に既に存在する有機材料から有機材料（２０）が形成される。エッチングの間にレジスト層が存在することと、そこで炭素とフッ素との化合物を用いること以外に、関わる条件は、第一（そして第二）の誘電体層（６，８）とこれら層（６，８）のエッチングの間の電力の選択に関する。
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【課題】 ＣＭＯＳ半導体装置において抵抗素子の部分のスペース効率の向上を図ることを目的とする。
【解決手段】 正の温度特性を有する拡散抵抗素子部ＲＡと負の温度特性を有するポリシリコン抵抗素子部ＲＢとが、シリコン酸化膜５０を間において、拡散抵抗素子部ＲＡが下側、ポリシリコン抵抗素子部ＲＢが上側とされて平面的に重なって配置してある。拡散抵抗素子部ＲＡとポリシリコン抵抗素子部ＲＢとは電気的に直列に接続されている。 （もっと読む）

【課題】本発明は、薄膜トランジスタアレイ基板およびその製造方法を提供することにその目的がある。
【解決手段】本発明は、保護膜なしに薄膜トランジスタを保護すると共に、マスクの数を低減し、製造費用を低減することができ、及び、データパッドをゲート金属パターンとデータ金属パターンのジャンピング構造で形成することによって、データパッドのオープンによる電食を防止することができる、薄膜トランジスタアレイ基板およびその製造方法を提供する。 （もっと読む）

【課題】機械的強度が十分に強く、しかも、比誘電率が極めて低い絶縁膜を有する半導体装置の製造方法を提供する。
【解決手段】半導体基板上に多孔質の第１の絶縁膜３８を形成する工程と、第１の絶縁膜上に、第１の絶縁膜より密度の高い第２の絶縁膜４０を形成する工程と、第１の絶縁膜上に第２の絶縁膜が存在している状態で、電子線、紫外線又はプラズマを照射し、第１の絶縁膜を硬化させる工程とを有している。緻密性の高い第２の絶縁膜を介して第１の絶縁膜に電子線等を照射するため、第１の絶縁膜に大きなダメージが加わるのを防止しつつ、第１の絶縁膜を硬化させることができる。第１の絶縁膜にダメージが加わるのを防止することができるため、吸湿性の増大や密度の増大を防止することができ、ひいては、比誘電率の増大を防止することができる。従って、比誘電率が低く、しかも機械的強度の高い絶縁膜を有する半導体装置を提供することができる。 （もっと読む）

【課題】金属配線を定義するエッチング工程の際に、下部膜に加えられる損傷を最小化する。
【解決手段】半導体基板上に第１エッチング停止膜、第１層間絶縁膜、第２層間絶縁膜、第２エッチング停止膜、バッファ酸化膜、ハードマスク用第１導電膜を順次形成する工程と、第１エッチング停止膜を露出させるコンタクトホールを形成する工程と、第１エッチング停止膜を除去する工程と、ハードマスク用第１導電膜と同一の導電膜を形成し、平坦化を行ってコンタクトプラグを形成する工程と、第３層間絶縁膜、ハードマスク用第２導電膜、反射防止膜を順次形成する工程と、反射防止膜をパターニングする工程と、反射防止膜をエッチングマスクとしてハードマスクをパターニングする工程と、第２エッチング停止膜が露出するまでエッチングしてトレンチを形成する工程と、ハードマスク用第２導電膜と同一の導電膜を形成し、平坦化を行って金属配線を形成する工程とを含む。 （もっと読む）

【課題】絶縁膜に形成した溝の内部に導電層を形成する方法を提供する。
【解決手段】酸化シリコン膜２４に形成した溝２５の内部にアモルファスシリコン膜２６Ａを堆積し、続いてアモルファスシリコン膜２６Ａの上部にフォトレジスト膜３０をスピン塗布する。次に、フォトレジスト膜３０の全面に露光光を照射して溝２５の外部のフォトレジスト膜３０を露光する。このとき、溝２５の内部のフォトレジスト膜３０は、露光量が不足するので露光されない。次に、フォトレジスト膜３０を現像して露光部である溝２５の外部のフォトレジスト膜３０を除去した後、溝２５の内部に残った未露光のフォトレジスト膜３０をマスクにしたドライエッチングで溝２５の外部のアモルファスシリコン膜２６Ａを除去する。 （もっと読む）

【課題】配線間の寄生容量を十分に低減し得る半導体装置の製造方法を提供することにある。
【解決手段】半導体基板１０上に多孔質絶縁膜５４を形成する工程と、多孔質絶縁膜の表層部を緻密化する緻密化処理を行うことにより、多孔質絶縁膜５４の表層部に、多孔質絶縁膜より密度の高い緻密層５６を形成する工程とを有している。多孔質絶縁膜の表層部を緻密化する緻密化処理を行うことにより緻密層を形成するため、エッチングストッパ膜や保護膜として機能しうる良質な緻密層を極めて薄く形成することができる。従って、配線間の寄生容量を十分に低減することができる。 （もっと読む）

【課題】保護膜なしに薄膜トランジスタを保護すると共に、製造費用を低減する薄膜トランジスタアレイ基板を得る。。
【解決手段】ゲートライン１０２と接続されたゲート電極１０６と、データライン１０４と接続されたソース電極１０８と、ソース電極とチャンネルを介して対向するドレイン電極１１０と、ソース電極およびドレイン電極間のチャンネルを形成する半導体層１１４、１１６と、ドレイン電極と接触形成された画素電極１２２と、半導体層のチャンネルに形成されるチャンネル保護膜１２０と、ゲートラインから延長され、半導体パターンと透明導電パターンが積層されたゲートパッド１５０と、データラインと接続され、透明導電パターンが積層されたデータパッド１６０と、半導体層、ゲートラインおよびゲートパッド、データラインおよびデータパッドの下に形成されるゲート絶縁膜１１２とを含む。 （もっと読む）