【課題】バリア膜を良好に形成することができながら、Ｃｕ配線中のＭｎの残留量を低減することができる、半導体装置の製造方法を提供する。
【解決手段】ＳｉおよびＯを含む第２絶縁層６に、第２溝１１およびビアホール１２が形成された後、Ｍｎからなる金属膜１８が第２溝１１およびビアホール１２の側面および底面に被着される。次いで、金属膜１８中のＭｎと第２絶縁層６中のＳｉおよびＯとを結合させるための熱処理が行われる。この熱処理の結果、第２溝１１およびビアホール１２の内面上に、ＭｎＳｉＯからなるバリア膜が形成される。 （もっと読む）

【課題】簡易なプロセスで抵抗層上の所定領域を選択的にサリサイド化することができ、かつ、抵抗の占有面積を小さくすることができる半導体装置の製造方法を提供する。
【解決手段】第１素子形成領域１と第２素子形成領域２とを有し、第２素子形成領域２に第１抵抗層３０を形成し、その上に第１絶縁層４０と導電層を形成し、第２素子形成領域２の導電層を高抵抗化し、導電層の一部を除去して、第１素子形成領域１にゲート電極５０を形成すると同時に、第２素子形成領域２に第２抵抗層５２を形成し、第２素子形成領域２の第２抵抗層５２の上方に第２絶縁層９０を形成し、第１素子形成領域１の半導体基板１０に不純物を注入して、ソース領域およびドレイン領域７０ａ，７０ｂを形成し、ソース領域およびドレイン領域７０ａ，７０ｂの上と、第２素子形成領域２の第１抵抗層３０および第２抵抗層５２の上と、にシリサイド層８０を形成する。 （もっと読む）

【課題】溝を埋め尽くすように形成されるＣｕ層中のＭｎの残留量の増加を生じることなく、溝の側面上における合金膜の膜剥がれの発生を防止することができる、半導体装置の製造方法を提供する。
【解決手段】ＳｉおよびＯを含む絶縁材料からなる第２絶縁層６に、第２溝１１が形成される。次に、スパッタ法により、第２溝１１の内面に、ＣｕＭｎ合金からなる合金膜１８が被着される。この合金膜１８は、第２溝１１の内面に接する部分のＭｎ濃度が相対的に高く、その表層部分のＭｎ濃度が相対的に低くなるように形成される。次いで、合金膜１８上に、Ｃｕからなる第２配線１４が形成される。第２配線１４の形成後、熱処理により、第２配線と第２絶縁層６との間に、ＭｎＳｉＯからなる第２バリア膜１３が形成される。 （もっと読む）

【課題】接合リーク電流の低減が図られる半導体装置の製造方法を提供する。
【解決手段】半導体基板１に所定の深さのトレンチが形成され、そのトレンチ５内に分離酸化膜６が形成される。不純物イオンを注入することにより、分離酸化膜６の表面に、分離酸化膜６のエッチング特性とは異なるエッチング特性を有する改質層７が形成される。半導体基板の領域に、トランジスタ等の所定の半導体素子が形成される。半導体基板１上に、エッチングストッパ膜１０および層間絶縁膜１６が形成される。その層間絶縁膜１６およびエッチングストッパ膜に、金属シリサイド９の表面を露出するコンタクトホール１６ａ，１６ｂが形成される。コンタクトホール１６ａ，１６ｂ内にプラグ１８ａ，１８ｂが形成される。 （もっと読む）

【課題】配線層の配線同士間の容量を低くしたままで、機械強度の低下を防ぐことが可能な半導体装置およびその製造方法を提供すること目的とする。
【解決手段】本発明に係る半導体装置およびその製造方法によれば、下地層１，２，３上に形成された第１の配線層６と、第１の配線層６と同一面内に形成され、所定の温度で気化する配線層間膜４とを備える。そして、第１の配線層６上、および、配線層間膜４上に形成された拡散防止膜７を備え、第１の配線層６に沿って第１の配線層６と同一面内にエアギャップ８が設けられている。 （もっと読む）

【課題】ＭＩＭ（金属−絶縁体−金属）コンデンサの面積削減製造方法の提供。
【解決手段】コンデンサ誘電体の垂直部の周辺に挟持された第１伝導線１２４及び第２伝導線を含む垂直ＭＩＭコンデンサ。追加の伝導線は、両面コンデンサを形成して静電容量を増加させるために、コンデンサ誘電体のもう一つの垂直部によって分離された直近第１伝導線１２４に垂直に位置しても良い。複数の垂直ＭＩＭコンデンサは、静電容量を増加させるために、同時に平行に接続してもよい。 （もっと読む）

【課題】溝の側面上における合金膜の膜剥がれの発生を防止することができる、半導体装置の製造方法を提供する。
【解決手段】ＳｉおよびＯを含む絶縁材料からなる第２絶縁層６に、第２溝１１が形成され、第２溝１１と第１溝３とが対向する部分にビアホール１２が貫通形成された後、スパッタ法により、ＣｕＭｎ合金からなる合金膜１８が第２溝１１およびビアホール１２の側面および底面に被着される。そして、合金膜１８における第２溝１１の底面および第１配線５上に被着された部分が薄くされる。その後、合金膜１８上に、Ｃｕを主成分とする金属材料からなる第２配線１４が形成される。第２配線１４の形成後、熱処理により、第２配線と第２絶縁層６との間に、ＭｎＳｉＯからなる第２バリア膜１３が形成される。 （もっと読む）

【課題】シリサイド化処理を途中で実施する製造工程において、工程数を増大させることなくエアギャップ構造を形成する。
【解決手段】シリコン基板１上にゲート絶縁膜４、ゲート電極ＭＧ、ＳＧ１、ＳＧ２の層構造となる多結晶シリコン膜５、ＯＮＯ膜６、多結晶シリコン膜７、シリコン窒化膜を積層形成してこれを書くゲート電極の幅に分離形成する。電極間にポリシラザンを埋め込み、この後、選択ゲート電極ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間にスペーサ９、シリコン窒化膜１０、シリコン酸化膜１１を形成する。ゲート電極の上部の多結晶シリコン膜７の上面にコバルトを形成し、シリサイド化する。この後、ポリシラザンを除去し、埋め込み性の悪い条件でＴＥＯＳ酸化膜１２を形成することで、空隙部ＡＧ１、ＡＧ２を形成する。 （もっと読む）

【課題】強誘電体メモリとその製造方法において、デバイスの信頼性を向上させること。
【解決手段】シリコン基板３０と、シリコン基板３０に形成されたトランジスタTR₁〜TR₃と、トランジスタTR₁〜TR₃を覆い、コンタクトホール４５ａが形成された層間絶縁膜４５と、コンタクトホール４５ａ内に形成され、トランジスタTR₁〜TR₃と電気的に接続されたコンタクトプラグ５０と、コンタクトプラグ５０の上に形成された強誘電体キャパシタQとを有し、コンタクトプラグ５０は、第１のグルー膜４２、第１のメタル膜４３、及び第２のメタル膜４８をこの順に形成してなる強誘電体メモリによる。 （もっと読む）

【課題】簡便な方法により、マスク側壁への反応生成物の堆積を防止することができる半導体装置を製造する方法を提供する。
【解決手段】下部電極２１、強誘電体、常誘電体、反強誘電体等による誘電体層２２、及び上部電極２３を含むキャパシタを複数備える半導体装置の製造方法は、上部電極層をパターニングして、複数の上部電極２３、２３’、２３”を形成する工程と、複数の上部電極２３、２３”を被覆し、かつ最端に配置された上部電極２３’の少なくとも一方側の端部を露出する第１マスクパターンを形成する工程と、第１マスクパターンを用いて、誘電体層２２をパターニングする工程とを有する。 （もっと読む）

【課題】溝の側面上における金属膜の膜剥がれの発生を防止することができながら、Ｃｕ配線中のＭｎの残留量を低減させることができる、半導体装置の製造方法を提供する。
【解決手段】第１配線５上に、ＳｉおよびＯを含む第２絶縁層６が形成された後、第２絶縁層６に、第２溝１１およびビアホール１２が形成される。次に、スパッタ法により、溝の内面およびビアホールの内面に、ＭｎＯからなる金属膜１８が被着される。このとき、第２溝１１の内面およびビアホール１２の側面には、スパッタリングのエネルギーによって、金属膜１８中のＭｎＯが入り込み、ＭｎＳｉＯからなる第２バリア膜１３が形成される。そして、金属膜１８におけるビアホール１２の底面に形成された部分が除去された後、ビアホール１２にビア１５が埋設されるとともに、第２溝１１に第２配線１４が埋設される。 （もっと読む）

【課題】下地となるサイドウォールにダメージを与えることなく外側のサイドウォールを除去可能で、これにより狭スペース化したゲート電極間に自己整合的にソース／ドレインに達する接続孔を形成できる半導体装置の製造方法を提供する。
【解決手段】半導体基板１上にゲート構造体Ａを形成し、さらにノンドープシリコン系絶縁膜１１と、不純物ドープ窒化シリコン膜１３と順に成膜する。これらの膜１１，１３を異方性エッチングし、ゲート構造体Ａの側壁に第１サイドウォール１１ａと第２サイドウォール１３ａとを形成する。半導体基板１の表面側にソース／ドレイン拡散層１５を形成し、アルカリエッチング溶液を用いたウェットエッチングにより、第２サイドウォール１３ａを選択的に除去する。半導体基板１上に層間絶縁膜を形成し、第１サイドウォール１１ａをストッパとしたエッチングにより層間絶縁膜にソース／ドレイン拡散層１５に達する接続孔を形成する。 （もっと読む）

【課題】互いに異なる金属膜厚からなるゲート電極を有するｎ型及びｐ型ＭＩＳトランジスタを備えた半導体装置において、ゲートリークによる劣化を抑制する。
【解決手段】半導体装置は、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備える。第１のＭＩＳトランジスタは、第１の活性領域１２ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１の金属膜１４ａ、及び、第１の金属膜１４ａ上に形成された第１のシリコン膜１７ａを含む第１のゲート電極２４Ａとを備える。第２のＭＩＳトランジスタは、第２の活性領域１２ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜上に形成された第１の金属膜１４ｂ、第１の金属膜１４ｂ上に形成された第２の金属膜１５ｂ、及び、第２の金属膜１５ｂの上に形成された第２のシリコン膜１７ｂを含む第２のゲート電極２４Ｂとを備えている。 （もっと読む）

【課題】無駄を省いた状態で、所望とする微細なパターンに電着による膜が形成できるようにする。
【解決手段】まず、容器１５１内に電着液１５２を収容し、電着液１５２の中で、白金からなる対向電極１５３に基板１０１の金属パターン１０４形成面を対向させて配置する。この状態で、定電圧源１５４により、対向電極１５３に正電圧を印加し、シード層１０２に負電圧を印加する。ここで、金属パターン１０５に必要な配線を接続することで、シード層１０２に対する負電圧の印加を行う。このようなカチオン電着により、金属パターン１０４および金属パターン１０５の露出している面（上面）に、電着液１５２中の電着成分が付着（析出）し、電着絶縁膜１０６が形成される。 （もっと読む）

【課題】半導体装置の電流駆動能力の向上および電流駆動能力の変動の抑制が図られた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板２００と、半導体基板２００の主表面に形成された溝部内に埋め込まれた素子分離絶縁膜１０４と、半導体基板２００の主表面上に形成されたゲート電極１２０と、ゲート電極１２０と隣り合う部分に形成されたソース領域１１１と、ゲート電極１２０と隔てて設けられたゲート電極１５０と、ゲート電極１５０と隣り合う部分に形成されたソース領域１４１と、ソース領域１１１，１４１を覆うように形成され、素子分離絶縁膜１０４が半導体基板２００に加える応力と反対方向の応力を半導体基板に加えるストレス絶縁膜１３０を備え、ゲート電極１２０の隣りに位置する部分は、ゲート電極１２０下に位置する部分よりも下方に位置し、ゲート電極１５０の隣りに位置する部分からゲート電極１５０下に達する部分は、実質的に面一とされる。 （もっと読む）

【課題】ＴＥＧ上のパッド部の浸食を防止し、また、実デバイスのパッド部の半田のぬれ性や半田形成後のシェア強度の向上を図る。
【解決手段】半導体ウエハのチップ領域ＣＡの第３層配線Ｍ３およびスクライブ領域ＳＡの第３層配線Ｍ３を、それぞれ、ＴｉＮ膜Ｍ３ａ、Ａｌ合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃで構成し、チップ領域ＣＡの再配線４９上の第２パッド部ＰＡＤ２を洗浄し、もしくはその上部に無電界メッキ法でＡｕ膜５３ａを形成する。さらに、Ａｕ膜５３ａ形成後、リテンション検査を行い、その後、さらに、Ａｕ膜５３ｂを形成した後、半田バンプ電極５５を形成する。その結果、ＴｉＮ膜Ｍ３ｃによってＴＥＧであるスクライブ領域ＳＡの第３層配線Ｍ３の第１パッド部ＰＡＤ１のメッキ液等による浸食を防止でき、また、Ａｕ膜５３ａ、５３ｂによって第２パッド部ＰＡＤ２の半田のぬれ性や半田形成後のシェア強度の向上を図ることができる。 （もっと読む）

【課題】セルフアラインコンタクトを形成する際に、エクステンション領域及びソースドレイン領域におけるシリサイド化されていない部分とコンタクトとが接触することがない半導体装置を実現できるようにする。
【解決手段】半導体装置は、ゲート電極１３の側壁の上から半導体基板１１の上に亘って形成されたＬ字サイドウォール１４と、層間絶縁膜２２と、Ｌ字サイドウォール１４に覆われたエクステンション領域１６と、一部がＬ字サイドウォール１４に覆われたソースドレイン領域１５と、ソースドレイン領域１５におけるＬ字サイドウォール１４に覆われていない部分に形成されたシリサイド層１７と、シリサイド層１７と接続されたコンタクト１７とを備えている。Ｌ字サイドウォール１４は、層間絶縁膜２２と比べてエッチングレートが小さい絶縁材料により形成されている。 （もっと読む）

【課題】 シリコン貫通ビア構造およびシリコン貫通ビアを製作する方法を提供する。
【解決手段】 この方法は、（ａ）シリコン基板（１００）内にトレンチ（１４０）を形成するステップであって、トレンチ（１４０）が基板（１００）の上面（１０５）に対して開いているステップと、（ｂ）トレンチ（１４０）の側壁上に二酸化シリコン層（１４５）を形成するステップであって、二酸化シリコン層がトレンチ（１４０）を充填しないステップと、（ｃ）トレンチ内の残りの空間をポリシリコン（１６０）で充填するステップと、（ｄ）（ｃ）の後に、基板（１００）内にＣＭＯＳデバイス（２００）の少なくとも一部分を製作するステップと、（ｅ）トレンチ（１４０）からポリシリコン（１６０）を除去するステップであって、誘電体層（１４５）がトレンチの側壁上に残存するステップと、（ｆ）トレンチ（１４０）を導電性コア（２５５）で再充填するステップと、（ｇ）（ｆ）の後に、基板（１００）の上面（１０５）の上に１つまたは複数の配線層（２６０）を形成するステップであって、基板（１００）に隠されている１つまたは複数の配線レベルのうちの１つの配線レベル（２５５）の１つの電線（２６０）が導電性コア（２５５）の上面に接触するステップとを含む。 （もっと読む）

【課題】パッド領域における内部応力発生時にその応力が接続孔に偏って集中することを防止し、それに起因する配線機能の劣化を回避することを可能とするとともに、格子状の配線をＣＭＰの対象面としたとき、ＣＭＰ時のディッシング量及びエロージョン量を低減させる。
【解決手段】パッド領域内において低誘電率絶縁膜に形成された第１の接続孔の占有密度が、素子領域における前記第２の接続孔の占有密度よりも高く、パッド領域における前記低誘電率絶縁膜の上方に、前記素子領域と外部とを電気的に接続するための格子状の配線が形成される。格子状の配線は、パッド領域における低誘電率絶縁膜の上方にさらに形成された低誘電率絶縁膜に格子状の配線溝パターンが形成され、当該配線溝パターン内に配線材料を埋め込むことにより形成された配線である。また、第１の接続孔及び格子状の配線はデュアルダマシン法によって形成される。 （もっと読む）

【課題】ドライエッチング時のゲート絶縁膜へのプラズマチャージを抑制することにより、製品の歩留まり及び信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】半導体ウェハの有効領域に製品チップを形成すると共に、前記半導体ウェハの無効領域に有効領域の外周を囲むようにダミーチップを形成している。また、ダミーチップ及び製品チップそれぞれは、ゲート絶縁膜、ゲート電極、層間絶縁膜及びコンタクトホールを有している。その為、層間絶縁膜の膜厚は半導体ウェハの中央部に比べて外周部が薄くなっている場合において、ドライエッチング時のゲート絶縁膜へのプラズマチャージを抑制する。 （もっと読む）