半導体装置及びその製造方法
【課題】ドライエッチング時のゲート絶縁膜へのプラズマチャージを抑制することにより、製品の歩留まり及び信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】半導体ウェハの有効領域に製品チップを形成すると共に、前記半導体ウェハの無効領域に有効領域の外周を囲むようにダミーチップを形成している。また、ダミーチップ及び製品チップそれぞれは、ゲート絶縁膜、ゲート電極、層間絶縁膜及びコンタクトホールを有している。その為、層間絶縁膜の膜厚は半導体ウェハの中央部に比べて外周部が薄くなっている場合において、ドライエッチング時のゲート絶縁膜へのプラズマチャージを抑制する。
【解決手段】半導体ウェハの有効領域に製品チップを形成すると共に、前記半導体ウェハの無効領域に有効領域の外周を囲むようにダミーチップを形成している。また、ダミーチップ及び製品チップそれぞれは、ゲート絶縁膜、ゲート電極、層間絶縁膜及びコンタクトホールを有している。その為、層間絶縁膜の膜厚は半導体ウェハの中央部に比べて外周部が薄くなっている場合において、ドライエッチング時のゲート絶縁膜へのプラズマチャージを抑制する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に係わり、特にCMPプロセスによって引き起こされるドライエッチング時のプラズマダメージの集中を抑制できる半導体装置及びその製造方法に関する。
【背景技術】
【0002】
半導体集積回路によって構成された半導体装置においては、高集積化が大きく進展してきており、トランジスタ等の素子における微細化に伴い、より正確なパターニング技術の開発が課題となっている。その為、層間絶縁膜をCMP技術で平坦化する技術手法の採用が一般的になされている。また、拡散層及びトランジスタのゲート電極等において段差のある箇所へのコンタクトのエッチングが過剰にならないように、例えば下層を窒化膜、上層を酸化膜となるように層間絶縁膜を多層にして、エッチングレートをコントロールしている(例えば特許文献1参照)。
【0003】
特開平8−236619号公報(段落0028〜0030)
【0004】
以下、図面を参照して従来の半導体装置の製造方法を説明する。
図7は従来の半導体ウェハにおけるチップの配置を示す平面図であり、図8は図7に示すチップの配置の一部を拡大した図である。また、図9、図10、図11及び図12の各図は、図7に示すB−B'部を部分的に拡大した断面図であり、従来の半導体装置の製造方法を説明する為の断面図である。
【0005】
図7に示すように、半導体ウェハ上の有効領域22には多数の製品チップ70が配置されており、各製品チップ70は図8に示すスクライブラインによって分割されている。また、有効領域22の周囲は製品チップが形成されない無効領域71によって囲まれている。
【0006】
図9(a)に示すように、有効領域22のシリコン基板51にLOCOS酸化膜(図示せぬ)を形成後、シリコン基板51上に熱酸化法にてゲート絶縁膜54を形成する。次いで、ゲート絶縁膜54上にゲート電極55を形成する。その後、シリコン基板51にLDD(Lightly Doped Drain)領域53を形成する。次いで、ゲート電極55及びゲート絶縁膜54の側壁にサイドウォール56を形成した後、シリコン基板51のソース・ドレイン領域には自己整合的にソース・ドレイン領域の拡散層52が形成される。次いで、CVD(Chemical Vapor Deposition)法にてゲート電極55上に第1の層間絶縁膜57を形成する。その後、CMP処理によって第1の層間絶縁膜57は平坦化される。この際に、層間絶縁膜57は完全に平坦化されず、半導体ウェハの中央は膜厚が厚め、半導体ウェハの外周は中央と比較すると膜厚が薄めとなる。
【0007】
次いで、図9(b)に示すように、フォトリソグラフィー法により、第1の層間絶縁膜57上に第1のレジスト膜65を形成する。この第1のレジスト膜65をマスクにしてドライエッチング法にて第1の層間絶縁膜57を加工形成する。第1の層間絶縁膜57を加工することによってゲート電極55上にコンタクトホール58が形成される。コンタクトホール58がゲート電極55上に到達するまでのプロセスは図9(b)、図10(a)、(b)に示すように第1の層間絶縁膜57の膜厚が薄い半導体ウェハ外周部のコンタクトホールが先に開口される。次いで、図10(b)に示すように、第1のレジスト膜65を剥離した後、コンタクトホール58内に第1のWプラグ59が埋め込まれる。その後、第1の層間絶縁膜57及び第1のWプラグ59上に第1の配線60が形成される。
【0008】
次いで、図11(a)に示すように、CVD法にて第1の層間絶縁膜57及び第1の配線60上に第2の層間絶縁膜61を形成する。その後、CMP処理によって第2の層間絶縁膜61は平坦化される。この際に、層間絶縁膜61は完全に平坦化されず、半導体ウェハの中央は膜厚が厚め、半導体ウェハの外周は中央と比較すると膜厚が薄めとなる。
【0009】
次いで、図11(b)に示すように、フォトリソグラフィー法により、第2の層間絶縁膜61上に第2のレジスト膜66を形成する。この第2のレジスト膜66をマスクにしてドライエッチング法にて第2の層間絶縁膜61を加工形成する。第2の層間絶縁膜61を加工することによって第1の配線60にviaホール62が形成される。viaホール62が第1の配線60上に到達するまでのプロセスは図11(b)、図12(a)、(b)に示すように第2の層間絶縁膜61の膜厚が薄い半導体ウェハ外周部のviaホールが先に開口される。次いで、図12(b)に示すように、第2のレジスト膜66を剥離した後、viaホール62内に第2のWプラグ63が埋め込まれる。その後、第2の層間絶縁膜61及び第2のWプラグ63上に第2の配線64が形成される。
【発明の開示】
【発明が解決しようとする課題】
【0010】
上述したように層間絶縁膜の形成後に行われるCMP処理において、完全な平坦化は現状実現が困難である。CMP処理後の層間絶縁膜の膜厚は、半導体ウェハの中央に比べて半導体ウェハの外周が薄くなる傾向にある。また、層間絶縁膜である酸化膜が薄い半導体ウェハ外周部でのコンタクトホール及び酸化膜が厚い半導体ウェハ中央部でのコンタクトホールを同時に加工することとなる。それにより、酸化膜が薄い半導体ウェハ外周部で最初にコンタクトホールが開口し、ゲート電極が露出することとなり、半導体ウェハ外周部のコンタクトホールにプラズマチャージが集中する。さらに、その後形成されるviaホールに関しても、コンタクトホールと同様の課題がある。その為、プラズマチャージが集中する半導体ウェハ外周部において、ゲート絶縁膜破壊を起こし易く、製品の歩留まりや信頼性が低下することがある。
【0011】
また、上記の問題点を考慮し、エッチングが過剰にならないように、例えば下層を窒化膜、上層を酸化膜となるように層間絶縁膜を多層にして、エッチングレートをコントロールする技術がある。しかし、工程数も多くなり、コストデメリットになるといった問題がある。
【0012】
本発明に係る幾つかの態様は、その目的は、ドライエッチング時のゲート絶縁膜へのプラズマチャージを抑制することにより、製品の歩留まり及び信頼性を向上させることのできる半導体装置及びその製造方法である。
【課題を解決するための手段】
【0013】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体ウェハの有効領域に製品チップを形成すると共に、前記半導体ウェハの無効領域に、前記有効領域の外周を囲むようにダミーチップを形成する工程を有する半導体装置の製造方法であって、
前記工程は、前記半導体ウェハにゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極上に層間絶縁膜を形成し、前記層間絶縁膜にドライエッチング法により前記ゲート電極上に位置するコンタクトホールを形成する工程を有しており、
前記ダミーチップ及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする。
【0014】
上記半導体装置の製造方法によれば、前記有効領域の外周を囲むようにダミーチップを形成することにより、前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっている場合のコンタクトホール形成において、外側に配置されているダミーチップ内のコンタクトホールが製品チップ内のコンタクトホールよりも早く開口する。それにより、コンタクトホール形成おいてドライエッチング時に発生するチャージング電流は先に開口したコンタクトホール下のゲート電極へ集中され、シリコン基板へ逃がされる。従って、製品の歩留まりを向上させ、信頼性の高い製品を作製することが可能となる。
【0015】
また、本発明に係る半導体装置の製造方法において、前記ダミーチップ及び前記製品チップそれぞれの外周に位置するスクライブライン領域はダミーパターンを有しており、前記ダミーパターンは前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有していることが好ましい。
【0016】
本発明に係る半導体装置の製造方法は、半導体ウェハの有効領域に製品チップを形成すると共に、前記半導体ウェハの有効領域の外周を囲むスクライブライン領域にダミーパターンを形成する工程を有する半導体装置の製造方法であって、
前記工程は、前記半導体ウェハにゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極上に層間絶縁膜を形成し、前記層間絶縁膜にドライエッチング法により前記ゲート電極上に位置するコンタクトホールを形成する工程を有しており、
前記ダミーパターン及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする。
【0017】
上記半導体装置の製造方法によれば、前記半導体ウェハの有効領域の外周を囲むスクライブライン領域にダミーパターンを形成することによって、前記層間絶縁膜の膜厚が前記半導体ウェハの中央部に比べて外周部が薄くなっている場合のコンタクトホール形成において、前記ダミーパターン内のコンタクトホールが製品チップ内のコンタクトホールよりも早く開口する。それにより、コンタクトホール形成おいてドライエッチング時に発生するチャージング電流は先に開口したコンタクトホール下のゲート電極へ集中され、シリコン基板へ逃がされる。従って、製品の歩留まりを向上させ、信頼性の高い製品を作製することが可能となる。
【0018】
また、本発明に係る半導体装置の製造方法において、前記製品チップは第2のダミーパターンを有しており、前記第2のダミーパターンは前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有していることが好ましい。
【0019】
また、本発明に係る半導体装置の製造方法において、前記工程は、前記コンタクトホールを形成した後に、前記コンタクトホール内に導電膜を埋め込み、前記導電膜上に配線を形成し、前記配線及び前記層間絶縁膜の上に第2の層間絶縁膜を形成し、前記第2の層間絶縁膜にドライエッチング法により前記配線上に位置するviaホールを形成する工程をさらに具備し、
前記第2の層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることも可能である。
【0020】
本発明に係る半導体装置は、半導体ウェハの有効領域に形成された製品チップと、前記半導体ウェハの無効領域に形成され、前記有効領域の外周を囲むように配置されたダミーチップとを有する半導体装置であって、
前記半導体ウェハに形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜にドライエッチング法により形成された前記ゲート電極上に位置するコンタクトホールと、
を具備し、
前記ダミーチップ及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする。
【0021】
本発明に係る半導体装置は、半導体ウェハの有効領域に形成された製品チップと、前記半導体ウェハの有効領域の外周を囲むスクライブライン領域に形成されたダミーパターンとを有する半導体装置であって、
前記半導体ウェハに形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜にドライエッチング法により形成された前記ゲート電極上に位置するコンタクトホールと、
を具備し、
前記ダミーパターン及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする
【0022】
また、本発明に係る半導体装置において、前記コンタクトホール内に埋め込まれた導電膜と、前記導電膜上に形成された配線と、前記配線及び前記層間絶縁膜の上に形成された第2の層間絶縁膜と、前記第2の層間絶縁膜にドライエッチング法により形成された前記配線上に位置するviaホールとをさらに具備し、
前記第2の層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることも可能である。
【発明を実施するための最良の形態】
【0023】
以下、図面を参照して本発明の実施形態について説明する。
図1は本発明の実施形態に係る半導体ウェハにおけるチップの配置を示す平面図であり、図2は図1に示す製品チップの配置の一部を拡大した図である。
【0024】
図1に示すように、半導体ウェハ上の有効領域22には多数の製品チップ70が配置されており、図2は図1に示す製品チップ70の配置の一部を拡大した図であり、露光レイアウトである1ショットの図である。製品チップ70は、図2に示すスクライブライン領域72によって分割される。
【0025】
また、ショット毎においてスクライブライン72の外周部には第1のダミーパターン23が配置されており、各製品チップ70の内部においては第2のダミーパターン21aが配置されている。第2のダミーパターン21aは、製品回路に電気的に接続されないものであって、1個の製品チップ70内の製品回路を構成する全てのゲート電極よりその製品チップ70の外周側に配置されている。
【0026】
さらに、有効領域22の周囲にある製品チップが形成されることのない無効領域71にはダミーチップ21が配置されている。即ち、有効領域22の周囲を完全に囲むようにダミーチップ21が配置されている。ショット毎のスクライブライン72上にある第1のダミーパターン23及び無効領域71にあるダミーチップ21によって、半導体ウェハ外周には必ず第1のダミーパターン23もしくはダミーチップ21のいずれかが配置されることとなる。
【0027】
ダミーチップ21は、図2に示す製品チップ70と同様のパターンを有している。つまり、ダミーチップ21へのショットと製品チップ70へのショットは区別されることなく、ダミーチップ21も製品チップ70と同一のショットによってパターンが形成される。ただし、無効領域71には十分なスペースがないため、ダミーチップ21は製品チップ70と同様の完全なパターンが形成されないことがある。
【0028】
図3、図4、図5及び図6の各図は図1に示すA−A'部 を部分的に拡大した断面図であり、半導体装置の製造方法を説明する為の断面図である。
【0029】
まず、図3(a)に示すように、シリコン基板(シリコンウェハ)1の表面上に図示せぬ素子分離膜を形成し、シリコン基板1の表面上にゲート絶縁膜4、4a、4b、4cとなるゲート酸化膜を熱酸化法にて形成する。ゲート絶縁膜4は無効領域71内のダミーチップ21に形成され、ゲート絶縁膜4aは有効領域70内のスクライブライン領域72に位置する第1のダミーパターン23として形成され、ゲート絶縁膜4bは有効領域70内の製品チップ70内に位置する第2のダミーパターン21aとして形成され、ゲート絶縁膜4cは有効領域70内の製品チップ70内に位置する製品パターン24として形成される。なお、第1及び第2のダミーパターン23,21a、製品パターン24それぞれは、図3乃至図6に示す工程で形成されていくパターンを意味する。
【0030】
その後、ゲート酸化膜上にCVD法にてPoly−Si膜を成膜する。次いで、このPoly−Si膜及びゲート酸化膜をフォトリソグラフィー法及びドライエッチング法を用いて加工することにより、ゲート絶縁膜4、4a、4b、4cそれぞれの上にゲート電極5、5a、5b、5cが形成される。
【0031】
次に、ゲート電極5、5a、5b、5c及び図示せぬ素子分離膜をマスクとしてシリコン基板1に不純物イオンをイオン注入することにより、シリコン基板1のLDD領域には低濃度不純物層3、3a、3b、3cが形成される。その後、ゲート電極5、5a、5b、5cを含む基板の全面上に例えばシリコン窒化膜をCVD法により成膜する。その後、エッチバックにてシリコン窒化膜をエッチングすることにより、ゲート電極5、5a、5b、5c及びゲート絶縁膜4、4a、4b、4cの側壁にサイドウォール6、6a、6b、6cが形成される。
【0032】
その後、ゲート電極5、5a、5b、5c及びサイドウォール6、6a、6b、6cをマスクとして不純物イオンをイオン注入し、シリコン基板1に熱処理を施す。これにより、シリコン基板1のソース・ドレイン領域には自己整合的に拡散層2、2a、2b、2cが形成される。
【0033】
次いで、ゲート電極5、5a、5b、5cを含む基板の全面上にCVD法にて第1の層間絶縁膜7を成膜する。その後、CMP法にて第1の層間絶縁膜7は平坦化される。この際に、層間絶縁膜7は完全に平坦化されず、半導体ウェハの中央は膜厚が厚め、半導体ウェハの外周は中央と比較すると膜厚が薄めとなる。
【0034】
次いで、図3(b)に示すように、第1の層間絶縁膜7上にフォトレジスト膜を塗布、露光及び現像することにより、第1の層間絶縁膜7上にコンタクトホール形成のための第1のレジストパターン15が形成される。
【0035】
その後、第1のレジストパターン15をマスクとした第1の層間絶縁膜7のドライエッチングを開始することにより、ゲート電極5、5a、5b、5c上に位置するコンタクトホールの形成が開始される。
【0036】
このドライエッチング工程を詳細に説明すると、図3(b)に示すように、半導体ウェハ外周部にある無効領域71に位置する第1の層間絶縁膜7の膜厚が最も薄いため、この無効領域71内のダミーチップ21に形成されるコンタクトホール8が最初にゲート電極5に到達する。これにより、このコンタクトホール8にプラズマチャージが集中される。次に、図4(a)に示すように、有効領域70内のスクライブライン領域72の第1のダミーパターン23に位置する第1の層間絶縁膜7の膜厚が次に薄いため、この第1のダミーパターン23に形成されるコンタクトホール8aがゲート電極5aに到達する。次いで、有効領域70の製品チップ70内の第2のダミーパターン21aに位置する第1の層間絶縁膜7が次に薄いため、この第2ダミーパターン21aに形成されるコンタクトホール8bがゲート電極5bに到達する。次に、有効領域70の製品チップ70内の製品パターン24に位置する第1の層間絶縁膜7が次に薄いため、この製品パターン24に形成されるコンタクトホール8cがゲート電極5cに到達する。このようにして図4(b)に示すように、半導体ウェハ全領域においてコンタクトホール8、8a、8b、8cが形成される。
【0037】
上述したような順序でコンタクトホールを開口させることにより、ゲート電極5に最もプラズマチャージを集中させ、次にゲート電極5a、ゲート電極5b、ゲート電極5cの順序でプラズマチャージが集中する。このため、製品パターン24に形成されるゲート絶縁膜4cが破壊されるのを抑制できる。
【0038】
次に、図4(b)に示すように、第1のレジストパターン15を剥離した後、コンタクトホール8、8a、8b、8c内及び第1の層間絶縁膜7上にスパッタリングによりW膜を成膜し、第1の層間絶縁膜7上に存在するW膜をCMP又はエッチバックにより除去する。それにより、コンタクトホール8、8a、8b、8c内にW膜からなる第1のプラグ9、9a、9b、9cが形成される。その後、第1のプラグ9、9a、9b、9c上に第1のAl合金配線10、10a、10b、10cが形成される。
【0039】
次に、図5(a)に示すように、第1の層間絶縁膜7上及び第1のAl合金配線10、10a、10bを含む基板の全面上にCVD法にて第2の層間絶縁膜11を成膜する。その後、CMP法にて第2の層間絶縁膜11は平坦化される。この際に、層間絶縁膜11は完全に平坦化されず、半導体ウェハの中央は膜厚が厚め、半導体ウェハの外周は中央と比較すると膜厚が薄めとなる。また、第1の層間絶縁膜7の平坦化によってできた半導体ウェハの外周と中央においての膜厚差が加わり、より一層の半導体ウェハの外周と中央の膜厚差は大きくなる。
【0040】
次に、図5(b)に示すように、第2の層間絶縁膜11上にフォトレジスト膜を塗布、露光及び現像することにより、第2の層間絶縁膜11上にviaホール形成のための第2のレジストパターン16が形成される。
【0041】
その後、第2のレジストパターン16をマスクとした第2の層間絶縁膜11のドライエッチングを開始することにより、第1の配線10、10a、10b、10c上に位置するviaホールの形成が開始される。
【0042】
このドライエッチング工程を詳細に説明すると、図5(b)に示すように、半導体ウェハ外周部にある無効領域71に位置する第2の層間絶縁膜11の膜厚が最も薄いため、この無効領域71内のダミーチップ21に形成されるviaホール12が最初に第1の配線10に到達する。これにより、このviaホール12にプラズマチャージが集中される。次に、図6(a)に示すように、有効領域70内のスクライブライン領域72の第1のダミーパターン23に位置する第2の層間絶縁膜11の膜厚が次に薄いため、この第1のダミーパターン23に形成されるviaホール12aが第1の配線10aに到達する。次いで、有効領域70の製品チップ70内の第2のダミーパターン21aに位置する第2の層間絶縁膜11が次に薄いため、この第2ダミーパターン21aに形成されるviaホール10bが第1の配線10bに到達する。次に、有効領域70の製品チップ70内の製品パターン24に位置する第2の層間絶縁膜11が次に薄いため、この製品パターン24に形成されるviaホール12cが第1の配線10cに到達する。このようにして図6(b)に示すように、ウェハ全領域においてviaホール12、12a、12b、12cが形成される。
【0043】
上述したような順序でviaホールを開口させることにより、第1の配線10に最もプラズマチャージを集中させ、次に第1の配線10a、第1の配線10b、第1の配線10cの順序でプラズマチャージが集中する。このため、製品パターン24に形成されるゲート絶縁膜4cが破壊されるのを抑制できる。
【0044】
次に、図6(b)に示すように、第2のレジストパターン16を剥離した後、viaホール12、12a、12b、12c内及び第2の層間絶縁膜11上にスパッタリングによりW膜を成膜し、第2の層間絶縁膜11上に存在するW膜をCMP又はエッチバックにより除去する。それにより、viaホール12、12a、12b、12c内にW膜からなる第2のプラグ13、13a、13b、13cが形成される。その後、第2のプラグ13、13a、13b、13c上に第2のAl合金配線14、14a、14b、14cが形成される。
【0045】
以上、本発明の実施形態によれば、有効領域70の周囲にある製品チップが形成されることのない無効領域71にダミーチップ21を設け、有効領域70内のショット毎においてスクライブラインの外周部に第1のダミーパターン23を設けている。第1のダミーパターン23には製品パターン24と同様に拡散層、ゲート電極、コンタクトホール及びviaホールを形成している。それにより、CMP処理により、半導体ウェハの中央は膜厚が厚め、半導体ウェハの外周は中央と比較すると膜厚が薄めとなっても、ドライエッチング工程において外側に配置されているダミーチップ21及び第1のダミーパターン23のコンタクトホール8、8a及びviaホール12,12aが製品パターン24のコンタクトホール8b及びviaホール12bよりも早く開口する。この結果、コンタクトホール形成おいてドライエッチング時に発生するチャージング電流は先に開口したコンタクトホール下のゲート電極へ集中され、拡散層を通してシリコン基板へ逃がされる。また、viaホール形成においてドライエッチング時に発生するチャージング電流に関しても、先に開口したviaホール下にある第1の配線へ集中され、拡散層を通してシリコン基板へ逃がされる。従って、製品パターン24にあるゲート電極へのプラズマチャージ集中を抑制することができ、その結果、製品パターン24に形成されたゲート絶縁膜へのプラズマチャージによるダメージを抑制することができる。よって、製品の歩留まりを向上させ、信頼性の高い製品を作製することが可能となる。
【0046】
また、本実施形態では、製品チップ70内においても第2のダミーパターン21aを設けている。その為、より有効領域22のゲート電極へのプラズマチャージ集中を抑制することができ、ゲート絶縁膜へのプラズマチャージによるダメージを抑制することが可能となる。
【0047】
また、本実施形態では、ダミーチップ21、第1及び第2のダミーパターン23、21aからプラズマチャージを逃がすため、層間絶縁膜を多層化し、エッチングレートをコントロールするという技術を用いる必要性がなくなる。その為、工程数の加やコストデメリットといった問題が発生することはない。
【0048】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【0049】
【図1】本発明の実施形態に係る半導体ウェハにおけるチップの配置を示す平面図。
【図2】図1に示す製品チップの配置の一部を拡大した平面図。
【図3】各図は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図1に示すA−A'部 を部分的に拡大した図。
【図4】各図は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図1に示すA−A'部 を部分的に拡大した図。
【図5】各図は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図1に示すA−A'部 を部分的に拡大した図。
【図6】各図は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図1に示すA−A'部 を部分的に拡大した図。
【図7】従来の半導体ウェハにおけるチップの配置を示す平面図。
【図8】図7に示すチップの配置の一部を拡大した平面図。
【図9】各図は従来の半導体装置の製造方法を説明する為の断面図。
【図10】各図は従来の半導体装置の製造方法を説明する為の断面図。
【図11】各図は従来の半導体装置の製造方法を説明する為の断面図。
【図12】各図は従来の半導体装置の製造方法を説明する為の断面図。
【符号の説明】
【0050】
1,51・・・シリコン基板、2,2a,2b,2c,52・・・ソース・ドレイン拡散層、3,3a,3b,3c,53・・・LDD領域、4,4a,4b,4c,54・・・ゲート絶縁膜、5,5a,5b,5c,55・・・ゲート電極、6,6a,6b,6c,56・・・サイドウォール、7,57・・・第1の層間絶縁膜、8,8a,8b,8c,58・・・コンタクトホール、9,9a,9b,9c,59・・・第1のWプラグ、10,10a,10b,10c,60・・・第1のAl配線、11,61・・・第2の層間絶縁膜、12,12a,12b,12c,62・・・viaホール、13,13a,13b,13c,63・・・第2のWプラグ、14,14a,14b,14c,64・・・第2のAl配線、15,65・・・第1のレジストパターン、16,66・・・第2のレジストパターン、22・・・有効領域、21・・・ダミーチップ、21a・・・第2のダミーパターン、23・・・第1のダミーパターン、24・・・製品パターン、71・・・無効領域、70・・・製品チップ
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に係わり、特にCMPプロセスによって引き起こされるドライエッチング時のプラズマダメージの集中を抑制できる半導体装置及びその製造方法に関する。
【背景技術】
【0002】
半導体集積回路によって構成された半導体装置においては、高集積化が大きく進展してきており、トランジスタ等の素子における微細化に伴い、より正確なパターニング技術の開発が課題となっている。その為、層間絶縁膜をCMP技術で平坦化する技術手法の採用が一般的になされている。また、拡散層及びトランジスタのゲート電極等において段差のある箇所へのコンタクトのエッチングが過剰にならないように、例えば下層を窒化膜、上層を酸化膜となるように層間絶縁膜を多層にして、エッチングレートをコントロールしている(例えば特許文献1参照)。
【0003】
特開平8−236619号公報(段落0028〜0030)
【0004】
以下、図面を参照して従来の半導体装置の製造方法を説明する。
図7は従来の半導体ウェハにおけるチップの配置を示す平面図であり、図8は図7に示すチップの配置の一部を拡大した図である。また、図9、図10、図11及び図12の各図は、図7に示すB−B'部を部分的に拡大した断面図であり、従来の半導体装置の製造方法を説明する為の断面図である。
【0005】
図7に示すように、半導体ウェハ上の有効領域22には多数の製品チップ70が配置されており、各製品チップ70は図8に示すスクライブラインによって分割されている。また、有効領域22の周囲は製品チップが形成されない無効領域71によって囲まれている。
【0006】
図9(a)に示すように、有効領域22のシリコン基板51にLOCOS酸化膜(図示せぬ)を形成後、シリコン基板51上に熱酸化法にてゲート絶縁膜54を形成する。次いで、ゲート絶縁膜54上にゲート電極55を形成する。その後、シリコン基板51にLDD(Lightly Doped Drain)領域53を形成する。次いで、ゲート電極55及びゲート絶縁膜54の側壁にサイドウォール56を形成した後、シリコン基板51のソース・ドレイン領域には自己整合的にソース・ドレイン領域の拡散層52が形成される。次いで、CVD(Chemical Vapor Deposition)法にてゲート電極55上に第1の層間絶縁膜57を形成する。その後、CMP処理によって第1の層間絶縁膜57は平坦化される。この際に、層間絶縁膜57は完全に平坦化されず、半導体ウェハの中央は膜厚が厚め、半導体ウェハの外周は中央と比較すると膜厚が薄めとなる。
【0007】
次いで、図9(b)に示すように、フォトリソグラフィー法により、第1の層間絶縁膜57上に第1のレジスト膜65を形成する。この第1のレジスト膜65をマスクにしてドライエッチング法にて第1の層間絶縁膜57を加工形成する。第1の層間絶縁膜57を加工することによってゲート電極55上にコンタクトホール58が形成される。コンタクトホール58がゲート電極55上に到達するまでのプロセスは図9(b)、図10(a)、(b)に示すように第1の層間絶縁膜57の膜厚が薄い半導体ウェハ外周部のコンタクトホールが先に開口される。次いで、図10(b)に示すように、第1のレジスト膜65を剥離した後、コンタクトホール58内に第1のWプラグ59が埋め込まれる。その後、第1の層間絶縁膜57及び第1のWプラグ59上に第1の配線60が形成される。
【0008】
次いで、図11(a)に示すように、CVD法にて第1の層間絶縁膜57及び第1の配線60上に第2の層間絶縁膜61を形成する。その後、CMP処理によって第2の層間絶縁膜61は平坦化される。この際に、層間絶縁膜61は完全に平坦化されず、半導体ウェハの中央は膜厚が厚め、半導体ウェハの外周は中央と比較すると膜厚が薄めとなる。
【0009】
次いで、図11(b)に示すように、フォトリソグラフィー法により、第2の層間絶縁膜61上に第2のレジスト膜66を形成する。この第2のレジスト膜66をマスクにしてドライエッチング法にて第2の層間絶縁膜61を加工形成する。第2の層間絶縁膜61を加工することによって第1の配線60にviaホール62が形成される。viaホール62が第1の配線60上に到達するまでのプロセスは図11(b)、図12(a)、(b)に示すように第2の層間絶縁膜61の膜厚が薄い半導体ウェハ外周部のviaホールが先に開口される。次いで、図12(b)に示すように、第2のレジスト膜66を剥離した後、viaホール62内に第2のWプラグ63が埋め込まれる。その後、第2の層間絶縁膜61及び第2のWプラグ63上に第2の配線64が形成される。
【発明の開示】
【発明が解決しようとする課題】
【0010】
上述したように層間絶縁膜の形成後に行われるCMP処理において、完全な平坦化は現状実現が困難である。CMP処理後の層間絶縁膜の膜厚は、半導体ウェハの中央に比べて半導体ウェハの外周が薄くなる傾向にある。また、層間絶縁膜である酸化膜が薄い半導体ウェハ外周部でのコンタクトホール及び酸化膜が厚い半導体ウェハ中央部でのコンタクトホールを同時に加工することとなる。それにより、酸化膜が薄い半導体ウェハ外周部で最初にコンタクトホールが開口し、ゲート電極が露出することとなり、半導体ウェハ外周部のコンタクトホールにプラズマチャージが集中する。さらに、その後形成されるviaホールに関しても、コンタクトホールと同様の課題がある。その為、プラズマチャージが集中する半導体ウェハ外周部において、ゲート絶縁膜破壊を起こし易く、製品の歩留まりや信頼性が低下することがある。
【0011】
また、上記の問題点を考慮し、エッチングが過剰にならないように、例えば下層を窒化膜、上層を酸化膜となるように層間絶縁膜を多層にして、エッチングレートをコントロールする技術がある。しかし、工程数も多くなり、コストデメリットになるといった問題がある。
【0012】
本発明に係る幾つかの態様は、その目的は、ドライエッチング時のゲート絶縁膜へのプラズマチャージを抑制することにより、製品の歩留まり及び信頼性を向上させることのできる半導体装置及びその製造方法である。
【課題を解決するための手段】
【0013】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体ウェハの有効領域に製品チップを形成すると共に、前記半導体ウェハの無効領域に、前記有効領域の外周を囲むようにダミーチップを形成する工程を有する半導体装置の製造方法であって、
前記工程は、前記半導体ウェハにゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極上に層間絶縁膜を形成し、前記層間絶縁膜にドライエッチング法により前記ゲート電極上に位置するコンタクトホールを形成する工程を有しており、
前記ダミーチップ及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする。
【0014】
上記半導体装置の製造方法によれば、前記有効領域の外周を囲むようにダミーチップを形成することにより、前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっている場合のコンタクトホール形成において、外側に配置されているダミーチップ内のコンタクトホールが製品チップ内のコンタクトホールよりも早く開口する。それにより、コンタクトホール形成おいてドライエッチング時に発生するチャージング電流は先に開口したコンタクトホール下のゲート電極へ集中され、シリコン基板へ逃がされる。従って、製品の歩留まりを向上させ、信頼性の高い製品を作製することが可能となる。
【0015】
また、本発明に係る半導体装置の製造方法において、前記ダミーチップ及び前記製品チップそれぞれの外周に位置するスクライブライン領域はダミーパターンを有しており、前記ダミーパターンは前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有していることが好ましい。
【0016】
本発明に係る半導体装置の製造方法は、半導体ウェハの有効領域に製品チップを形成すると共に、前記半導体ウェハの有効領域の外周を囲むスクライブライン領域にダミーパターンを形成する工程を有する半導体装置の製造方法であって、
前記工程は、前記半導体ウェハにゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極上に層間絶縁膜を形成し、前記層間絶縁膜にドライエッチング法により前記ゲート電極上に位置するコンタクトホールを形成する工程を有しており、
前記ダミーパターン及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする。
【0017】
上記半導体装置の製造方法によれば、前記半導体ウェハの有効領域の外周を囲むスクライブライン領域にダミーパターンを形成することによって、前記層間絶縁膜の膜厚が前記半導体ウェハの中央部に比べて外周部が薄くなっている場合のコンタクトホール形成において、前記ダミーパターン内のコンタクトホールが製品チップ内のコンタクトホールよりも早く開口する。それにより、コンタクトホール形成おいてドライエッチング時に発生するチャージング電流は先に開口したコンタクトホール下のゲート電極へ集中され、シリコン基板へ逃がされる。従って、製品の歩留まりを向上させ、信頼性の高い製品を作製することが可能となる。
【0018】
また、本発明に係る半導体装置の製造方法において、前記製品チップは第2のダミーパターンを有しており、前記第2のダミーパターンは前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有していることが好ましい。
【0019】
また、本発明に係る半導体装置の製造方法において、前記工程は、前記コンタクトホールを形成した後に、前記コンタクトホール内に導電膜を埋め込み、前記導電膜上に配線を形成し、前記配線及び前記層間絶縁膜の上に第2の層間絶縁膜を形成し、前記第2の層間絶縁膜にドライエッチング法により前記配線上に位置するviaホールを形成する工程をさらに具備し、
前記第2の層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることも可能である。
【0020】
本発明に係る半導体装置は、半導体ウェハの有効領域に形成された製品チップと、前記半導体ウェハの無効領域に形成され、前記有効領域の外周を囲むように配置されたダミーチップとを有する半導体装置であって、
前記半導体ウェハに形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜にドライエッチング法により形成された前記ゲート電極上に位置するコンタクトホールと、
を具備し、
前記ダミーチップ及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする。
【0021】
本発明に係る半導体装置は、半導体ウェハの有効領域に形成された製品チップと、前記半導体ウェハの有効領域の外周を囲むスクライブライン領域に形成されたダミーパターンとを有する半導体装置であって、
前記半導体ウェハに形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜にドライエッチング法により形成された前記ゲート電極上に位置するコンタクトホールと、
を具備し、
前記ダミーパターン及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする
【0022】
また、本発明に係る半導体装置において、前記コンタクトホール内に埋め込まれた導電膜と、前記導電膜上に形成された配線と、前記配線及び前記層間絶縁膜の上に形成された第2の層間絶縁膜と、前記第2の層間絶縁膜にドライエッチング法により形成された前記配線上に位置するviaホールとをさらに具備し、
前記第2の層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることも可能である。
【発明を実施するための最良の形態】
【0023】
以下、図面を参照して本発明の実施形態について説明する。
図1は本発明の実施形態に係る半導体ウェハにおけるチップの配置を示す平面図であり、図2は図1に示す製品チップの配置の一部を拡大した図である。
【0024】
図1に示すように、半導体ウェハ上の有効領域22には多数の製品チップ70が配置されており、図2は図1に示す製品チップ70の配置の一部を拡大した図であり、露光レイアウトである1ショットの図である。製品チップ70は、図2に示すスクライブライン領域72によって分割される。
【0025】
また、ショット毎においてスクライブライン72の外周部には第1のダミーパターン23が配置されており、各製品チップ70の内部においては第2のダミーパターン21aが配置されている。第2のダミーパターン21aは、製品回路に電気的に接続されないものであって、1個の製品チップ70内の製品回路を構成する全てのゲート電極よりその製品チップ70の外周側に配置されている。
【0026】
さらに、有効領域22の周囲にある製品チップが形成されることのない無効領域71にはダミーチップ21が配置されている。即ち、有効領域22の周囲を完全に囲むようにダミーチップ21が配置されている。ショット毎のスクライブライン72上にある第1のダミーパターン23及び無効領域71にあるダミーチップ21によって、半導体ウェハ外周には必ず第1のダミーパターン23もしくはダミーチップ21のいずれかが配置されることとなる。
【0027】
ダミーチップ21は、図2に示す製品チップ70と同様のパターンを有している。つまり、ダミーチップ21へのショットと製品チップ70へのショットは区別されることなく、ダミーチップ21も製品チップ70と同一のショットによってパターンが形成される。ただし、無効領域71には十分なスペースがないため、ダミーチップ21は製品チップ70と同様の完全なパターンが形成されないことがある。
【0028】
図3、図4、図5及び図6の各図は図1に示すA−A'部 を部分的に拡大した断面図であり、半導体装置の製造方法を説明する為の断面図である。
【0029】
まず、図3(a)に示すように、シリコン基板(シリコンウェハ)1の表面上に図示せぬ素子分離膜を形成し、シリコン基板1の表面上にゲート絶縁膜4、4a、4b、4cとなるゲート酸化膜を熱酸化法にて形成する。ゲート絶縁膜4は無効領域71内のダミーチップ21に形成され、ゲート絶縁膜4aは有効領域70内のスクライブライン領域72に位置する第1のダミーパターン23として形成され、ゲート絶縁膜4bは有効領域70内の製品チップ70内に位置する第2のダミーパターン21aとして形成され、ゲート絶縁膜4cは有効領域70内の製品チップ70内に位置する製品パターン24として形成される。なお、第1及び第2のダミーパターン23,21a、製品パターン24それぞれは、図3乃至図6に示す工程で形成されていくパターンを意味する。
【0030】
その後、ゲート酸化膜上にCVD法にてPoly−Si膜を成膜する。次いで、このPoly−Si膜及びゲート酸化膜をフォトリソグラフィー法及びドライエッチング法を用いて加工することにより、ゲート絶縁膜4、4a、4b、4cそれぞれの上にゲート電極5、5a、5b、5cが形成される。
【0031】
次に、ゲート電極5、5a、5b、5c及び図示せぬ素子分離膜をマスクとしてシリコン基板1に不純物イオンをイオン注入することにより、シリコン基板1のLDD領域には低濃度不純物層3、3a、3b、3cが形成される。その後、ゲート電極5、5a、5b、5cを含む基板の全面上に例えばシリコン窒化膜をCVD法により成膜する。その後、エッチバックにてシリコン窒化膜をエッチングすることにより、ゲート電極5、5a、5b、5c及びゲート絶縁膜4、4a、4b、4cの側壁にサイドウォール6、6a、6b、6cが形成される。
【0032】
その後、ゲート電極5、5a、5b、5c及びサイドウォール6、6a、6b、6cをマスクとして不純物イオンをイオン注入し、シリコン基板1に熱処理を施す。これにより、シリコン基板1のソース・ドレイン領域には自己整合的に拡散層2、2a、2b、2cが形成される。
【0033】
次いで、ゲート電極5、5a、5b、5cを含む基板の全面上にCVD法にて第1の層間絶縁膜7を成膜する。その後、CMP法にて第1の層間絶縁膜7は平坦化される。この際に、層間絶縁膜7は完全に平坦化されず、半導体ウェハの中央は膜厚が厚め、半導体ウェハの外周は中央と比較すると膜厚が薄めとなる。
【0034】
次いで、図3(b)に示すように、第1の層間絶縁膜7上にフォトレジスト膜を塗布、露光及び現像することにより、第1の層間絶縁膜7上にコンタクトホール形成のための第1のレジストパターン15が形成される。
【0035】
その後、第1のレジストパターン15をマスクとした第1の層間絶縁膜7のドライエッチングを開始することにより、ゲート電極5、5a、5b、5c上に位置するコンタクトホールの形成が開始される。
【0036】
このドライエッチング工程を詳細に説明すると、図3(b)に示すように、半導体ウェハ外周部にある無効領域71に位置する第1の層間絶縁膜7の膜厚が最も薄いため、この無効領域71内のダミーチップ21に形成されるコンタクトホール8が最初にゲート電極5に到達する。これにより、このコンタクトホール8にプラズマチャージが集中される。次に、図4(a)に示すように、有効領域70内のスクライブライン領域72の第1のダミーパターン23に位置する第1の層間絶縁膜7の膜厚が次に薄いため、この第1のダミーパターン23に形成されるコンタクトホール8aがゲート電極5aに到達する。次いで、有効領域70の製品チップ70内の第2のダミーパターン21aに位置する第1の層間絶縁膜7が次に薄いため、この第2ダミーパターン21aに形成されるコンタクトホール8bがゲート電極5bに到達する。次に、有効領域70の製品チップ70内の製品パターン24に位置する第1の層間絶縁膜7が次に薄いため、この製品パターン24に形成されるコンタクトホール8cがゲート電極5cに到達する。このようにして図4(b)に示すように、半導体ウェハ全領域においてコンタクトホール8、8a、8b、8cが形成される。
【0037】
上述したような順序でコンタクトホールを開口させることにより、ゲート電極5に最もプラズマチャージを集中させ、次にゲート電極5a、ゲート電極5b、ゲート電極5cの順序でプラズマチャージが集中する。このため、製品パターン24に形成されるゲート絶縁膜4cが破壊されるのを抑制できる。
【0038】
次に、図4(b)に示すように、第1のレジストパターン15を剥離した後、コンタクトホール8、8a、8b、8c内及び第1の層間絶縁膜7上にスパッタリングによりW膜を成膜し、第1の層間絶縁膜7上に存在するW膜をCMP又はエッチバックにより除去する。それにより、コンタクトホール8、8a、8b、8c内にW膜からなる第1のプラグ9、9a、9b、9cが形成される。その後、第1のプラグ9、9a、9b、9c上に第1のAl合金配線10、10a、10b、10cが形成される。
【0039】
次に、図5(a)に示すように、第1の層間絶縁膜7上及び第1のAl合金配線10、10a、10bを含む基板の全面上にCVD法にて第2の層間絶縁膜11を成膜する。その後、CMP法にて第2の層間絶縁膜11は平坦化される。この際に、層間絶縁膜11は完全に平坦化されず、半導体ウェハの中央は膜厚が厚め、半導体ウェハの外周は中央と比較すると膜厚が薄めとなる。また、第1の層間絶縁膜7の平坦化によってできた半導体ウェハの外周と中央においての膜厚差が加わり、より一層の半導体ウェハの外周と中央の膜厚差は大きくなる。
【0040】
次に、図5(b)に示すように、第2の層間絶縁膜11上にフォトレジスト膜を塗布、露光及び現像することにより、第2の層間絶縁膜11上にviaホール形成のための第2のレジストパターン16が形成される。
【0041】
その後、第2のレジストパターン16をマスクとした第2の層間絶縁膜11のドライエッチングを開始することにより、第1の配線10、10a、10b、10c上に位置するviaホールの形成が開始される。
【0042】
このドライエッチング工程を詳細に説明すると、図5(b)に示すように、半導体ウェハ外周部にある無効領域71に位置する第2の層間絶縁膜11の膜厚が最も薄いため、この無効領域71内のダミーチップ21に形成されるviaホール12が最初に第1の配線10に到達する。これにより、このviaホール12にプラズマチャージが集中される。次に、図6(a)に示すように、有効領域70内のスクライブライン領域72の第1のダミーパターン23に位置する第2の層間絶縁膜11の膜厚が次に薄いため、この第1のダミーパターン23に形成されるviaホール12aが第1の配線10aに到達する。次いで、有効領域70の製品チップ70内の第2のダミーパターン21aに位置する第2の層間絶縁膜11が次に薄いため、この第2ダミーパターン21aに形成されるviaホール10bが第1の配線10bに到達する。次に、有効領域70の製品チップ70内の製品パターン24に位置する第2の層間絶縁膜11が次に薄いため、この製品パターン24に形成されるviaホール12cが第1の配線10cに到達する。このようにして図6(b)に示すように、ウェハ全領域においてviaホール12、12a、12b、12cが形成される。
【0043】
上述したような順序でviaホールを開口させることにより、第1の配線10に最もプラズマチャージを集中させ、次に第1の配線10a、第1の配線10b、第1の配線10cの順序でプラズマチャージが集中する。このため、製品パターン24に形成されるゲート絶縁膜4cが破壊されるのを抑制できる。
【0044】
次に、図6(b)に示すように、第2のレジストパターン16を剥離した後、viaホール12、12a、12b、12c内及び第2の層間絶縁膜11上にスパッタリングによりW膜を成膜し、第2の層間絶縁膜11上に存在するW膜をCMP又はエッチバックにより除去する。それにより、viaホール12、12a、12b、12c内にW膜からなる第2のプラグ13、13a、13b、13cが形成される。その後、第2のプラグ13、13a、13b、13c上に第2のAl合金配線14、14a、14b、14cが形成される。
【0045】
以上、本発明の実施形態によれば、有効領域70の周囲にある製品チップが形成されることのない無効領域71にダミーチップ21を設け、有効領域70内のショット毎においてスクライブラインの外周部に第1のダミーパターン23を設けている。第1のダミーパターン23には製品パターン24と同様に拡散層、ゲート電極、コンタクトホール及びviaホールを形成している。それにより、CMP処理により、半導体ウェハの中央は膜厚が厚め、半導体ウェハの外周は中央と比較すると膜厚が薄めとなっても、ドライエッチング工程において外側に配置されているダミーチップ21及び第1のダミーパターン23のコンタクトホール8、8a及びviaホール12,12aが製品パターン24のコンタクトホール8b及びviaホール12bよりも早く開口する。この結果、コンタクトホール形成おいてドライエッチング時に発生するチャージング電流は先に開口したコンタクトホール下のゲート電極へ集中され、拡散層を通してシリコン基板へ逃がされる。また、viaホール形成においてドライエッチング時に発生するチャージング電流に関しても、先に開口したviaホール下にある第1の配線へ集中され、拡散層を通してシリコン基板へ逃がされる。従って、製品パターン24にあるゲート電極へのプラズマチャージ集中を抑制することができ、その結果、製品パターン24に形成されたゲート絶縁膜へのプラズマチャージによるダメージを抑制することができる。よって、製品の歩留まりを向上させ、信頼性の高い製品を作製することが可能となる。
【0046】
また、本実施形態では、製品チップ70内においても第2のダミーパターン21aを設けている。その為、より有効領域22のゲート電極へのプラズマチャージ集中を抑制することができ、ゲート絶縁膜へのプラズマチャージによるダメージを抑制することが可能となる。
【0047】
また、本実施形態では、ダミーチップ21、第1及び第2のダミーパターン23、21aからプラズマチャージを逃がすため、層間絶縁膜を多層化し、エッチングレートをコントロールするという技術を用いる必要性がなくなる。その為、工程数の加やコストデメリットといった問題が発生することはない。
【0048】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【0049】
【図1】本発明の実施形態に係る半導体ウェハにおけるチップの配置を示す平面図。
【図2】図1に示す製品チップの配置の一部を拡大した平面図。
【図3】各図は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図1に示すA−A'部 を部分的に拡大した図。
【図4】各図は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図1に示すA−A'部 を部分的に拡大した図。
【図5】各図は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図1に示すA−A'部 を部分的に拡大した図。
【図6】各図は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図1に示すA−A'部 を部分的に拡大した図。
【図7】従来の半導体ウェハにおけるチップの配置を示す平面図。
【図8】図7に示すチップの配置の一部を拡大した平面図。
【図9】各図は従来の半導体装置の製造方法を説明する為の断面図。
【図10】各図は従来の半導体装置の製造方法を説明する為の断面図。
【図11】各図は従来の半導体装置の製造方法を説明する為の断面図。
【図12】各図は従来の半導体装置の製造方法を説明する為の断面図。
【符号の説明】
【0050】
1,51・・・シリコン基板、2,2a,2b,2c,52・・・ソース・ドレイン拡散層、3,3a,3b,3c,53・・・LDD領域、4,4a,4b,4c,54・・・ゲート絶縁膜、5,5a,5b,5c,55・・・ゲート電極、6,6a,6b,6c,56・・・サイドウォール、7,57・・・第1の層間絶縁膜、8,8a,8b,8c,58・・・コンタクトホール、9,9a,9b,9c,59・・・第1のWプラグ、10,10a,10b,10c,60・・・第1のAl配線、11,61・・・第2の層間絶縁膜、12,12a,12b,12c,62・・・viaホール、13,13a,13b,13c,63・・・第2のWプラグ、14,14a,14b,14c,64・・・第2のAl配線、15,65・・・第1のレジストパターン、16,66・・・第2のレジストパターン、22・・・有効領域、21・・・ダミーチップ、21a・・・第2のダミーパターン、23・・・第1のダミーパターン、24・・・製品パターン、71・・・無効領域、70・・・製品チップ
【特許請求の範囲】
【請求項1】
半導体ウェハの有効領域に製品チップを形成すると共に、前記半導体ウェハの無効領域に、前記有効領域の外周を囲むようにダミーチップを形成する工程を有する半導体装置の製造方法であって、
前記工程は、前記半導体ウェハにゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極上に層間絶縁膜を形成し、前記層間絶縁膜にドライエッチング法により前記ゲート電極上に位置するコンタクトホールを形成する工程を有しており、
前記ダミーチップ及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする半導体装置の製造方法。
【請求項2】
請求項1において、前記ダミーチップ及び前記製品チップそれぞれの外周に位置するスクライブライン領域はダミーパターンを有しており、前記ダミーパターンは前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有していることを特徴とする半導体装置の製造方法。
【請求項3】
半導体ウェハの有効領域に製品チップを形成すると共に、前記半導体ウェハの有効領域の外周を囲むスクライブライン領域にダミーパターンを形成する工程を有する半導体装置の製造方法であって、
前記工程は、前記半導体ウェハにゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極上に層間絶縁膜を形成し、前記層間絶縁膜にドライエッチング法により前記ゲート電極上に位置するコンタクトホールを形成する工程を有しており、
前記ダミーパターン及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする半導体装置の製造方法。
【請求項4】
請求項1乃至3のいずれか一項において、前記製品チップは第2のダミーパターンを有しており、前記第2のダミーパターンは前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有していることを特徴とする半導体装置の製造方法。
【請求項5】
請求項1乃至4のいずれか一項において、前記工程は、前記コンタクトホールを形成した後に、前記コンタクトホール内に導電膜を埋め込み、前記導電膜上に配線を形成し、前記配線及び前記層間絶縁膜の上に第2の層間絶縁膜を形成し、前記第2の層間絶縁膜にドライエッチング法により前記配線上に位置するviaホールを形成する工程をさらに具備し、
前記第2の層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする半導体装置の製造方法。
【請求項6】
半導体ウェハの有効領域に形成された製品チップと、前記半導体ウェハの無効領域に形成され、前記有効領域の外周を囲むように配置されたダミーチップとを有する半導体装置であって、
前記半導体ウェハに形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜にドライエッチング法により形成された前記ゲート電極上に位置するコンタクトホールと、
を具備し、
前記ダミーチップ及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする半導体装置。
【請求項7】
半導体ウェハの有効領域に形成された製品チップと、前記半導体ウェハの有効領域の外周を囲むスクライブライン領域に形成されたダミーパターンとを有する半導体装置であって、
前記半導体ウェハに形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜にドライエッチング法により形成された前記ゲート電極上に位置するコンタクトホールと、
を具備し、
前記ダミーパターン及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする半導体装置。
【請求項8】
請求項6又は7において、前記コンタクトホール内に埋め込まれた導電膜と、前記導電膜上に形成された配線と、前記配線及び前記層間絶縁膜の上に形成された第2の層間絶縁膜と、前記第2の層間絶縁膜にドライエッチング法により形成された前記配線上に位置するviaホールとをさらに具備し、
前記第2の層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする半導体装置。
【請求項1】
半導体ウェハの有効領域に製品チップを形成すると共に、前記半導体ウェハの無効領域に、前記有効領域の外周を囲むようにダミーチップを形成する工程を有する半導体装置の製造方法であって、
前記工程は、前記半導体ウェハにゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極上に層間絶縁膜を形成し、前記層間絶縁膜にドライエッチング法により前記ゲート電極上に位置するコンタクトホールを形成する工程を有しており、
前記ダミーチップ及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする半導体装置の製造方法。
【請求項2】
請求項1において、前記ダミーチップ及び前記製品チップそれぞれの外周に位置するスクライブライン領域はダミーパターンを有しており、前記ダミーパターンは前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有していることを特徴とする半導体装置の製造方法。
【請求項3】
半導体ウェハの有効領域に製品チップを形成すると共に、前記半導体ウェハの有効領域の外周を囲むスクライブライン領域にダミーパターンを形成する工程を有する半導体装置の製造方法であって、
前記工程は、前記半導体ウェハにゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極上に層間絶縁膜を形成し、前記層間絶縁膜にドライエッチング法により前記ゲート電極上に位置するコンタクトホールを形成する工程を有しており、
前記ダミーパターン及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする半導体装置の製造方法。
【請求項4】
請求項1乃至3のいずれか一項において、前記製品チップは第2のダミーパターンを有しており、前記第2のダミーパターンは前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有していることを特徴とする半導体装置の製造方法。
【請求項5】
請求項1乃至4のいずれか一項において、前記工程は、前記コンタクトホールを形成した後に、前記コンタクトホール内に導電膜を埋め込み、前記導電膜上に配線を形成し、前記配線及び前記層間絶縁膜の上に第2の層間絶縁膜を形成し、前記第2の層間絶縁膜にドライエッチング法により前記配線上に位置するviaホールを形成する工程をさらに具備し、
前記第2の層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする半導体装置の製造方法。
【請求項6】
半導体ウェハの有効領域に形成された製品チップと、前記半導体ウェハの無効領域に形成され、前記有効領域の外周を囲むように配置されたダミーチップとを有する半導体装置であって、
前記半導体ウェハに形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜にドライエッチング法により形成された前記ゲート電極上に位置するコンタクトホールと、
を具備し、
前記ダミーチップ及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする半導体装置。
【請求項7】
半導体ウェハの有効領域に形成された製品チップと、前記半導体ウェハの有効領域の外周を囲むスクライブライン領域に形成されたダミーパターンとを有する半導体装置であって、
前記半導体ウェハに形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜にドライエッチング法により形成された前記ゲート電極上に位置するコンタクトホールと、
を具備し、
前記ダミーパターン及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする半導体装置。
【請求項8】
請求項6又は7において、前記コンタクトホール内に埋め込まれた導電膜と、前記導電膜上に形成された配線と、前記配線及び前記層間絶縁膜の上に形成された第2の層間絶縁膜と、前記第2の層間絶縁膜にドライエッチング法により形成された前記配線上に位置するviaホールとをさらに具備し、
前記第2の層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2010−27950(P2010−27950A)
【公開日】平成22年2月4日(2010.2.4)
【国際特許分類】
【出願番号】特願2008−189464(P2008−189464)
【出願日】平成20年7月23日(2008.7.23)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成22年2月4日(2010.2.4)
【国際特許分類】
【出願日】平成20年7月23日(2008.7.23)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
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