【課題】ワード線間に空隙を有する不揮発性半導体記憶装置で、従来に比してワード線間の容量の増大を抑えることができる不揮発性半導体記憶装置を提供する。
【解決手段】シリコン基板１上にゲート絶縁膜１１、多結晶シリコン膜１２、電極間絶縁膜１３および多結晶シリコン膜１４が順に積層された積層ゲート構造ＭＧと、積層ゲート構造ＭＧの下部のチャネル領域を挟んで形成されるソース／ドレイン領域と、を有するメモリセルトランジスタが複数隣接して配置され、隣接する積層ゲート構造ＭＧ間に空隙ＡＧ１，ＡＧ２ができるように連続したシリコン酸化膜がメモリセルトランジスタ上に形成され、電極間絶縁膜１３の形成位置よりも高い位置での基板面に平行な空隙ＡＧ１，ＡＧ２の開口面積が、その位置よりも低い位置での基板面に平行な空隙ＡＧ１，ＡＧ２の開口面積よりも狭くなるように、積層ゲート構造ＭＧの側面にシリコン酸化膜２０，２１が形成される。 （もっと読む）

【課題】Ｃｕ配線中のＭｎの残留量を減らすことができる、半導体装置の製造方法を提供する。
【解決手段】Ｃｕ層２０の形成後、Ｃｕ層２０上に、高純度Ｃｕからなる犠牲層３１が積層される。そして、犠牲層３１の形成後、熱処理により、Ｃｕ層２０と第２絶縁層６との間に、ＭｎＳｉＯからなる第２バリア膜１３が形成される。このとき、第２バリア膜１３の形成に寄与しない余剰のＭｎは、Ｃｕ層２０中に拡散する。Ｃｕ層２０上に高純度Ｃｕからなる犠牲層３１が積層されているので、Ｃｕ層２０に拡散したＭｎの一部は、Ｃｕ層２０中を犠牲層３１に引き寄せられるように移動し、犠牲層３１に拡散する。この犠牲層３１へのＭｎの拡散により、Ｃｕ層２０に含まれるＭｎの量が減少する。よって、Ｃｕ層２０からなる第２Ｃｕ配線中のＭｎの残留量を減らすことができる。 （もっと読む）

【課題】
誘電率を低減したＳｉＣ膜を銅拡散防止膜として用いることのできる半導体装置の製造方法を提供する。
【解決手段】
半導体装置の製造方法は、−ＣＨ_２−結合が環状にＳｉの２つの結合手を接続し、残り２つのＳｉの結合手に官能基Ｒ１，Ｒ２がそれぞれ結合され、官能基Ｒ１、Ｒ２は酸素を含まず２重結合を含む、原料を用いて、半導体基板上方に、酸素を含まない第１のＳｉＣ膜を成膜し、第１のＳｉＣ膜上に第１絶縁膜を成膜して、第１のＳｉＣ膜及び第１絶縁膜を含む層間絶縁膜を形成し、層間絶縁膜に銅配線を埋め込み、銅配線を覆って、層間絶縁膜上に、第１のＳｉＣ膜と同じ原料を用いて第２のＳｉＣ膜を成膜する。 （もっと読む）

【課題】ゲート間のピッチが狭い場合における短チャネル効果の劣化を抑制する。
【解決手段】基板上に、第１ゲートと、第１ゲートに隣接する第２ゲートを形成する工程、第１ゲートの側壁に第１サイドウォールを、第２ゲートの側壁に第２サイドウォールを形成する工程、第１ゲート、第１サイドウォール、第２ゲート、第２サイドウォールをマスクとして、基板に第１不純物の注入を行う工程、全面に絶縁膜を堆積した後、絶縁膜をエッチングして、第１サイドウォールの側面に第３サイドウォールを、第２サイドウォールの側面に第４サイドウォールを、第１ゲートと第２ゲートの間において第３サイドウォールと第４サイドウォールとが接触するように形成する工程、第１ゲート、第１及び第３サイドウォール、第２ゲート、第２及び第４サイドウォールをマスクとして、基板に第２不純物の注入を行う工程、第３及び第４サイドウォールを除去する工程、を有する。 （もっと読む）

【課題】ローカルインタコネクトを備えた半導体装置を提供する。
【解決手段】ローカルインタコネクトを備えた半導体装置であって、基板上に配置され、実質的に同一線上にある第１ゲート線構造と第２ゲート線構造、前記第１ゲート線構造の両側の前記基板に形成された第１対ソース／ドレイン領域と前記第２ゲート線構造の両側の前記基板に形成された第２対ソース／ドレイン領域、及び前記第１ゲート線構造と前記第２ゲート線構造の両側の前記基板上に配置され、それらが前記第１対ソース／ドレイン領域のうちの１つと前記第２対ソース／ドレイン領域のうちの１つに接続された一対の導電線を含む半導体装置。 （もっと読む）

【課題】オフセットスペーサが除去されることを防止する。
【解決手段】第１導電型の半導体領域１０ｘ上に形成されたゲート絶縁膜１３Ａと、ゲート絶縁膜上に形成されたゲート電極１５Ａと、ゲート電極の側面上に形成されたオフセットスペーサ１７Ａと、ゲート電極の側面上にオフセットスペーサを介して形成された断面形状がＬ字状の内側サイドウォール１９と、ゲート電極１５Ａ、オフセットスペーサ１７Ａ、内側サイドウォール１９、及び半導体領域１０ｘにおける内側サイドウォール１９の外側方に位置する領域を覆うように形成された絶縁膜２４とを備え、オフセットスペーサ１７Ａは、ゲート電極の側面上に形成された内側オフセットスペーサ１６と、ゲート電極の側面上に内側オフセットスペーサ１６を覆うように形成された外側オフセットスペーサ１７とを有し、外側オフセットスペーサは、内側オフセットスペーサの上端及び外側面に接して形成されている。 （もっと読む）

【課題】低誘電率絶縁膜に形成される酸化層を薄膜化する技術を提供する。
【解決手段】半導体装置の製造方法は、基板上方に層間絶縁膜を形成する工程と、第１のエッチング工程及び第２のエッチング工程により層間絶縁膜にビアホールを形成する工程と、を備え、第２のエッチング工程は、層間絶縁膜のビアホールが形成される部分の側壁を平滑化するエッチング条件で実行される。 （もっと読む）

【課題】半導体装置とその製造方法において、強誘電体膜を備えたキャパシタの劣化を防止すること。
【解決手段】シリコン基板３０の上方に、下部電極６１、強誘電体膜よりなるキャパシタ誘電体膜６２と、上部電極６３とを有するキャパシタQを形成する工程と、キャパシタQ上に層間絶縁膜７１を形成する工程と、層間絶縁膜７１に、上部電極６３に達するホール５９ａを形成する工程と、ホール５９ａの内面、及びホール５９ａから露出する上部電極６３の表面に第１のバリア膜６７を形成する工程と、第１のバリア膜６７上に、第１のバリア膜６７よりも酸素濃度が高い第２のバリア膜６８を形成する工程と、第２のバリア膜６８の上方に導電膜７４を形成して、ホール５９ａを埋め込む工程とを含む半導体装置の製造方法による。 （もっと読む）

【課題】Ａｌを含む金属配線の形成において、サイドエッチ量を低減した微細な金属配線を形成でき、金属配線上に形成するビアホールが金属膜を突き抜けるのを抑制することができる半導体装置の製造方法を提供する。
【解決手段】基板上に第一ＴｉＮ膜３、Ａｌを含む金属膜４、第二ＴｉＮ膜５を順次積層した金属配線層６を形成する工程と、前記金属配線層６の上にストッパー膜７、シリコン酸化膜８を順次積層したハードマスク層１２を形成する工程と、前記ハードマスク層１２を選択的にエッチングして前記金属配線層６の上にハードマスク１２ａを形成する工程と、前記ハードマスク１２ａをマスクとしてエッチングし金属配線６ａを形成する工程と、前記ハードマスク１２ａおよび前記金属配線６ａの上に層間絶縁膜１４を形成する工程と、前記ストッパー膜７をエッチングストッパとして前記層間絶縁膜１４にビアホール１７ａを形成する工程とを含む。 （もっと読む）

【課題】 ＬＣＤドライバＩＣには通常の低耐圧ＭＩＳＦＥＴとともに、高耐圧ＭＩＳＦＥＴが搭載される。通常のＭＩＳＦＥＴよりゲート酸化膜が厚いため、必然的に電極高さが高くなる。そのためゲート・コンタクトの深さが浅く、通常部とのプロセス上の両立が必要となる。
【解決手段】本願発明は高耐圧ＭＩＳＦＥＴのたとえばチャネル幅方向において、厚膜ゲート酸化領域の境界をゲート電極端より内側に納めたものである。これにより低くなったゲート電極部にゲート・コンタクトを配置し、厚膜境界がゲート電極端より内側でかつ、ゲート・コンタクトとチャネル端との間にくることとなる。 （もっと読む）

【解決手段】静電気放電（ＥＳＤ）保護デバイスが、積層型半導体ダイのアクティブレイヤ間の縦型の空間に形成され、これにより、そうでなければ通信目的のためにしか使用されないであろう空間を利用する。シリコン貫通ビア（ＴＳＶ：through silicon via）の縦型の表面領域は、ＥＳＤイベントに起因する大電圧を緩和するために使用される。一実施形態では、ＥＳＤダイオードは、積層型デバイスの半導体ダイのアクティブレイヤ間の縦型ＴＳＶ内に形成される。このＥＳＤダイオードは、積層の半導体ダイの両方の上の回路によって共有され、これによって空間を節約し、そしてＥＳＤ保護回路によって必要とされるダイ面積を低減し得る。 （もっと読む）

【課題】エッチング工程で生成される反応生成物による配線信頼性の低下を防ぐ半導体装置の製造方法を提供する。
【解決手段】電極の側壁にスペーサを有する半導体装置の製造方法であって、電極を覆う絶縁膜を形成する工程と、電極の側壁にスペーサを形成するために絶縁膜にドライエッチングを行う工程と、水素単体ガスまたは窒素を含むガスによるプラズマ放電により、ドライエッチングにより生じた反応生成物を除去する工程と、反応生成物を除去した後、少なくとも絶縁膜にオーバーエッチングを行う工程とを有するものである。 （もっと読む）

【課題】溝の側面に対する合金膜の付着性（サイドカバレッジ）を向上させることができる、半導体装置の製造方法を提供する。
【解決手段】合金膜１８は、バイアススパッタ法により形成される。そして、そのバイアススパッタ法による合金膜１８の形成時には、第２溝１１およびビアホール１２の内面に向けて飛散するスパッタ粒子のエネルギーにより、第２溝１１およびビアホール１２の底面に付着しているスパッタ粒子が弾き飛ばされ、その弾き飛ばされたスパッタ粒子が第２溝１１およびビアホール１２の側面に再付着（リスパッタ）するように、スパッタ粒子を加速するためのＲＦバイアスが設定される。 （もっと読む）

【課題】信頼性の高い半導体装置を効率良く製造できるようにする。
【解決手段】シリコン基板１上に強誘電体キャパシタ３７を形成する際、下部電極膜２５の上に、アモルファス又は微結晶の酸化導電膜２６を形成する。酸化導電膜２６を熱処理により結晶化した後、強誘電体膜２７の初期層２７Ａの形成時に酸化導電膜２６を還元することにより、結晶粒が小さく且つ配向が整った第２の導電膜２６Ａを形成する。強誘電体膜２７は、ＭＯＣＶＤ法により形成し、その初期層２７Ａは第２の導電膜２６Ａの結晶配向に倣って成長する。これにより、強誘電体膜２７の表面モフォロジが良好になる。 （もっと読む）

【課題】配線間の層間絶縁膜に空洞を形成する場合における配線間の層間絶縁膜の高さの減少を抑制することを目的とする。
【解決手段】半導体装置の製造方法は、基板上方に第１の層間絶縁膜を形成する工程と、
第１の層間絶縁膜上に保護膜を形成する工程と、保護膜及び第１の層間絶縁膜に配線溝を形成する工程と、酸素を含む処理ガスを用いたプラズマ処理により、第１の層間絶縁膜の側面部分に酸化膜を形成する工程と、配線溝に金属膜を形成する工程と、研磨処理により、金属膜を部分的に除去することで配線溝に金属配線を形成する工程と、保護膜及び酸化膜の除去処理により、酸化膜を除去した部分に空間を形成する工程と、第１の層間絶縁膜、金属配線及び空間を覆うように第２の層間絶縁膜を形成する工程と、を備える。 （もっと読む）

【課題】
ＤＲＡＭの容量を安定化し、メモリセル部と周辺回路部の高低差を小さくして平坦化を容易にする。
【解決手段】
メモリセルトランジスタ上の第１の絶縁膜に第１のコンタクトプラグを埋め込み、エッチング特性の異なる第２、第３の絶縁膜を形成し、第３、第２の絶縁層を貫くコンタクト窓を形成し、シリンダ型蓄積電極を形成し、第２の絶縁膜をエッチングストッパとして第３の絶縁膜を除去し、キャパシタ絶縁膜、導電膜を形成し、パターニングして対向電極を形成し、対向電極に合わせて第２の絶縁膜も除去してメモリセルを形成し、周縁領域において第１の絶縁膜の上に導電膜、絶縁膜を形成し、第２のコンタクトプラグを埋め込む。第２の絶縁膜端部は、第２のコンタクトプラグに接しない。 （もっと読む）

【課題】本発明は、画素部のＭＯＳトランジスタ上で異なる２層のシリサイドブロック膜の一部が重なるように形成して、白傷、暗電流を低減することを可能にする。
【解決手段】半導体基板１１に、光電変換部２１を備えた画素部１２とその周辺に形成された周辺回路部１３を有し、画素部１２のゲート電極３２の側壁にサイドウォール形成膜で形成された第１サイドウォール３３と、周辺回路部１３のゲート電極５２の側壁にサイドウォール形成膜で形成された第２サイドウォール５３と、光電変換部２１上および画素部１２のＭＯＳトランジスタ３０の一部上にサイドウォール形成膜で形成された第１シリサイドブロック膜７１と、画素部１２のＭＯＳトランジスタ３０上に、第１シリサイドブロック膜７１の一部上に重なる第２シリサイドブロック膜７２を有し、第１、第２シリサイドブロック膜７１、７２で画素部１２のＭＯＳトランジスタ３０上が被覆されている。 （もっと読む）

【課題】半導体製造装置とその制御方法、及び半導体装置の製造方法において、装置パラメータの実値の異常を早期に発見すること。
【解決手段】装置パラメータに従ってシリコンウエハ５に処理を行うチャンバ（処理手段）と、装置パラメータの実値の第１の代表値と、該第１の代表値とは異なる時点で取得した装置パラメータの実値の第２の代表値との差に基づいて、シリコンウエハ５に処理を行ったときの装置パラメータの実値に異常があったかどうかを判断する判断部６６とを有する半導体装置製造装置１による。 （もっと読む）

【課題】半導体装置の信頼性を向上させることができる製造方法を提供する。
【解決手段】半導体基板１に形成される半導体素子を覆う絶縁膜１１が、埋め込み特性が良好とされる熱ＣＶＤ法等によって形成される。その絶縁膜１１を覆うように、耐湿性に優れているとされるプラズマＣＶＤ法によって絶縁膜１４が形成される。その絶縁膜１１および絶縁膜１４を貫通するようにプラグ１３が形成される。さらに、その絶縁膜１４上に、誘電率が比較的低いＬｏｗ−ｋ膜からなる絶縁膜１６が形成され、その絶縁膜１６に、ダマシン技術によって、プラグ１３に電気的に接続される配線２０が形成される。 （もっと読む）

【課題】バリア膜を良好に形成することができながら、Ｃｕ配線中のＭｎの残留量を低減することができる、半導体装置の製造方法を提供する。
【解決手段】ＳｉおよびＯを含む第２絶縁層６に、第２溝１１およびビアホール１２が形成された後、Ｍｎからなる金属膜１８が第２溝１１およびビアホール１２の側面および底面に被着される。次いで、金属膜１８中のＭｎと第２絶縁層６中のＳｉおよびＯとを結合させるための熱処理が行われる。この熱処理の結果、第２溝１１およびビアホール１２の内面上に、ＭｎＳｉＯからなるバリア膜が形成される。 （もっと読む）