半導体装置とその製造方法
【課題】半導体装置とその製造方法において、強誘電体膜を備えたキャパシタの劣化を防止すること。
【解決手段】シリコン基板３０の上方に、下部電極６１、強誘電体膜よりなるキャパシタ誘電体膜６２と、上部電極６３とを有するキャパシタQを形成する工程と、キャパシタQ上に層間絶縁膜７１を形成する工程と、層間絶縁膜７１に、上部電極６３に達するホール５９ａを形成する工程と、ホール５９ａの内面、及びホール５９ａから露出する上部電極６３の表面に第１のバリア膜６７を形成する工程と、第１のバリア膜６７上に、第１のバリア膜６７よりも酸素濃度が高い第２のバリア膜６８を形成する工程と、第２のバリア膜６８の上方に導電膜７４を形成して、ホール５９ａを埋め込む工程とを含む半導体装置の製造方法による。
【解決手段】シリコン基板３０の上方に、下部電極６１、強誘電体膜よりなるキャパシタ誘電体膜６２と、上部電極６３とを有するキャパシタQを形成する工程と、キャパシタQ上に層間絶縁膜７１を形成する工程と、層間絶縁膜７１に、上部電極６３に達するホール５９ａを形成する工程と、ホール５９ａの内面、及びホール５９ａから露出する上部電極６３の表面に第１のバリア膜６７を形成する工程と、第１のバリア膜６７上に、第１のバリア膜６７よりも酸素濃度が高い第２のバリア膜６８を形成する工程と、第２のバリア膜６８の上方に導電膜７４を形成して、ホール５９ａを埋め込む工程とを含む半導体装置の製造方法による。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、携帯電話等の電子機器に対して大容量のデータを高速に処理して保存する要求が高まっている。データを保存する不揮発性メモリとしては、DRAM(Dynamic Random Access Memory)やFeRAM(Ferroelectric Random Access Memory)等が知られている。
【０００３】
このうち、FeRAMは、キャパシタ誘電体膜として強誘電体膜が形成された強誘電体キャパシタを備えており、その強誘電体膜の自発分極を利用して情報を記憶するものであって、DRAMと比較して動作電圧が低く、高速動作が可能である点で有利である。
【０００４】
そのFeRAMでは、キャパシタ誘電体膜の材料としてPZT(Pb(Zr, Ti)O3)のような酸化物強誘電体が使用されることが多い。
【０００５】
但し、酸化物強誘電体は、外部雰囲気中の水素の還元作用によって酸素欠損が生じ、それにより残留分極電荷量等の強誘電体特性が容易に劣化することが知られている。
【０００６】
そのような劣化を防止するため、強誘電体キャパシタの上方に水素バリア膜としてアルミナ膜や窒化シリコン膜を形成することにより、外部雰囲気中の水素が強誘電体キャパシタに至るのを阻止する構造が提案されている。
【０００７】
また、酸素含有雰囲気中で強誘電体膜に対してアニールをすることにより、強誘電体膜の酸素欠損を補い強誘電体特性を回復させる方法も提案されている。
【特許文献１】特開２００５−２６８６１７号公報
【特許文献２】特開２００２−２８９７９３号公報
【特許文献３】特開２００４−２２５５３号公報
【特許文献４】特開２００１−１５７０３号公報
【特許文献５】特開２００３−１９７８７８号公報
【特許文献６】特開２００６−１６５１２８号公報
【特許文献７】特開２００３−３３２５３６号公報
【特許文献８】特開２００５−１８３８４３号公報
【特許文献９】特開２００２−１７６１４９号公報
【特許文献１０】特開平８−１７７６０号公報
【特許文献１１】特開２００６−３４４６７６号公報
【特許文献１２】特開２００１−２５０７９２号公報
【特許文献１３】特開２００２−３２４８５５号公報
【特許文献１４】特開２００３−１３３５３４号公報
【特許文献１５】特開平６−２１３９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
半導体装置とその製造方法において、強誘電体膜を備えたキャパシタの劣化を防止することを目的とする。
【課題を解決するための手段】
【０００９】
以下の開示の一観点によれば、半導体基板の上方に、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタを形成する工程と、前記キャパシタ上に絶縁膜を形成する工程と、前記絶縁膜に、前記上部電極に達するホールを形成する工程と、前記ホールの内面、及び前記ホールから露出する前記上部電極の表面に第１のバリア膜を形成する工程と、前記第１のバリア膜上に、前記第１のバリア膜よりも酸素濃度が高い第２のバリア膜を形成する工程と、前記第２のバリア膜の上方に導電膜を形成して、前記ホールを埋め込む工程とを含む半導体装置の製造方法が提供される。
【００１０】
また、その開示の別の観点によれば、半導体基板と、前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタと、前記キャパシタ上に形成され、前記上部電極に達するホールを有する絶縁膜と、前記ホールの内面、及び前記ホール内における前記上部電極の表面に形成される第１のバリア膜と、前記第１のバリア膜上に形成され、前記第１のバリア膜よりも酸素濃度が高い第２のバリア膜と、前記第２のバリア膜の上方に形成され、前記コンタクトホールを埋め込む導電膜とを含む半導体装置が提供される。
【発明の効果】
【００１１】
開示の半導体装置とその製造方法によれば、第２のバリア膜の酸素濃度を第１のバリア膜のそれよりも高くする。膜中の酸素は、水素やハロゲン等に対する第２のバリア膜のバリア性を向上させる機能を有するので、これらの元素がキャパシタに侵入するのを第２のバリア膜により阻止し易くなり、これらの元素が原因でキャパシタが劣化するのを防止できる。
【発明を実施するための最良の形態】
【００１２】
（１）調査結果
実施形態の説明に先立ち、本願発明者が行った調査結果について説明する。
【００１３】
図１〜図４は、その調査で使用された強誘電体キャパシタのサンプルの作製方法を示す断面図である。
【００１４】
このサンプルを作製するには、まず、図１（ａ）に示すように、シリコン基板１の上方に第１の層間絶縁膜２としてCVD法により酸化シリコン膜を形成する。
【００１５】
そして、この第１の層間絶縁膜２の上に密着膜３としてスパッタ法でアルミナ膜を７０nmの厚さに形成した後、その上に第１の導電膜４、強誘電体膜５、及び第２の導電膜６をこの順にスパッタ法で形成する。
【００１６】
このうち、第１の導電膜４としては厚さが１５０nmのプラチナ膜が形成され、強誘電体膜５としては厚さが９０nmのPZT(Pb(Zr, Ti)O3)膜が形成される。そして、第２の導電膜６としては、下側層が５０nmで上側層が２００nmの厚さの二層構造の酸化イリジウム膜が形成される。なお、強誘電体膜５を結晶化させるための結晶化アニールは、第２の導電膜６の下側層を形成した後に行われる。
【００１７】
次に、図１（ｂ）に示すように、上記の各膜３〜６をパターニングし、下部電極４ａ、キャパシタ誘電体膜５ａ、上部電極６ａをこの順に積層してなる強誘電体キャパシタQを形成する。
【００１８】
続いて、図２（ａ）に示すように、シリコン基板１の上側全面にスパッタ法により第１のアルミナ膜を厚さ２０nmに形成する。
【００１９】
更に、この第１のアルミナ膜７の上に、CVD法により第２の層間絶縁膜８として酸化シリコン膜を１４００nm程度の厚さに形成した後、その表面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。
【００２０】
そして、このように平坦化された第２の層間絶縁膜８の上にスパッタ法で第２のアルミナ膜９を２０〜５０nmの厚さに形成する。そして、この第２のアルミナ膜９の上にCVD法で酸化シリコン膜を２０〜５０nmの厚さに形成し、それをキャップ絶縁膜１０とする。
【００２１】
このようにして形成された膜のうち、第１及び第２のアルミナ膜７、９は、外部雰囲気中の水素がキャパシタ誘電体膜５ａに至るのを阻止し、水素による還元が原因でキャパシタ誘電体膜５ａが劣化するのを防止する役割を担う。
【００２２】
次いで、図２（ｂ）に示すように、フォトリソグラフィとエッチングによって各膜７〜１０をパターニングし、下部電極４ａと上部電極６ａのそれぞれの上に第１及び第２のホール８ａ、８ｂを形成する。
【００２３】
そして、図３（ａ）に示すように、各ホール８ａ、８ｂの内面とキャップ絶縁膜１０の上面に、タングステンの成長核となるバリア膜１２として窒化チタン膜を約３００nm程度の厚さにスパッタ法で形成する。
【００２４】
その後に、図３（ｂ）に示すように、バリア膜１２の上にタングステン膜１３を形成し、そのタングステン膜１３で各ホール８ａ、８ｂを完全に埋め込む。そのタングステン膜１３は、例えば、六フッ化タングステン（WF6）ガスと水素ガスとの混合ガスを反応ガスとして使用するCVD法により形成される。
【００２５】
そして、図４に示すように、キャップ絶縁膜１０の上の余分なバリア膜１２とタングステン膜１３とをCMP法により研磨して除去し、これらの膜を各ホール８ａ、８ｂ内にのみ導電性プラグ１５として残す。
【００２６】
これにより、下部電極４ａと上部電極６ａのそれぞれに、キャパシタQへの書き込み信号や読み出し信号が導電性プラグ１５を介して印加することが可能となる。
【００２７】
ここまでの工程により、このサンプルの基本構造が完成した。
【００２８】
図３（ｂ）を参照して説明したように、このサンプルでは、タングステン膜１３の成長核としてバリア膜１２が形成される。タングステン膜１３を形成する際には水素ガスが使用されるので、バリア膜１２にはその水素をバリアし、キャパシタ誘電体膜５ａが水素によって還元されないようにする役割も求められる。
【００２９】
ところが、上部電極６ａの上に異物が付着していると、その異物の上にバリア膜１２が形成されるので、異物上でのバリア膜１２の膜厚が不足する等して、バリア膜１２の水素バリア性が低下してしまう。
【００３０】
そのような異物の発生源としては、例えば第２の導電膜６をパターニングして上部電極６ａを形成するとき（図１（ｂ））のエッチングマスクがある。エッチングマスクとしては、エッチング時のスパッタ作用に耐え得る窒化チタン膜のようなハードマスクが使用される。そして、そのハードマスクをウエット処理やドライエッチングにより除去するときに、大きさが０．２μm以下の小さな異物が上部電極６ａの上に残ることがある。
【００３１】
また、上記のエッチングマスクとしてレジストパターンを用いる場合にも、程度の差はあれ、上部電極６ａに異物が残ることがある。
【００３２】
図５は、上記のサンプルを欠陥検査装置において検査して得られたウエハマップであって、丸印の部位に欠陥が発生している。
【００３３】
図６は、その欠陥の一つをSEM(Scanning Electron Microscope)により観察して得られた平面像である。これに示されるように、欠陥が見られた部位には膜の膨らみ１７が発生している。
【００３４】
図７は、膨らみ１７がある部分の断面をTEM(Transmission Electron Microscope)により観察し、それを基にして描いた図である。
【００３５】
同図に示されるように、膨らみがある部分では、上部電極６ａに空洞Sが発生している。その空洞Sは、上記したような異物によってバリア膜１２の水素バリア性が低下したことで、タングステン膜１３を形成するとき（図３（ｂ））の水素がバリア膜１２を透過し、水素によって上部電極６ａ中の酸化イリジウムが還元されたことにより形成されたと考えられる。
【００３６】
また、タングステン膜１３を形成するときには、六フッ化タングステンガスも使用されるので、フッ素がバリア膜１２を透過し、上部電極６ａが反応性の高いフッ素により侵食されたことにより空洞Sが発生されたとも考えられる。
【００３７】
このように空洞Sが発生すると、導電性プラグ１５と上部電極６ａとのコンタクト抵抗が上昇し、半導体装置の歩留まりが低下してしまう。
【００３８】
更に、空洞Sの発生原因である水素によってキャパシタ誘電体膜５ａが還元され、残留分極電荷量等のキャパシタ誘電体膜５ａの強誘電体特性が劣化するおそれがある。そのため、キャパシタQの情報保持特性であるリテンション特性が低下し、半導体装置の信頼性が低下してしまう。
【００３９】
よって、このような半導体装置の歩留まりやリテンション特性の低下を防ぐには、強誘電体キャパシタQ上のバリア膜１２に水素等に対する高いバリア性が求められる。
【００４０】
本願発明者はこのような知見に基づいて、以下に説明するような実施形態に想到した。
【００４１】
（２）第１実施形態
図８〜図２３は第１実施形態に係る半導体装置の製造途中の断面図である。
【００４２】
この半導体装置はプレーナ型のFeRAMであって、以下のようして製造される。
【００４３】
最初に、図８（ａ）に示す断面構造を得るまでの工程について説明する。
【００４４】
まず、n型又はp型のシリコン（半導体）基板３０に素子分離用の溝を形成する。そして、その溝の中に素子分離絶縁膜３１を形成し、この素子分離絶縁膜３１でトランジスタの活性領域を画定する。このような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれるが、これに代えてLOCOS(Local Oxidation of Silicon)を採用してもよい。
【００４５】
次いで、シリコン基板３０の活性領域にp型不純物、例えばボロンを導入してpウェル３２を形成した後、活性領域の表面を熱酸化することにより、ゲート絶縁膜３３となる熱酸化膜を約６〜７nmの厚さに形成する。
【００４６】
続いて、シリコン基板３０の上側全面に、厚さ約５０nmの非晶質シリコン膜と厚さ約１５０nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィとエッチングによりこれらの膜をパターニングして、シリコン基板３０上にゲート電極３４を形成する。
【００４７】
pウェル３２の上には二つのゲート電極３４が間隔をおいて略平行に配置され、その各々はワード線の一部となる。
【００４８】
次いで、ゲート電極３４をマスクにするイオン注入により、ゲート電極３４の横のシリコン基板３０にn型不純物としてリンを導入し、第１及び第２のソース／ドレインエクステンション３５ａ、３５ｂを形成する。
【００４９】
その後に、シリコン基板３０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極３４の横に絶縁性スペーサ３７として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
【００５０】
続いて、この絶縁性スペーサ３７とゲート電極３４をマスクにしながら、シリコン基板３０に砒素等のn型不純物を再びイオン注入することにより、ゲート電極３４の側方のシリコン基板３０に第１及び第２のソース／ドレイン領域３６ａ、３６ｂを形成する。このうち、二つのゲート電極３４の間の第２のソース／ドレイン領域３６ｂは、ビット線の一部となる。
【００５１】
更に、シリコン基板３０の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第１及び第２のソース／ドレイン領域３６ａ、３６ｂにおけるシリコン基板３０上にコバルトシリサイド層等の高融点シリサイド層３８を形成し、各ソース／ドレイン領域３６ａ、３６ｂを低抵抗化する。なお、このような高融点金属シリサイド層は、ゲート電極３４の表層にも形成される。
【００５２】
その後に、素子分離絶縁膜３１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【００５３】
ここまでの工程により、シリコン基板３０の活性領域には、ゲート絶縁膜３３、ゲート電極３４、及び第１、第２ソース／ドレイン領域３６ａ、３６ｂ等を有するMOSトランジスタTRが形成されたことになる。
【００５４】
次に、図８（ｂ）に示すように、シリコン基板３０の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約２００nmに形成し、それをカバー絶縁膜４１とする。
【００５５】
更に、TEOS(Tetra ethoxy silane)ガスを使用するプラズマCVD法により、このカバー絶縁膜４１の上に第１の層間絶縁膜４２として酸化シリコン(SiO2)膜を厚さ約１０００nmに形成する。そして、CMP法で第１の層間絶縁膜４２の上面を研磨して平坦化すると共に、第１の層間絶縁膜４２の厚さを約７８５nmとする。
【００５６】
続いて、図８（ｃ）に示すように、フォトリソグラフィとエッチングによりカバー絶縁膜４１と第１の層間絶縁膜４２とをパターニングし、第１、第２ソース／ドレイン領域３６ａ、３６ｂの上にコンタクトホール４２ａを形成する。
【００５７】
その後に、図９（ａ）に示すように、第１、第２ソース／ドレイン領域３６ａ、３６と電気的に接続された第１の導電性プラグ４３をこれらのコンタクトホール４２ａ内に形成する。
【００５８】
その第１の導電性プラグ４３を形成するには、例えば、厚さが約３０nmのチタン膜と厚さが約２０nmの窒化チタン膜とをバリア膜としてこの順にスパッタ法でコンタクトホール４２ａ内に形成する。そして、このバリア膜の上にCVD法によりタングステン膜を３００nm程度の厚さに形成し、このタングステン膜でコンタクトホール４２ａを完全に埋め込む。その後に、第１の層間絶縁膜４２の上の余分なバリア膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第１の導電性プラグ４３としてコンタクトホール４２ａ内に残す。
【００５９】
このようにして形成された第１の導電性プラグ４３は、酸化され易いタングステンを主にしてなるため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こすおそれがある。
【００６０】
そこで、次の工程では、図９（ｂ）に示すように、第１の導電性プラグ４３の酸化を防ぐ酸化防止絶縁膜４５として、第１の導電性プラグ４３と第１の層間絶縁膜４２のそれぞれの上にCVD法により酸窒化シリコン膜を厚さ約１００nmに形成する。
【００６１】
そして、この酸化防止絶縁膜４５の上に、TEOSガスを使用するCVD法で酸化シリコン膜を厚さ約１３０nmに形成し、この酸化シリコン膜を絶縁性密着膜４６とする。
【００６２】
この後に、窒素雰囲気中で基板温度を約６５０℃とするアニールを絶縁性密着膜４６に対して３０分間行うことにより、絶縁性密着膜４６の脱ガスを行う。
【００６３】
次いで、図９（ｃ）に示すように、絶縁性密着膜４６の上に下部電極密着膜４７としてスパッタ法によりアルミナ膜を厚さ約２０nmに形成する。その後、RTA(Rapid Thermal Anneal)により下部電極密着膜４７のアルミナを十分に酸化する。この下部電極密着膜４７は、後述のキャパシタ下部電極と絶縁性密着膜４６との密着性を向上させるために形成される。
【００６４】
続いて、図１０（ａ）に示すように、スパッタ法により第１の導電膜４８としてプラチナ膜を厚さ約１５０nmに形成する。なお、プラチナ膜に代えて、イリジウム膜、ルテニウム膜、酸化ルテニウム（RuO2）膜、及びSrRuO3膜のいずれかの単層膜、或いはこれらの積層膜を第１の導電膜４８として形成してもよい。
【００６５】
ここで、第１の導電膜４８を形成する前に下部電極密着膜４７を予め形成したので、第１の導電膜４８と絶縁性密着膜４６との密着力が高められる。
【００６６】
次に、図１０（ｂ）に示すように、PZTターゲットを用いるRF(Radio Frequency)スパッタ法により、第１の導電膜４８の上に第１の強誘電体膜４９としてPZT(Pb(Zrx, Ti1-x)O3: 0≦x≦1)膜を厚さ約９０nmに形成する。
【００６７】
第１の強誘電体膜４９の成膜温度は特に限定されない。但し、その成膜温度が１５０℃以上となると、後述の結晶化アニール後の第１の強誘電体膜４９中のPZTの配向が（１０１）方向等にランダムに配向し、強誘電体特性の向上に有利な（１１１）方向の配向が減少することがある。一方、成膜温度を低温で精度良く制御するのは困難である。これらに鑑み、第１の強誘電体膜４９の成膜温度は０℃〜１５０℃、例えば５０℃とするのが好ましい。
【００６８】
また、第１の強誘電体膜４９はPZT膜に限定されない。PZTにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料よりなる膜を第１の強誘電体膜４９として形成してもよい。更に、(Bi1-xRx)Ti3O12(Rは希土類元素で0＜x＜1)、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状化合物の膜を第１の強誘電体膜４９として形成してもよい。
【００６９】
更に、第１の強誘電体膜４９の成膜方法もスパッタ法に限定されず、ゾル・ゲル法やMOCVD(Metal Organic CVD)法で第１の強誘電体膜４９を形成してもよい。
【００７０】
これらの成膜方法のうち、スパッタ法で形成された第１の強誘電体膜４９は、成膜直後では結晶化しておらず非晶質であり、強誘電体特性に乏しい。
【００７１】
そこで、次の工程では、図１１（ａ）に示すように、酸素含有雰囲気において第１の強誘電体膜４９に対して結晶化アニールを行い、第１の強誘電体膜４９中のPZTを結晶化させる。
【００７２】
その結晶化アニールは、酸素濃度が流量比１．２５％となるように調整された酸素とアルゴンよりなる雰囲気においてRTAにより行われ、基板温度は約６００℃、処理時間は約９０秒とされる。
【００７３】
なお、MOCVD法により第１の強誘電体膜４９を形成する場合は、第１の強誘電体膜４９は成膜の時点で結晶化しているので、上記の結晶化アニールは不要である。
【００７４】
その後に、図１１（ｂ）に示すように、RFスパッタ法により第１の強誘電体膜４９の上にPZT膜を厚さ約１０〜３０nmに形成し、このPZT膜を第２の強誘電体膜５０とする。
【００７５】
第２の強誘電体膜５０はPZT膜に限定されない。PZTにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料よりなる膜を第２の強誘電体膜５０として形成してもよい。更に、(Bi1-xRx)Ti3O12(Rは希土類元素で0＜x＜1)、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状化合物の膜を第２の強誘電体膜５０として形成してもよい。
【００７６】
なお、スパッタ法で形成されたPZTは成膜直後では結晶化していない。よって、この時点では、第２の強誘電体膜５０は非晶質の状態となっている。
【００７７】
次に、図１２（ａ）に示すように、非晶質の第２の強誘電体膜５０の上にスパッタ法により上部電極用の第２の導電膜５１を形成する。
【００７８】
第２の導電膜５１としては、例えば、アルゴンガスと酸素ガスとの混合雰囲気中でイリジウムターゲットをスパッタすることにより、厚さ約５０nmの酸化イリジウム膜を形成し得る。
【００７９】
続いて、図１２（ｂ）に示すように、非晶質の第２の強誘電体膜５０に対して酸素含有雰囲気中で結晶化アニールを行い、第２の強誘電体膜５０中のPZTを結晶化させると共に、その下の第１の強誘電体膜４９の結晶性を更に高める。
【００８０】
この結晶化アニールの条件は特に限定されないが、本実施形態では基板温度を約７１０℃、処理時間を１２０秒とする。更に、アニール雰囲気として、酸素濃度が流量比で１％に調整された酸素ガスとアルゴンガスとの混合雰囲気を用いる。
【００８１】
この結晶化アニールの初期の時点では第２の強誘電体膜５０は結晶化しておらず非晶質なので、第２の導電膜５１の酸化イリジウムが第２の強誘電体膜５０の結晶粒界に拡散し難い。これにより、拡散した酸化イリジウムが原因で第２の強誘電体膜５０の膜中にリークパスが発生するのを抑制することができる。
【００８２】
更に、この結晶化アニールにより、第２の導電膜５１を通じてアニール雰囲気中の酸素が第２の強誘電体膜５０に供給され、第２の強誘電体膜５０の酸素欠損が補われるという利点も得られる。このような利点を得るために、第２の導電膜５１の厚さは酸素が透過しやすいようになるべく薄く、例えば１０〜１００nmとするのが好ましい。
【００８３】
但し、このように薄い第２の導電膜５１が第２の強誘電体膜５０上に形成されただけでは、後のエッチング工程におけるダメージが第２の導電膜５１だけで吸収しきれず、第１及び第２の強誘電体膜４９、５０が劣化するおそれがある。
【００８４】
そこで、次の工程では、図１３（ａ）に示すように、第１及び第２の強誘電体膜４９、５０を保護するための導電性保護膜５２として、第２の導電膜５１の上にスパッタ法で酸化イリジウム膜を厚さ約２００nmに形成する。
【００８５】
この後に、第１及び第２の強誘電体膜４９、５０を形成したときにシリコン基板３０の裏面に付着したPZTを洗浄して除去する。
【００８６】
続いて、図１３（ｂ）に示すように、導電性保護膜５２の上にハードマスク５３としてスパッタ法により窒化チタン膜を厚さ約３４nmに形成する。
【００８７】
この窒化チタン膜は、例えば、基板温度を２００℃とし、流量が３０sccmのアルゴンガスと流量が９０nmの窒素ガスとの混合雰囲気中でチタンターゲットをスパッタすることにより形成され得る。
【００８８】
また、ハードマスク５３は窒化チタン膜に限定されず、TaN、TiON、TiOx、TaOx、TaON、TiAlOx、TaAlOx、TiAlON、TaAlON、TiSiON、TaSiON、TiSiOx、AlOx、及びZrOxのいずれかよりなる膜をハードマスク５３として形成してもよい。
【００８９】
この後に、ハードマスク５３の上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン５７を形成する。
【００９０】
次に、図１４（ａ）に示すように、第１のレジストパターン５７をマスクにしてハードマスク５３を島状にパターニングする。
【００９１】
そして、図１４（ｂ）に示すように、島状のハードマスク５３をマスクにして第２の導電膜５１と導電性保護膜５２とをドライエッチングし、エッチングされずに残存するこれらの膜５１、５２を上部電極６３とする。
【００９２】
ここで、第１のレジストパターン５７はエッチング時のダメージによってその側面が後退することがある。これに対し、ハードマスク５３は窒化チタンのようにレジストよりもエッチング速度が遅い材料よりなるので、ハードマスク５３の側面は後退せず、設計通りの寸法に上部電極６３をパターニングし易くなる。
【００９３】
この後に、第１のレジストパターン５７を除去し、更にハードマスク５３をドライエッチングにより除去する。
【００９４】
このとき、第１のレジストパターン５７の側面には上部電極６３形成時のエッチング生成物がフェンス状に付着しているが、そのエッチング生成物はハードマスク５３と一緒に除去されるため、上部電極６３の上にエッチング生成物が異物として残存するのを防止できる。
【００９５】
次いで、図１５（ａ）に示すように、ここまでの工程で第１及び第２の強誘電体膜４９、５０が受けたダメージを回復させるために、これらの強誘電体膜４９、５０に対して酸素含有雰囲気中でアニールを行う。
【００９６】
このようなアニールは、回復アニールと呼ばれ、本実施形態では６００〜７００℃、例えば６５０℃の基板温度で約４０分間行われる。
【００９７】
次に、図１５（ｂ）に示すように、シリコン基板３０の上側全面にフォトレジストを塗布し、それを露光、現像して第２のレジストパターン５８を形成する。
【００９８】
そして、図１６（ａ）に示すように、第２のレジストパターン５８をマスクにして第１及び第２の強誘電体膜４９、５０をドライエッチングする。これにより、これらの強誘電体膜４９、５０を有するキャパシタ誘電体膜６２が上部電極６３の下に形成される。
【００９９】
この後に、第２のレジストパターン５８は除去される。
【０１００】
なお、第２のレジストパターン５８を除去した後に、キャパシタ誘電体膜６２に対して回復アニールを行ってもよい。その回復アニールは、酸素含有雰囲気において基板温度を３００〜４００℃、処理時間を３０〜１２０分として行われる。
【０１０１】
次いで、図１６（ｂ）に示すように、第１の導電膜４８、キャパシタ誘電体膜６２、及び上部電極６３のそれぞれの上にCVD法又はスパッタ法により第１のアルミナ膜６５を２０〜５０nm程度の厚さに形成する。
【０１０２】
この第１のアルミナ膜６５は、水素や水分等の還元性物質がキャパシタ誘電体膜６２に侵入にするのを阻止し、これらの物質によってキャパシタ誘電体膜６２が還元されて劣化するのを防止する役割を担う。
【０１０３】
そのような機能を有する膜としては、アルミナ膜の他に、酸化チタン膜、酸化タンタル膜、酸化ジルコニウム膜、窒化アルミニウム膜、窒化タンタル膜、及び酸窒化アルミニウム膜もある。更に、酸窒化シリコン膜、窒化シリコン膜、及びボロン窒化膜等の窒化物膜や、シリコンカーバイド（SiC）膜も水素に対するバリア性を有する。したがって、第１のアルミナ膜６５に代えて、上記のいずれかの膜を形成するようにしてもよい。これについては後述の第２及び第３のアルミナ膜や各実施形態でも同様である。
【０１０４】
そして、酸素含有雰囲気において基板温度４００〜６００℃、処理時間３０〜１２０分程度の回復アニールをキャパシタ誘電体膜６２に対して行う。
【０１０５】
その後に、この第１のアルミナ膜６５の上にフォトレジストを塗布し、それを露光、現像して第３のレジストパターン６６を形成する。
【０１０６】
次に、図１７（ａ）に示すように、第３のレジストパターン６６をマスクにして第１のアルミナ膜６５と第１の導電膜４８とをドライエッチングし、キャパシタ誘電体膜６２の下に下部電極６１を形成する。
【０１０７】
なお、このドライエッチングでは、下部電極６１で覆われていない部分の下部電極密着膜４７もエッチングされて除去される。
【０１０８】
そして、第３のレジストパターン６６を除去した後、基板温度３００〜４００℃、処理時間３０〜６０分間の条件でキャパシタ誘電体膜６２に対して回復アニールを行う。
【０１０９】
ここまでの工程により、シリコン基板３０のセル領域に、下部電極６１、キャパシタ誘電体膜６２、及び上部電極６３を有する強誘電体キャパシタQが形成されたことになる。
【０１１０】
次いで、図１７（ｂ）に示すように、シリコン基板３０の上側全面にスパッタ法又はCVD法により第２のアルミナ膜７０を厚さ約２０nmに形成する。
【０１１１】
第２のアルミナ膜７０は、第１のアルミナ膜６５と同様に、水素や水分等の還元性物質からキャパシタ誘電体膜６２を保護する役割を担う。
【０１１２】
この後に、酸素含有雰囲気中において基板温度を５００〜７００℃、処理時間を３０〜６０分間とする条件で、キャパシタ誘電体膜６２に対して回復アニールを行う。このような回復アニールにより、アニール雰囲気中の酸素によってキャパシタ誘電体膜６２の酸素欠損が補われ、キャパシタ誘電体膜６２の強誘電体特性が回復する。
【０１１３】
次に、図１８（ａ）に示す断面構造を得るまでの工程について説明する。
【０１１４】
まず、第２のアルミナ膜７０の上に、TEOSガスを使用するプラズマCVD法により、第２の層間絶縁膜７１として酸化シリコン膜を厚さ約１４００nmに形成する。
【０１１５】
そして、この第２の層間絶縁膜７１の上面をCMP法により研磨して平坦化した後、N2Oプラズマ処理若しくはN2プラズマ処理により第２の層間絶縁膜７１を脱水すると共に、その上面を窒化して水分の再吸着を防止する。
【０１１６】
この脱水処理の条件は特に限定されないが、例えば、基板温度は約３５０℃、処理時間は約２分間とされる。
【０１１７】
次いで、水素等の還元性物質からキャパシタ誘電体膜６２を保護するために、第２の層間絶縁膜７１の上にスパッタ法又はCVD法により第３のアルミナ７２を厚さ約２０〜１５０nmに形成する。厚さの下限を２０nmとしたのは、これよりも薄いと水素のバリア性が低下するからである。また、厚さの上限を１５０nmとしたのは、これよりも厚いと後の工程でエッチングし難い第３のアルミナ膜７２にホールを形成するのが困難になるからである。
【０１１８】
その後に、この第３のアルミナ膜７２の上に、TEOSガスを使用するプラズマCVD法により酸化シリコン膜を厚さ約２０〜５０nmに形成し、この酸化シリコン膜をキャップ絶縁膜７３とする。
【０１１９】
次に、図１８（ｂ）に示すように、キャップ絶縁膜７３の上にフォトレジストを塗布し、それを露光、現像して第４のレジストパターン５９を形成する。
【０１２０】
そして、その第４のレジストパターン５９が備える窓５９ａを通じてキャパシタQ上の各絶縁膜６５、７０〜７３をドライエッチングすることにより、上部電極６３と下部電極６１のそれぞれに達する第１及び第２のホール７１ａ、７１ｂを形成する。なお、本工程で使用するエッチングガスは特に限定されないが、本実施形態ではC4F8、Ar、O2、及びCOの混合ガスを使用する。
【０１２１】
この後に、エッチングのマスクに使用した第４のレジストパターン５９は除去される。
【０１２２】
なお、第４のレジストパターン５９を除去した後、ブラシスクラバ処理により、キャップ絶縁膜７３の表面や各ホール７１ａ、７１ｂの内面の異物を除去するようにしてもよい。
【０１２３】
次いで、図１９（ａ）に示すように、キャップ絶縁膜７３の上にフォトレジストを再び塗布し、それを露光、現像して第５のレジストパターン６０を形成する。
【０１２４】
そして、第５のレジストパターン６０の窓６０ａを通じて各絶縁膜４６、７０〜７３をドライエッチングして、第１の導電性プラグの上に第３のホール７１ｃを形成する。
【０１２５】
このエッチングでは、エッチングガスとして例えばC4F8、Ar、O2、及びCOの混合ガスが使用される。そのエッチングガスに対して酸化防止絶縁膜４５はエッチングストッパとなるので、酸化防止絶縁膜４５はエッチングされずに第１の導電性プラグ４３の上に残る。
【０１２６】
この後に、第５のレジストパターン６０は除去される。
【０１２７】
なお、第５のレジストパターン６０を除去した後に、酸素含有雰囲気中でキャパシタ誘電体膜６２に対して回復アニールを行ってもよい。その回復アニールは、例えば、基板温度４００〜６００℃、処理時間３０〜１２０分の条件で行われる。このように酸素含有雰囲気中でアニールを行っても、第１の導電性プラグ４３上の酸化防止絶縁膜４５が酸素の透過を阻止するので、第１の導電性プラグ４３の酸化が原因でコンタクト不良になることはない。
【０１２８】
なお、酸素含有雰囲気に代えてオゾン雰囲気でこの回復アニールを行うようにしてもよい。
【０１２９】
続いて、図１９（ｂ）に示すように、アルゴンガスを用いたスパッタエッチングにより、第３のホール７１ｃの下に残る酸化防止絶縁膜４５をエッチングして除去し、第１の導電性プラグ４３の清浄面を露出させる。このようなスパッタエッチングにより、キャパシタQ上の各ホール７１ａ、７１ｂ内の異物を除去することもできる。
【０１３０】
次に、図２０（ａ）に示す断面構造を得るまでの工程について説明する。
【０１３１】
まず、不活性ガス雰囲気中又は減圧雰囲気中において第２の層間絶縁膜７１をアニールして脱ガスを行う。
【０１３２】
そして、アルゴンプラズマを用いるRFエッチングによりシリコン基板３０の上側全面を１０nm程度エッチングし、第１の導電性プラグ４３の上面の自然酸化膜を除去する。
【０１３３】
次いで、第１〜第３ホール７１ａ〜７１ｃの内面、及びホール７１ｂ、７１ｃからそれぞれ露出する上部電極６３と下部電極６１の表面に導電性の第１のバリア膜６７としてスパッタ法により窒化チタン（TiN）膜を形成する。
【０１３４】
ここで、第１の導電性プラグ４３上の第３のホール７１ｃは、キャパシタQ上のホール７１ａ、７１ｂよりもアスペクト比が高い。したがって、SIP (Self Ionized Plasma)技術を用いたスパッタ法のように、アスペクト比が高いホールに良好なカバレッジで成膜可能なスパッタ法でこの第１のバリア膜６７を形成するのが好ましい。
【０１３５】
なお、第１のバリア膜６７の成膜条件は特に限定されないが、本実施形態では、チタンターゲットが設けられたSIPチャンバにアルゴンガスと窒素ガスとを導入し、基板温度を１５０〜２５０℃、例えば２００℃として第１のバリア膜６７を形成する。その場合、各ガスの流量は、例えばアルゴンガスが５０sccm、窒素ガスが９０sccmとされる。
【０１３６】
第１のバリア膜６７は、タングステン膜のようなプラグ用の導電膜の成長核としての機能の他に、外部雰囲気中の水素やフッ素等がキャパシタQに侵入するのを阻止する役割も担う。
【０１３７】
そのような機能を有する膜の材料としては、窒化チタンの他に、TaN、CrN、HfN、ZrN、TiAlN、TaAlN、TiSiN、TaSiN、CrAlN、HfAlN、及びZrAlNのような窒化金属があり、これらのいずれかの膜を第１のバリア膜６７として形成してもよい。また、TiON、TaON、CrON、HfON、ZrON、TiAlON、TaAlON、CrAlON、HfAlON、ZrAlON、TiSiON、及びTaSiONのいずれかの酸窒化金属を第１のバリア膜６７の材料として使用してもよい。更に、Ir及びRuのような貴金属や、それらの酸化物であるIrOx及びRuOxのいずれかの膜を第１のバリア膜６７として形成してもよい。また、Ti膜、Ta膜、及びそれらの窒化膜であるTiN膜、TaN膜を積層してなるTi/TiN膜、Ti/TaN膜、Ta/TiN膜、及びTa/TaN膜のいずれかを第１のバリア膜６７として形成してもよい。
【０１３８】
次いで、図２０（ｂ）に示すように、第１のバリア膜６７を大気に曝してその表面を自然酸化することにより、窒化チタンを自然酸化して得られた酸窒化チタン（TiON）よりなる導電性の第２のバリア膜６８を第１のバリア膜６７の上に数オングストロームの厚さに形成する。
【０１３９】
第２のバリア膜６８の膜中の酸素は、水素やフッ素等に対するバリア性が高いので、第１のバリア膜６７を単層で使用する場合よりもキャパシタQがこれらの元素に曝される危険性を低減することが可能となる。
【０１４０】
また、このように自然酸化により第２のバリア膜６８を形成すると、膜の電気抵抗を低下させる原因となる酸素原子が膜中に過剰に取り込まれていないので、第２のバリア膜６８の導電性を良好に保つことができる。
【０１４１】
そして、そのような酸素による電気抵抗の増大を防止するために、第１のバリア膜６７よりも薄い厚さに第２のバリア６８を形成するのが好ましい。
【０１４２】
なお、自然酸化の時間については、確実に自然酸化を行うという観点から第１のバリア膜６７を５分以上大気に曝すのが好ましい。但し、７日よりも長く大気に曝していると量産効率が低下するので、７日以下の期間で自然酸化を行うのが好ましい。
【０１４３】
自然酸化のときの基板温度は特に限定されないが、例えば０〜１００℃とする。室温（１８〜２４℃）よりも高い温度で自然酸化をするときは、ホットプレートによりシリコン基板３０を加熱すればよい。これにより自然酸化を促すことができる。
【０１４４】
また、第１のバリア膜６７の材料として上記した窒化チタンの代替物を用いる場合には、その代替物を酸化してなる第２のバリア膜６８の材料は、TaON、CrON、HfON、ZrON、TiAlON、TaAlON、CrAlON、HfAlON、ZrAlON、TiSiON、TaSiON、IrOx、及びRuOx等となる。
【０１４５】
第２のバリア膜６８の形成方法は自然酸化に限定されない。
【０１４６】
例えば、RTAチャンバ等のアニールチャンバや炉において第１のバリア膜６７の表面を酸化し、第２のバリア膜６８を形成してもよい。
【０１４７】
この場合、過剰な酸化によって膜中に多量の酸素が取り込まれて第２のバリア膜６８が高抵抗となるのを防止するため、５００℃以下の基板温度でアニールをするのが好ましい。また、酸化雰囲気についても、過剰な酸化を防止するため、不活性ガスと酸素ガスとの混合ガスにおいて酸素ガスの流量比をなるべく低く、例えば１％以下とするのが好ましい。なお、不活性ガスとしてはアルゴンガス又は窒素ガスを使用し得る。このうち、窒素ガスは、導電性を高める窒素原子が第２のバリア膜６８の膜中に取り込まれ、第２のバリア膜６８の低抵抗化が図られる点でアルゴンガスよりも好ましい。
【０１４８】
或いは、第１のバリア膜６７を形成するのに使用したSIPチャンバを引き続いて使用し、そのSIPチャンバに酸素を導入することにより第１のバリア膜６７の表面を酸化して、第２のバリア膜６８を形成してもよい。酸素の導入の際、第１のバリア膜６７のスパッタガスであるアルゴンガスと窒素ガスの供給を続けてもよいし、停止してもよい。更に、第１のバリア膜６７を形成したときのスパッタパワーの供給を停止して第１のバリア膜６８の表面を酸化してもよいし、スパッタパワーを供給して反応性スパッタ法により酸窒化チタンよりなる第２のバリア膜６８を形成してもよい。
【０１４９】
このようにすると、第１のバリア膜６７を形成した後にSIPチャンバからシリコン基板３０を取り出さずに第２のバリア膜６８を続けて形成することができるので、半導体装置の量産効率が高められる。
【０１５０】
更に、いずれの酸化方法を用いる場合であっても、酸素原子を含む第２のバリア膜６８は第１のバリア膜６７よりも電気抵抗が高いので、第２のバリア膜６８を第１のバリア膜６７よりも薄くしてこれらの積層膜全体の電気抵抗を低くするのが好ましい。
【０１５１】
次に、図２１（ａ）に示すように、第２のバリア膜６８の上に導電性の第３のバリア膜６９としてスパッタ法により窒化チタン膜を５０nm程度の厚さに形成する。
【０１５２】
第３のバリア膜６９の成膜方法は特に限定されない。第１のバリア膜６７と同様に、SIPチャンバ内においてスパッタ法で第３のバリア膜６９を形成してもよいし、めっき法、有機金属分解法、CSD (Chemical Solution Deposition)法、化学気相蒸着法、エピタキシャル成長法、及びMOCVD (Metal Organic CVD)法のいずれかを用いてもよい。
【０１５３】
これらのいずれの方法も膜の酸化を伴わないので、第３のバリア膜６９の酸素濃度は第２のバリア膜６８のそれよりも低くなる。
【０１５４】
また、第３のバリア膜６９の材料も窒化チタンに限定されず、第１のバリア膜６７と同様の代替物を使用し得る。但し、第１のバリア膜６７と同一の成膜装置を使用でき、新たな設備投資が不要になるという観点からすると、第１のバリア膜６７と同じ材料の膜を第３のバリア膜６８として形成するのが好ましい。
【０１５５】
このように第３のバリア膜６９を形成することにより、水素やフッ素等の元素に対する第１及び第２のバリア膜６７、６８のバリア性を補うことができる。
【０１５６】
更に、第１のバリア膜６７と第３のバリア膜６９の間に第２のバリア膜６８が介在するので、第１のバリア膜６７と第２のバリア膜６８の互いの結晶粒界がずれるようになり、結晶粒界を通じた水素やフッ素の侵入を防止し易くなる。
【０１５７】
なお、第３のバリア膜６９は、このように水素等からキャパシタQを保護するものであるが、第１及び第２のバリア膜６７、６８のみで水素等を十分にバリアできる場合には、省略してもよい。
【０１５８】
次いで、図２１（ｂ）に示すように、第３のバリア膜６９の上にプラグ用の導電膜７４としてCVD法によりタングステン膜を３００nm程度の厚さに形成し、導電膜７４により各ホール７１ａ〜７１ｃを完全に埋め込む。
【０１５９】
そのCVD法では、六フッ化タングステンガスと水素ガスとの混合ガスが使用される。上記のように、第２のバリア膜６８は、その膜中の酸素によって水素やフッ素に対するバリア性が高められている。そのような第２のバリア膜６８の高いバリア性により、導電膜７４の成膜雰囲気からキャパシタQを保護することができ、図７に示したような空洞が上部電極６３等に形成されたり、キャパシタ誘電体膜６２の強誘電体特性が劣化したりするのを防ぐことが可能となる。
【０１６０】
なお、導電膜７４はタングステン膜に限定されず、銅膜やポリシリコン膜であってもよい。このうち、銅膜については、成膜雰囲気に水素が含まれるCVD法で成膜する場合に、第２のバリア膜６８による水素バリアの実益が特に得られる。また、ポリシリコン膜の成膜雰囲気にも水素が含まれるので、水素バリア性の高い第２のバリア膜６８を形成することにより水素からキャパシタQを保護するのが好ましい。
【０１６１】
次に、図２２に示すように、キャップ絶縁膜７３の上面の余分なバリア膜６７〜６９と導電膜７４とをCMP法により研磨し、これらの膜を各ホール７１ａ〜７１ｃ内にのみ第２の導電性プラグ７７として残す。
【０１６２】
この後に、アルゴンプラズマを用いたエッチングにより第２の導電性プラグ７７の上面の自然酸化膜を除去する。
【０１６３】
次いで、図２３に示すように、第２の導電性プラグ７７とキャップ絶縁膜７３の上に金属積層膜を形成し、この金属積層膜をパターニングして一層目金属配線７８を形成する。
【０１６４】
その金属積層膜として、例えば、スパッタ法により厚さ約５０nmの窒化チタン膜、厚さ約５５０nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、及び厚さ約５０nmの窒化チタン膜をこの順に形成する。
【０１６５】
更に、この一層目金属配線７８の上に、図示のように第３〜第６の層間絶縁膜８３〜８６と二層目〜五層目金属配線７９〜８２を交互に積層して多層配線構造を形成する。
【０１６６】
そして、最上層の五層目金属配線８２の上に、酸化シリコンよりなる第１のパッシベーション膜８７と窒化シリコンよりなる第２のパッシベーション膜８８をこの順に形成する。
【０１６７】
その後、第２のパッシベーション膜８８の上にポリイミド塗膜を形成し、それを熱硬化させて保護絶縁膜８９とする。
【０１６８】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【０１６９】
本実施形態では、図２０（ｂ）を参照して説明したように、第１のバリア膜６７の表面を酸化することにより、第１のバリア膜６７よりも酸素濃度が高い第２のバリア膜６８を形成した。このように第１のバリア膜６７よりも酸素濃度が高められた第２のバリア膜６８は、第１のバリア膜６７と比較して水素やフッ素等に対するバリア性が優れている。
【０１７０】
よって、半導体装置の製造途中に仮に上部電極６３の上に異物が付着し、その異物の上に第１及び第２のバリア膜６７、６８が形成されたとしても、これらの膜のバリア性を維持することが可能となる。その結果、例えばプラグ用の導電膜７４を成膜する際（図２１（ｂ））、成膜雰囲気中の水素やフッ素がキャパシタQに到達し難くなり、これらの元素が原因の空洞が上部電極６３に発生するのを抑制することが可能となる。これにより、上部電極６３と第２の導電性プラグ７７とのコンタクト抵抗が安定し、半導体装置の歩留まりが向上する。
【０１７１】
更に、このように第２のバリア膜６８が水素をバリアすることから、水素によってキャパシタ誘電体膜６２が還元するのを防止できる。その結果、残留分極電荷量等のキャパシタ誘電体膜６２の強誘電体特性を維持することができ、半導体装置のリテンション特性を向上させることができるようになる。
【０１７２】
ところで、上記では、第１のバリア膜６７の上に酸素濃度が高い第２のバリア膜６８を形成したが、これらの膜の形成順序を逆にすることも考えられる。その場合、上部電極６３と下部電極６１が第２のバリア膜６８に接触することになる。但し、上部電極６３として酸化イリジウム膜のような酸化貴金属膜を形成する場合は、第２のバリア膜６８と酸化貴金属膜が反応してコンタクト抵抗が上昇するおそれがある。よって、この場合は、本実施形態のように第１のバリア膜６７の上に第２のバリア膜６８を形成するのが好ましい。
【０１７３】
また、第２のバリア膜６８は膜中の酸素によって電気抵抗が第１のバリア膜６７や第３のバリア膜６８よりも高い。したがって、第２の導電性プラグ７１を低抵抗化するという観点からすると、第１のバリア膜６７や第３のバリア膜６９よりも薄く第２のバリア膜６８を形成するのが好ましい。
【０１７４】
以下に、本実施形態に関連して本願発明者が行った調査について説明する。
【０１７５】
・第１の調査
この調査では、バリア膜のバリア性がスロット番号にどのように依存するかが調べられた。なお、スロット番号は、１ロット（２５枚）内におけるシリコン基板の処理順序を昇順で表すものであり、１ロット内での最初の基板はスロット１で、最後の基板はスロット２５で表される。
【０１７６】
図２４（ａ）、（ｂ）は、この調査で使用された第１及び第２のサンプルＳ１、Ｓ２の断面図である。
【０１７７】
図２４（ａ）に示されるように、第１のサンプルＳ１は、シリコン基板４０の上に酸化シリコン膜４４、酸化イリジウム膜５４、及び窒化チタン膜５５をこの順に形成してなる。このうち、酸化イリジウム膜５４は上部電極６３（図２２参照）に相当する。また、最上層の窒化チタン膜５５はバリア膜に相当し、その膜厚は１００nmである。
【０１７８】
一方、図２４（ｂ）に示されるように、第２のサンプルＳ２では、窒化チタン膜５５を二層に分けて形成し、それらの間に窒化チタンを自然酸化することにより酸窒化チタン膜５６を形成した。その酸窒化チタン膜５６は、窒化チタン膜５５を大気に５分間曝すことにより形成され、本実施形態の第２のバリア膜６８に相当する。なお、酸窒化チタン膜５６の上下の窒化チタン膜５５の厚さはいずれも５０nmである。
【０１７９】
図２５（ａ）は、各サンプルＳ１、Ｓ２における水素濃度をSIMS (Secondary Ionization Mass Spectrometer)により測定して得られたグラフである。
【０１８０】
これらのグラフの横軸は各サンプルの表面からの深さを示し、縦軸は水素や酸素等の濃度を示す。
【０１８１】
この調査では、１ロットのスロット１とスロット２４にサンプルＳ１を入れた。なお、スロット２〜スロット２３はすべてダミーウエハである。そして、スロット２５にサンプルＳ２を入れた。
【０１８２】
図２５（ａ）に示されるように、サンプルＳ１の単層のチタン膜５５における水素濃度は、スロット１とスロット２４で異なっている。特に、スロット２４における水素濃度が高く、スロット番号が増えるにつれて窒化チタン膜５５のバリア性が低下することが分かる。
【０１８３】
これは、スパッタチャンバで窒化チタン膜を成膜していくうちにチャンバが温められ、チャンバ内のスパッタ雰囲気が変動するためと推測される。
【０１８４】
このように、サンプルＳ１のような単層のチタン膜５５をバリア膜としたのでは、バリア性の低下によって半導体装置の歩留まりが低下するおそれがある。
【０１８５】
一方、サンプルＳ２は、スロット１と比較してスパッタ雰囲気が最も変動すると考えられるスロット２５に入れたにも関わらず、窒化チタン膜５５における水素濃度がスロット２４よりも少ない。これは、酸窒化チタン膜５６により水素がバリアされているためと考えられる。
【０１８６】
この結果から、サンプルＳ２のように酸窒化チタン膜５６を形成することにより水素のバリア性が高められ、且つ窒化チタン膜の成膜雰囲気変動に伴うバリア性の変動も少なくなることが明らかとなった。そのため、１ロットの全てのスロットにおいてバリア性が良好となり、単層の窒化チタン膜をバリア膜とする場合よりも半導体装置の歩留まりを向上させることが可能となる。
【０１８７】
図２５（ｂ）は、図２５（ａ）と同じサンプルについて、酸素濃度をSIMSにより調査して得られたグラフである。
【０１８８】
これに示されるように、スロット２５における第２のサンプルＳ２では、窒化チタン膜の途中の深さにおいて酸素濃度が高い。これにより、窒化チタン膜５５の途中の深さに実際に酸窒化チタン膜５６が形成されていることが確認された。
【０１８９】
・第２の調査
図２５（ａ）に示したように、単層の窒化チタン膜を形成するサンプルＳ１では、窒化チタン膜のバリア性がスロット番号に依存する。
【０１９０】
本調査では、窒化チタン膜の組成がスロット番号にどのように依存するかをRBS(Rutherford Backscattering Spectroscopy)分析により調査した。その結果を図２６（ａ）〜（ｃ）に模式的に示す。
【０１９１】
これらの図に示されるように、この調査では、酸化イリジウム膜５４の上にTEOSガスを用いて酸化シリコン膜６４を形成し、その酸化シリコン膜６４にホール６４ａを形成した。
【０１９２】
そして、図２６（ａ）、（ｂ）のサンプルでは、ホール６４ａ内に単層の窒化チタン膜５５を１００nmの厚さにスパッタ法で形成した後、ホール６４ａ内をタングステン膜７５で充填した。
【０１９３】
一方、図２６（ｃ）のサンプルでは、ホール６４ａ内にスパッタ法で窒化チタン膜５５を５０nmの厚さに形成した後、その表面を大気中で５分間自然酸化させて酸窒化チタン膜５６を形成した。そして、この酸窒化チタン膜５６の上に再びスパッタ法により窒化チタン膜５５を５０nmの厚さに形成し、その上にタングステン膜７５を形成した。
【０１９４】
この調査でも、第１の調査と同様に、図２６（ａ）、（ｂ）のサンプルをそれぞれ１ロットのスロット１とスロット２４に入れ、図２６（ｃ）のサンプルをスロット２５に入れた。
【０１９５】
図２６（ａ）に示されるように、スロット１における単層の窒化チタン膜５５は、その下部におけるチタンの組成比が４６％で窒素の組成比が５４％である。しかし、その上部ではチタンが４７．５％、窒素が５２．５％となっている。図２６（ａ）では、そのような組成比の違いをハッチングの濃さにより模式的に示している。
【０１９６】
このことから、単層の窒化チタン膜５５は、その成膜途中でも組成比が変動してしまうことが明らかとなった。
【０１９７】
同様に、図２６（ｂ）に示すように、スロット２５における単層の窒化チタンでも、膜中で組成比が変動している。
【０１９８】
更に、図２６（ａ）、（ｂ）を比較すると、スロット番号によっても組成比が変動しているのが理解される。このように組成比が変動すると、水素等に対するバリア性もスロット番号によって変動してしまう。
【０１９９】
これに対し、図２６（ｃ）に示されるように、窒化チタン膜５５の途中に酸窒化チタン膜５６を形成すると、酸窒化チタン膜５６の上下のチタン膜５５の組成比が同じになり、組成比の変動が抑制される。
【０２００】
このように、本実施形態のように酸窒化チタン膜を形成すると、水素のバリア性が高められるだけでなく、窒化チタン膜の組成変動も抑制できるので、水素のバリア性が成膜の最中に変動したり、スロット番号によって変動したりするのを抑制できるようになる。
【０２０１】
・第３の調査
本調査では、酸窒化チタン膜のバリア性について、SIMSにより更に調べられた。
【０２０２】
その調査結果を図２７に示す。
【０２０３】
調査に使用されたサンプルは、図２７の図中に示されるように、シリコン（Si）基板の上に酸化シリコン（SiO2）膜と窒化チタン（TiN）膜とをこの順に形成してなる。このうち、窒化チタン膜については、最初に５０nmの厚さまでスパッタ法で形成した後、その表面を大気中で５分間自然酸化して酸窒化チタン（TiON）膜を形成し、その上に再度スパッタ法で５０nmの厚さに形成した。
【０２０４】
そして、図２７の横軸は窒化チタン膜の表面からの深さを示し、縦軸は各元素の濃度を示す。
【０２０５】
調査に際しては、このサンプルを重水素Dの雰囲気中において基板温度４００℃の条件で３０分間アニールした。このように水素ではなく重水素を用いたのは、重水素の方がバックグラウンドのノイズが少なく、測定に適しているからである。
【０２０６】
図２７に示されるように、重水素Dは、シリコン基板の裏面側（図の右側）から侵入し、窒化チタン膜５０の表面に近づくほどその濃度が減少している。これにより、酸窒化チタンが重水素Dに対するバリア性を有していることが明らかとなった。
【０２０７】
なお、水素Hの濃度は重水素Dよりも高いが、これは水素のバックグラウンドが重水素Dのそれよりも高いためであり、酸窒化チタン膜を水素が透過していることを示すものではない。
【０２０８】
また、酸素濃度については、窒化チタン膜の途中の深さにピークＢを有しているので、このことからも窒化チタン膜の自然酸化によって酸窒化チタン膜が形成され得ることが確認された。
【０２０９】
（３）第２実施形態
第１実施形態ではプレーナ型のFeRAMについて説明した。
【０２１０】
これに対し、本実施形態では、下部電極の直下に導電性プラグが形成されるスタック型のFeRAMについて説明する。スタック型のFeRAMは、プレーナ型と比較してキャパシタの占有面積が少なく、高集積化に有利である。
【０２１１】
図２８〜図４２は、本発明の第２実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。
【０２１２】
この半導体装置は以下のようにして製造される。
【０２１３】
まず、図２８（ａ）に示すように、第１実施形態の図８（ａ）、（ｂ）の工程に従い、シリコン基板３０にMOSトランジスタTRを形成すると共に、そのMOSトランジスタTRをカバー絶縁膜４１と第１の層間絶縁膜４２で覆う。
【０２１４】
次いで、図２８（ｂ）に示すように、フォトリソグラフィとエッチングにより各絶縁膜４１、４２にコンタクトホールを形成し、その中に第１の導電性プラグ４３を形成する。
【０２１５】
第１実施形態で説明したように、この第１の導電性プラグ４３はタングステンを主成分にしており、酸素含有雰囲気中で容易に酸化してコンタクト不良を起こし易い。
【０２１６】
そこで、次の工程では、図２８（ｃ）に示すように、第１の導電性プラグ４３の酸化を防止する酸化防止絶縁膜９２としてCVD法により酸窒化シリコン膜を厚さ約１３０nmに形成する。
【０２１７】
なお、酸窒化シリコン膜に代えて、窒化シリコン膜やアルミナ膜を酸化防止絶縁膜９２として形成してもよい。
【０２１８】
更に、この酸化防止絶縁膜９２の上に、TEOSガスを使用するプラズマCVD法により酸化シリコン膜を厚さ約３００nmに形成し、この酸化シリコン膜を第２の層間絶縁膜９３とする。
【０２１９】
そして、フォトリソグラフィとエッチングにより、第１のソース／ドレイン領域３６ａの上方の各絶縁膜９２、９３に第１のホール９３ａを形成し、第１の導電性プラグ４３と電気的に接続された第２の導電性プラグ９１をその第１のコンタクトホール９３ａ内に形成する。
【０２２０】
第２の導電性プラグ９１の形成方法は特に限定されない。
【０２２１】
本実施形態では、第２の層間絶縁膜９３の上面と第１のホール９３ａの内面に窒化チタン膜とタングステン膜とをこの順に形成し、これらをCMP法により研磨して第１のホール９３ａ内にのみ第２の導電性プラグ９１として残す。
【０２２２】
そのCMPでは、研磨対象である窒化チタン膜とタングステン膜の研磨速度が下地の第２の層間絶縁膜９３の研磨速度よりも速くなるようなスラリ、例えばCabot Microelectronics Corporation製のSSW2000を使用する。そして、第２の層間絶縁膜９３の上に研磨残を残さないために、このCMPの研磨量は窒化チタン膜とタングステン膜との合計膜厚よりも厚く設定され、このCMPはオーバー研磨となる。
【０２２３】
その結果、第２の導電性プラグ９１の上面の高さが第２の層間絶縁膜９３のそれよりも低くなり、第２の導電性プラグ９１の周囲の第２の層間絶縁膜９３にリセスが形成されることがある。そのリセスの深さは２０〜５０nmであり、典型的には約５０nm程度である。
【０２２４】
次に、図２９（ａ）に示すように、第２の層間絶縁膜９３の表面に対してNH3プラズマ処理を行い、第２の層間絶縁膜９３の表面の酸素原子にNH基を結合させる。
【０２２５】
このNH3プラズマ処理は、例えば、シリコン基板３０に対して約９mm離間した位置に対向電極を有する平行平板型プラズマ処理チャンバを用い、２６６Paの圧力下で基板温度を４００℃とし、チャンバにNH3ガスを３５０sccmの流量で供給して行われる。この場合、シリコン基板３０側に１３．５６MHzの高周波電力を１００Wのパワーで、そして対向電極に３５０kHzの高周波電力を５５Wのパワーで６０秒間供給する。
【０２２６】
次いで、図２９（ｂ）に示すように、第２の層間絶縁膜９３と第２の導電性プラグ９１のそれぞれの上に下地導電膜９４としてスパッタ法によりチタン膜を厚さ１００〜３００nm、例えば１００nmに形成する。
【０２２７】
このチタン膜の成膜条件は特に限定されない。本実施形態では、チタンターゲットとシリコン基板３０との間隔を６０mmに設定したスパッタチャンバにおいて、０．１５Paのアルゴン雰囲気下で基板温度を２０℃とする。そして、２．６kWのDC電力をスパッタ雰囲気に３５秒間印加し、上記のチタン膜を形成する。
【０２２８】
また、下地導電膜９４はチタン膜に限定されず、タングステン膜、シリコン膜、及び銅膜のいずれかを下地導電膜９４として形成してもよい。
【０２２９】
ここで、図２９（ａ）の工程で予めNH3プラズマ処理により第２の層間絶縁膜９３の表面の酸素原子にNH基を結合させておいたので、下地導電膜９４のチタンが酸素原子に捕獲され難くなる。そのため、チタンが第２の層間絶縁膜９３の表面を自在に移動でき、（００２）方向に自己組織化されたチタンからなる下地導電膜９４が得られる。
【０２３０】
この後に、窒素雰囲気中で下地導電膜９４に対してアニールをし、下地導電膜９４のチタンを窒化する。このように窒化により得られた窒化チタンは、後述のPZTを（１１１）方向に揃えるのに好適は（１１１）配向となる。
【０２３１】
なお、このアニールの条件は特に限定されないが、本実施形態ではRTAにより基板温度を約６５０℃、処理時間を約６０秒としてこのアニールを行う。
【０２３２】
ところで、第２の層間絶縁膜９３の上面には、図２８（ｃ）の工程におけるCMPをオーバー研磨で行ったことにより、第２の導電性プラグ９１の周囲に既述のようなリセスが形成されている場合がある。よって、下地導電膜９４の上面には、このリセスを反映した凹凸が形成されることがある。
【０２３３】
しかしながら、このような凹凸があると、下地導電膜９４の上方に後で形成される強誘電体膜の結晶性が劣化するおそれがある。
【０２３４】
そこで、次の工程では、図２９（ｃ）に示すように、CMP法により下地導電膜９４の上面を研磨して平坦化する。このCMPで使用されるスラリは特に限定されないが、本実施形態ではCabot Microelectronics Corporation製のSSW2000を使用する。
【０２３５】
このCMPを行った後の下地導電膜９４の厚さは、研磨誤差に起因して、シリコン基板３０の面内や、複数のシリコン基板３０間でばらつく。そのばらつきを考慮して、本実施形態では、研磨時間を制御することによりCMP後の下地導電膜９４の厚さの目標値を５０〜１００nm、より好ましくは５０nmとする。
【０２３６】
このように下地導電膜９４に対してCMPを行った後では、下地導電膜９４の上面付近の結晶が研磨によって歪んだ状態となっている。しかし、このように結晶に歪が発生している下地導電膜９４の上方にキャパシタの下部電極を形成すると、その歪みを下部電極が拾ってしまって下部電極の結晶性が劣化し、ひいてはその上の強誘電体膜の強誘電体特性が劣化することになる。
【０２３７】
このような不都合を回避するため、次の工程では、図３０（ａ）に示すように、下地導電膜９４に対してNH3プラズマ処理を行うことにより、下地導電膜９４の結晶の歪みがその上の膜に伝わらないようにする。
【０２３８】
なお、このNH3プラズマ処理の条件は、図２９（ａ）のNH3プラズマ処理におけるのと同様なので、ここでは省略する。
【０２３９】
次に、図３０（ｂ）に示すように、上記のNH3プラズマ処理によって結晶の歪みが解消された下地導電膜９４の上に、結晶性導電膜９５としてスパッタ法によりチタン膜を厚さ約２０nmに形成する。更に、窒素雰囲気中で基板温度を６５０℃、処理時間を６０秒とするRTAを結晶性導電膜９５に対して行い、結晶性導電膜９５を窒化する。
【０２４０】
これにより、（１１１）方向に配向した窒化チタンよりなる結晶性導電膜９５が得られる。
【０２４１】
結晶性導電膜９５は、自身の配向の作用によってその上に後で形成される膜の配向を高める機能の他に、密着膜としての機能も有する。
【０２４２】
結晶性導電膜９５は窒化チタン膜に限定されない。例えば、２０nm程度の薄いイリジウム膜やプラチナ膜等の貴金属膜を結晶性導電膜９５として形成してもよい。
【０２４３】
次いで、図３０（ｃ）に示すように、結晶性導電膜９５の上に導電性酸素バリア膜９６として窒化チタンアルミニウム（TiAlN）膜を厚さ約１００nmに形成する。
【０２４４】
この窒化チタンアルミニウム膜は、チタンとアルミニウムの合金よりなるターゲットをアルゴンガスと窒素ガスとの混合雰囲気中でスパッタする反応性スパッタ法により形成され得る。その場合、アルゴンガス流量は約４０sccmに設定され、窒素ガス流量は約１０sccmとされる。また、圧力は約２５３．３Pa、基板温度は４００℃、スパッタパワーは１．０kWとされる。
【０２４５】
次に、図３１（ａ）に示すように、導電性酸素バリア膜９６の上にスパッタ法でイリジウム膜を形成し、そのイリジウム膜を第１の導電膜９７とする。
【０２４６】
このイリジウム膜は、例えば、０．１１Paの圧力下、５００℃の基板温度で、０．５kWのスパッタパワーで約１００nmの厚さに形成される。
【０２４７】
なお、第１の導電膜９７はイリジウム膜に限定されず、イリジウム膜以外の貴金属膜、例えばプラチナ膜であってもよい。更に、PtO、IrOx、SrRuO3等の導電性酸化金属よりなる膜を第１の導電膜９７として形成してもよい。
【０２４８】
次いで、図３１（ｂ）に示すように、第１の導電膜９７の上に、第１の強誘電体膜９８としてMOCVD法によりPZT膜を厚さ約１００nmに形成する。
【０２４９】
そのMOCVD法は次のようにして行われる。
【０２５０】
まず、Pb(DPM)2（化学式Pb(C11H19O2)2)）、Zr(dmhd)4（化学式Zr(C9H15O2)4）、及びTi(O−iOr)2(DPM)2（化学式Ti(C3H7O)2(C11H19O2)2）のそれぞれをTHF(Tetra Hydro Furan: C4H8O)溶媒中にいずれも０．３mol／lの濃度で溶解し、Pb、Zr、及びTiの各液体原料を作成する。次いで、これらの液体原料をMOCVD装置の気化器にそれぞれ０．３２６ml／分、０．２００ml／分、および０．２００ml／分の流量で供給して気化させることにより、Pb、Zr、及びTiの原料ガスを得る。なお、上記の気化器には、各液体原料と共に、流量が０．４７４ml／分のTHF溶媒も供給される。
【０２５１】
更に、上記の原料ガスをチャンバに供給しながら、チャンバ内の圧力を６６５Paにし、基板温度を６２０℃に維持する。そして、このような状態を６２０秒間維持することにより、上記したPZT膜が１００nmの厚さに形成される。
【０２５２】
MOCVD法により形成された第１の強誘電体膜９８は、成膜の時点で結晶化しているので、結晶化アニールは不要である。
【０２５３】
なお、第１の強誘電体膜９８の成膜方法はMOCVD法に限定されず、スパッタ法、ゾル・ゲル法、有機金属分解（MOD: Metal Organic Deposition）法、CSD（Chemical Solution Deposition）法、及びエピタキシャル成長法で第１の強誘電体膜９８を形成してもよい。これらのうち、例えばスパッタ法では、成膜の時点では第１の強誘電体膜９８は結晶化していないので、その成膜の後に第１実施形態のように結晶化アニールを行うことになる。
【０２５４】
また、第１の強誘電体膜９８はPZTに限定されない。PZTにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料よりなる膜を第１の強誘電体膜９８として形成してもよい。更に、(Bi1-xRx)Ti3O12(Rは希土類元素で0＜x＜1)、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状化合物の膜を第１の強誘電体膜９８として形成してもよい。
【０２５５】
次いで、図３１（ｃ）に示すように、RFスパッタ法により第１の強誘電体膜９８の上にPZT膜を約１〜３０nm、例えば２０nmに形成し、このPZT膜を第２の強誘電体膜９９とする。このようにスパッタ法で形成されたPZTは成膜直後では結晶化していないので、この時点では第２の強誘電体膜９９は非晶質となっている。
【０２５６】
その後に、図３２（ａ）に示すように、第２の強誘電体膜９９の上に第２の導電膜１００としてスパッタ法で酸化イリジウム膜を厚さ１０〜７５nm、例えば５０nmに形成する。
【０２５７】
そのスパッタ法では、アルゴンガスと酸素ガスとの混合ガスでイリジウムターゲットをスパッタすることにより、イリジウムターゲットから飛散したイリジウムをスパッタ雰囲気中で酸化し、上記の酸化イリジウム膜を形成する。
【０２５８】
また、第２の導電膜１００の成膜条件は特に限定されないが、本実施形態では基板温度を３００℃とし、スパッタパワーを１〜２kW程度とする。このような条件を採用することで、成膜の時点で結晶化した酸化イリジウム膜が形成される。
【０２５９】
なお、第２の導電膜１００は酸化イリジウム膜に限定されない。プラチナ、ルテニウム、ロジウム、レニウム、オスミウム、及びパラジウムのいずれかよりなるスパッタターゲットを用い、これらの金属が酸化する条件でスパッタをすることで、第２の導電膜１００を形成してもよい。
【０２６０】
続いて、図３２（ｂ）に示すように、第２の導電膜１００が形成されている状態で第２の強誘電体膜９９に対して結晶化アニールを行い、第２の強誘電体膜９９のPZTを結晶化させる。
【０２６１】
この結晶化アニールは酸素含有雰囲気中で行われるため、アニール雰囲気から第２の強誘電体膜９９に酸素が供給され、第２の強誘電体膜９９の酸素欠損が補償される。更に、この結晶化アニールによって、第２の導電膜１００の形成時に第２の強誘電体膜９９が受けたプラズマダメージを回復できるという利点も得られる。
【０２６２】
本実施形態では、酸素ガスとアルゴンガスとの混合ガス雰囲気中でRTAによりこのアニールを行う。ガス流量は特に限定されないが、酸素ガスの流量を２０sccm、アルゴンガスの流量を２０００sccmとする。また、処理時間は６０秒とし、基板温度は６５０〜７５０℃、例えば７２５℃とする。
【０２６３】
この後に、図３３（ａ）に示すように、第２の導電膜１００の上にスパッタ法により酸化イリジウム膜を厚さ約１００〜３００nmに形成し、その酸化イリジウム膜を第１の導電性保護膜１０１とする。
【０２６４】
この第１の導電性保護膜１０１の成膜条件は特に限定されない。
【０２６５】
本実施形態では、スパッタガスとしてアルゴンガスと酸素ガスを使用すると共に、成膜圧力を０．８Paとする。そして、１．０kWのスパッタパワーで成膜時間を７９秒とすることで、厚さが約２００nmの酸化イリジウムよりなる第１の導電性保護膜１０１を形成する。
【０２６６】
その第１の導電性保護膜１０１の膜中で酸素が不足すると、還元作用のあるイリジウムが第１の導電性保護膜１０１で占める割合が増えてしまう。こうなると、水分等が第１の導電性保護膜１０１で還元されて水素となり、その水素によって第１及び第２の強誘電体膜９８、９９が劣化するおそれがある。
【０２６７】
そのため、第１の導電性保護膜１０１の酸化イリジウムとして、その組成が酸化イリジウムの化学量論的組成（IrO2）になるべく近いものを用いることで、膜中でイリジウムが占める割合を低減し、水素による強誘電体膜９８、９９の劣化を防止するのが好ましい。その酸化イリジウムの組成は、スパッタガス中の酸素ガスの流量比を調節することである程度制御できる。
【０２６８】
なお、第１の導電性保護膜１０１の材料は酸化イリジウムに限定されない。酸化イリジウムに代えて、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム、及びパラジウムのいずれかの膜、又はこれらの酸化物よりなる膜、若しくはSrRuO3膜のいずれかの単層膜又はこれらの積層膜を第１の導電性保護膜１０１として形成してもよい。
【０２６９】
次に、図３３（ｂ）に示すように、第１の導電性保護膜１０１の上に第２の導電性保護膜１０２としてイリジウム膜をスパッタ法で厚さ約１００nmに形成する。
【０２７０】
そのスパッタ法では、スパッタガスとしてアルゴンガスを使用すると共に、成膜圧力を１Pa、スパッタパワーを１．０kWとする。
【０２７１】
なお、イリジウム膜に代えて、プラチナ膜或いはSrRuO3膜を第２の導電性保護膜１０２として形成してもよい。
【０２７２】
この後に、第１及び第２の強誘電体膜９８、９９を形成するときにシリコン基板３０の裏面に付着したPZTを洗浄して除去する。
【０２７３】
次に、図３４（ａ）に示す断面構造を得るまでの工程について説明する。
【０２７４】
まず、第２の導電性保護膜１０２の上にスパッタ法で窒化チタン膜を形成し、その窒化チタン膜を第１のハードマスク１０３とする。
【０２７５】
第１のハードマスク１０３は窒化チタン膜に限定されない。窒化チタンアルミニウム膜、窒化タンタルアルミニウム（TaAlN）膜、窒化タンタル（TaN）膜のいずれかの単層膜或いはこれらの積層膜を第１のハードマスク１０３として形成してもよい。
【０２７６】
そして、TEOSガスを使用するプラズマCVD法により、第１のハードマスク１０３の上に第２のハードマスク１０４として酸化シリコン膜を形成する。
【０２７７】
その後に、フォトリソグラフィとエッチングにより第１及び第２のハードマスク１０３、１０４をパターニングし、これらのマスクを図示のような島状とする。
【０２７８】
次いで、図３４（ａ）に示すように、HBr、O2、Ar、及びC4F8の混合ガスをエッチングガスとするプラズマエッチングにより、第１及び第２のハードマスク１０３、１０４で覆われていない部分の各膜９７〜１０２をドライエッチングする。
【０２７９】
これにより、第１の導電膜９７と第２の導電膜１００がそれぞれ下部電極９７ａ及び上部電極１００ａとなり、第１及び第２の強誘電体膜９８、９９がキャパシタ誘電体膜９８ａとなる。
【０２８０】
ここまでの工程により、シリコン基板３０のセル領域に、下部電極９７ａ、キャパシタ誘電体膜９８ａ、及び上部電極１００ａを備えた強誘電体キャパシタQが形成されたことになる。
【０２８１】
次いで、図３５（ａ）に示すように、ドライエッチング又はウエットエッチングにより第２のハードマスク１０４を除去する。
【０２８２】
そして、図３５（ｂ）に示すように、キャパシタQで覆われていない部分の下地導電膜９４、結晶性導電膜９５、及び導電性酸素バリア膜９６をドライエッチングして除去する。
【０２８３】
このエッチングは、例えば、ダウンフロー型プラズマエッチングチャンバを用い、流量比で５％のCF4ガスと９５％のO2ガスとの混合ガスをエッチングガスとして行われる。また、チャンバの上部電極には周波数が２．４５GHzでパワーが１４００Wの高周波電力が供給され、基板温度は２００℃とされる。
【０２８４】
なお、第１のハードマスク１０３は、このエッチングでは除去されず、キャパシタQの上に残存する。
【０２８５】
続いて、図３６（ａ）に示すように、シリコン基板３０の上側全面に第１のアルミナ膜１１０をスパッタ法により厚さ約２０nmに形成する。なお、スパッタ法に代えて、MOCVD法により厚さ約２〜５nmのアルミナ膜を形成するようにしてもよい。
【０２８６】
その後に、ここまでの工程でキャパシタ誘電体膜９８ａが受けたダメージを回復させる目的で、酸素含有雰囲気中でキャパシタ誘電体膜９８ａに対して回復アニールを施す。この回復アニールの条件は特に限定されないが、本実施形態では、炉内において基板温度５５０〜７００℃、例えば６００℃として行われる。
【０２８７】
続いて、図３６（ｂ）に示すように、第１のアルミナ膜１１０の上にMOCVD法により第２のアルミナ膜１１１を厚さ約３８nmに形成する。
【０２８８】
第１及び第２のアルミナ膜１１０、１１１は、水素等の還元性物質をバリアする機能を有しており、キャパシタ誘電体膜９８ａが還元されてその強誘電体特性が劣化するのを防止する役割を担う。
【０２８９】
次に、図３７（ａ）に示す断面構造を得るまでの工程について説明する。
【０２９０】
まず、第２のアルミナ膜１１１の上にプラズマCVD法により酸化シリコン膜を厚さ約１５００nmに形成し、その酸化シリコン膜を第３の層間絶縁膜１１２とする。そのプラズマCVD法では、例えば、TEOSガスと酸素ガスとヘリウムガスとの混合ガスが成膜ガスとして使用される。
【０２９１】
その後に、この第３の層間絶縁膜１１２の上面をCMP法により研磨して平坦化する。
【０２９２】
次いで、N2Oプラズマ又はN2プラズマの雰囲気において第３の層間絶縁膜１１２をアニールすることにより、第３の層間絶縁膜１１２を脱水すると共に、その上面を窒化して水分の再吸着を防止する。
【０２９３】
次に、水素等からキャパシタ誘電体膜９８ａを保護するために、第３の層間絶縁膜１１２の上にスパッタ法又はMOCVD法により第３のアルミナ膜を厚さ約２０〜１００nmに形成する。
【０２９４】
更に、TEOSガスを使用するプラズマCVD法により、この第３のアルミナ膜１１３の上に酸化シリコン膜を厚さ約８００〜１０００nmに形成し、この酸化シリコン膜をキャップ絶縁膜１１４とする。
【０２９５】
なお、酸化シリコン膜に代えて、酸窒化シリコン膜又は窒化シリコン膜をキャップ絶縁膜１１４として形成してもよい。
【０２９６】
次いで、図３７（ｂ）に示すように、フォトリソグラフィとエッチングにより各絶縁膜１１０〜１１４をパターニングし、上部電極１００ａの上方のこれらの絶縁膜に第１のホール１１２ａを形成する。
【０２９７】
そして、ここまでの工程でキャパシタ誘電体膜９８ａが受けたダメージを回復させるために、酸素含有雰囲気中で基板温度を約４５０℃として回復アニールを行う。
【０２９８】
次に、図３８（ａ）に示すように、フォトリソグラフィとエッチングにより、第２のソース／ドレイン領域３６ｂの上方の各絶縁膜９２、９３、１１０〜１１４に第２のホール１１２ｂを形成する。
【０２９９】
その後に、アニールにより第３の層間絶縁膜１１３等を脱水する。そのアニールは、第２のホール１１２ｂから露出している第１の導電性プラグ４３の酸化を防ぐために、不活性ガス雰囲気中又は減圧雰囲気中で行うのが好ましい。
【０３００】
次に、図３８（ｂ）に示す断面構造を得るまでの工程について説明する。
【０３０１】
まず、アルゴンプラズマを用いるRFエッチングにより、各ホール１１２ａ、１１２ｂから露出している第２の導電性保護膜１０２と第１の導電性プラグ４３の上面の自然酸化膜を除去する。
【０３０２】
そして、各ホール１１２ａ、１１２ｂの内面、及び第１のホール１１２ａから露出する第２の導電性保護膜１０２の表面に導電性の第１のバリア膜１１８としてスパッタ法により窒化チタン膜を７５nm程度の厚さに形成する。
【０３０３】
第１のバリア膜１１８は、水素やフッ素等をバリアすることにより、これらの元素によってキャパシタQに空洞等が形成されるのを防止するために形成される。
【０３０４】
なお、第２のソース／ドレイン領域３６ｂの上方の第２のホール１１２ｂのアスペクト比は第１のホール１１２ａよりも高い。よって、第１実施形態で説明したSIP技術を用いたスパッタ法を用いることで、各ホール１１２ａ、１１２ｂ内にカバレッジの良好な第１のバリア膜１１８を形成するのが好ましい。
【０３０５】
また、第１のバリア膜１１８の成膜条件は特に限定されないが、本実施形態では、チタンターゲットが設けられたSIPチャンバにアルゴンガスと窒素ガスとを導入し、基板温度を１５０〜２５０℃、例えば２００℃として第１のバリア膜１１８を形成する。そして、各ガスの流量は、例えばアルゴンガスが５０sccm、窒素ガスが９０sccmとされる。
【０３０６】
第１のバリア膜１１８は窒化チタン膜に限定されない。第１のバリア膜１１８の材料としては、窒化チタンの他に、TaN、CrN、HfN、ZrN、TiAlN、TaAlN、TiSiN、TaSiN、CrAlN、HfAlN、及びZrAlN等の窒化金属を使用し得る。また、TiON、TaON、CrON、HfON、ZrON、TiAlON、TaAlON、CrAlON、HfAlON、ZrAlON、TiSiON、及びTaSiONのような酸窒化金属を第１のバリア膜１１８の材料として使用してもよい。更に、Ir及びRuのような貴金属や、それらの酸化物であるIrOx及びRuOxのいずれかの膜を第１のバリア膜１１８として形成してもよい。また、Ti膜、Ta膜、及びそれらの窒化膜であるTiN膜、TaN膜を積層してなるTi/TiN膜、Ti/TaN膜、Ta/TiN膜、及びTa/TaN膜のいずれかを第１のバリア膜１１８として形成してもよい。
【０３０７】
続いて、図３９（ａ）に示すように、第１のバリア膜１１８を大気に曝してその表面を自然酸化することにより、酸窒化チタン（TiON）よりなる導電性の第２のバリア膜１１９を第１のバリア膜１１８の上に数オングストロームの厚さに形成する。その自然酸化は、基板温度を０〜１００℃に保持しながら、例えば５分〜７日間の期間行われる。
【０３０８】
第１実施形態で説明したように、酸窒化チタン膜は、水素やフッ素等に対するバリア性が高いので、第１のバリア膜１１８を単層で使用する場合よりもキャパシタQがこれらの元素に曝される危険性を低減することが可能となる。
【０３０９】
なお、自然酸化に代えて、アニールにより第１のバリア膜１１８の表面を酸化して第２のバリア膜１１９を形成してもよい。その場合、過剰な酸化によって第２のバリア膜１１９の電気抵抗が低下するのを防ぐため、５００℃以下の基板温度でアニールをするのが好ましい。
【０３１０】
更に、量産効率を上げるため、第１のバリア膜１１８の形成に使用したSIPチャンバを引き続いて使用し、そのSIPチャンバに酸素を導入することにより第１のバリア膜６７の表面を酸化してもよい。
【０３１１】
次に、図３９（ｂ）に示すように、第２のバリア膜１１９の上に導電性の第３のバリア膜１２０としてスパッタ法により窒化チタン膜を７５nm程度の厚さに形成する。
【０３１２】
第３のバリア膜１２０の成膜方法は特に限定されない。第１のバリア膜１１８と同様に、SIPチャンバ内においてスパッタ法で第３のバリア膜１２０を形成してもよいし、めっき法、有機金属分解法、CSD法、化学気相蒸着法、エピタキシャル成長法、及びMOCVD法のいずれかを用いてもよい。
【０３１３】
第１実施形態で説明したように、これらのいずれの方法も膜の酸化を伴わないので、第３のバリア膜１２０の酸素濃度は第２のバリア膜１１９のそれよりも低くなる。
【０３１４】
なお、第３のバリア膜１２０の材料も窒化チタンに限定されず、第１のバリア膜１１８と同様の代替物を使用し得る。但し、第１のバリア膜１１８と同一の成膜装置を使用でき、新たな設備投資が不要になるという観点からすると、第１のバリア膜１１８と同じ材料の膜を第３のバリア膜１２０として形成するのが好ましい。
【０３１５】
また、第３のバリア膜１２０は、水素等からキャパシタQを保護するものであるが、第１及び第２のバリア膜１１８、１１９のみで水素等を十分にバリアできる場合には、省略してもよい。
【０３１６】
続いて、図４０に示すように、第３のバリア膜１１９の上にプラグ用の導電膜１２１としてCVD法によりタングステン膜を３００nm程度の厚さに形成し、導電膜１２１により第１及び第２のホール１１２ａ、１１２ｂを完全に埋め込む。
【０３１７】
そのCVD法では、六フッ化タングステンガスと水素ガスとの混合ガスが使用されるが、フッ素や水素は第２のバリア膜１１８によってバリアされる。そのため、これらの元素が原因でキャパシタ誘電体膜９８ａの強誘電体特性が劣化したり、上部電極１００ａに空洞が発生したりするのを抑制することが可能となる。
【０３１８】
ここで、導電膜１２１はタングステン膜に限定されず、銅膜やポリシリコン膜であってもよい。第１実施形態で説明したように、これらの膜の成膜雰囲気にも水素が含まれているので、第２のバリア膜１１９による水素バリアの実益を得ることができる。
【０３１９】
次に、図４１に示すように、キャップ絶縁膜１１４の上面の余分なバリア膜１１８〜１２０と導電膜１２１とをCMP法により研磨し、これらの膜を各ホール１１２ａ、１１２ｂ内にのみ第３の導電性プラグ１１６として残す。
【０３２０】
その第３の導電性プラグ１１６のうち、キャパシタQ上に形成されたものは上部電極１００ａと電気的に接続され、第２のソース／ドレイン領域３６ｂ上に形成されたものは第１の導電性プラグ４３と電気的に接続される。
【０３２１】
この後に、第３の導電性プラグ１１６の上面の自然酸化膜を除去するために、該上面をアルゴンプラズマのスパッタエッチングによりエッチングする。
【０３２２】
次に、図４２に示すように、第３の導電性プラグ１１６とキャップ絶縁膜１１４のそれぞれの上にスパッタ法で金属積層膜を形成し、それをパターニングして一層目金属配線１１５を形成する。
【０３２３】
その金属積層膜として、例えば、厚さ約５０nmの窒化チタン膜、厚さ約５５０nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、及び厚さ約５０nmの窒化チタン膜をこの順に形成する。
【０３２４】
この後は、二層目〜五層目金属配線と層間絶縁膜とを交互に積層して多層配線構造を得るが、その詳細については省略する。
【０３２５】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【０３２６】
上記した本実施形態では、図３９（ａ）を参照して説明したように、第１のバリア膜１１１８の表面を酸化して第２のバリア膜１１９を形成する。酸化によって第１のバリア膜１１８よりも酸素濃度が高められた第２のバリア膜１１９は、水素やフッ素等に対するバリア性が第１のバリア膜１１８よりも高い。
【０３２７】
よって、第１実施形態と同様に、水素やフッ素によって上部電極１００ａに空洞が形成されるのを防止でき、上部電極１００ａと第３の導電性プラグ１１６（図４１参照）とのコンタクト抵抗を安定させることができる。
【０３２８】
更に、上記のように第２のバリア膜１１９が水素をバリアするので、キャパシタ誘電体膜９８ａが水素によって還元されるのを防止でき、キャパシタ誘電体膜９８ａの強誘電体特性、例えば残留分極電荷量等を維持することが可能となる。
【０３２９】
これらにより、本実施形態では、半導体装置の歩留まりとリテンション特性とを向上させることができるようになる。
【０３３０】
（４）第３実施形態
本実施形態が第２実施形態と異なる点は導電性プラグの形成方法のみであり、これ以外は第２実施形態と同じである。
【０３３１】
本実施形態では、以下のようにして導電性プラグを形成する。
【０３３２】
図４３及び図４４は、本実施形態に係る導電性プラグの製造途中の拡大断面図である。これらの図において、第２実施形態で説明した要素には第２実施形態と同じ符号を付し、以下ではその説明を省略する。
【０３３３】
まず、第２実施形態で説明した図２８（ａ）〜図４０の工程を行うことにより、図４３（ａ）に示すように、第１ホール１１２ａをプラグ用の導電膜１２１で埋め込む。その導電膜１２１としては、例えばタングステン膜又はポリシリコン膜を形成し得る。
【０３３４】
なお、同図では第２実施形態で説明した第３のアルミナ膜１１３とキャップ絶縁膜１１４（図３７（ａ）参照）を省略しているが、第２実施形態に倣ってこれらの絶縁膜を第３の層間絶縁膜１１２の上に形成してもよい。
【０３３５】
次いで、図４３（ｂ）に示すように、第３の層間絶縁膜１１２の上の余分な第１〜第３のバリア膜１１８〜１２０と導電膜１２１をCMP法により研磨して除去する。
【０３３６】
図示のように、本実施形態ではそのCMPにおいてオーバー研磨を行うことにより、導電膜１２１の上面を第１のホール１１２ａの途中の深さまで下げるようにする。
【０３３７】
次に、図４４（ａ）に示すように、導電膜１２１と第３の層間絶縁膜１１２のそれぞれの上に銅膜１３０を形成する。銅膜１３０の形成方法は特に限定されない。例えば、第３の層間絶縁膜１１２の上にCVD法により予め銅シード層を形成し、それを給電層にして電解めっき法により銅膜１３０を形成してもよい。
【０３３８】
そして、図４４（ｂ）に示すように、第３の層間絶縁膜１１２の上の余分な銅膜１３０をCMP法により研磨して除去し、第１のホール１１２ａ内にのみ銅膜１３０を残す。
【０３３９】
これにより、第１のホール１１２ａ内には、第１〜第３のバリア膜１１８〜１２０、導電膜１２１、及び銅膜１３０を備えた第３の導電性プラグ１１６が形成されたことになる。
【０３４０】
以上により、本実施形態に係る導電性プラグの形成方法の主要工程が終了した。
【０３４１】
このような導電性プラグ１１６の形成方法によれば、第１のホール１１２ａの途中の深さまで低抵抗の銅膜１３０を残すので、タングステン膜やポリシリコン膜等の導電膜１２１のみでホール１１２ａを埋め込む場合と比較して、プラグ１１６の低抵抗化を図ることができる。
【０３４２】
更に、図４４（ａ）の工程において形成される銅膜１３０は、導電膜１２１の上の部分におけるホール１１２ａを埋め込む厚さであれば十分であり、ホール１１２ａの全体を埋め込む場合よりも薄くて済む。CMPによる残膜の厚さのコントロールは、元々の厚さが薄いほど容易になる。したがって、このように銅膜１３０を薄く形成することにより、図４４（ｂ）の工程で銅膜１３０を研磨するときに銅膜１３０の上面の高さを第３の層間絶縁膜１１２の上面に合わせ易くなり、これらの上面を連続した平坦面にすることができる。
【０３４３】
したがって、このような導電性プラグ１１２の形成方法を第２の導電性プラグ９１（図２８（ｃ）参照）の形成方法に適用すれば、キャパシタ誘電体膜９８ａの平坦性が向上し、キャパシタ誘電体膜９８ａの残留分極電荷量等の強誘電体特性を改善することができる。
【０３４４】
なお、この例では銅膜１３０を形成したが、これに代えてタングステン膜やポリシリコン膜を形成しても上記のように研磨面を平坦面にすることができる。
【０３４５】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０３４６】
（付記１） 半導体基板の上方に、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタを形成する工程と、
前記キャパシタ上に絶縁膜を形成する工程と、
前記絶縁膜に、前記上部電極に達するホールを形成する工程と、
前記ホールの内面、及び前記ホールから露出する前記上部電極の表面に第１のバリア膜を形成する工程と、
前記第１のバリア膜上に、前記第１のバリア膜よりも酸素濃度が高い第２のバリア膜を形成する工程と、
前記第２のバリア膜の上方に導電膜を形成して、前記ホールを埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【０３４７】
（付記２） 付記１に記載の半導体装置の製造方法において、
前記第１のバリア膜の表面を酸化することにより、前記第２のバリア膜を形成することを特徴とする半導体装置の製造方法。
【０３４８】
（付記３） 付記１又は付記２に記載の半導体装置の製造方法において、
前記第２のバリア膜は、前記第１のバリア膜よりも薄いことを特徴とする半導体装置の製造方法。
【０３４９】
（付記４） 付記１乃至付記３のいずれに記載の半導体装置の製造方法において、
前記第１のバリア膜はTiN膜であり、
前記第２のバリア膜はTiON膜であることを特徴とする半導体装置の製造方法。
【０３５０】
（付記５） 付記１乃至付記４のいずれかに記載の半導体装置の製造方法において、
前記ホールを埋め込む前に、前記第２のバリア膜上に、前記第２バリア膜よりも酸素濃度が低い第３のバリア膜を形成する工程を更に含むことを特徴とする半導体装置の製造方法。
【０３５１】
（付記６） 付記５に記載の半導体装置の製造方法において、
前記第３のバリア膜は、前記第１のバリア膜と同じ材料からなることを特徴とする半導体装置の製造方法。
【０３５２】
（付記７） 半導体基板と、
前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタと、
前記キャパシタ上に形成され、前記上部電極に達するホールを有する絶縁膜と、
前記ホールの内面、及び前記ホール内における前記上部電極の表面に形成される第１のバリア膜と、
前記第１のバリア膜上に形成され、前記第１のバリア膜よりも酸素濃度が高い第２のバリア膜と、
前記第２のバリア膜の上方に形成され、前記コンタクトホールを埋め込む導電膜と、
を含むことを特徴とする半導体装置。
【０３５３】
（付記８） 付記７に記載の半導体装置において、
前記第２のバリア膜は、前記第１のバリア膜よりも薄いことを特徴とする半導体装置。
【０３５４】
（付記９） 付記７又は付記８に記載の半導体装置において、
前記第１のバリア膜はTiN膜であり、
前記第２のバリア膜はTiON膜であることを特徴とする半導体装置。
【０３５５】
（付記１０） 付記７乃至付記９のいずれかに記載の半導体装置において、
前記第２のバリア膜と前記導電膜との間に形成され、前記第２のバリア膜よりも酸素濃度が低い第３のバリア膜を更に含むことを特徴とする半導体装置。
【０３５６】
（付記１１） 付記１０に記載の半導体装置において、
前記第３のバリア膜は、前記第１のバリア膜と同じ材料からなることを特徴とする半導体装置。
【図面の簡単な説明】
【０３５７】
【図１】図１（ａ）、（ｂ）は、調査で使用された強誘電体キャパシタのサンプルの作製方法を示す断面図（その１）である。
【図２】図２（ａ）、（ｂ）は、調査で使用された強誘電体キャパシタのサンプルの作製方法を示す断面図（その２）である。
【図３】図３（ａ）、（ｂ）は、調査で使用された強誘電体キャパシタのサンプルの作製方法を示す断面図（その３）である。
【図４】図４は、調査で使用された強誘電体キャパシタのサンプルの作製方法を示す断面図（その４）である。
【図５】図５は、サンプルを欠陥検査装置において検査して得られたウエハマップである。
【図６】図６は、図５の欠陥の一つをSEMにより観察して得られた平面像である。
【図７】図７は、図６において膨らみが確認された部分の断面TEM像を基にして描いた図である。
【図８】図８（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図９】図９（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１０】図１０（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１１】図１１（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図１２】図１２（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図１３】図１３（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図１４】図１４（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図１５】図１５（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図１６】図１６（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１７】図１７（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１８】図１８（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図１９】図１９（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図２０】図２０（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１３）である。
【図２１】図２１（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１４）である。
【図２２】図２２は、第１実施形態に係る半導体装置の製造途中の断面図（その１５）である。
【図２３】図２３は、第１実施形態に係る半導体装置の製造途中の断面図（その１６）である。
【図２４】図２４（ａ）、（ｂ）は、本発明の第１実施形態で使用されたサンプルの断面図である。
【図２５】図２５（ａ）、（ｂ）は、第１実施形態のサンプルにおける各元素の濃度をSIMSにより調査して得られたグラフである。
【図２６】図２６（ａ）〜（ｃ）は、窒化チタン膜の組成がスロット番号にどのように依存するかをRBS分析により調査して得られた結果を示す図である。
【図２７】図２７は、酸窒化膜のバリア性をSIMSにより調査して得られたグラフである。
【図２８】図２８（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２９】図２９（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３０】図３０（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図３１】図３１（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図３２】図３２（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図３３】図３３（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図３４】図３４（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図３５】図３５（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図３６】図３６（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図３７】図３７（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図３８】図３８（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図３９】図３９（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図４０】図４０は、第２実施形態に係る半導体装置の製造途中の断面図（その１３）である。
【図４１】図４１は、第２実施形態に係る半導体装置の製造途中の断面図（その１４）である。
【図４２】図４２は、第２実施形態に係る半導体装置の製造途中の断面図（その１５）である。
【図４３】図４３（ａ）、（ｂ）は、第３実施形態に係る導電性プラグの製造途中の断面図（その１）である。
【図４４】図４４（ａ）、（ｂ）は、第３実施形態に係る導電性プラグの製造途中の断面図（その４）である。
【符号の説明】
【０３５８】
１、３０、４０…シリコン基板、２…第１の層間絶縁膜、３…密着膜、４…第１の導電膜、４ａ…下部電極、５…強誘電体膜、５ａ…キャパシタ誘電体膜、６…第２の導電膜、６ａ…上部電極、７…第１のアルミナ膜、８…第２の層間絶縁膜、８ａ、８ｂ…第１及び第２のホール、９…第２のアルミナ膜、１０…キャップ絶縁膜、１２…バリア膜、１３…タングステン膜、１５…導電性プラグ、１７…膨らみ、３１…素子分離絶縁膜、３２…pウェル、３３…ゲート絶縁膜、３４…ゲート電極、３５ａ、３５ｂ…第１、第２のソース／ドレインエクステンション、３６ａ、３６ｂ…第１、第２のソース／ドレイン領域、３７…絶縁性スペーサ、３８…高融点シリサイド層、４１…カバー絶縁膜、４２…第１の層間絶縁膜、４２ａ…コンタクトホール、４３…第１の導電性プラグ、４４…酸化シリコン膜、４５…酸化防止絶縁膜、４６…絶縁性密着膜、４７…下部電極密着膜、４８…第１の導電膜、４９…第１の強誘電体膜、５０…第２の強誘電体膜、５１…第２の導電膜、５２…導電性保護膜、５３…ハードマスク、５４…酸化イリジウム膜、５５…窒化チタン膜、５７…第１のレジストパターン、６１…下部電極、６２…キャパシタ誘電体膜、６３…上部電極、６４…酸化シリコン膜、６４ａ…ホール、６５…第１のアルミナ膜、６７〜６９…第１〜第３のバリア膜、７０…第２のアルミナ膜、７１…第２の層間絶縁膜、７１ａ〜７１ｃ…第１〜第３のホール、７２…第３のアルミナ膜、７３…キャップ絶縁膜、７４…プラグ用の導電膜、７５…タングステン膜、７７…第２の導電性プラグ、７８〜６２…一層目〜五層目金属配線、８３〜８６…第３〜第６の層間絶縁膜、８７、８８…第１、第２のパッシベーション膜、９１…第２の導電性プラグ、９２…酸化防止絶縁膜、９３…第２の層間絶縁膜、９３ａ…第１のホール、９４…下地導電膜、９５…結晶性導電膜、９６…導電性酸素バリア膜、９７…第１の導電膜、９８…第１の強誘電体膜、９９…第２の強誘電体膜、１００…第２の導電膜、１０１…第１の導電性保護膜、１０２…第２の導電性水素バリア膜、１０３…第１のハードマスク、１０４…第２のハードマスク、１１０…第１のアルミナ膜、１１１…第２のアルミナ膜、１１２…第３の層間絶縁膜、１１２ａ、１１２ｂ…第２、第３のホール、１１３…第３のアルミナ膜、１１４…キャップ絶縁膜、１１５…一層目金属配線、１１６…第３の導電性プラグ、１１８〜１２０…第１〜第３のバリア膜、１２１…プラグ用の導電膜、１３０…銅膜。
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、携帯電話等の電子機器に対して大容量のデータを高速に処理して保存する要求が高まっている。データを保存する不揮発性メモリとしては、DRAM(Dynamic Random Access Memory)やFeRAM(Ferroelectric Random Access Memory)等が知られている。
【０００３】
このうち、FeRAMは、キャパシタ誘電体膜として強誘電体膜が形成された強誘電体キャパシタを備えており、その強誘電体膜の自発分極を利用して情報を記憶するものであって、DRAMと比較して動作電圧が低く、高速動作が可能である点で有利である。
【０００４】
そのFeRAMでは、キャパシタ誘電体膜の材料としてPZT(Pb(Zr, Ti)O3)のような酸化物強誘電体が使用されることが多い。
【０００５】
但し、酸化物強誘電体は、外部雰囲気中の水素の還元作用によって酸素欠損が生じ、それにより残留分極電荷量等の強誘電体特性が容易に劣化することが知られている。
【０００６】
そのような劣化を防止するため、強誘電体キャパシタの上方に水素バリア膜としてアルミナ膜や窒化シリコン膜を形成することにより、外部雰囲気中の水素が強誘電体キャパシタに至るのを阻止する構造が提案されている。
【０００７】
また、酸素含有雰囲気中で強誘電体膜に対してアニールをすることにより、強誘電体膜の酸素欠損を補い強誘電体特性を回復させる方法も提案されている。
【特許文献１】特開２００５−２６８６１７号公報
【特許文献２】特開２００２−２８９７９３号公報
【特許文献３】特開２００４−２２５５３号公報
【特許文献４】特開２００１−１５７０３号公報
【特許文献５】特開２００３−１９７８７８号公報
【特許文献６】特開２００６−１６５１２８号公報
【特許文献７】特開２００３−３３２５３６号公報
【特許文献８】特開２００５−１８３８４３号公報
【特許文献９】特開２００２−１７６１４９号公報
【特許文献１０】特開平８−１７７６０号公報
【特許文献１１】特開２００６−３４４６７６号公報
【特許文献１２】特開２００１−２５０７９２号公報
【特許文献１３】特開２００２−３２４８５５号公報
【特許文献１４】特開２００３−１３３５３４号公報
【特許文献１５】特開平６−２１３９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
半導体装置とその製造方法において、強誘電体膜を備えたキャパシタの劣化を防止することを目的とする。
【課題を解決するための手段】
【０００９】
以下の開示の一観点によれば、半導体基板の上方に、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタを形成する工程と、前記キャパシタ上に絶縁膜を形成する工程と、前記絶縁膜に、前記上部電極に達するホールを形成する工程と、前記ホールの内面、及び前記ホールから露出する前記上部電極の表面に第１のバリア膜を形成する工程と、前記第１のバリア膜上に、前記第１のバリア膜よりも酸素濃度が高い第２のバリア膜を形成する工程と、前記第２のバリア膜の上方に導電膜を形成して、前記ホールを埋め込む工程とを含む半導体装置の製造方法が提供される。
【００１０】
また、その開示の別の観点によれば、半導体基板と、前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタと、前記キャパシタ上に形成され、前記上部電極に達するホールを有する絶縁膜と、前記ホールの内面、及び前記ホール内における前記上部電極の表面に形成される第１のバリア膜と、前記第１のバリア膜上に形成され、前記第１のバリア膜よりも酸素濃度が高い第２のバリア膜と、前記第２のバリア膜の上方に形成され、前記コンタクトホールを埋め込む導電膜とを含む半導体装置が提供される。
【発明の効果】
【００１１】
開示の半導体装置とその製造方法によれば、第２のバリア膜の酸素濃度を第１のバリア膜のそれよりも高くする。膜中の酸素は、水素やハロゲン等に対する第２のバリア膜のバリア性を向上させる機能を有するので、これらの元素がキャパシタに侵入するのを第２のバリア膜により阻止し易くなり、これらの元素が原因でキャパシタが劣化するのを防止できる。
【発明を実施するための最良の形態】
【００１２】
（１）調査結果
実施形態の説明に先立ち、本願発明者が行った調査結果について説明する。
【００１３】
図１〜図４は、その調査で使用された強誘電体キャパシタのサンプルの作製方法を示す断面図である。
【００１４】
このサンプルを作製するには、まず、図１（ａ）に示すように、シリコン基板１の上方に第１の層間絶縁膜２としてCVD法により酸化シリコン膜を形成する。
【００１５】
そして、この第１の層間絶縁膜２の上に密着膜３としてスパッタ法でアルミナ膜を７０nmの厚さに形成した後、その上に第１の導電膜４、強誘電体膜５、及び第２の導電膜６をこの順にスパッタ法で形成する。
【００１６】
このうち、第１の導電膜４としては厚さが１５０nmのプラチナ膜が形成され、強誘電体膜５としては厚さが９０nmのPZT(Pb(Zr, Ti)O3)膜が形成される。そして、第２の導電膜６としては、下側層が５０nmで上側層が２００nmの厚さの二層構造の酸化イリジウム膜が形成される。なお、強誘電体膜５を結晶化させるための結晶化アニールは、第２の導電膜６の下側層を形成した後に行われる。
【００１７】
次に、図１（ｂ）に示すように、上記の各膜３〜６をパターニングし、下部電極４ａ、キャパシタ誘電体膜５ａ、上部電極６ａをこの順に積層してなる強誘電体キャパシタQを形成する。
【００１８】
続いて、図２（ａ）に示すように、シリコン基板１の上側全面にスパッタ法により第１のアルミナ膜を厚さ２０nmに形成する。
【００１９】
更に、この第１のアルミナ膜７の上に、CVD法により第２の層間絶縁膜８として酸化シリコン膜を１４００nm程度の厚さに形成した後、その表面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。
【００２０】
そして、このように平坦化された第２の層間絶縁膜８の上にスパッタ法で第２のアルミナ膜９を２０〜５０nmの厚さに形成する。そして、この第２のアルミナ膜９の上にCVD法で酸化シリコン膜を２０〜５０nmの厚さに形成し、それをキャップ絶縁膜１０とする。
【００２１】
このようにして形成された膜のうち、第１及び第２のアルミナ膜７、９は、外部雰囲気中の水素がキャパシタ誘電体膜５ａに至るのを阻止し、水素による還元が原因でキャパシタ誘電体膜５ａが劣化するのを防止する役割を担う。
【００２２】
次いで、図２（ｂ）に示すように、フォトリソグラフィとエッチングによって各膜７〜１０をパターニングし、下部電極４ａと上部電極６ａのそれぞれの上に第１及び第２のホール８ａ、８ｂを形成する。
【００２３】
そして、図３（ａ）に示すように、各ホール８ａ、８ｂの内面とキャップ絶縁膜１０の上面に、タングステンの成長核となるバリア膜１２として窒化チタン膜を約３００nm程度の厚さにスパッタ法で形成する。
【００２４】
その後に、図３（ｂ）に示すように、バリア膜１２の上にタングステン膜１３を形成し、そのタングステン膜１３で各ホール８ａ、８ｂを完全に埋め込む。そのタングステン膜１３は、例えば、六フッ化タングステン（WF6）ガスと水素ガスとの混合ガスを反応ガスとして使用するCVD法により形成される。
【００２５】
そして、図４に示すように、キャップ絶縁膜１０の上の余分なバリア膜１２とタングステン膜１３とをCMP法により研磨して除去し、これらの膜を各ホール８ａ、８ｂ内にのみ導電性プラグ１５として残す。
【００２６】
これにより、下部電極４ａと上部電極６ａのそれぞれに、キャパシタQへの書き込み信号や読み出し信号が導電性プラグ１５を介して印加することが可能となる。
【００２７】
ここまでの工程により、このサンプルの基本構造が完成した。
【００２８】
図３（ｂ）を参照して説明したように、このサンプルでは、タングステン膜１３の成長核としてバリア膜１２が形成される。タングステン膜１３を形成する際には水素ガスが使用されるので、バリア膜１２にはその水素をバリアし、キャパシタ誘電体膜５ａが水素によって還元されないようにする役割も求められる。
【００２９】
ところが、上部電極６ａの上に異物が付着していると、その異物の上にバリア膜１２が形成されるので、異物上でのバリア膜１２の膜厚が不足する等して、バリア膜１２の水素バリア性が低下してしまう。
【００３０】
そのような異物の発生源としては、例えば第２の導電膜６をパターニングして上部電極６ａを形成するとき（図１（ｂ））のエッチングマスクがある。エッチングマスクとしては、エッチング時のスパッタ作用に耐え得る窒化チタン膜のようなハードマスクが使用される。そして、そのハードマスクをウエット処理やドライエッチングにより除去するときに、大きさが０．２μm以下の小さな異物が上部電極６ａの上に残ることがある。
【００３１】
また、上記のエッチングマスクとしてレジストパターンを用いる場合にも、程度の差はあれ、上部電極６ａに異物が残ることがある。
【００３２】
図５は、上記のサンプルを欠陥検査装置において検査して得られたウエハマップであって、丸印の部位に欠陥が発生している。
【００３３】
図６は、その欠陥の一つをSEM(Scanning Electron Microscope)により観察して得られた平面像である。これに示されるように、欠陥が見られた部位には膜の膨らみ１７が発生している。
【００３４】
図７は、膨らみ１７がある部分の断面をTEM(Transmission Electron Microscope)により観察し、それを基にして描いた図である。
【００３５】
同図に示されるように、膨らみがある部分では、上部電極６ａに空洞Sが発生している。その空洞Sは、上記したような異物によってバリア膜１２の水素バリア性が低下したことで、タングステン膜１３を形成するとき（図３（ｂ））の水素がバリア膜１２を透過し、水素によって上部電極６ａ中の酸化イリジウムが還元されたことにより形成されたと考えられる。
【００３６】
また、タングステン膜１３を形成するときには、六フッ化タングステンガスも使用されるので、フッ素がバリア膜１２を透過し、上部電極６ａが反応性の高いフッ素により侵食されたことにより空洞Sが発生されたとも考えられる。
【００３７】
このように空洞Sが発生すると、導電性プラグ１５と上部電極６ａとのコンタクト抵抗が上昇し、半導体装置の歩留まりが低下してしまう。
【００３８】
更に、空洞Sの発生原因である水素によってキャパシタ誘電体膜５ａが還元され、残留分極電荷量等のキャパシタ誘電体膜５ａの強誘電体特性が劣化するおそれがある。そのため、キャパシタQの情報保持特性であるリテンション特性が低下し、半導体装置の信頼性が低下してしまう。
【００３９】
よって、このような半導体装置の歩留まりやリテンション特性の低下を防ぐには、強誘電体キャパシタQ上のバリア膜１２に水素等に対する高いバリア性が求められる。
【００４０】
本願発明者はこのような知見に基づいて、以下に説明するような実施形態に想到した。
【００４１】
（２）第１実施形態
図８〜図２３は第１実施形態に係る半導体装置の製造途中の断面図である。
【００４２】
この半導体装置はプレーナ型のFeRAMであって、以下のようして製造される。
【００４３】
最初に、図８（ａ）に示す断面構造を得るまでの工程について説明する。
【００４４】
まず、n型又はp型のシリコン（半導体）基板３０に素子分離用の溝を形成する。そして、その溝の中に素子分離絶縁膜３１を形成し、この素子分離絶縁膜３１でトランジスタの活性領域を画定する。このような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれるが、これに代えてLOCOS(Local Oxidation of Silicon)を採用してもよい。
【００４５】
次いで、シリコン基板３０の活性領域にp型不純物、例えばボロンを導入してpウェル３２を形成した後、活性領域の表面を熱酸化することにより、ゲート絶縁膜３３となる熱酸化膜を約６〜７nmの厚さに形成する。
【００４６】
続いて、シリコン基板３０の上側全面に、厚さ約５０nmの非晶質シリコン膜と厚さ約１５０nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィとエッチングによりこれらの膜をパターニングして、シリコン基板３０上にゲート電極３４を形成する。
【００４７】
pウェル３２の上には二つのゲート電極３４が間隔をおいて略平行に配置され、その各々はワード線の一部となる。
【００４８】
次いで、ゲート電極３４をマスクにするイオン注入により、ゲート電極３４の横のシリコン基板３０にn型不純物としてリンを導入し、第１及び第２のソース／ドレインエクステンション３５ａ、３５ｂを形成する。
【００４９】
その後に、シリコン基板３０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極３４の横に絶縁性スペーサ３７として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
【００５０】
続いて、この絶縁性スペーサ３７とゲート電極３４をマスクにしながら、シリコン基板３０に砒素等のn型不純物を再びイオン注入することにより、ゲート電極３４の側方のシリコン基板３０に第１及び第２のソース／ドレイン領域３６ａ、３６ｂを形成する。このうち、二つのゲート電極３４の間の第２のソース／ドレイン領域３６ｂは、ビット線の一部となる。
【００５１】
更に、シリコン基板３０の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第１及び第２のソース／ドレイン領域３６ａ、３６ｂにおけるシリコン基板３０上にコバルトシリサイド層等の高融点シリサイド層３８を形成し、各ソース／ドレイン領域３６ａ、３６ｂを低抵抗化する。なお、このような高融点金属シリサイド層は、ゲート電極３４の表層にも形成される。
【００５２】
その後に、素子分離絶縁膜３１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【００５３】
ここまでの工程により、シリコン基板３０の活性領域には、ゲート絶縁膜３３、ゲート電極３４、及び第１、第２ソース／ドレイン領域３６ａ、３６ｂ等を有するMOSトランジスタTRが形成されたことになる。
【００５４】
次に、図８（ｂ）に示すように、シリコン基板３０の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約２００nmに形成し、それをカバー絶縁膜４１とする。
【００５５】
更に、TEOS(Tetra ethoxy silane)ガスを使用するプラズマCVD法により、このカバー絶縁膜４１の上に第１の層間絶縁膜４２として酸化シリコン(SiO2)膜を厚さ約１０００nmに形成する。そして、CMP法で第１の層間絶縁膜４２の上面を研磨して平坦化すると共に、第１の層間絶縁膜４２の厚さを約７８５nmとする。
【００５６】
続いて、図８（ｃ）に示すように、フォトリソグラフィとエッチングによりカバー絶縁膜４１と第１の層間絶縁膜４２とをパターニングし、第１、第２ソース／ドレイン領域３６ａ、３６ｂの上にコンタクトホール４２ａを形成する。
【００５７】
その後に、図９（ａ）に示すように、第１、第２ソース／ドレイン領域３６ａ、３６と電気的に接続された第１の導電性プラグ４３をこれらのコンタクトホール４２ａ内に形成する。
【００５８】
その第１の導電性プラグ４３を形成するには、例えば、厚さが約３０nmのチタン膜と厚さが約２０nmの窒化チタン膜とをバリア膜としてこの順にスパッタ法でコンタクトホール４２ａ内に形成する。そして、このバリア膜の上にCVD法によりタングステン膜を３００nm程度の厚さに形成し、このタングステン膜でコンタクトホール４２ａを完全に埋め込む。その後に、第１の層間絶縁膜４２の上の余分なバリア膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第１の導電性プラグ４３としてコンタクトホール４２ａ内に残す。
【００５９】
このようにして形成された第１の導電性プラグ４３は、酸化され易いタングステンを主にしてなるため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こすおそれがある。
【００６０】
そこで、次の工程では、図９（ｂ）に示すように、第１の導電性プラグ４３の酸化を防ぐ酸化防止絶縁膜４５として、第１の導電性プラグ４３と第１の層間絶縁膜４２のそれぞれの上にCVD法により酸窒化シリコン膜を厚さ約１００nmに形成する。
【００６１】
そして、この酸化防止絶縁膜４５の上に、TEOSガスを使用するCVD法で酸化シリコン膜を厚さ約１３０nmに形成し、この酸化シリコン膜を絶縁性密着膜４６とする。
【００６２】
この後に、窒素雰囲気中で基板温度を約６５０℃とするアニールを絶縁性密着膜４６に対して３０分間行うことにより、絶縁性密着膜４６の脱ガスを行う。
【００６３】
次いで、図９（ｃ）に示すように、絶縁性密着膜４６の上に下部電極密着膜４７としてスパッタ法によりアルミナ膜を厚さ約２０nmに形成する。その後、RTA(Rapid Thermal Anneal)により下部電極密着膜４７のアルミナを十分に酸化する。この下部電極密着膜４７は、後述のキャパシタ下部電極と絶縁性密着膜４６との密着性を向上させるために形成される。
【００６４】
続いて、図１０（ａ）に示すように、スパッタ法により第１の導電膜４８としてプラチナ膜を厚さ約１５０nmに形成する。なお、プラチナ膜に代えて、イリジウム膜、ルテニウム膜、酸化ルテニウム（RuO2）膜、及びSrRuO3膜のいずれかの単層膜、或いはこれらの積層膜を第１の導電膜４８として形成してもよい。
【００６５】
ここで、第１の導電膜４８を形成する前に下部電極密着膜４７を予め形成したので、第１の導電膜４８と絶縁性密着膜４６との密着力が高められる。
【００６６】
次に、図１０（ｂ）に示すように、PZTターゲットを用いるRF(Radio Frequency)スパッタ法により、第１の導電膜４８の上に第１の強誘電体膜４９としてPZT(Pb(Zrx, Ti1-x)O3: 0≦x≦1)膜を厚さ約９０nmに形成する。
【００６７】
第１の強誘電体膜４９の成膜温度は特に限定されない。但し、その成膜温度が１５０℃以上となると、後述の結晶化アニール後の第１の強誘電体膜４９中のPZTの配向が（１０１）方向等にランダムに配向し、強誘電体特性の向上に有利な（１１１）方向の配向が減少することがある。一方、成膜温度を低温で精度良く制御するのは困難である。これらに鑑み、第１の強誘電体膜４９の成膜温度は０℃〜１５０℃、例えば５０℃とするのが好ましい。
【００６８】
また、第１の強誘電体膜４９はPZT膜に限定されない。PZTにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料よりなる膜を第１の強誘電体膜４９として形成してもよい。更に、(Bi1-xRx)Ti3O12(Rは希土類元素で0＜x＜1)、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状化合物の膜を第１の強誘電体膜４９として形成してもよい。
【００６９】
更に、第１の強誘電体膜４９の成膜方法もスパッタ法に限定されず、ゾル・ゲル法やMOCVD(Metal Organic CVD)法で第１の強誘電体膜４９を形成してもよい。
【００７０】
これらの成膜方法のうち、スパッタ法で形成された第１の強誘電体膜４９は、成膜直後では結晶化しておらず非晶質であり、強誘電体特性に乏しい。
【００７１】
そこで、次の工程では、図１１（ａ）に示すように、酸素含有雰囲気において第１の強誘電体膜４９に対して結晶化アニールを行い、第１の強誘電体膜４９中のPZTを結晶化させる。
【００７２】
その結晶化アニールは、酸素濃度が流量比１．２５％となるように調整された酸素とアルゴンよりなる雰囲気においてRTAにより行われ、基板温度は約６００℃、処理時間は約９０秒とされる。
【００７３】
なお、MOCVD法により第１の強誘電体膜４９を形成する場合は、第１の強誘電体膜４９は成膜の時点で結晶化しているので、上記の結晶化アニールは不要である。
【００７４】
その後に、図１１（ｂ）に示すように、RFスパッタ法により第１の強誘電体膜４９の上にPZT膜を厚さ約１０〜３０nmに形成し、このPZT膜を第２の強誘電体膜５０とする。
【００７５】
第２の強誘電体膜５０はPZT膜に限定されない。PZTにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料よりなる膜を第２の強誘電体膜５０として形成してもよい。更に、(Bi1-xRx)Ti3O12(Rは希土類元素で0＜x＜1)、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状化合物の膜を第２の強誘電体膜５０として形成してもよい。
【００７６】
なお、スパッタ法で形成されたPZTは成膜直後では結晶化していない。よって、この時点では、第２の強誘電体膜５０は非晶質の状態となっている。
【００７７】
次に、図１２（ａ）に示すように、非晶質の第２の強誘電体膜５０の上にスパッタ法により上部電極用の第２の導電膜５１を形成する。
【００７８】
第２の導電膜５１としては、例えば、アルゴンガスと酸素ガスとの混合雰囲気中でイリジウムターゲットをスパッタすることにより、厚さ約５０nmの酸化イリジウム膜を形成し得る。
【００７９】
続いて、図１２（ｂ）に示すように、非晶質の第２の強誘電体膜５０に対して酸素含有雰囲気中で結晶化アニールを行い、第２の強誘電体膜５０中のPZTを結晶化させると共に、その下の第１の強誘電体膜４９の結晶性を更に高める。
【００８０】
この結晶化アニールの条件は特に限定されないが、本実施形態では基板温度を約７１０℃、処理時間を１２０秒とする。更に、アニール雰囲気として、酸素濃度が流量比で１％に調整された酸素ガスとアルゴンガスとの混合雰囲気を用いる。
【００８１】
この結晶化アニールの初期の時点では第２の強誘電体膜５０は結晶化しておらず非晶質なので、第２の導電膜５１の酸化イリジウムが第２の強誘電体膜５０の結晶粒界に拡散し難い。これにより、拡散した酸化イリジウムが原因で第２の強誘電体膜５０の膜中にリークパスが発生するのを抑制することができる。
【００８２】
更に、この結晶化アニールにより、第２の導電膜５１を通じてアニール雰囲気中の酸素が第２の強誘電体膜５０に供給され、第２の強誘電体膜５０の酸素欠損が補われるという利点も得られる。このような利点を得るために、第２の導電膜５１の厚さは酸素が透過しやすいようになるべく薄く、例えば１０〜１００nmとするのが好ましい。
【００８３】
但し、このように薄い第２の導電膜５１が第２の強誘電体膜５０上に形成されただけでは、後のエッチング工程におけるダメージが第２の導電膜５１だけで吸収しきれず、第１及び第２の強誘電体膜４９、５０が劣化するおそれがある。
【００８４】
そこで、次の工程では、図１３（ａ）に示すように、第１及び第２の強誘電体膜４９、５０を保護するための導電性保護膜５２として、第２の導電膜５１の上にスパッタ法で酸化イリジウム膜を厚さ約２００nmに形成する。
【００８５】
この後に、第１及び第２の強誘電体膜４９、５０を形成したときにシリコン基板３０の裏面に付着したPZTを洗浄して除去する。
【００８６】
続いて、図１３（ｂ）に示すように、導電性保護膜５２の上にハードマスク５３としてスパッタ法により窒化チタン膜を厚さ約３４nmに形成する。
【００８７】
この窒化チタン膜は、例えば、基板温度を２００℃とし、流量が３０sccmのアルゴンガスと流量が９０nmの窒素ガスとの混合雰囲気中でチタンターゲットをスパッタすることにより形成され得る。
【００８８】
また、ハードマスク５３は窒化チタン膜に限定されず、TaN、TiON、TiOx、TaOx、TaON、TiAlOx、TaAlOx、TiAlON、TaAlON、TiSiON、TaSiON、TiSiOx、AlOx、及びZrOxのいずれかよりなる膜をハードマスク５３として形成してもよい。
【００８９】
この後に、ハードマスク５３の上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン５７を形成する。
【００９０】
次に、図１４（ａ）に示すように、第１のレジストパターン５７をマスクにしてハードマスク５３を島状にパターニングする。
【００９１】
そして、図１４（ｂ）に示すように、島状のハードマスク５３をマスクにして第２の導電膜５１と導電性保護膜５２とをドライエッチングし、エッチングされずに残存するこれらの膜５１、５２を上部電極６３とする。
【００９２】
ここで、第１のレジストパターン５７はエッチング時のダメージによってその側面が後退することがある。これに対し、ハードマスク５３は窒化チタンのようにレジストよりもエッチング速度が遅い材料よりなるので、ハードマスク５３の側面は後退せず、設計通りの寸法に上部電極６３をパターニングし易くなる。
【００９３】
この後に、第１のレジストパターン５７を除去し、更にハードマスク５３をドライエッチングにより除去する。
【００９４】
このとき、第１のレジストパターン５７の側面には上部電極６３形成時のエッチング生成物がフェンス状に付着しているが、そのエッチング生成物はハードマスク５３と一緒に除去されるため、上部電極６３の上にエッチング生成物が異物として残存するのを防止できる。
【００９５】
次いで、図１５（ａ）に示すように、ここまでの工程で第１及び第２の強誘電体膜４９、５０が受けたダメージを回復させるために、これらの強誘電体膜４９、５０に対して酸素含有雰囲気中でアニールを行う。
【００９６】
このようなアニールは、回復アニールと呼ばれ、本実施形態では６００〜７００℃、例えば６５０℃の基板温度で約４０分間行われる。
【００９７】
次に、図１５（ｂ）に示すように、シリコン基板３０の上側全面にフォトレジストを塗布し、それを露光、現像して第２のレジストパターン５８を形成する。
【００９８】
そして、図１６（ａ）に示すように、第２のレジストパターン５８をマスクにして第１及び第２の強誘電体膜４９、５０をドライエッチングする。これにより、これらの強誘電体膜４９、５０を有するキャパシタ誘電体膜６２が上部電極６３の下に形成される。
【００９９】
この後に、第２のレジストパターン５８は除去される。
【０１００】
なお、第２のレジストパターン５８を除去した後に、キャパシタ誘電体膜６２に対して回復アニールを行ってもよい。その回復アニールは、酸素含有雰囲気において基板温度を３００〜４００℃、処理時間を３０〜１２０分として行われる。
【０１０１】
次いで、図１６（ｂ）に示すように、第１の導電膜４８、キャパシタ誘電体膜６２、及び上部電極６３のそれぞれの上にCVD法又はスパッタ法により第１のアルミナ膜６５を２０〜５０nm程度の厚さに形成する。
【０１０２】
この第１のアルミナ膜６５は、水素や水分等の還元性物質がキャパシタ誘電体膜６２に侵入にするのを阻止し、これらの物質によってキャパシタ誘電体膜６２が還元されて劣化するのを防止する役割を担う。
【０１０３】
そのような機能を有する膜としては、アルミナ膜の他に、酸化チタン膜、酸化タンタル膜、酸化ジルコニウム膜、窒化アルミニウム膜、窒化タンタル膜、及び酸窒化アルミニウム膜もある。更に、酸窒化シリコン膜、窒化シリコン膜、及びボロン窒化膜等の窒化物膜や、シリコンカーバイド（SiC）膜も水素に対するバリア性を有する。したがって、第１のアルミナ膜６５に代えて、上記のいずれかの膜を形成するようにしてもよい。これについては後述の第２及び第３のアルミナ膜や各実施形態でも同様である。
【０１０４】
そして、酸素含有雰囲気において基板温度４００〜６００℃、処理時間３０〜１２０分程度の回復アニールをキャパシタ誘電体膜６２に対して行う。
【０１０５】
その後に、この第１のアルミナ膜６５の上にフォトレジストを塗布し、それを露光、現像して第３のレジストパターン６６を形成する。
【０１０６】
次に、図１７（ａ）に示すように、第３のレジストパターン６６をマスクにして第１のアルミナ膜６５と第１の導電膜４８とをドライエッチングし、キャパシタ誘電体膜６２の下に下部電極６１を形成する。
【０１０７】
なお、このドライエッチングでは、下部電極６１で覆われていない部分の下部電極密着膜４７もエッチングされて除去される。
【０１０８】
そして、第３のレジストパターン６６を除去した後、基板温度３００〜４００℃、処理時間３０〜６０分間の条件でキャパシタ誘電体膜６２に対して回復アニールを行う。
【０１０９】
ここまでの工程により、シリコン基板３０のセル領域に、下部電極６１、キャパシタ誘電体膜６２、及び上部電極６３を有する強誘電体キャパシタQが形成されたことになる。
【０１１０】
次いで、図１７（ｂ）に示すように、シリコン基板３０の上側全面にスパッタ法又はCVD法により第２のアルミナ膜７０を厚さ約２０nmに形成する。
【０１１１】
第２のアルミナ膜７０は、第１のアルミナ膜６５と同様に、水素や水分等の還元性物質からキャパシタ誘電体膜６２を保護する役割を担う。
【０１１２】
この後に、酸素含有雰囲気中において基板温度を５００〜７００℃、処理時間を３０〜６０分間とする条件で、キャパシタ誘電体膜６２に対して回復アニールを行う。このような回復アニールにより、アニール雰囲気中の酸素によってキャパシタ誘電体膜６２の酸素欠損が補われ、キャパシタ誘電体膜６２の強誘電体特性が回復する。
【０１１３】
次に、図１８（ａ）に示す断面構造を得るまでの工程について説明する。
【０１１４】
まず、第２のアルミナ膜７０の上に、TEOSガスを使用するプラズマCVD法により、第２の層間絶縁膜７１として酸化シリコン膜を厚さ約１４００nmに形成する。
【０１１５】
そして、この第２の層間絶縁膜７１の上面をCMP法により研磨して平坦化した後、N2Oプラズマ処理若しくはN2プラズマ処理により第２の層間絶縁膜７１を脱水すると共に、その上面を窒化して水分の再吸着を防止する。
【０１１６】
この脱水処理の条件は特に限定されないが、例えば、基板温度は約３５０℃、処理時間は約２分間とされる。
【０１１７】
次いで、水素等の還元性物質からキャパシタ誘電体膜６２を保護するために、第２の層間絶縁膜７１の上にスパッタ法又はCVD法により第３のアルミナ７２を厚さ約２０〜１５０nmに形成する。厚さの下限を２０nmとしたのは、これよりも薄いと水素のバリア性が低下するからである。また、厚さの上限を１５０nmとしたのは、これよりも厚いと後の工程でエッチングし難い第３のアルミナ膜７２にホールを形成するのが困難になるからである。
【０１１８】
その後に、この第３のアルミナ膜７２の上に、TEOSガスを使用するプラズマCVD法により酸化シリコン膜を厚さ約２０〜５０nmに形成し、この酸化シリコン膜をキャップ絶縁膜７３とする。
【０１１９】
次に、図１８（ｂ）に示すように、キャップ絶縁膜７３の上にフォトレジストを塗布し、それを露光、現像して第４のレジストパターン５９を形成する。
【０１２０】
そして、その第４のレジストパターン５９が備える窓５９ａを通じてキャパシタQ上の各絶縁膜６５、７０〜７３をドライエッチングすることにより、上部電極６３と下部電極６１のそれぞれに達する第１及び第２のホール７１ａ、７１ｂを形成する。なお、本工程で使用するエッチングガスは特に限定されないが、本実施形態ではC4F8、Ar、O2、及びCOの混合ガスを使用する。
【０１２１】
この後に、エッチングのマスクに使用した第４のレジストパターン５９は除去される。
【０１２２】
なお、第４のレジストパターン５９を除去した後、ブラシスクラバ処理により、キャップ絶縁膜７３の表面や各ホール７１ａ、７１ｂの内面の異物を除去するようにしてもよい。
【０１２３】
次いで、図１９（ａ）に示すように、キャップ絶縁膜７３の上にフォトレジストを再び塗布し、それを露光、現像して第５のレジストパターン６０を形成する。
【０１２４】
そして、第５のレジストパターン６０の窓６０ａを通じて各絶縁膜４６、７０〜７３をドライエッチングして、第１の導電性プラグの上に第３のホール７１ｃを形成する。
【０１２５】
このエッチングでは、エッチングガスとして例えばC4F8、Ar、O2、及びCOの混合ガスが使用される。そのエッチングガスに対して酸化防止絶縁膜４５はエッチングストッパとなるので、酸化防止絶縁膜４５はエッチングされずに第１の導電性プラグ４３の上に残る。
【０１２６】
この後に、第５のレジストパターン６０は除去される。
【０１２７】
なお、第５のレジストパターン６０を除去した後に、酸素含有雰囲気中でキャパシタ誘電体膜６２に対して回復アニールを行ってもよい。その回復アニールは、例えば、基板温度４００〜６００℃、処理時間３０〜１２０分の条件で行われる。このように酸素含有雰囲気中でアニールを行っても、第１の導電性プラグ４３上の酸化防止絶縁膜４５が酸素の透過を阻止するので、第１の導電性プラグ４３の酸化が原因でコンタクト不良になることはない。
【０１２８】
なお、酸素含有雰囲気に代えてオゾン雰囲気でこの回復アニールを行うようにしてもよい。
【０１２９】
続いて、図１９（ｂ）に示すように、アルゴンガスを用いたスパッタエッチングにより、第３のホール７１ｃの下に残る酸化防止絶縁膜４５をエッチングして除去し、第１の導電性プラグ４３の清浄面を露出させる。このようなスパッタエッチングにより、キャパシタQ上の各ホール７１ａ、７１ｂ内の異物を除去することもできる。
【０１３０】
次に、図２０（ａ）に示す断面構造を得るまでの工程について説明する。
【０１３１】
まず、不活性ガス雰囲気中又は減圧雰囲気中において第２の層間絶縁膜７１をアニールして脱ガスを行う。
【０１３２】
そして、アルゴンプラズマを用いるRFエッチングによりシリコン基板３０の上側全面を１０nm程度エッチングし、第１の導電性プラグ４３の上面の自然酸化膜を除去する。
【０１３３】
次いで、第１〜第３ホール７１ａ〜７１ｃの内面、及びホール７１ｂ、７１ｃからそれぞれ露出する上部電極６３と下部電極６１の表面に導電性の第１のバリア膜６７としてスパッタ法により窒化チタン（TiN）膜を形成する。
【０１３４】
ここで、第１の導電性プラグ４３上の第３のホール７１ｃは、キャパシタQ上のホール７１ａ、７１ｂよりもアスペクト比が高い。したがって、SIP (Self Ionized Plasma)技術を用いたスパッタ法のように、アスペクト比が高いホールに良好なカバレッジで成膜可能なスパッタ法でこの第１のバリア膜６７を形成するのが好ましい。
【０１３５】
なお、第１のバリア膜６７の成膜条件は特に限定されないが、本実施形態では、チタンターゲットが設けられたSIPチャンバにアルゴンガスと窒素ガスとを導入し、基板温度を１５０〜２５０℃、例えば２００℃として第１のバリア膜６７を形成する。その場合、各ガスの流量は、例えばアルゴンガスが５０sccm、窒素ガスが９０sccmとされる。
【０１３６】
第１のバリア膜６７は、タングステン膜のようなプラグ用の導電膜の成長核としての機能の他に、外部雰囲気中の水素やフッ素等がキャパシタQに侵入するのを阻止する役割も担う。
【０１３７】
そのような機能を有する膜の材料としては、窒化チタンの他に、TaN、CrN、HfN、ZrN、TiAlN、TaAlN、TiSiN、TaSiN、CrAlN、HfAlN、及びZrAlNのような窒化金属があり、これらのいずれかの膜を第１のバリア膜６７として形成してもよい。また、TiON、TaON、CrON、HfON、ZrON、TiAlON、TaAlON、CrAlON、HfAlON、ZrAlON、TiSiON、及びTaSiONのいずれかの酸窒化金属を第１のバリア膜６７の材料として使用してもよい。更に、Ir及びRuのような貴金属や、それらの酸化物であるIrOx及びRuOxのいずれかの膜を第１のバリア膜６７として形成してもよい。また、Ti膜、Ta膜、及びそれらの窒化膜であるTiN膜、TaN膜を積層してなるTi/TiN膜、Ti/TaN膜、Ta/TiN膜、及びTa/TaN膜のいずれかを第１のバリア膜６７として形成してもよい。
【０１３８】
次いで、図２０（ｂ）に示すように、第１のバリア膜６７を大気に曝してその表面を自然酸化することにより、窒化チタンを自然酸化して得られた酸窒化チタン（TiON）よりなる導電性の第２のバリア膜６８を第１のバリア膜６７の上に数オングストロームの厚さに形成する。
【０１３９】
第２のバリア膜６８の膜中の酸素は、水素やフッ素等に対するバリア性が高いので、第１のバリア膜６７を単層で使用する場合よりもキャパシタQがこれらの元素に曝される危険性を低減することが可能となる。
【０１４０】
また、このように自然酸化により第２のバリア膜６８を形成すると、膜の電気抵抗を低下させる原因となる酸素原子が膜中に過剰に取り込まれていないので、第２のバリア膜６８の導電性を良好に保つことができる。
【０１４１】
そして、そのような酸素による電気抵抗の増大を防止するために、第１のバリア膜６７よりも薄い厚さに第２のバリア６８を形成するのが好ましい。
【０１４２】
なお、自然酸化の時間については、確実に自然酸化を行うという観点から第１のバリア膜６７を５分以上大気に曝すのが好ましい。但し、７日よりも長く大気に曝していると量産効率が低下するので、７日以下の期間で自然酸化を行うのが好ましい。
【０１４３】
自然酸化のときの基板温度は特に限定されないが、例えば０〜１００℃とする。室温（１８〜２４℃）よりも高い温度で自然酸化をするときは、ホットプレートによりシリコン基板３０を加熱すればよい。これにより自然酸化を促すことができる。
【０１４４】
また、第１のバリア膜６７の材料として上記した窒化チタンの代替物を用いる場合には、その代替物を酸化してなる第２のバリア膜６８の材料は、TaON、CrON、HfON、ZrON、TiAlON、TaAlON、CrAlON、HfAlON、ZrAlON、TiSiON、TaSiON、IrOx、及びRuOx等となる。
【０１４５】
第２のバリア膜６８の形成方法は自然酸化に限定されない。
【０１４６】
例えば、RTAチャンバ等のアニールチャンバや炉において第１のバリア膜６７の表面を酸化し、第２のバリア膜６８を形成してもよい。
【０１４７】
この場合、過剰な酸化によって膜中に多量の酸素が取り込まれて第２のバリア膜６８が高抵抗となるのを防止するため、５００℃以下の基板温度でアニールをするのが好ましい。また、酸化雰囲気についても、過剰な酸化を防止するため、不活性ガスと酸素ガスとの混合ガスにおいて酸素ガスの流量比をなるべく低く、例えば１％以下とするのが好ましい。なお、不活性ガスとしてはアルゴンガス又は窒素ガスを使用し得る。このうち、窒素ガスは、導電性を高める窒素原子が第２のバリア膜６８の膜中に取り込まれ、第２のバリア膜６８の低抵抗化が図られる点でアルゴンガスよりも好ましい。
【０１４８】
或いは、第１のバリア膜６７を形成するのに使用したSIPチャンバを引き続いて使用し、そのSIPチャンバに酸素を導入することにより第１のバリア膜６７の表面を酸化して、第２のバリア膜６８を形成してもよい。酸素の導入の際、第１のバリア膜６７のスパッタガスであるアルゴンガスと窒素ガスの供給を続けてもよいし、停止してもよい。更に、第１のバリア膜６７を形成したときのスパッタパワーの供給を停止して第１のバリア膜６８の表面を酸化してもよいし、スパッタパワーを供給して反応性スパッタ法により酸窒化チタンよりなる第２のバリア膜６８を形成してもよい。
【０１４９】
このようにすると、第１のバリア膜６７を形成した後にSIPチャンバからシリコン基板３０を取り出さずに第２のバリア膜６８を続けて形成することができるので、半導体装置の量産効率が高められる。
【０１５０】
更に、いずれの酸化方法を用いる場合であっても、酸素原子を含む第２のバリア膜６８は第１のバリア膜６７よりも電気抵抗が高いので、第２のバリア膜６８を第１のバリア膜６７よりも薄くしてこれらの積層膜全体の電気抵抗を低くするのが好ましい。
【０１５１】
次に、図２１（ａ）に示すように、第２のバリア膜６８の上に導電性の第３のバリア膜６９としてスパッタ法により窒化チタン膜を５０nm程度の厚さに形成する。
【０１５２】
第３のバリア膜６９の成膜方法は特に限定されない。第１のバリア膜６７と同様に、SIPチャンバ内においてスパッタ法で第３のバリア膜６９を形成してもよいし、めっき法、有機金属分解法、CSD (Chemical Solution Deposition)法、化学気相蒸着法、エピタキシャル成長法、及びMOCVD (Metal Organic CVD)法のいずれかを用いてもよい。
【０１５３】
これらのいずれの方法も膜の酸化を伴わないので、第３のバリア膜６９の酸素濃度は第２のバリア膜６８のそれよりも低くなる。
【０１５４】
また、第３のバリア膜６９の材料も窒化チタンに限定されず、第１のバリア膜６７と同様の代替物を使用し得る。但し、第１のバリア膜６７と同一の成膜装置を使用でき、新たな設備投資が不要になるという観点からすると、第１のバリア膜６７と同じ材料の膜を第３のバリア膜６８として形成するのが好ましい。
【０１５５】
このように第３のバリア膜６９を形成することにより、水素やフッ素等の元素に対する第１及び第２のバリア膜６７、６８のバリア性を補うことができる。
【０１５６】
更に、第１のバリア膜６７と第３のバリア膜６９の間に第２のバリア膜６８が介在するので、第１のバリア膜６７と第２のバリア膜６８の互いの結晶粒界がずれるようになり、結晶粒界を通じた水素やフッ素の侵入を防止し易くなる。
【０１５７】
なお、第３のバリア膜６９は、このように水素等からキャパシタQを保護するものであるが、第１及び第２のバリア膜６７、６８のみで水素等を十分にバリアできる場合には、省略してもよい。
【０１５８】
次いで、図２１（ｂ）に示すように、第３のバリア膜６９の上にプラグ用の導電膜７４としてCVD法によりタングステン膜を３００nm程度の厚さに形成し、導電膜７４により各ホール７１ａ〜７１ｃを完全に埋め込む。
【０１５９】
そのCVD法では、六フッ化タングステンガスと水素ガスとの混合ガスが使用される。上記のように、第２のバリア膜６８は、その膜中の酸素によって水素やフッ素に対するバリア性が高められている。そのような第２のバリア膜６８の高いバリア性により、導電膜７４の成膜雰囲気からキャパシタQを保護することができ、図７に示したような空洞が上部電極６３等に形成されたり、キャパシタ誘電体膜６２の強誘電体特性が劣化したりするのを防ぐことが可能となる。
【０１６０】
なお、導電膜７４はタングステン膜に限定されず、銅膜やポリシリコン膜であってもよい。このうち、銅膜については、成膜雰囲気に水素が含まれるCVD法で成膜する場合に、第２のバリア膜６８による水素バリアの実益が特に得られる。また、ポリシリコン膜の成膜雰囲気にも水素が含まれるので、水素バリア性の高い第２のバリア膜６８を形成することにより水素からキャパシタQを保護するのが好ましい。
【０１６１】
次に、図２２に示すように、キャップ絶縁膜７３の上面の余分なバリア膜６７〜６９と導電膜７４とをCMP法により研磨し、これらの膜を各ホール７１ａ〜７１ｃ内にのみ第２の導電性プラグ７７として残す。
【０１６２】
この後に、アルゴンプラズマを用いたエッチングにより第２の導電性プラグ７７の上面の自然酸化膜を除去する。
【０１６３】
次いで、図２３に示すように、第２の導電性プラグ７７とキャップ絶縁膜７３の上に金属積層膜を形成し、この金属積層膜をパターニングして一層目金属配線７８を形成する。
【０１６４】
その金属積層膜として、例えば、スパッタ法により厚さ約５０nmの窒化チタン膜、厚さ約５５０nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、及び厚さ約５０nmの窒化チタン膜をこの順に形成する。
【０１６５】
更に、この一層目金属配線７８の上に、図示のように第３〜第６の層間絶縁膜８３〜８６と二層目〜五層目金属配線７９〜８２を交互に積層して多層配線構造を形成する。
【０１６６】
そして、最上層の五層目金属配線８２の上に、酸化シリコンよりなる第１のパッシベーション膜８７と窒化シリコンよりなる第２のパッシベーション膜８８をこの順に形成する。
【０１６７】
その後、第２のパッシベーション膜８８の上にポリイミド塗膜を形成し、それを熱硬化させて保護絶縁膜８９とする。
【０１６８】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【０１６９】
本実施形態では、図２０（ｂ）を参照して説明したように、第１のバリア膜６７の表面を酸化することにより、第１のバリア膜６７よりも酸素濃度が高い第２のバリア膜６８を形成した。このように第１のバリア膜６７よりも酸素濃度が高められた第２のバリア膜６８は、第１のバリア膜６７と比較して水素やフッ素等に対するバリア性が優れている。
【０１７０】
よって、半導体装置の製造途中に仮に上部電極６３の上に異物が付着し、その異物の上に第１及び第２のバリア膜６７、６８が形成されたとしても、これらの膜のバリア性を維持することが可能となる。その結果、例えばプラグ用の導電膜７４を成膜する際（図２１（ｂ））、成膜雰囲気中の水素やフッ素がキャパシタQに到達し難くなり、これらの元素が原因の空洞が上部電極６３に発生するのを抑制することが可能となる。これにより、上部電極６３と第２の導電性プラグ７７とのコンタクト抵抗が安定し、半導体装置の歩留まりが向上する。
【０１７１】
更に、このように第２のバリア膜６８が水素をバリアすることから、水素によってキャパシタ誘電体膜６２が還元するのを防止できる。その結果、残留分極電荷量等のキャパシタ誘電体膜６２の強誘電体特性を維持することができ、半導体装置のリテンション特性を向上させることができるようになる。
【０１７２】
ところで、上記では、第１のバリア膜６７の上に酸素濃度が高い第２のバリア膜６８を形成したが、これらの膜の形成順序を逆にすることも考えられる。その場合、上部電極６３と下部電極６１が第２のバリア膜６８に接触することになる。但し、上部電極６３として酸化イリジウム膜のような酸化貴金属膜を形成する場合は、第２のバリア膜６８と酸化貴金属膜が反応してコンタクト抵抗が上昇するおそれがある。よって、この場合は、本実施形態のように第１のバリア膜６７の上に第２のバリア膜６８を形成するのが好ましい。
【０１７３】
また、第２のバリア膜６８は膜中の酸素によって電気抵抗が第１のバリア膜６７や第３のバリア膜６８よりも高い。したがって、第２の導電性プラグ７１を低抵抗化するという観点からすると、第１のバリア膜６７や第３のバリア膜６９よりも薄く第２のバリア膜６８を形成するのが好ましい。
【０１７４】
以下に、本実施形態に関連して本願発明者が行った調査について説明する。
【０１７５】
・第１の調査
この調査では、バリア膜のバリア性がスロット番号にどのように依存するかが調べられた。なお、スロット番号は、１ロット（２５枚）内におけるシリコン基板の処理順序を昇順で表すものであり、１ロット内での最初の基板はスロット１で、最後の基板はスロット２５で表される。
【０１７６】
図２４（ａ）、（ｂ）は、この調査で使用された第１及び第２のサンプルＳ１、Ｓ２の断面図である。
【０１７７】
図２４（ａ）に示されるように、第１のサンプルＳ１は、シリコン基板４０の上に酸化シリコン膜４４、酸化イリジウム膜５４、及び窒化チタン膜５５をこの順に形成してなる。このうち、酸化イリジウム膜５４は上部電極６３（図２２参照）に相当する。また、最上層の窒化チタン膜５５はバリア膜に相当し、その膜厚は１００nmである。
【０１７８】
一方、図２４（ｂ）に示されるように、第２のサンプルＳ２では、窒化チタン膜５５を二層に分けて形成し、それらの間に窒化チタンを自然酸化することにより酸窒化チタン膜５６を形成した。その酸窒化チタン膜５６は、窒化チタン膜５５を大気に５分間曝すことにより形成され、本実施形態の第２のバリア膜６８に相当する。なお、酸窒化チタン膜５６の上下の窒化チタン膜５５の厚さはいずれも５０nmである。
【０１７９】
図２５（ａ）は、各サンプルＳ１、Ｓ２における水素濃度をSIMS (Secondary Ionization Mass Spectrometer)により測定して得られたグラフである。
【０１８０】
これらのグラフの横軸は各サンプルの表面からの深さを示し、縦軸は水素や酸素等の濃度を示す。
【０１８１】
この調査では、１ロットのスロット１とスロット２４にサンプルＳ１を入れた。なお、スロット２〜スロット２３はすべてダミーウエハである。そして、スロット２５にサンプルＳ２を入れた。
【０１８２】
図２５（ａ）に示されるように、サンプルＳ１の単層のチタン膜５５における水素濃度は、スロット１とスロット２４で異なっている。特に、スロット２４における水素濃度が高く、スロット番号が増えるにつれて窒化チタン膜５５のバリア性が低下することが分かる。
【０１８３】
これは、スパッタチャンバで窒化チタン膜を成膜していくうちにチャンバが温められ、チャンバ内のスパッタ雰囲気が変動するためと推測される。
【０１８４】
このように、サンプルＳ１のような単層のチタン膜５５をバリア膜としたのでは、バリア性の低下によって半導体装置の歩留まりが低下するおそれがある。
【０１８５】
一方、サンプルＳ２は、スロット１と比較してスパッタ雰囲気が最も変動すると考えられるスロット２５に入れたにも関わらず、窒化チタン膜５５における水素濃度がスロット２４よりも少ない。これは、酸窒化チタン膜５６により水素がバリアされているためと考えられる。
【０１８６】
この結果から、サンプルＳ２のように酸窒化チタン膜５６を形成することにより水素のバリア性が高められ、且つ窒化チタン膜の成膜雰囲気変動に伴うバリア性の変動も少なくなることが明らかとなった。そのため、１ロットの全てのスロットにおいてバリア性が良好となり、単層の窒化チタン膜をバリア膜とする場合よりも半導体装置の歩留まりを向上させることが可能となる。
【０１８７】
図２５（ｂ）は、図２５（ａ）と同じサンプルについて、酸素濃度をSIMSにより調査して得られたグラフである。
【０１８８】
これに示されるように、スロット２５における第２のサンプルＳ２では、窒化チタン膜の途中の深さにおいて酸素濃度が高い。これにより、窒化チタン膜５５の途中の深さに実際に酸窒化チタン膜５６が形成されていることが確認された。
【０１８９】
・第２の調査
図２５（ａ）に示したように、単層の窒化チタン膜を形成するサンプルＳ１では、窒化チタン膜のバリア性がスロット番号に依存する。
【０１９０】
本調査では、窒化チタン膜の組成がスロット番号にどのように依存するかをRBS(Rutherford Backscattering Spectroscopy)分析により調査した。その結果を図２６（ａ）〜（ｃ）に模式的に示す。
【０１９１】
これらの図に示されるように、この調査では、酸化イリジウム膜５４の上にTEOSガスを用いて酸化シリコン膜６４を形成し、その酸化シリコン膜６４にホール６４ａを形成した。
【０１９２】
そして、図２６（ａ）、（ｂ）のサンプルでは、ホール６４ａ内に単層の窒化チタン膜５５を１００nmの厚さにスパッタ法で形成した後、ホール６４ａ内をタングステン膜７５で充填した。
【０１９３】
一方、図２６（ｃ）のサンプルでは、ホール６４ａ内にスパッタ法で窒化チタン膜５５を５０nmの厚さに形成した後、その表面を大気中で５分間自然酸化させて酸窒化チタン膜５６を形成した。そして、この酸窒化チタン膜５６の上に再びスパッタ法により窒化チタン膜５５を５０nmの厚さに形成し、その上にタングステン膜７５を形成した。
【０１９４】
この調査でも、第１の調査と同様に、図２６（ａ）、（ｂ）のサンプルをそれぞれ１ロットのスロット１とスロット２４に入れ、図２６（ｃ）のサンプルをスロット２５に入れた。
【０１９５】
図２６（ａ）に示されるように、スロット１における単層の窒化チタン膜５５は、その下部におけるチタンの組成比が４６％で窒素の組成比が５４％である。しかし、その上部ではチタンが４７．５％、窒素が５２．５％となっている。図２６（ａ）では、そのような組成比の違いをハッチングの濃さにより模式的に示している。
【０１９６】
このことから、単層の窒化チタン膜５５は、その成膜途中でも組成比が変動してしまうことが明らかとなった。
【０１９７】
同様に、図２６（ｂ）に示すように、スロット２５における単層の窒化チタンでも、膜中で組成比が変動している。
【０１９８】
更に、図２６（ａ）、（ｂ）を比較すると、スロット番号によっても組成比が変動しているのが理解される。このように組成比が変動すると、水素等に対するバリア性もスロット番号によって変動してしまう。
【０１９９】
これに対し、図２６（ｃ）に示されるように、窒化チタン膜５５の途中に酸窒化チタン膜５６を形成すると、酸窒化チタン膜５６の上下のチタン膜５５の組成比が同じになり、組成比の変動が抑制される。
【０２００】
このように、本実施形態のように酸窒化チタン膜を形成すると、水素のバリア性が高められるだけでなく、窒化チタン膜の組成変動も抑制できるので、水素のバリア性が成膜の最中に変動したり、スロット番号によって変動したりするのを抑制できるようになる。
【０２０１】
・第３の調査
本調査では、酸窒化チタン膜のバリア性について、SIMSにより更に調べられた。
【０２０２】
その調査結果を図２７に示す。
【０２０３】
調査に使用されたサンプルは、図２７の図中に示されるように、シリコン（Si）基板の上に酸化シリコン（SiO2）膜と窒化チタン（TiN）膜とをこの順に形成してなる。このうち、窒化チタン膜については、最初に５０nmの厚さまでスパッタ法で形成した後、その表面を大気中で５分間自然酸化して酸窒化チタン（TiON）膜を形成し、その上に再度スパッタ法で５０nmの厚さに形成した。
【０２０４】
そして、図２７の横軸は窒化チタン膜の表面からの深さを示し、縦軸は各元素の濃度を示す。
【０２０５】
調査に際しては、このサンプルを重水素Dの雰囲気中において基板温度４００℃の条件で３０分間アニールした。このように水素ではなく重水素を用いたのは、重水素の方がバックグラウンドのノイズが少なく、測定に適しているからである。
【０２０６】
図２７に示されるように、重水素Dは、シリコン基板の裏面側（図の右側）から侵入し、窒化チタン膜５０の表面に近づくほどその濃度が減少している。これにより、酸窒化チタンが重水素Dに対するバリア性を有していることが明らかとなった。
【０２０７】
なお、水素Hの濃度は重水素Dよりも高いが、これは水素のバックグラウンドが重水素Dのそれよりも高いためであり、酸窒化チタン膜を水素が透過していることを示すものではない。
【０２０８】
また、酸素濃度については、窒化チタン膜の途中の深さにピークＢを有しているので、このことからも窒化チタン膜の自然酸化によって酸窒化チタン膜が形成され得ることが確認された。
【０２０９】
（３）第２実施形態
第１実施形態ではプレーナ型のFeRAMについて説明した。
【０２１０】
これに対し、本実施形態では、下部電極の直下に導電性プラグが形成されるスタック型のFeRAMについて説明する。スタック型のFeRAMは、プレーナ型と比較してキャパシタの占有面積が少なく、高集積化に有利である。
【０２１１】
図２８〜図４２は、本発明の第２実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。
【０２１２】
この半導体装置は以下のようにして製造される。
【０２１３】
まず、図２８（ａ）に示すように、第１実施形態の図８（ａ）、（ｂ）の工程に従い、シリコン基板３０にMOSトランジスタTRを形成すると共に、そのMOSトランジスタTRをカバー絶縁膜４１と第１の層間絶縁膜４２で覆う。
【０２１４】
次いで、図２８（ｂ）に示すように、フォトリソグラフィとエッチングにより各絶縁膜４１、４２にコンタクトホールを形成し、その中に第１の導電性プラグ４３を形成する。
【０２１５】
第１実施形態で説明したように、この第１の導電性プラグ４３はタングステンを主成分にしており、酸素含有雰囲気中で容易に酸化してコンタクト不良を起こし易い。
【０２１６】
そこで、次の工程では、図２８（ｃ）に示すように、第１の導電性プラグ４３の酸化を防止する酸化防止絶縁膜９２としてCVD法により酸窒化シリコン膜を厚さ約１３０nmに形成する。
【０２１７】
なお、酸窒化シリコン膜に代えて、窒化シリコン膜やアルミナ膜を酸化防止絶縁膜９２として形成してもよい。
【０２１８】
更に、この酸化防止絶縁膜９２の上に、TEOSガスを使用するプラズマCVD法により酸化シリコン膜を厚さ約３００nmに形成し、この酸化シリコン膜を第２の層間絶縁膜９３とする。
【０２１９】
そして、フォトリソグラフィとエッチングにより、第１のソース／ドレイン領域３６ａの上方の各絶縁膜９２、９３に第１のホール９３ａを形成し、第１の導電性プラグ４３と電気的に接続された第２の導電性プラグ９１をその第１のコンタクトホール９３ａ内に形成する。
【０２２０】
第２の導電性プラグ９１の形成方法は特に限定されない。
【０２２１】
本実施形態では、第２の層間絶縁膜９３の上面と第１のホール９３ａの内面に窒化チタン膜とタングステン膜とをこの順に形成し、これらをCMP法により研磨して第１のホール９３ａ内にのみ第２の導電性プラグ９１として残す。
【０２２２】
そのCMPでは、研磨対象である窒化チタン膜とタングステン膜の研磨速度が下地の第２の層間絶縁膜９３の研磨速度よりも速くなるようなスラリ、例えばCabot Microelectronics Corporation製のSSW2000を使用する。そして、第２の層間絶縁膜９３の上に研磨残を残さないために、このCMPの研磨量は窒化チタン膜とタングステン膜との合計膜厚よりも厚く設定され、このCMPはオーバー研磨となる。
【０２２３】
その結果、第２の導電性プラグ９１の上面の高さが第２の層間絶縁膜９３のそれよりも低くなり、第２の導電性プラグ９１の周囲の第２の層間絶縁膜９３にリセスが形成されることがある。そのリセスの深さは２０〜５０nmであり、典型的には約５０nm程度である。
【０２２４】
次に、図２９（ａ）に示すように、第２の層間絶縁膜９３の表面に対してNH3プラズマ処理を行い、第２の層間絶縁膜９３の表面の酸素原子にNH基を結合させる。
【０２２５】
このNH3プラズマ処理は、例えば、シリコン基板３０に対して約９mm離間した位置に対向電極を有する平行平板型プラズマ処理チャンバを用い、２６６Paの圧力下で基板温度を４００℃とし、チャンバにNH3ガスを３５０sccmの流量で供給して行われる。この場合、シリコン基板３０側に１３．５６MHzの高周波電力を１００Wのパワーで、そして対向電極に３５０kHzの高周波電力を５５Wのパワーで６０秒間供給する。
【０２２６】
次いで、図２９（ｂ）に示すように、第２の層間絶縁膜９３と第２の導電性プラグ９１のそれぞれの上に下地導電膜９４としてスパッタ法によりチタン膜を厚さ１００〜３００nm、例えば１００nmに形成する。
【０２２７】
このチタン膜の成膜条件は特に限定されない。本実施形態では、チタンターゲットとシリコン基板３０との間隔を６０mmに設定したスパッタチャンバにおいて、０．１５Paのアルゴン雰囲気下で基板温度を２０℃とする。そして、２．６kWのDC電力をスパッタ雰囲気に３５秒間印加し、上記のチタン膜を形成する。
【０２２８】
また、下地導電膜９４はチタン膜に限定されず、タングステン膜、シリコン膜、及び銅膜のいずれかを下地導電膜９４として形成してもよい。
【０２２９】
ここで、図２９（ａ）の工程で予めNH3プラズマ処理により第２の層間絶縁膜９３の表面の酸素原子にNH基を結合させておいたので、下地導電膜９４のチタンが酸素原子に捕獲され難くなる。そのため、チタンが第２の層間絶縁膜９３の表面を自在に移動でき、（００２）方向に自己組織化されたチタンからなる下地導電膜９４が得られる。
【０２３０】
この後に、窒素雰囲気中で下地導電膜９４に対してアニールをし、下地導電膜９４のチタンを窒化する。このように窒化により得られた窒化チタンは、後述のPZTを（１１１）方向に揃えるのに好適は（１１１）配向となる。
【０２３１】
なお、このアニールの条件は特に限定されないが、本実施形態ではRTAにより基板温度を約６５０℃、処理時間を約６０秒としてこのアニールを行う。
【０２３２】
ところで、第２の層間絶縁膜９３の上面には、図２８（ｃ）の工程におけるCMPをオーバー研磨で行ったことにより、第２の導電性プラグ９１の周囲に既述のようなリセスが形成されている場合がある。よって、下地導電膜９４の上面には、このリセスを反映した凹凸が形成されることがある。
【０２３３】
しかしながら、このような凹凸があると、下地導電膜９４の上方に後で形成される強誘電体膜の結晶性が劣化するおそれがある。
【０２３４】
そこで、次の工程では、図２９（ｃ）に示すように、CMP法により下地導電膜９４の上面を研磨して平坦化する。このCMPで使用されるスラリは特に限定されないが、本実施形態ではCabot Microelectronics Corporation製のSSW2000を使用する。
【０２３５】
このCMPを行った後の下地導電膜９４の厚さは、研磨誤差に起因して、シリコン基板３０の面内や、複数のシリコン基板３０間でばらつく。そのばらつきを考慮して、本実施形態では、研磨時間を制御することによりCMP後の下地導電膜９４の厚さの目標値を５０〜１００nm、より好ましくは５０nmとする。
【０２３６】
このように下地導電膜９４に対してCMPを行った後では、下地導電膜９４の上面付近の結晶が研磨によって歪んだ状態となっている。しかし、このように結晶に歪が発生している下地導電膜９４の上方にキャパシタの下部電極を形成すると、その歪みを下部電極が拾ってしまって下部電極の結晶性が劣化し、ひいてはその上の強誘電体膜の強誘電体特性が劣化することになる。
【０２３７】
このような不都合を回避するため、次の工程では、図３０（ａ）に示すように、下地導電膜９４に対してNH3プラズマ処理を行うことにより、下地導電膜９４の結晶の歪みがその上の膜に伝わらないようにする。
【０２３８】
なお、このNH3プラズマ処理の条件は、図２９（ａ）のNH3プラズマ処理におけるのと同様なので、ここでは省略する。
【０２３９】
次に、図３０（ｂ）に示すように、上記のNH3プラズマ処理によって結晶の歪みが解消された下地導電膜９４の上に、結晶性導電膜９５としてスパッタ法によりチタン膜を厚さ約２０nmに形成する。更に、窒素雰囲気中で基板温度を６５０℃、処理時間を６０秒とするRTAを結晶性導電膜９５に対して行い、結晶性導電膜９５を窒化する。
【０２４０】
これにより、（１１１）方向に配向した窒化チタンよりなる結晶性導電膜９５が得られる。
【０２４１】
結晶性導電膜９５は、自身の配向の作用によってその上に後で形成される膜の配向を高める機能の他に、密着膜としての機能も有する。
【０２４２】
結晶性導電膜９５は窒化チタン膜に限定されない。例えば、２０nm程度の薄いイリジウム膜やプラチナ膜等の貴金属膜を結晶性導電膜９５として形成してもよい。
【０２４３】
次いで、図３０（ｃ）に示すように、結晶性導電膜９５の上に導電性酸素バリア膜９６として窒化チタンアルミニウム（TiAlN）膜を厚さ約１００nmに形成する。
【０２４４】
この窒化チタンアルミニウム膜は、チタンとアルミニウムの合金よりなるターゲットをアルゴンガスと窒素ガスとの混合雰囲気中でスパッタする反応性スパッタ法により形成され得る。その場合、アルゴンガス流量は約４０sccmに設定され、窒素ガス流量は約１０sccmとされる。また、圧力は約２５３．３Pa、基板温度は４００℃、スパッタパワーは１．０kWとされる。
【０２４５】
次に、図３１（ａ）に示すように、導電性酸素バリア膜９６の上にスパッタ法でイリジウム膜を形成し、そのイリジウム膜を第１の導電膜９７とする。
【０２４６】
このイリジウム膜は、例えば、０．１１Paの圧力下、５００℃の基板温度で、０．５kWのスパッタパワーで約１００nmの厚さに形成される。
【０２４７】
なお、第１の導電膜９７はイリジウム膜に限定されず、イリジウム膜以外の貴金属膜、例えばプラチナ膜であってもよい。更に、PtO、IrOx、SrRuO3等の導電性酸化金属よりなる膜を第１の導電膜９７として形成してもよい。
【０２４８】
次いで、図３１（ｂ）に示すように、第１の導電膜９７の上に、第１の強誘電体膜９８としてMOCVD法によりPZT膜を厚さ約１００nmに形成する。
【０２４９】
そのMOCVD法は次のようにして行われる。
【０２５０】
まず、Pb(DPM)2（化学式Pb(C11H19O2)2)）、Zr(dmhd)4（化学式Zr(C9H15O2)4）、及びTi(O−iOr)2(DPM)2（化学式Ti(C3H7O)2(C11H19O2)2）のそれぞれをTHF(Tetra Hydro Furan: C4H8O)溶媒中にいずれも０．３mol／lの濃度で溶解し、Pb、Zr、及びTiの各液体原料を作成する。次いで、これらの液体原料をMOCVD装置の気化器にそれぞれ０．３２６ml／分、０．２００ml／分、および０．２００ml／分の流量で供給して気化させることにより、Pb、Zr、及びTiの原料ガスを得る。なお、上記の気化器には、各液体原料と共に、流量が０．４７４ml／分のTHF溶媒も供給される。
【０２５１】
更に、上記の原料ガスをチャンバに供給しながら、チャンバ内の圧力を６６５Paにし、基板温度を６２０℃に維持する。そして、このような状態を６２０秒間維持することにより、上記したPZT膜が１００nmの厚さに形成される。
【０２５２】
MOCVD法により形成された第１の強誘電体膜９８は、成膜の時点で結晶化しているので、結晶化アニールは不要である。
【０２５３】
なお、第１の強誘電体膜９８の成膜方法はMOCVD法に限定されず、スパッタ法、ゾル・ゲル法、有機金属分解（MOD: Metal Organic Deposition）法、CSD（Chemical Solution Deposition）法、及びエピタキシャル成長法で第１の強誘電体膜９８を形成してもよい。これらのうち、例えばスパッタ法では、成膜の時点では第１の強誘電体膜９８は結晶化していないので、その成膜の後に第１実施形態のように結晶化アニールを行うことになる。
【０２５４】
また、第１の強誘電体膜９８はPZTに限定されない。PZTにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料よりなる膜を第１の強誘電体膜９８として形成してもよい。更に、(Bi1-xRx)Ti3O12(Rは希土類元素で0＜x＜1)、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状化合物の膜を第１の強誘電体膜９８として形成してもよい。
【０２５５】
次いで、図３１（ｃ）に示すように、RFスパッタ法により第１の強誘電体膜９８の上にPZT膜を約１〜３０nm、例えば２０nmに形成し、このPZT膜を第２の強誘電体膜９９とする。このようにスパッタ法で形成されたPZTは成膜直後では結晶化していないので、この時点では第２の強誘電体膜９９は非晶質となっている。
【０２５６】
その後に、図３２（ａ）に示すように、第２の強誘電体膜９９の上に第２の導電膜１００としてスパッタ法で酸化イリジウム膜を厚さ１０〜７５nm、例えば５０nmに形成する。
【０２５７】
そのスパッタ法では、アルゴンガスと酸素ガスとの混合ガスでイリジウムターゲットをスパッタすることにより、イリジウムターゲットから飛散したイリジウムをスパッタ雰囲気中で酸化し、上記の酸化イリジウム膜を形成する。
【０２５８】
また、第２の導電膜１００の成膜条件は特に限定されないが、本実施形態では基板温度を３００℃とし、スパッタパワーを１〜２kW程度とする。このような条件を採用することで、成膜の時点で結晶化した酸化イリジウム膜が形成される。
【０２５９】
なお、第２の導電膜１００は酸化イリジウム膜に限定されない。プラチナ、ルテニウム、ロジウム、レニウム、オスミウム、及びパラジウムのいずれかよりなるスパッタターゲットを用い、これらの金属が酸化する条件でスパッタをすることで、第２の導電膜１００を形成してもよい。
【０２６０】
続いて、図３２（ｂ）に示すように、第２の導電膜１００が形成されている状態で第２の強誘電体膜９９に対して結晶化アニールを行い、第２の強誘電体膜９９のPZTを結晶化させる。
【０２６１】
この結晶化アニールは酸素含有雰囲気中で行われるため、アニール雰囲気から第２の強誘電体膜９９に酸素が供給され、第２の強誘電体膜９９の酸素欠損が補償される。更に、この結晶化アニールによって、第２の導電膜１００の形成時に第２の強誘電体膜９９が受けたプラズマダメージを回復できるという利点も得られる。
【０２６２】
本実施形態では、酸素ガスとアルゴンガスとの混合ガス雰囲気中でRTAによりこのアニールを行う。ガス流量は特に限定されないが、酸素ガスの流量を２０sccm、アルゴンガスの流量を２０００sccmとする。また、処理時間は６０秒とし、基板温度は６５０〜７５０℃、例えば７２５℃とする。
【０２６３】
この後に、図３３（ａ）に示すように、第２の導電膜１００の上にスパッタ法により酸化イリジウム膜を厚さ約１００〜３００nmに形成し、その酸化イリジウム膜を第１の導電性保護膜１０１とする。
【０２６４】
この第１の導電性保護膜１０１の成膜条件は特に限定されない。
【０２６５】
本実施形態では、スパッタガスとしてアルゴンガスと酸素ガスを使用すると共に、成膜圧力を０．８Paとする。そして、１．０kWのスパッタパワーで成膜時間を７９秒とすることで、厚さが約２００nmの酸化イリジウムよりなる第１の導電性保護膜１０１を形成する。
【０２６６】
その第１の導電性保護膜１０１の膜中で酸素が不足すると、還元作用のあるイリジウムが第１の導電性保護膜１０１で占める割合が増えてしまう。こうなると、水分等が第１の導電性保護膜１０１で還元されて水素となり、その水素によって第１及び第２の強誘電体膜９８、９９が劣化するおそれがある。
【０２６７】
そのため、第１の導電性保護膜１０１の酸化イリジウムとして、その組成が酸化イリジウムの化学量論的組成（IrO2）になるべく近いものを用いることで、膜中でイリジウムが占める割合を低減し、水素による強誘電体膜９８、９９の劣化を防止するのが好ましい。その酸化イリジウムの組成は、スパッタガス中の酸素ガスの流量比を調節することである程度制御できる。
【０２６８】
なお、第１の導電性保護膜１０１の材料は酸化イリジウムに限定されない。酸化イリジウムに代えて、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム、及びパラジウムのいずれかの膜、又はこれらの酸化物よりなる膜、若しくはSrRuO3膜のいずれかの単層膜又はこれらの積層膜を第１の導電性保護膜１０１として形成してもよい。
【０２６９】
次に、図３３（ｂ）に示すように、第１の導電性保護膜１０１の上に第２の導電性保護膜１０２としてイリジウム膜をスパッタ法で厚さ約１００nmに形成する。
【０２７０】
そのスパッタ法では、スパッタガスとしてアルゴンガスを使用すると共に、成膜圧力を１Pa、スパッタパワーを１．０kWとする。
【０２７１】
なお、イリジウム膜に代えて、プラチナ膜或いはSrRuO3膜を第２の導電性保護膜１０２として形成してもよい。
【０２７２】
この後に、第１及び第２の強誘電体膜９８、９９を形成するときにシリコン基板３０の裏面に付着したPZTを洗浄して除去する。
【０２７３】
次に、図３４（ａ）に示す断面構造を得るまでの工程について説明する。
【０２７４】
まず、第２の導電性保護膜１０２の上にスパッタ法で窒化チタン膜を形成し、その窒化チタン膜を第１のハードマスク１０３とする。
【０２７５】
第１のハードマスク１０３は窒化チタン膜に限定されない。窒化チタンアルミニウム膜、窒化タンタルアルミニウム（TaAlN）膜、窒化タンタル（TaN）膜のいずれかの単層膜或いはこれらの積層膜を第１のハードマスク１０３として形成してもよい。
【０２７６】
そして、TEOSガスを使用するプラズマCVD法により、第１のハードマスク１０３の上に第２のハードマスク１０４として酸化シリコン膜を形成する。
【０２７７】
その後に、フォトリソグラフィとエッチングにより第１及び第２のハードマスク１０３、１０４をパターニングし、これらのマスクを図示のような島状とする。
【０２７８】
次いで、図３４（ａ）に示すように、HBr、O2、Ar、及びC4F8の混合ガスをエッチングガスとするプラズマエッチングにより、第１及び第２のハードマスク１０３、１０４で覆われていない部分の各膜９７〜１０２をドライエッチングする。
【０２７９】
これにより、第１の導電膜９７と第２の導電膜１００がそれぞれ下部電極９７ａ及び上部電極１００ａとなり、第１及び第２の強誘電体膜９８、９９がキャパシタ誘電体膜９８ａとなる。
【０２８０】
ここまでの工程により、シリコン基板３０のセル領域に、下部電極９７ａ、キャパシタ誘電体膜９８ａ、及び上部電極１００ａを備えた強誘電体キャパシタQが形成されたことになる。
【０２８１】
次いで、図３５（ａ）に示すように、ドライエッチング又はウエットエッチングにより第２のハードマスク１０４を除去する。
【０２８２】
そして、図３５（ｂ）に示すように、キャパシタQで覆われていない部分の下地導電膜９４、結晶性導電膜９５、及び導電性酸素バリア膜９６をドライエッチングして除去する。
【０２８３】
このエッチングは、例えば、ダウンフロー型プラズマエッチングチャンバを用い、流量比で５％のCF4ガスと９５％のO2ガスとの混合ガスをエッチングガスとして行われる。また、チャンバの上部電極には周波数が２．４５GHzでパワーが１４００Wの高周波電力が供給され、基板温度は２００℃とされる。
【０２８４】
なお、第１のハードマスク１０３は、このエッチングでは除去されず、キャパシタQの上に残存する。
【０２８５】
続いて、図３６（ａ）に示すように、シリコン基板３０の上側全面に第１のアルミナ膜１１０をスパッタ法により厚さ約２０nmに形成する。なお、スパッタ法に代えて、MOCVD法により厚さ約２〜５nmのアルミナ膜を形成するようにしてもよい。
【０２８６】
その後に、ここまでの工程でキャパシタ誘電体膜９８ａが受けたダメージを回復させる目的で、酸素含有雰囲気中でキャパシタ誘電体膜９８ａに対して回復アニールを施す。この回復アニールの条件は特に限定されないが、本実施形態では、炉内において基板温度５５０〜７００℃、例えば６００℃として行われる。
【０２８７】
続いて、図３６（ｂ）に示すように、第１のアルミナ膜１１０の上にMOCVD法により第２のアルミナ膜１１１を厚さ約３８nmに形成する。
【０２８８】
第１及び第２のアルミナ膜１１０、１１１は、水素等の還元性物質をバリアする機能を有しており、キャパシタ誘電体膜９８ａが還元されてその強誘電体特性が劣化するのを防止する役割を担う。
【０２８９】
次に、図３７（ａ）に示す断面構造を得るまでの工程について説明する。
【０２９０】
まず、第２のアルミナ膜１１１の上にプラズマCVD法により酸化シリコン膜を厚さ約１５００nmに形成し、その酸化シリコン膜を第３の層間絶縁膜１１２とする。そのプラズマCVD法では、例えば、TEOSガスと酸素ガスとヘリウムガスとの混合ガスが成膜ガスとして使用される。
【０２９１】
その後に、この第３の層間絶縁膜１１２の上面をCMP法により研磨して平坦化する。
【０２９２】
次いで、N2Oプラズマ又はN2プラズマの雰囲気において第３の層間絶縁膜１１２をアニールすることにより、第３の層間絶縁膜１１２を脱水すると共に、その上面を窒化して水分の再吸着を防止する。
【０２９３】
次に、水素等からキャパシタ誘電体膜９８ａを保護するために、第３の層間絶縁膜１１２の上にスパッタ法又はMOCVD法により第３のアルミナ膜を厚さ約２０〜１００nmに形成する。
【０２９４】
更に、TEOSガスを使用するプラズマCVD法により、この第３のアルミナ膜１１３の上に酸化シリコン膜を厚さ約８００〜１０００nmに形成し、この酸化シリコン膜をキャップ絶縁膜１１４とする。
【０２９５】
なお、酸化シリコン膜に代えて、酸窒化シリコン膜又は窒化シリコン膜をキャップ絶縁膜１１４として形成してもよい。
【０２９６】
次いで、図３７（ｂ）に示すように、フォトリソグラフィとエッチングにより各絶縁膜１１０〜１１４をパターニングし、上部電極１００ａの上方のこれらの絶縁膜に第１のホール１１２ａを形成する。
【０２９７】
そして、ここまでの工程でキャパシタ誘電体膜９８ａが受けたダメージを回復させるために、酸素含有雰囲気中で基板温度を約４５０℃として回復アニールを行う。
【０２９８】
次に、図３８（ａ）に示すように、フォトリソグラフィとエッチングにより、第２のソース／ドレイン領域３６ｂの上方の各絶縁膜９２、９３、１１０〜１１４に第２のホール１１２ｂを形成する。
【０２９９】
その後に、アニールにより第３の層間絶縁膜１１３等を脱水する。そのアニールは、第２のホール１１２ｂから露出している第１の導電性プラグ４３の酸化を防ぐために、不活性ガス雰囲気中又は減圧雰囲気中で行うのが好ましい。
【０３００】
次に、図３８（ｂ）に示す断面構造を得るまでの工程について説明する。
【０３０１】
まず、アルゴンプラズマを用いるRFエッチングにより、各ホール１１２ａ、１１２ｂから露出している第２の導電性保護膜１０２と第１の導電性プラグ４３の上面の自然酸化膜を除去する。
【０３０２】
そして、各ホール１１２ａ、１１２ｂの内面、及び第１のホール１１２ａから露出する第２の導電性保護膜１０２の表面に導電性の第１のバリア膜１１８としてスパッタ法により窒化チタン膜を７５nm程度の厚さに形成する。
【０３０３】
第１のバリア膜１１８は、水素やフッ素等をバリアすることにより、これらの元素によってキャパシタQに空洞等が形成されるのを防止するために形成される。
【０３０４】
なお、第２のソース／ドレイン領域３６ｂの上方の第２のホール１１２ｂのアスペクト比は第１のホール１１２ａよりも高い。よって、第１実施形態で説明したSIP技術を用いたスパッタ法を用いることで、各ホール１１２ａ、１１２ｂ内にカバレッジの良好な第１のバリア膜１１８を形成するのが好ましい。
【０３０５】
また、第１のバリア膜１１８の成膜条件は特に限定されないが、本実施形態では、チタンターゲットが設けられたSIPチャンバにアルゴンガスと窒素ガスとを導入し、基板温度を１５０〜２５０℃、例えば２００℃として第１のバリア膜１１８を形成する。そして、各ガスの流量は、例えばアルゴンガスが５０sccm、窒素ガスが９０sccmとされる。
【０３０６】
第１のバリア膜１１８は窒化チタン膜に限定されない。第１のバリア膜１１８の材料としては、窒化チタンの他に、TaN、CrN、HfN、ZrN、TiAlN、TaAlN、TiSiN、TaSiN、CrAlN、HfAlN、及びZrAlN等の窒化金属を使用し得る。また、TiON、TaON、CrON、HfON、ZrON、TiAlON、TaAlON、CrAlON、HfAlON、ZrAlON、TiSiON、及びTaSiONのような酸窒化金属を第１のバリア膜１１８の材料として使用してもよい。更に、Ir及びRuのような貴金属や、それらの酸化物であるIrOx及びRuOxのいずれかの膜を第１のバリア膜１１８として形成してもよい。また、Ti膜、Ta膜、及びそれらの窒化膜であるTiN膜、TaN膜を積層してなるTi/TiN膜、Ti/TaN膜、Ta/TiN膜、及びTa/TaN膜のいずれかを第１のバリア膜１１８として形成してもよい。
【０３０７】
続いて、図３９（ａ）に示すように、第１のバリア膜１１８を大気に曝してその表面を自然酸化することにより、酸窒化チタン（TiON）よりなる導電性の第２のバリア膜１１９を第１のバリア膜１１８の上に数オングストロームの厚さに形成する。その自然酸化は、基板温度を０〜１００℃に保持しながら、例えば５分〜７日間の期間行われる。
【０３０８】
第１実施形態で説明したように、酸窒化チタン膜は、水素やフッ素等に対するバリア性が高いので、第１のバリア膜１１８を単層で使用する場合よりもキャパシタQがこれらの元素に曝される危険性を低減することが可能となる。
【０３０９】
なお、自然酸化に代えて、アニールにより第１のバリア膜１１８の表面を酸化して第２のバリア膜１１９を形成してもよい。その場合、過剰な酸化によって第２のバリア膜１１９の電気抵抗が低下するのを防ぐため、５００℃以下の基板温度でアニールをするのが好ましい。
【０３１０】
更に、量産効率を上げるため、第１のバリア膜１１８の形成に使用したSIPチャンバを引き続いて使用し、そのSIPチャンバに酸素を導入することにより第１のバリア膜６７の表面を酸化してもよい。
【０３１１】
次に、図３９（ｂ）に示すように、第２のバリア膜１１９の上に導電性の第３のバリア膜１２０としてスパッタ法により窒化チタン膜を７５nm程度の厚さに形成する。
【０３１２】
第３のバリア膜１２０の成膜方法は特に限定されない。第１のバリア膜１１８と同様に、SIPチャンバ内においてスパッタ法で第３のバリア膜１２０を形成してもよいし、めっき法、有機金属分解法、CSD法、化学気相蒸着法、エピタキシャル成長法、及びMOCVD法のいずれかを用いてもよい。
【０３１３】
第１実施形態で説明したように、これらのいずれの方法も膜の酸化を伴わないので、第３のバリア膜１２０の酸素濃度は第２のバリア膜１１９のそれよりも低くなる。
【０３１４】
なお、第３のバリア膜１２０の材料も窒化チタンに限定されず、第１のバリア膜１１８と同様の代替物を使用し得る。但し、第１のバリア膜１１８と同一の成膜装置を使用でき、新たな設備投資が不要になるという観点からすると、第１のバリア膜１１８と同じ材料の膜を第３のバリア膜１２０として形成するのが好ましい。
【０３１５】
また、第３のバリア膜１２０は、水素等からキャパシタQを保護するものであるが、第１及び第２のバリア膜１１８、１１９のみで水素等を十分にバリアできる場合には、省略してもよい。
【０３１６】
続いて、図４０に示すように、第３のバリア膜１１９の上にプラグ用の導電膜１２１としてCVD法によりタングステン膜を３００nm程度の厚さに形成し、導電膜１２１により第１及び第２のホール１１２ａ、１１２ｂを完全に埋め込む。
【０３１７】
そのCVD法では、六フッ化タングステンガスと水素ガスとの混合ガスが使用されるが、フッ素や水素は第２のバリア膜１１８によってバリアされる。そのため、これらの元素が原因でキャパシタ誘電体膜９８ａの強誘電体特性が劣化したり、上部電極１００ａに空洞が発生したりするのを抑制することが可能となる。
【０３１８】
ここで、導電膜１２１はタングステン膜に限定されず、銅膜やポリシリコン膜であってもよい。第１実施形態で説明したように、これらの膜の成膜雰囲気にも水素が含まれているので、第２のバリア膜１１９による水素バリアの実益を得ることができる。
【０３１９】
次に、図４１に示すように、キャップ絶縁膜１１４の上面の余分なバリア膜１１８〜１２０と導電膜１２１とをCMP法により研磨し、これらの膜を各ホール１１２ａ、１１２ｂ内にのみ第３の導電性プラグ１１６として残す。
【０３２０】
その第３の導電性プラグ１１６のうち、キャパシタQ上に形成されたものは上部電極１００ａと電気的に接続され、第２のソース／ドレイン領域３６ｂ上に形成されたものは第１の導電性プラグ４３と電気的に接続される。
【０３２１】
この後に、第３の導電性プラグ１１６の上面の自然酸化膜を除去するために、該上面をアルゴンプラズマのスパッタエッチングによりエッチングする。
【０３２２】
次に、図４２に示すように、第３の導電性プラグ１１６とキャップ絶縁膜１１４のそれぞれの上にスパッタ法で金属積層膜を形成し、それをパターニングして一層目金属配線１１５を形成する。
【０３２３】
その金属積層膜として、例えば、厚さ約５０nmの窒化チタン膜、厚さ約５５０nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、及び厚さ約５０nmの窒化チタン膜をこの順に形成する。
【０３２４】
この後は、二層目〜五層目金属配線と層間絶縁膜とを交互に積層して多層配線構造を得るが、その詳細については省略する。
【０３２５】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【０３２６】
上記した本実施形態では、図３９（ａ）を参照して説明したように、第１のバリア膜１１１８の表面を酸化して第２のバリア膜１１９を形成する。酸化によって第１のバリア膜１１８よりも酸素濃度が高められた第２のバリア膜１１９は、水素やフッ素等に対するバリア性が第１のバリア膜１１８よりも高い。
【０３２７】
よって、第１実施形態と同様に、水素やフッ素によって上部電極１００ａに空洞が形成されるのを防止でき、上部電極１００ａと第３の導電性プラグ１１６（図４１参照）とのコンタクト抵抗を安定させることができる。
【０３２８】
更に、上記のように第２のバリア膜１１９が水素をバリアするので、キャパシタ誘電体膜９８ａが水素によって還元されるのを防止でき、キャパシタ誘電体膜９８ａの強誘電体特性、例えば残留分極電荷量等を維持することが可能となる。
【０３２９】
これらにより、本実施形態では、半導体装置の歩留まりとリテンション特性とを向上させることができるようになる。
【０３３０】
（４）第３実施形態
本実施形態が第２実施形態と異なる点は導電性プラグの形成方法のみであり、これ以外は第２実施形態と同じである。
【０３３１】
本実施形態では、以下のようにして導電性プラグを形成する。
【０３３２】
図４３及び図４４は、本実施形態に係る導電性プラグの製造途中の拡大断面図である。これらの図において、第２実施形態で説明した要素には第２実施形態と同じ符号を付し、以下ではその説明を省略する。
【０３３３】
まず、第２実施形態で説明した図２８（ａ）〜図４０の工程を行うことにより、図４３（ａ）に示すように、第１ホール１１２ａをプラグ用の導電膜１２１で埋め込む。その導電膜１２１としては、例えばタングステン膜又はポリシリコン膜を形成し得る。
【０３３４】
なお、同図では第２実施形態で説明した第３のアルミナ膜１１３とキャップ絶縁膜１１４（図３７（ａ）参照）を省略しているが、第２実施形態に倣ってこれらの絶縁膜を第３の層間絶縁膜１１２の上に形成してもよい。
【０３３５】
次いで、図４３（ｂ）に示すように、第３の層間絶縁膜１１２の上の余分な第１〜第３のバリア膜１１８〜１２０と導電膜１２１をCMP法により研磨して除去する。
【０３３６】
図示のように、本実施形態ではそのCMPにおいてオーバー研磨を行うことにより、導電膜１２１の上面を第１のホール１１２ａの途中の深さまで下げるようにする。
【０３３７】
次に、図４４（ａ）に示すように、導電膜１２１と第３の層間絶縁膜１１２のそれぞれの上に銅膜１３０を形成する。銅膜１３０の形成方法は特に限定されない。例えば、第３の層間絶縁膜１１２の上にCVD法により予め銅シード層を形成し、それを給電層にして電解めっき法により銅膜１３０を形成してもよい。
【０３３８】
そして、図４４（ｂ）に示すように、第３の層間絶縁膜１１２の上の余分な銅膜１３０をCMP法により研磨して除去し、第１のホール１１２ａ内にのみ銅膜１３０を残す。
【０３３９】
これにより、第１のホール１１２ａ内には、第１〜第３のバリア膜１１８〜１２０、導電膜１２１、及び銅膜１３０を備えた第３の導電性プラグ１１６が形成されたことになる。
【０３４０】
以上により、本実施形態に係る導電性プラグの形成方法の主要工程が終了した。
【０３４１】
このような導電性プラグ１１６の形成方法によれば、第１のホール１１２ａの途中の深さまで低抵抗の銅膜１３０を残すので、タングステン膜やポリシリコン膜等の導電膜１２１のみでホール１１２ａを埋め込む場合と比較して、プラグ１１６の低抵抗化を図ることができる。
【０３４２】
更に、図４４（ａ）の工程において形成される銅膜１３０は、導電膜１２１の上の部分におけるホール１１２ａを埋め込む厚さであれば十分であり、ホール１１２ａの全体を埋め込む場合よりも薄くて済む。CMPによる残膜の厚さのコントロールは、元々の厚さが薄いほど容易になる。したがって、このように銅膜１３０を薄く形成することにより、図４４（ｂ）の工程で銅膜１３０を研磨するときに銅膜１３０の上面の高さを第３の層間絶縁膜１１２の上面に合わせ易くなり、これらの上面を連続した平坦面にすることができる。
【０３４３】
したがって、このような導電性プラグ１１２の形成方法を第２の導電性プラグ９１（図２８（ｃ）参照）の形成方法に適用すれば、キャパシタ誘電体膜９８ａの平坦性が向上し、キャパシタ誘電体膜９８ａの残留分極電荷量等の強誘電体特性を改善することができる。
【０３４４】
なお、この例では銅膜１３０を形成したが、これに代えてタングステン膜やポリシリコン膜を形成しても上記のように研磨面を平坦面にすることができる。
【０３４５】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０３４６】
（付記１） 半導体基板の上方に、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタを形成する工程と、
前記キャパシタ上に絶縁膜を形成する工程と、
前記絶縁膜に、前記上部電極に達するホールを形成する工程と、
前記ホールの内面、及び前記ホールから露出する前記上部電極の表面に第１のバリア膜を形成する工程と、
前記第１のバリア膜上に、前記第１のバリア膜よりも酸素濃度が高い第２のバリア膜を形成する工程と、
前記第２のバリア膜の上方に導電膜を形成して、前記ホールを埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【０３４７】
（付記２） 付記１に記載の半導体装置の製造方法において、
前記第１のバリア膜の表面を酸化することにより、前記第２のバリア膜を形成することを特徴とする半導体装置の製造方法。
【０３４８】
（付記３） 付記１又は付記２に記載の半導体装置の製造方法において、
前記第２のバリア膜は、前記第１のバリア膜よりも薄いことを特徴とする半導体装置の製造方法。
【０３４９】
（付記４） 付記１乃至付記３のいずれに記載の半導体装置の製造方法において、
前記第１のバリア膜はTiN膜であり、
前記第２のバリア膜はTiON膜であることを特徴とする半導体装置の製造方法。
【０３５０】
（付記５） 付記１乃至付記４のいずれかに記載の半導体装置の製造方法において、
前記ホールを埋め込む前に、前記第２のバリア膜上に、前記第２バリア膜よりも酸素濃度が低い第３のバリア膜を形成する工程を更に含むことを特徴とする半導体装置の製造方法。
【０３５１】
（付記６） 付記５に記載の半導体装置の製造方法において、
前記第３のバリア膜は、前記第１のバリア膜と同じ材料からなることを特徴とする半導体装置の製造方法。
【０３５２】
（付記７） 半導体基板と、
前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタと、
前記キャパシタ上に形成され、前記上部電極に達するホールを有する絶縁膜と、
前記ホールの内面、及び前記ホール内における前記上部電極の表面に形成される第１のバリア膜と、
前記第１のバリア膜上に形成され、前記第１のバリア膜よりも酸素濃度が高い第２のバリア膜と、
前記第２のバリア膜の上方に形成され、前記コンタクトホールを埋め込む導電膜と、
を含むことを特徴とする半導体装置。
【０３５３】
（付記８） 付記７に記載の半導体装置において、
前記第２のバリア膜は、前記第１のバリア膜よりも薄いことを特徴とする半導体装置。
【０３５４】
（付記９） 付記７又は付記８に記載の半導体装置において、
前記第１のバリア膜はTiN膜であり、
前記第２のバリア膜はTiON膜であることを特徴とする半導体装置。
【０３５５】
（付記１０） 付記７乃至付記９のいずれかに記載の半導体装置において、
前記第２のバリア膜と前記導電膜との間に形成され、前記第２のバリア膜よりも酸素濃度が低い第３のバリア膜を更に含むことを特徴とする半導体装置。
【０３５６】
（付記１１） 付記１０に記載の半導体装置において、
前記第３のバリア膜は、前記第１のバリア膜と同じ材料からなることを特徴とする半導体装置。
【図面の簡単な説明】
【０３５７】
【図１】図１（ａ）、（ｂ）は、調査で使用された強誘電体キャパシタのサンプルの作製方法を示す断面図（その１）である。
【図２】図２（ａ）、（ｂ）は、調査で使用された強誘電体キャパシタのサンプルの作製方法を示す断面図（その２）である。
【図３】図３（ａ）、（ｂ）は、調査で使用された強誘電体キャパシタのサンプルの作製方法を示す断面図（その３）である。
【図４】図４は、調査で使用された強誘電体キャパシタのサンプルの作製方法を示す断面図（その４）である。
【図５】図５は、サンプルを欠陥検査装置において検査して得られたウエハマップである。
【図６】図６は、図５の欠陥の一つをSEMにより観察して得られた平面像である。
【図７】図７は、図６において膨らみが確認された部分の断面TEM像を基にして描いた図である。
【図８】図８（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図９】図９（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１０】図１０（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１１】図１１（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図１２】図１２（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図１３】図１３（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図１４】図１４（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図１５】図１５（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図１６】図１６（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１７】図１７（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１８】図１８（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図１９】図１９（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図２０】図２０（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１３）である。
【図２１】図２１（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１４）である。
【図２２】図２２は、第１実施形態に係る半導体装置の製造途中の断面図（その１５）である。
【図２３】図２３は、第１実施形態に係る半導体装置の製造途中の断面図（その１６）である。
【図２４】図２４（ａ）、（ｂ）は、本発明の第１実施形態で使用されたサンプルの断面図である。
【図２５】図２５（ａ）、（ｂ）は、第１実施形態のサンプルにおける各元素の濃度をSIMSにより調査して得られたグラフである。
【図２６】図２６（ａ）〜（ｃ）は、窒化チタン膜の組成がスロット番号にどのように依存するかをRBS分析により調査して得られた結果を示す図である。
【図２７】図２７は、酸窒化膜のバリア性をSIMSにより調査して得られたグラフである。
【図２８】図２８（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２９】図２９（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３０】図３０（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図３１】図３１（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図３２】図３２（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図３３】図３３（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図３４】図３４（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図３５】図３５（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図３６】図３６（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図３７】図３７（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図３８】図３８（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図３９】図３９（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図４０】図４０は、第２実施形態に係る半導体装置の製造途中の断面図（その１３）である。
【図４１】図４１は、第２実施形態に係る半導体装置の製造途中の断面図（その１４）である。
【図４２】図４２は、第２実施形態に係る半導体装置の製造途中の断面図（その１５）である。
【図４３】図４３（ａ）、（ｂ）は、第３実施形態に係る導電性プラグの製造途中の断面図（その１）である。
【図４４】図４４（ａ）、（ｂ）は、第３実施形態に係る導電性プラグの製造途中の断面図（その４）である。
【符号の説明】
【０３５８】
１、３０、４０…シリコン基板、２…第１の層間絶縁膜、３…密着膜、４…第１の導電膜、４ａ…下部電極、５…強誘電体膜、５ａ…キャパシタ誘電体膜、６…第２の導電膜、６ａ…上部電極、７…第１のアルミナ膜、８…第２の層間絶縁膜、８ａ、８ｂ…第１及び第２のホール、９…第２のアルミナ膜、１０…キャップ絶縁膜、１２…バリア膜、１３…タングステン膜、１５…導電性プラグ、１７…膨らみ、３１…素子分離絶縁膜、３２…pウェル、３３…ゲート絶縁膜、３４…ゲート電極、３５ａ、３５ｂ…第１、第２のソース／ドレインエクステンション、３６ａ、３６ｂ…第１、第２のソース／ドレイン領域、３７…絶縁性スペーサ、３８…高融点シリサイド層、４１…カバー絶縁膜、４２…第１の層間絶縁膜、４２ａ…コンタクトホール、４３…第１の導電性プラグ、４４…酸化シリコン膜、４５…酸化防止絶縁膜、４６…絶縁性密着膜、４７…下部電極密着膜、４８…第１の導電膜、４９…第１の強誘電体膜、５０…第２の強誘電体膜、５１…第２の導電膜、５２…導電性保護膜、５３…ハードマスク、５４…酸化イリジウム膜、５５…窒化チタン膜、５７…第１のレジストパターン、６１…下部電極、６２…キャパシタ誘電体膜、６３…上部電極、６４…酸化シリコン膜、６４ａ…ホール、６５…第１のアルミナ膜、６７〜６９…第１〜第３のバリア膜、７０…第２のアルミナ膜、７１…第２の層間絶縁膜、７１ａ〜７１ｃ…第１〜第３のホール、７２…第３のアルミナ膜、７３…キャップ絶縁膜、７４…プラグ用の導電膜、７５…タングステン膜、７７…第２の導電性プラグ、７８〜６２…一層目〜五層目金属配線、８３〜８６…第３〜第６の層間絶縁膜、８７、８８…第１、第２のパッシベーション膜、９１…第２の導電性プラグ、９２…酸化防止絶縁膜、９３…第２の層間絶縁膜、９３ａ…第１のホール、９４…下地導電膜、９５…結晶性導電膜、９６…導電性酸素バリア膜、９７…第１の導電膜、９８…第１の強誘電体膜、９９…第２の強誘電体膜、１００…第２の導電膜、１０１…第１の導電性保護膜、１０２…第２の導電性水素バリア膜、１０３…第１のハードマスク、１０４…第２のハードマスク、１１０…第１のアルミナ膜、１１１…第２のアルミナ膜、１１２…第３の層間絶縁膜、１１２ａ、１１２ｂ…第２、第３のホール、１１３…第３のアルミナ膜、１１４…キャップ絶縁膜、１１５…一層目金属配線、１１６…第３の導電性プラグ、１１８〜１２０…第１〜第３のバリア膜、１２１…プラグ用の導電膜、１３０…銅膜。
【特許請求の範囲】
【請求項１】
半導体基板の上方に、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタを形成する工程と、
前記キャパシタ上に絶縁膜を形成する工程と、
前記絶縁膜に、前記上部電極に達するホールを形成する工程と、
前記ホールの内面、及び前記ホールから露出する前記上部電極の表面に第１のバリア膜を形成する工程と、
前記第１のバリア膜上に、前記第１のバリア膜よりも酸素濃度が高い第２のバリア膜を形成する工程と、
前記第２のバリア膜の上方に導電膜を形成して、前記ホールを埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１のバリア膜の表面を酸化することにより、前記第２のバリア膜を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は請求項２に記載の半導体装置の製造方法において、
前記第２のバリア膜は、前記第１のバリア膜よりも薄いことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法において、
前記ホールを埋め込む前に、前記第２のバリア膜上に、前記第２バリア膜よりも酸素濃度が低い第３のバリア膜を形成する工程を更に含むことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタと、
前記キャパシタ上に形成され、前記上部電極に達するホールを有する絶縁膜と、
前記ホールの内面、及び前記ホール内における前記上部電極の表面に形成される第１のバリア膜と、
前記第１のバリア膜上に形成され、前記第１のバリア膜よりも酸素濃度が高い第２のバリア膜と、
前記第２のバリア膜の上方に形成され、前記コンタクトホールを埋め込む導電膜と、
を含むことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第２のバリア膜と前記導電膜との間に形成され、前記第２のバリア膜よりも酸素濃度が低い第３のバリア膜を更に含むことを特徴とする半導体装置。
【請求項１】
半導体基板の上方に、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタを形成する工程と、
前記キャパシタ上に絶縁膜を形成する工程と、
前記絶縁膜に、前記上部電極に達するホールを形成する工程と、
前記ホールの内面、及び前記ホールから露出する前記上部電極の表面に第１のバリア膜を形成する工程と、
前記第１のバリア膜上に、前記第１のバリア膜よりも酸素濃度が高い第２のバリア膜を形成する工程と、
前記第２のバリア膜の上方に導電膜を形成して、前記ホールを埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１のバリア膜の表面を酸化することにより、前記第２のバリア膜を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は請求項２に記載の半導体装置の製造方法において、
前記第２のバリア膜は、前記第１のバリア膜よりも薄いことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法において、
前記ホールを埋め込む前に、前記第２のバリア膜上に、前記第２バリア膜よりも酸素濃度が低い第３のバリア膜を形成する工程を更に含むことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタと、
前記キャパシタ上に形成され、前記上部電極に達するホールを有する絶縁膜と、
前記ホールの内面、及び前記ホール内における前記上部電極の表面に形成される第１のバリア膜と、
前記第１のバリア膜上に形成され、前記第１のバリア膜よりも酸素濃度が高い第２のバリア膜と、
前記第２のバリア膜の上方に形成され、前記コンタクトホールを埋め込む導電膜と、
を含むことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第２のバリア膜と前記導電膜との間に形成され、前記第２のバリア膜よりも酸素濃度が低い第３のバリア膜を更に含むことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【公開番号】特開２０１０−６２３７８（Ｐ２０１０−６２３７８Ａ）
【公開日】平成２２年３月１８日（２０１０．３．１８）
【国際特許分類】
【出願番号】特願２００８−２２７２０７（Ｐ２００８−２２７２０７）
【出願日】平成２０年９月４日（２００８．９．４）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２２年３月１８日（２０１０．３．１８）
【国際特許分類】
【出願日】平成２０年９月４日（２００８．９．４）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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