【課題】ゲート−ドレイン間寄生容量を低減できる半導体装置の面積を低減し、工程数を削減する。
【解決手段】トランジスタ領域では、ソース配線層とゲート電極がトレンチ内に埋め込まれている。ソース引き出し領域は、トランジスタ領域の隣またはトランジスタ領域内に設けられ、ソース配線層がトレンチの上端よりも上に突出するように形成される。このソース配線層は、トレンチの直上で、トランジスタ領域に形成されたソース電極と接続される。ゲート引き出し領域は、ソース引き出し領域の外側に設けられ、ゲート電極とゲート配線層とが接続される。ゲート電極は、ポリシリコン膜を成膜した後、レジストパターンを形成することなくエッチバックすることにより形成される。このとき、ソース配線層のトレンチの上端よりも上に突出した部分の側壁には、ポリシリコン膜がサイドウォール状に残る。 （もっと読む）

【課題】ゲート電極部と容量コンタクトプラグとのショートを防止する。
【解決手段】複数のゲート電極部１０と該ゲート電極部１０間を接続する配線部との上に、耐エッチング膜１７を備えたゲートハードマスク２０を形成後、前記配線部上の前記耐エッチング膜１７を除去する。これにより、ＣＭＰ処理を経てコンタクトプラグ２２を形成し、さらに、エッチングにより容量コンタクトホール２４を開口して容量コンタクトプラグ２５を形成した場合に、ゲート電極部１０と容量コンタクトプラグ２５とのショートを防止することができる。 （もっと読む）

【課題】
ボディ・コンタクトを半導体オン・インシュレータ・デバイスに設け、それにより、デバイスに寄生容量の低減をもたらすこと。
【解決手段】
１つの実施形態において、本発明は、絶縁層の上を覆うように配置された半導体層を含む基板であって、半導体層は、半導体ボディと、半導体ボディの外周の周りに存在する分離領域とを含む基板と、基板の半導体層の上を覆うゲート構造体であって、半導体ボディの上面の第１の部分上に存在するゲート構造体と、非シリサイド半導体領域によって半導体ボディの第１の部分から分離される半導体ボディの第２の部分と直接物理的に接触しているシリサイド・ボディ・コンタクトとを含む、半導体デバイスの製造方法を提供する。 （もっと読む）

【課題】 極短時間アニール処理を行う際に、基板自体の損傷を抑制する半導体装置の製造方法を提供する。
【解決手段】 半導体基板上にゲート電極を形成する工程と、前記半導体基板に導電性の不純物を導入する工程と、前記半導体基板及び前記ゲート電極上に保護膜を形成する工程と、前記保護膜を形成後に前記半導体基板の裏面全面を研磨する工程と、前記半導体基板の裏面全面を研磨した後に前記半導体基板の表面が１０００℃以上での保持時間が０．１秒以下となるような加熱処理により前記不純物を活性化する工程とを備えることを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】半導体装置の製造工程での乾燥処理におけるパターンの倒壊を抑制可能とする、半導体装置の製造方法を提供すること。
【解決手段】シリコン系材料を用いて構成されるシリコン系部材層を形成し、前記シリコン系部材層の上に、金属材料を用いて構成される金属部材層を形成し、前記金属部材層をパターニングし、パターニングされた前記金属部材層の表面に側壁膜を形成し、前記シリコン系部材層をパターニングすることにより、前記シリコン系部材層と、前記側壁膜で表面を覆われた前記金属部材層と、を備える構造体を形成し、薬液を用いて前記構造体の表面を洗浄し、前記構造体の表面から前記薬液を除去し、前記構造体の表面に撥水性保護膜を形成し、前記撥水性保護膜が形成された前記構造体の表面をリンスし、前記構造体の表面を乾燥させる、工程を含む。 （もっと読む）

【課題】本発明は、信頼性の高い半導体装置の製造方法および半導体装置を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板上に設けられた第１絶縁体層を貫く第１開口に第１プラグ電極を形成する工程と、第１プラグ電極と接触する第１配線層を形成する工程と、第１絶縁体層上および第１配線層上にエッチングストップ層および第２絶縁体層をこの順で形成する工程と、第１配線層上のエッチングストップ層および第２絶縁体層をドライエッチングを用いて除去することにより第１配線層を露出させ、第１配線層の側面上および第１絶縁体層の一部の上に設けられたエッチングストップ層ならびに第２絶縁体層を含むサイドウォールを形成する工程と、第３絶縁体層を形成する工程と、第３絶縁体層を貫く第２開口を形成する工程と、第２開口に第１配線層と接触する第２プラグ電極を形成する工程とを備えることを特徴とする。 （もっと読む）

【課題】誘電率が低くかつエッチング耐性に優れた窒化シリコン系絶縁膜を形成する。
【解決手段】基材上にシラン系ガス（ＤＣＳ）、窒化性ガス（ＮＨ３）及びホウ素含有ガス（ＢＣｌ３）を、Ｎ２パージを逐次行いながらこの順で供給してホウ素含有窒化シリコン層を形成する工程と、このホウ素含有窒化シリコン層に、プラズマにより活性化された窒化性ガス（活性化ＮＨ３）を供給する工程とを含み、これらの工程をこの順で繰り返し行う成膜方法。 （もっと読む）

【課題】製造工程の増加を抑えて、通常のコンタクトとシェアードコンタクトとをそれぞれ良好なコンタクト特性を有するようにする。
【解決手段】半導体装置１００は、第１の不純物拡散領域１０６ａに接続するとともに、第１のゲート電極１１２ａとは接続しないように形成された第１のコンタクト１２４と、第２のゲート電極１１２ｂおよび第２の不純物拡散領域１０６ｂに共通して接続するように形成された第２のコンタクト１２６とを含む。第１のコンタクト１２４および第２のコンタクト１２６は、それぞれ、層間絶縁膜１２２の表面から基板１０１に向かう途中の位置でテーパー角度が小さくなるように変化する形状を有し、第２のコンタクト１２６においてテーパー角度が変化する位置が、第１のコンタクト１２４においてテーパー角度が変化する位置よりも基板１０１に近い。 （もっと読む）

【課題】本発明は多層配線構造を有する半導体装置の製造方法に関し、高い集積度が要求される場合に優れた歩留まりと高い信頼性とを確保することを目的とする。
【解決手段】トランジスタのソースドレイン領域の上層にシリコン酸化膜７を形成する。一端面がソースドレイン領域６に導通し、他端面がシリコン酸化膜７の表面に露出するように、シリコン酸化膜７の内部に導電性のパッド１０を設ける。シリコン酸化膜７およびパッド１０の上層にシリコン酸化膜１１を形成する。一端面がパッド１０に接触し、他端面が配線層１４と導通するようにシリコン酸化膜１１の内部にプラグとして機能する導電層を設ける。シリコン酸化膜７の表面と、パッド１０の他端面は平滑な同一平面を形成する。プラグとして機能する導電層は、パッド１０に比して小さく、かつ、パッド１０の中央部近傍に接触するように形成する。 （もっと読む）

【課題】耐湿リングの一部のパターンが剥離するのを防止しうる半導体装置及びその製造方法を提供することにある。
【解決手段】第１の耐湿リング８ａと第２の耐湿リング８ｂとを有し、第１の耐湿リングは、第１の絶縁層１４２に埋め込まれた第１のパターン１５０ａと、第２の絶縁層１５６に埋め込まれた第１のパターンより幅の狭い第２のパターン１６０ａと、第２の絶縁層上に形成され、長手方向に沿った両側部のうちの少なくとも一方が第１のパターンと平面的に重なり合っていない第３のパターン１６０ｃとを有しており、第２の耐湿リング８ｂは、第１の絶縁層に埋め込まれた第４のパターン１５０ｂと、第２の絶縁層に埋め込まれた第４のパターンより幅の狭い第５のパターン１６０ｂと、第２の絶縁層上に形成され、長手方向に沿った両側部のうちの少なくとも一方が第４のパターンと平面的に重なり合っておらず、第３のパターンと分離された第６のパターン１６２ｂとを有している。 （もっと読む）

【課題】プラズマ雰囲気の周囲に存在する銅による影響を抑制する半導体装置の製造方法を提供する。
【解決手段】半導体基板１の上方に絶縁膜１８〜２１を形成する工程と、絶縁膜１８〜２１上にレジスト膜２４を形成する工程と、レジスト膜２４の上方にマスク膜２５を形成する工程と、マスク膜２５の上方にレジストパターン２７を形成する工程と、レジストパターン２７をマスクにしてマスク膜２５をエッチングする工程と、酸素ガスとハイドロフロロカーボンガスの混合ガスを導入し、３０ｍＴｏｒｒ以上の圧力の雰囲気内で、マスク膜２５から露出する領域のレジスト膜２４をエッチングする工程とを有する。 （もっと読む）

集積回路装置が開示され、集積回路装置はＮＭＯＳゲート薄膜スタック（１２２）を覆う張力ストレス層（１４１）を有するデュアルストレスライナーＮＭＯＳデバイス（１１０）と、ＰＭＯＳゲート薄膜スタック（１２３）を覆う圧縮ストレス層（１４２）を有するデュアルストレスライナーＰＭＯＳデバイス（１１１）と、張力ストレス層（１４１）とＮＭＯＳゲート薄膜スタック（１２４）との間に延在するストレス低減層（１３１ａ）を有する低減ストレスのデュアルストレスライナーＮＭＯＳデバイス（１１２）と、圧縮ストレス層（１４２）とＰＭＯＳゲート薄膜スタック（１２５）との間に延在するストレス低減層（１３１ｂ）を有する低減ストレスのデュアルストレスライナーＰＭＯＳデバイス（１１３）とを含む。発明の実施形態において、追加の低減ストレスのデュアルストレスライナーＮＭＯＳデバイス（１１４）と低減ストレスのＰＭＯＳデバイス（１１５）とは、ストレス低減層（１３２ａ，１３２ｂ）の厚みおよび／または材料特性を変更することによって形成される。
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【課題】従来の光学素子に電界効果トランジスタを適用するとき、ＰＮ接合部の光リークを抑えるために、トランジスタの周囲に遮光領域を設定する必要が有り、回路面積が大きくなるという課題があった。また、反射光に対して遮光性が十分でないという問題があった。
【解決手段】本発明の電界効果トランジスタは、ゲート電極上に、ＰＮ接合部に平面的に重なるように遮光部材を有する。この遮光部材により、ＰＮ接合部を遮光することができる。また、電界効果トランジスタ面積が増大しないため、回路の面積を小さく設定できる。 （もっと読む）

【課題】加工マージンの大きい半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置は、主面を有する半導体基板と、半導体基板上に形成された第１絶縁膜と、第１絶縁膜に形成された複数のコンタクト孔と、複数のコンタクト孔内にそれぞれ形成された複数の第１コンタクトプラグと、第１絶縁膜上に形成され、該第１絶縁膜の複数の第１コンタクトプラグが形成された領域を含む所定領域を露出させる開口部を有する第２絶縁膜と、第１絶縁膜のうち開口部で露出した部分に形成され、半導体基板の主面に対して垂直方向に見て、開口部が形成されていない第１絶縁膜の上面の位置よりも低い上面の位置を有する凹部と、開口部を横切り、かつ複数の第１コンタクトプラグのそれぞれの上面に接続されるように、第１絶縁膜の凹部から第２絶縁膜の開口部を経て第２絶縁膜の上面にかけて形成された第２導電膜から成る複数の配線と、を有している。 （もっと読む）

【課題】洗浄処理での腐食を抑えた高性能で高品質の半導体装置を提供する。
【解決手段】例えば、ＬＣＯＳデバイスにおける画素電極９０を形成する際、画素電極９０の材料となる層に、間口の開口幅Ａ１に対して底部の開口幅Ａ２が狭い溝９１を形成して、個々の画素電極９０を形成した後、洗浄処理を行う。溝９１の間口を広くすることで、洗浄処理時の液の滞留が抑えられ、画素電極９０の腐食が抑えられるようになる。 （もっと読む）

【課題】強誘電体キャパシタの下部電極とバリアメタル膜との間の酸化膜の形成を防止する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、トランジスタＴのソース／ドレイン拡散層１１に接続するように形成された第１、第２のビアコンタクト２３、２４と、バリアメタル膜３１を介して第１、第２のビアコンタクト２３、２４に接続された強誘電体キャパシタＣとを備える。強誘電体キャパシタＣは、バリアメタル膜３１上に設けられた下部電極３２と、強誘電体膜３３と、上部電極３４とを備える。下部電極３２は、錐台形状の上部３２２と、この上部３２２に比べ水平方向に突出した鍔部を有する底部３２１とからなり、下部電極３２の底部３２１は、バリアメタル膜３１の上面を全て覆い、バリアメタル膜３１の端面、鍔部の端面、及び強誘電体膜３３の端面が水平方向において整合している。 （もっと読む）

【課題】欠陥の発生を防止し且つ電気的特性に優れた強誘電体キャパシタを用いた半導体装置の製造方法を提供する。
【解決手段】第１の導電層４０を形成し、第１の導電層４０の表面に酸化膜１０を形成し、酸化膜１０を大気にさらし、酸化膜１０を、減圧下且つ第１の温度で減圧加熱処理し、減圧加熱処理された酸化膜１０を大気にさらすことなく、減圧下且つ第１の温度よりも低い第２の温度で、非晶質の第１の誘電体層４１を酸化膜１０上に形成し、第１の温度よりも高い第３の温度で、非晶質の第１の誘電体層４１を結晶化する。 （もっと読む）

【課題】素子分離部に対するウエルコンタクトホールの位置合わせ精度を向上する。
【解決手段】半導体基板にウエル領域２を形成する第１の工程と、前記半導体基板に、第１のアライメントマークと、前記ウエル領域２にアクティブ領域を分離する素子分離部７とを形成する第２の工程と、前記半導体基板の上に、第２のアライメントマークと、ＭＯＳトランジスタのゲート電極９とを形成する第３の工程と、前記ゲート電極９とともにソース電極又はドレイン電極となるべき半導体領域を形成する第４の工程と、前記半導体基板及び前記ゲート電極９の上に絶縁膜１４を形成する第５の工程と、前記第１のアライメントマークを基準として決められた位置に、ウエルコンタクトホールを形成する第６の工程と、前記第２のアライメントマークを基準として決められた位置に、前記絶縁膜１４を貫通するコンタクトホールを形成する第７の工程とを備える。 （もっと読む）

【課題】シェアードコンタクト形成時に、ゲート電極が溶解されて形状異常となるのを防止する。
【解決手段】半導体装置は、基板１上にゲート絶縁膜２を介して形成されたゲート電極３１と、基板１のゲート電極３１の両側方に形成された不純物領域３２及び３３とを有するトランジスタと、トランジスタ上を覆うように基板１上に形成された層間絶縁膜１１及び１２と、不純物領域３２及び３３及びゲート電極３１に電気的に接続するシェアードコンタクト１４とを備える。ゲート電極３１の側面下部を覆うように第１のサイドウォール５、第１のサイドウォール５におけるゲート電極３１とは反対側に第２のサイドウォール６、第１のサイドウォール５上に、ゲート電極３１の側面上部と第２のサイドウォール６とに挟まれるように第３のサイドウォール９ｂが形成されている。第２及び第３のサイドウォール６及び９ｂは、第１のサイドウォール５とは異なる材料からなる。 （もっと読む）

【課題】微細化に対応可能であり、不純物拡散領域上に形成したコンタクトプラグが近傍の導電材料とショートすることを防止する配線構造を有する半導体装置を提供する。
【解決手段】半導体基板内の不純物拡散領域２２上に選択エピタキシャル成長法により、第１の層１６ａを形成する工程と、第１の層１６ａ上に、選択エピタキシャル成長法により第２の層１８を形成する工程と、第２の層１８上に導電材料を充填することにより、コンタクトプラグ２１を形成する工程と、を有する。 （もっと読む）