半導体装置の製造方法
【課題】半導体装置の製造工程での乾燥処理におけるパターンの倒壊を抑制可能とする、半導体装置の製造方法を提供すること。
【解決手段】シリコン系材料を用いて構成されるシリコン系部材層を形成し、前記シリコン系部材層の上に、金属材料を用いて構成される金属部材層を形成し、前記金属部材層をパターニングし、パターニングされた前記金属部材層の表面に側壁膜を形成し、前記シリコン系部材層をパターニングすることにより、前記シリコン系部材層と、前記側壁膜で表面を覆われた前記金属部材層と、を備える構造体を形成し、薬液を用いて前記構造体の表面を洗浄し、前記構造体の表面から前記薬液を除去し、前記構造体の表面に撥水性保護膜を形成し、前記撥水性保護膜が形成された前記構造体の表面をリンスし、前記構造体の表面を乾燥させる、工程を含む。
【解決手段】シリコン系材料を用いて構成されるシリコン系部材層を形成し、前記シリコン系部材層の上に、金属材料を用いて構成される金属部材層を形成し、前記金属部材層をパターニングし、パターニングされた前記金属部材層の表面に側壁膜を形成し、前記シリコン系部材層をパターニングすることにより、前記シリコン系部材層と、前記側壁膜で表面を覆われた前記金属部材層と、を備える構造体を形成し、薬液を用いて前記構造体の表面を洗浄し、前記構造体の表面から前記薬液を除去し、前記構造体の表面に撥水性保護膜を形成し、前記撥水性保護膜が形成された前記構造体の表面をリンスし、前記構造体の表面を乾燥させる、工程を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程では、半導体ウェーハの表面に処理液、例えば、薬液や純水を供給する処理が行われる。特に、ウェーハの洗浄処理では、ウェーハの表面に洗浄処理のための薬液が供給され、その後、純水の供給によるリンス処理が行われる。リンス処理後は、ウェーハの表面に残っている純水を除去してウェーハを乾燥させる乾燥処理が行われる。乾燥処理の方法としては、ウェーハ上の純水を例えばＩＰＡ（イソプロピルアルコール）に置換して、ウェーハの表面を乾燥させるものがある（例えば、特許文献１参照）。
【０００３】
ウェーハの乾燥処理では、ウェーハ上のパターンが倒壊する現象の発生が課題となっている。かかる課題に対して、ＩＰＡに代えて低表面張力の液体、例えばＨＦＥ（ハイドロフルオロエーテル）等を使用する方法や、超臨界プロセスを用いる方法が提案されている。しかし、近年におけるパターンの微細化に伴い、低表面張力の液体を用いてもパターンの倒壊を抑制することが困難になっている。超臨界プロセスの場合、チャンバ内の超臨界雰囲気へ水分等が入ることによるパターンの倒壊や、量産技術の確立が困難であることが課題となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３８６６１３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、半導体装置の製造工程での乾燥処理におけるパターンの倒壊を抑制可能とする、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、シリコン系材料を用いて構成されるシリコン系部材層を形成し、前記シリコン系部材層の上に、金属材料を用いて構成される金属部材層を形成し、前記金属部材層をパターニングし、パターニングされた前記金属部材層の表面に側壁膜を形成し、前記シリコン系部材層をパターニングすることにより、前記シリコン系部材層と、前記側壁膜で表面を覆われた前記金属部材層と、を備える構造体を形成し、薬液を用いて前記構造体の表面を洗浄し、前記構造体の表面から前記薬液を除去し、前記構造体の表面に撥水性保護膜を形成し、前記撥水性保護膜が形成された前記構造体の表面をリンスし、前記構造体の表面を乾燥させる、工程を含む、半導体装置の製造方法が提供される。
【０００７】
また、本願発明の一態様によれば、金属材料を用いて構成される第１金属部材層を形成し、前記第１金属部材層の上に、シリコン系材料を用いて構成されるシリコン系部材層を形成し、前記シリコン系部材層の上に、金属材料を用いて構成される第２金属部材層を形成し、前記第２金属部材層をパターニングし、パターニングされた前記第２金属部材層の表面に側壁膜を形成し、前記シリコン系部材層と、前記第１金属部材層と、をパターニングすることにより、前記第１金属部材層と、前記シリコン系部材層と、前記側壁膜で表面を覆われた前記第２金属部材層と、を備える構造体を形成し、薬液を用いて前記構造体の表面を洗浄し、前記構造体の表面から前記薬液を除去し、前記構造体の表面に撥水性保護膜を形成し、前記撥水性保護膜が形成された前記構造体の表面をリンスし、前記構造体の表面を乾燥させる、工程を含む、半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、半導体装置の製造工程での乾燥処理におけるパターンの倒壊を抑制できるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１の実施の形態に係る半導体装置の製造方法の手順を説明するフローチャートである。
【図２】図２は、半導体装置を製造する過程を説明する断面模式図である。
【図３】図３は、半導体装置を製造する過程を説明する断面模式図である。
【図４】図４は、半導体装置を製造する過程を説明する断面模式図である。
【図５】図５は、配線層上に形成されているパターンの一部が液体で濡れている状態を示す図である。
【図６】図６は、第２の実施の形態に係る半導体装置の製造方法による過程を説明する断面模式図である。
【図７】図７は、第２の実施の形態に係る半導体装置の製造方法による過程を説明する断面模式図である。
【図８】図８は、半導体装置の一例であるＲｅＲＡＭの一部概略構成図である。
【図９】図９は、一つのメモリセルと、その上下のビット線及びワード線を取り出して示した図である。
【図１０】図１０は、ＲｅＲＡＭを製造する過程の一例を説明する斜視模式図である。
【図１１】図１１は、ＲｅＲＡＭを製造する過程の一例を説明する斜視模式図である。
【図１２】図１２は、ＲｅＲＡＭを製造する過程の一例を説明する斜視模式図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、本発明の実施の形態に係る半導体装置の製造方法を詳細に説明する。
【００１１】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の製造方法の手順を説明するフローチャートである。図２、図３及び図４は、半導体装置を製造する過程を説明する断面模式図である。本実施の形態は、上層に金属部材層１３、下層にシリコン系部材層１２を備える構造体からなるパターンの製造において、側壁膜１７を形成する工程と、シリル化処理を施す工程とを含むことを特徴とする。本実施の形態に係る製造方法は、例えば、半導体装置であるＲｅＲＡＭ（Resistance Random Access Memory）を製造する場合に適している。
【００１２】
ステップＳ１では、図２の（ａ）に示すように、配線材料からなる配線層１１の上に、シリコン系部材層１２、金属部材層１３を順次形成する。シリコン系部材層１２は、シリコン系材料、例えば、シリコン酸化物やポリシリコン等を用いて構成される。金属部材層１３は、金属材料を用いて構成される。
【００１３】
ステップＳ２では、図２の（ｂ）に示すように、金属部材層１３の上にハードマスク１４を形成する。ハードマスク１４は、例えば、シリコン酸化物を用いて構成される。次に、図２の（ｃ）に示すように、ハードマスク１４の上にレジスト層１５を形成し、所望とするパターンにレジスト層１５を加工する。レジスト層１５をパターニングした後、ドライエッチングを施すことにより、図３の（ｄ）に示すように、ハードマスク１４をパターニングする。ハードマスク１４をパターニングした後、図３の（ｅ）に示すように、レジスト層１５を剥離する。
【００１４】
ステップＳ３では、ドライエッチングを施すことにより、図３の（ｆ）に示すように、金属部材層１３をパターニングする。ステップＳ３では、金属部材層１３の下のシリコン系部材層１２には加工を施さない。ステップＳ４では、ステップＳ３でのドライエッチングにより生じた残渣を除去するために、ステップＳ３までの工程により形成された構造体１６の表面と、シリコン系部材層１２の露出部分とを洗浄する。洗浄には、例えば、ＳＣ１、ＳＣ２、ＳＰＭ、ＨＦ等の薬液を使用する。なお、パターンの倒壊は、パターンを構成する各構造体が高アスペクト比であるほど生じ易い。本工程は、金属部材層１３及びシリコン系部材層１２のうち、金属部材層１３のみを加工した段階であって、構造体１６のアスペクト比が十分低いことから、パターンの倒壊が発生する可能性は小さい。
【００１５】
ステップＳ５では、図３の（ｇ）に示すように、金属部材層１３及びハードマスク１４からなる構造体１６の表面と、金属部材層１３の加工によって露出したシリコン系部材層１２の表面とに、側壁膜１７を形成する。側壁膜１７は、後述するシリル化処理によってシリル化反応が可能な材料で構成される膜、例えば、シリコン酸化膜やシリコン窒化膜である。側壁膜１７の厚みは、分子一層分の厚み以上であれば良く、さらに、本工程以降における加工寸法への影響を低減可能な程度であることが望ましい。なお、ハードマスク１４は、側壁膜１７を形成する以前に除去することとしても良い。
【００１６】
ステップＳ６では、ドライエッチングにより、図４の（ｈ）に示すように、シリコン系部材層１２をパターニングする。シリコン系部材層１２をパターニングすることにより、シリコン系部材層１２と、側壁膜１７で表面を覆われた金属部材層１３とを備える構造体１８を形成する。
【００１７】
ステップＳ７では、ステップＳ６でのドライエッチングにより生じた残渣を除去するために、ステップＳ６までの工程により形成された構造体１８の表面と、配線層１１の露出部分とを洗浄する。洗浄には、例えば、ＳＣ１、ＳＣ２、ＳＰＭ、ＨＦ等の薬液を使用する。ステップＳ８では、ステップＳ７で使用した薬液を除去するために、超純水（ＤＩＷ）を用いて構造体１８の表面をリンスする。
【００１８】
ステップＳ９では、シリル化処理により、図４の（ｉ）に示すように、構造体１８の表面に撥水性保護膜１９を形成する。シリル化処理は、ステップＳ８で使用したＤＩＷが乾燥する前に、構造体１８の表面にシランカップリング剤を供給することにより行う。シランカップリング剤とＤＩＷとの置換が十分できない場合、ＤＩＷによるリンスの後に、ＤＩＷをＩＰＡやシンナーに置換する処理を追加しても良い。すなわち、構造体１８の表面をリンスすることにより薬液を除去した後、シランカップリング剤を供給する前に、構造体１８の表面にＩＰＡ或いはシンナーを供給することとしても良い。
【００１９】
シランカップリング剤は、分子中に、無機材料との親和性及び反応性を有する加水分解基と、有機材料との化学結合が可能である有機官能基とを有する。シランカップリング剤としては、例えば、ヘキサメチルジシラザン（ＨＭＤＳ）、テトラメチルシリルジメチルアミン（ＴＭＳＤＭＡ）、テトラメチルシリルジエチルアミン（ＴＭＳＤＥＡ）等を用いる。
【００２０】
シリコン系部材層１２の表面には、大気との接触により生じたＯＨ基が存在している（自然酸化膜）。シリコン系部材層１２の表面にシランカップリング剤を供給すると、シリコン系部材層１２の表面に存在するＳｉ−ＯＨと、シランカップリング剤のＲ−Ｓｉ−ＯＨとのシリル化反応により、シリコン系部材層１２の表面にＯ−Ｓｉ−Ｒが形成される。Ｏ−Ｓｉ−ＲのうちのＲ基が外側を向いている分子構造により、撥水性を備える撥水性保護膜１９が得られる。
【００２１】
これに対して、金属部材層１３はＯＨ基を持たないため、金属部材層１３にシランカップリング剤を直接供給しても、撥水処理を施すことができない。本実施の形態では、金属部材層１３の表面にシリコン系材料からなる側壁膜１７を形成することで、側壁膜１７とシランカップリング剤とをシリル化反応させる。構造体１８のうち金属部材層１３により構成される部分には、側壁膜１７を介して撥水性保護膜１９が形成される。このようにして、構造体１８の表面全体に撥水性保護膜１９を形成することができる。本実施の形態では、撥水化処理としてシリル化処理について説明しているが、これに限られない。撥水化処理は、金属部材層１３の表面には吸着しにくく、側壁膜１７には吸着しやすいような界面活性剤等を用いた処理としても、同様の効果を得ることができる。
【００２２】
ステップＳ１０では、撥水性保護膜１９が形成された構造体１８の表面を、ＤＩＷを用いてリンスし、構造体１８の表面を乾燥させる。なお、必要に応じて、ＤＩＷによるリンスの前に、シランカップリング剤をＩＰＡやシンナーに置換する処理を追加しても良い。本工程における乾燥には、例えば、スピン乾燥法、蒸発乾燥法、減圧乾燥法等を用いる。また、ＤＩＷを溶剤、例えばＩＰＡやＨＦＥを含む溶剤に置換し、溶剤を蒸発乾燥させることとしても良い。
【００２３】
ステップＳ１１では、灰化処理により、図４の（ｊ）に示すように、撥水性保護膜１９を除去する。灰化処理は、例えば、ドライアッシング、オゾンガス処理、ＵＶ光照射等により行う。なお、撥水性保護膜１９は、必要に応じて除去すれば良く、残すこととしても良い。例えば、ＲｅＲＡＭにおけるメモリセルの電気的特性を向上させるためには、撥水性保護膜１９を除去することが望ましい。
【００２４】
図５は、配線層１１上に形成されているパターンの一部が液体２０で濡れている状態を示す図である。乾燥処理によるパターンの倒壊現象は、パターンを構成する構造体１８間の毛細管力により発生すると考えられている。液体２０の表面張力をγ、構造体１８の表面と液面とがなす角度（接触角）をθ、構造体１８間における液面の高低差をΔＨ、構造体１８間のスペース幅をＳ、とすると、パターンを倒壊させる力Ｆは、以下の式（１）で与えられる。
Ｆ＝２γｃｏｓθ・ΔＨ／Ｓ ・・・（１）
【００２５】
ΔＨは、構造体１８の高さによりほぼ決まるパラメータであって、ΔＨ／Ｓは、構造体１８のアスペクト比によりほぼ決まるパラメータである。式（１）によると、力Ｆは、ΔＨ／Ｓに比例して大きくなる。このことから、構造体１８のアスペクト比が高いほど、パターンの倒壊現象は発生し易くなる。
【００２６】
本実施の形態では、構造体１８の表面に撥水性保護膜１９を形成し、構造体１８の濡れ性を低下させる。撥水性保護膜１９の撥水作用により、接触角θが大きく（９０°に近く）なり、構造体１８間の毛細管力は低減される。これにより、乾燥処理の際のパターンの倒壊を抑制させることが可能となる。本実施の形態は、上層に金属部材層１３、下層にシリコン系部材層１２を備え、高アスペクト比かつ微細なパターンの製造に適している。
【００２７】
（第２の実施の形態）
図６及び図７は、本発明の第２の実施の形態に係る半導体装置の製造方法による過程を説明する断面模式図である。本実施の形態は、第１金属部材層３１、シリコン系部材層１２及び第２金属部材層３２を備える構造体からなるパターンの製造において、第２金属部材層３２の表面に側壁膜１７を形成する工程を含むことを特徴とする。第１の実施の形態と同一の部分には同一の符号を付し、重複する説明を省略する。
【００２８】
図６の（ａ）に示すように、配線層１１の上に、第１金属部材層３１、シリコン系部材層１２、第２金属部材層３２を順次形成する。第１金属部材層３１、第２金属部材層３２は、金属材料を用いて構成される。第１金属部材層３１は、配線層１１及びシリコン系部材層１２の間に設けられる金属部材層である。第２金属部材層３２は、シリコン系部材層１２の上に形成される金属部材層である。シリコン系部材層１２は、第１金属部材層３１と第２金属部材層３２との間に設けられる。
【００２９】
次に、第２金属部材層３２の上にハードマスク１４を形成し、図６の（ｂ）に示すように、ハードマスク１４と第２金属部材層３２とをパターニングする。ハードマスク１４及び第２金属部材層３２は、第１の実施の形態のステップＳ２及びステップＳ３（図１参照）と同様の加工により、パターニングする。本工程では、シリコン系部材層１２及び第１金属部材層３１には加工を施さない。さらに、ハードマスク１４及び第２金属部材層３２からなる構造体３３の表面と、シリコン系部材層１２の露出部分とを洗浄する。本実施の形態においても、洗浄には、例えば、ＳＣ１、ＳＣ２、ＳＰＭ、ＨＦ等の薬液を使用する。本工程は、第１金属部材層３１、シリコン系部材層１２及び第２金属部材層３２のうち、第２金属部材層３２のみを加工した段階であって、構造体３３のアスペクト比が十分低いことから、パターンの倒壊が発生する可能性は小さい。
【００３０】
次に、図６の（ｃ）に示すように、構造体３３の表面と、第２金属部材層３２の加工によって露出したシリコン系部材層１２の表面とに、側壁膜１７を形成する。なお、ハードマスク１４は、側壁膜１７を形成する以前に除去することとしても良い。次に、ドライエッチングにより図７の（ｄ）に示すように、シリコン系部材層１２と第１金属部材層３１とをパターニングする。シリコン系部材層１２と第１金属部材層３１とをパターニングすることにより、第１金属部材層３１と、シリコン系部材層１２と、側壁膜１７で表面を覆われた第２金属部材層３２とを備える構造体３４を形成する。
【００３１】
次に、第１の実施の形態のステップＳ７及びステップＳ８と同様にして、構造体３４の表面と、配線層１１の露出部分とを洗浄し、ＤＩＷによるリンス処理を施す。さらに、シリル化処理により、図７の（ｅ）に示すように、構造体３４のうち第１金属部材層３１からなる部分以外の部分の表面に撥水性保護膜１９を形成する。シリル化処理は、ＤＩＷが乾燥する前に、構造体３４の表面にシランカップリング剤を供給することにより行う。なお、本実施の形態の場合も、構造体３４の表面をリンスすることにより薬液を除去した後、シランカップリング剤を供給する前に、構造体３４の表面にＩＰＡ或いはシンナーを供給することとしても良い。
【００３２】
シリル化反応は、構造体３４のうち、シリコン系部材層１２からなる部分と、側壁膜１７で覆われた部分とで生じ、第１金属部材層３１からなる部分には生じない。このようにして、構造体３４のうち第１金属部材層３１からなる部分以外の部分の表面に撥水性保護膜１９を形成する。シリル化処理の後は、第１の実施の形態のステップＳ１０、ステップＳ１１と同様に、リンス処理、乾燥、灰化処理を施す。本実施の形態の場合も、撥水性保護膜１９は、必要に応じて除去すればよく、残すこととしても良い。
【００３３】
本実施の形態では、構造体３４のうち第２金属部材層３２、シリコン系部材層１２からなる部分に撥水化処理を施し、第１金属部材層３１からなる部分には撥水化処理は施されない。構造体３４のうち第２金属部材層３２の部分の位置、シリコン系部材層１２の部分の位置に液面が存在する場合は、撥水性保護膜１９の撥水作用により、上記の式（１）の接触角θが９０°近くとなり、構造体３４間の毛細管力は低減される。
【００３４】
構造体３４のうち第１金属部材層３１の部分の位置に液面が存在する場合、構造体３４は、毛細管力を受けることとなる。構造体３４を倒壊させる力Ｆは、実質的に、第１金属部材層３１の膜厚に依存する。構造体３４の高さに対して、第１金属部材層３１の膜厚を薄くすることにより、力Ｆを小さくすることができる。これにより、本実施の形態の場合も、乾燥処理の際のパターンの倒壊を抑制させることが可能となる。本実施の形態により製造される構造は、金属部材層同士の間にシリコン系部材層を有するものであれば良く、本実施の形態で説明するものに限られない。例えば、本実施の形態を応用することにより、金属部材層を三層以上備える構造を製造することとしても良い。
【００３５】
図８は、第１の実施の形態、又は第２の実施の形態により製造された半導体装置の一例であるＲｅＲＡＭ４０の一部概略構成図である。ＲｅＲＡＭ４０は、行列状に配置された複数のメモリセル４１を備える。ビット線４２及びワード線４３は、互いに交差させて配線された配線層である。メモリセル４１は、ビット線４２とワード線４３とが交差する位置に配置されている。ＲｅＲＡＭ４０は、図示する構成に、さらにメモリセル４１を介してビット線４２及びワード線４３を交互に積層させた三次元構造をなす多層型メモリである。
【００３６】
図９は、一つのメモリセル４１と、その上下のビット線４２及びワード線４３を取り出して示した図である。メモリセル４１は、シリコン系部材層と金属部材層とを用いて構成されている。第１の実施の形態の構造体１８（図４参照）、第２の実施の形態の構造体３４（図７参照）は、メモリセル４１の部分に相当する。第１の実施の形態、第２の実施の形態の配線層１１は、ビット線４２、ワード線４３の部分に相当する。
【００３７】
図１０から図１２は、ＲｅＲＡＭ４０を製造する過程の一例を説明する斜視模式図である。ここでは、本発明の一実施形態に係る半導体装置の製造方法をＲｅＲＡＭ４０の製造プロセスに適用した場合の一例について、図１０から図１２を用いて説明する。まず、図１０の（ａ）に示すように、タングステン膜１０１、窒化タングステン膜１０２、ＴｉドープＮｉＯｘ膜１０３、窒化タングステン膜１０４、及びＰドープ多結晶シリコン膜１０５を順次形成する。
【００３８】
タングステン膜１０１は、例えば、半導体材料を用いて構成される基板（不図示）の上（主面上）に積層される。タングステン膜１０１は、ビット線４２（図８参照）として機能する層である。タングステン膜１０１は、例えば５０ｎｍの厚さで形成される。なお、タングステン膜１０１は、基板上に形成される最下層のビット線４２である他、２層目以上に形成されるビット線４２であっても良い。
【００３９】
窒化タングステン膜１０２は、タングステン膜１０１が形成された加工体の上面（主面上）に積層される。窒化タングステン膜１０２は、記録部の電極層として機能する層であって、例えば１０ｎｍの厚さで形成される。ＴｉドープＮｉＯｘ膜１０３は、記録部の抵抗変化層（記録層）として機能する層であって、例えば１０ｎｍの厚さで形成される。窒化タングステン膜１０４は、記録部の電極層として機能する層であって、例えば１０ｎｍの厚さで形成される。
【００４０】
Ｐドープ多結晶シリコン膜１０５は、化学機械研磨（Chemical Mechanical Polishing；ＣＭＰ）による平坦化処理におけるストッパーである、ＣＭＰストッパー層として機能する。また、Ｐドープ多結晶シリコン膜１０５は、整流素子層（ＰＩＮダイオード）の一部を構成するｎ型半導体層としても機能する。Ｐドープ多結晶シリコン膜１０５は、例えば５０ｎｍの厚さで形成される。
【００４１】
次に、図１０の（ｂ）に示すように、Ｐドープ多結晶シリコン膜１０５からタングステン膜１０１までの各層を、第１の方向であるＸ軸方向に延在するライン状に一括加工する。加工には、リソグラフィ技術と反応性イオンエッチングとを用いる。エッチングは、基板とタングステン膜１０１との界面の位置まで施される。これにより、タングステン膜１０１からＰドープ多結晶シリコン膜１０５までの積層体からなるパターンが基板上に形成された加工体が得られる。
【００４２】
次に、図１１の（ｃ）に示すように、層間絶縁膜１０６、ノンドープ多結晶シリコン膜１０７、Ｂドープ多結晶シリコン膜１０８、窒化タングステン膜１０９、及びタングステン膜１１０を順次形成する。層間絶縁膜１０６は、エッチングにより得られたパターンの間に絶縁性材料を埋め込むことにより形成される。絶縁性材料が埋め込まれた加工体の上面をＣＭＰにより平坦化することで、ＣＭＰストッパー層であるＰドープ多結晶シリコン膜１０５を加工体の上面に露出させる。
【００４３】
ノンドープ多結晶シリコン膜１０７は、Ｐドープ多結晶シリコン膜１０５を露出させた加工体の上面に積層される。ノンドープ多結晶シリコン膜１０７は、整流素子層の真性半導体層として機能する層であって、例えば１０ｎｍの厚さで形成される。Ｂドープ多結晶シリコン膜１０８は、整流素子層のｐ型半導体層として機能する層であって、例えば３０ｎｍの厚さで形成される。
【００４４】
窒化タングステン膜１０９は、バリア層として機能する層であって、例えば１０ｎｍの厚さで形成される。タングステン膜１１０は、ワード線４３（図８参照）として機能する層であって、例えば５０ｎｍの厚さで形成される。
【００４５】
次に、タングステン膜１１０及び窒化タングステン膜１０９を、Ｙ軸方向に延在するライン状に加工する。Ｙ軸方向は、第１の方向に対して非平行な第２の方向である。加工には、リソグラフィ技術と反応性イオンエッチングとを用いる。エッチングは、Ｂドープ多結晶シリコン膜１０８の位置で選択的に停止させる。続いて、タングステン膜１１０と窒化タングステン膜１０９との表面を覆うように側壁膜（図示省略）を成膜する。続いて、側壁膜からＰドープ多結晶シリコン膜１０５までの各層を、Ｙ軸方向に延在するライン状に加工する。加工には、リソグラフィ技術と反応性イオンエッチングとを用いる。ここでのエッチングは、Ｐドープ多結晶シリコン膜１０５の途中で停止させる。これにより、図１１の（ｄ）に示すように、タングステン膜１１０からＰドープ多結晶シリコン膜１０５の一部までが、Ｙ軸方向に延在するライン状に加工された加工体が得られる。次に、エッチングにより生じた残渣を除去するために、加工表面を洗浄する。続いて、乾燥工程でのパターンの倒壊を防止するために、シリル化処理を行う。シリル化処理を行った後、リンスし、通常の乾燥工程を行う。このようにして、パターンの倒壊を防止しつつ、加工表面を清浄化することができる。
【００４６】
その後、エッチングにより得られた加工体に酸化処理を施す。加工体は、例えば、炉中、水素／酸素混合ガス雰囲気において８００℃以上の温度下で酸化処理が施される。ここでは、加工体の側面のうち、整流素子層を構成するＰドープ多結晶シリコン膜１０５、ノンドープ多結晶シリコン膜１０７、及びＢドープ多結晶シリコン膜１０８を選択的に酸化させ、表面にシリコン熱酸化膜を形成する。酸化処理により、整流素子層の界面特性を向上させることが可能となる。
【００４７】
なお、ビット線４２となるタングステン膜１０１、電極層となる窒化タングステン膜１０２及び１０４、抵抗変化層となるＴｉドープＮｉＯｘ膜１０３、バリア層となる窒化タングステン膜１０９、及びワード線４３となるタングステン膜１１０については、酸化させると、導電性や抵抗変化特性などが変化するため、好ましくない場合がある。これに対して、酸化処理より前に形成される層間絶縁膜１０６は、各層の側面を被覆することで酸化を抑制させる機能を果たす。また、配線層、電極層、及びバリア層として使用するタングステンやタングステン化合物は、比較的酸化されにくい性質を持つ。これらの措置により、加工体のうち整流素子層を構成する部分を選択的に酸化させることが可能となる。
【００４８】
次に、図１２の（ｅ）に示すように、Ｐドープ多結晶シリコン膜１０５の残存部分、窒化タングステン膜１０４、ＴｉドープＮｉＯｘ膜１０３、及び窒化タングステン膜１０２を、Ｙ軸方向に延在するライン状に加工する。加工には、反応性イオンエッチングを用いる。エッチングは、タングステン膜１０１と窒化タングステン膜１０２との界面の位置まで施される。エッチングにより得られたパターンの間には、絶縁性材料を埋め込むことにより、層間絶縁膜（図示省略）を形成する。
【００４９】
窒化タングステン膜１０２、ＴｉドープＮｉＯｘ層１０３、及び窒化タングステン膜１０４は、抵抗変化型の記録部１３０を構成する。Ｐドープ多結晶シリコン膜１０５、ノンドープ多結晶シリコン膜１０７、及びＢドープ多結晶シリコン膜１０８は、整流素子層１４０を構成する。Ｐドープ多結晶シリコン膜１０５は、整流素子層１４０のうち記録部１３０に対応させて突出された凸部を構成する。
【００５０】
このようにして、ビット線４２であるタングステン膜１０１と、ワード線４３であるタングステン膜１１０とが交差する部分に、記録部１３０とＰドープ多結晶シリコン膜１０５とを備えるメモリセル４１が構成される。以上の工程を繰り返し、Ｚ軸方向へ各層を積み上げることにより、多層型メモリであるＲｅＲＡＭ４０が作製される。Ｚ軸方向は、Ｘ軸方向及びＹ軸方向に対して非平行な第３の方向である。
【００５１】
第１の実施の形態及び第２の実施の形態に係る製造方法を用いて、配線層上にパターンを形成することにより、パターンの倒壊を抑制させ、ＲｅＲＡＭ４０の歩留まりを向上させることが可能となる。第１の実施の形態及び第２の実施の形態に係る製造方法は、シリコン系部材層と金属部材層とを備えるパターンの形成に適用可能であって、特に、高アスペクト比かつ微細なパターンの製造に有用である。パターンを構成する各層は、製造される半導体装置に応じて、適宜積層することとしても良い。なお、各実施の形態に係る製造方法は、ＲｅＲＡＭ４０の製造に適用される場合に限られず、各実施の形態にて参照した断面構成と同様の断面構成を備える構造について広く適用可能である。
【符号の説明】
【００５２】
１２ シリコン系部材層、１３ 金属部材層、１７ 側壁膜、１９ 撥水性保護膜、３１ 第１金属部材層、３２ 第２金属部材層。
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程では、半導体ウェーハの表面に処理液、例えば、薬液や純水を供給する処理が行われる。特に、ウェーハの洗浄処理では、ウェーハの表面に洗浄処理のための薬液が供給され、その後、純水の供給によるリンス処理が行われる。リンス処理後は、ウェーハの表面に残っている純水を除去してウェーハを乾燥させる乾燥処理が行われる。乾燥処理の方法としては、ウェーハ上の純水を例えばＩＰＡ（イソプロピルアルコール）に置換して、ウェーハの表面を乾燥させるものがある（例えば、特許文献１参照）。
【０００３】
ウェーハの乾燥処理では、ウェーハ上のパターンが倒壊する現象の発生が課題となっている。かかる課題に対して、ＩＰＡに代えて低表面張力の液体、例えばＨＦＥ（ハイドロフルオロエーテル）等を使用する方法や、超臨界プロセスを用いる方法が提案されている。しかし、近年におけるパターンの微細化に伴い、低表面張力の液体を用いてもパターンの倒壊を抑制することが困難になっている。超臨界プロセスの場合、チャンバ内の超臨界雰囲気へ水分等が入ることによるパターンの倒壊や、量産技術の確立が困難であることが課題となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３８６６１３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、半導体装置の製造工程での乾燥処理におけるパターンの倒壊を抑制可能とする、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、シリコン系材料を用いて構成されるシリコン系部材層を形成し、前記シリコン系部材層の上に、金属材料を用いて構成される金属部材層を形成し、前記金属部材層をパターニングし、パターニングされた前記金属部材層の表面に側壁膜を形成し、前記シリコン系部材層をパターニングすることにより、前記シリコン系部材層と、前記側壁膜で表面を覆われた前記金属部材層と、を備える構造体を形成し、薬液を用いて前記構造体の表面を洗浄し、前記構造体の表面から前記薬液を除去し、前記構造体の表面に撥水性保護膜を形成し、前記撥水性保護膜が形成された前記構造体の表面をリンスし、前記構造体の表面を乾燥させる、工程を含む、半導体装置の製造方法が提供される。
【０００７】
また、本願発明の一態様によれば、金属材料を用いて構成される第１金属部材層を形成し、前記第１金属部材層の上に、シリコン系材料を用いて構成されるシリコン系部材層を形成し、前記シリコン系部材層の上に、金属材料を用いて構成される第２金属部材層を形成し、前記第２金属部材層をパターニングし、パターニングされた前記第２金属部材層の表面に側壁膜を形成し、前記シリコン系部材層と、前記第１金属部材層と、をパターニングすることにより、前記第１金属部材層と、前記シリコン系部材層と、前記側壁膜で表面を覆われた前記第２金属部材層と、を備える構造体を形成し、薬液を用いて前記構造体の表面を洗浄し、前記構造体の表面から前記薬液を除去し、前記構造体の表面に撥水性保護膜を形成し、前記撥水性保護膜が形成された前記構造体の表面をリンスし、前記構造体の表面を乾燥させる、工程を含む、半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、半導体装置の製造工程での乾燥処理におけるパターンの倒壊を抑制できるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１の実施の形態に係る半導体装置の製造方法の手順を説明するフローチャートである。
【図２】図２は、半導体装置を製造する過程を説明する断面模式図である。
【図３】図３は、半導体装置を製造する過程を説明する断面模式図である。
【図４】図４は、半導体装置を製造する過程を説明する断面模式図である。
【図５】図５は、配線層上に形成されているパターンの一部が液体で濡れている状態を示す図である。
【図６】図６は、第２の実施の形態に係る半導体装置の製造方法による過程を説明する断面模式図である。
【図７】図７は、第２の実施の形態に係る半導体装置の製造方法による過程を説明する断面模式図である。
【図８】図８は、半導体装置の一例であるＲｅＲＡＭの一部概略構成図である。
【図９】図９は、一つのメモリセルと、その上下のビット線及びワード線を取り出して示した図である。
【図１０】図１０は、ＲｅＲＡＭを製造する過程の一例を説明する斜視模式図である。
【図１１】図１１は、ＲｅＲＡＭを製造する過程の一例を説明する斜視模式図である。
【図１２】図１２は、ＲｅＲＡＭを製造する過程の一例を説明する斜視模式図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、本発明の実施の形態に係る半導体装置の製造方法を詳細に説明する。
【００１１】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の製造方法の手順を説明するフローチャートである。図２、図３及び図４は、半導体装置を製造する過程を説明する断面模式図である。本実施の形態は、上層に金属部材層１３、下層にシリコン系部材層１２を備える構造体からなるパターンの製造において、側壁膜１７を形成する工程と、シリル化処理を施す工程とを含むことを特徴とする。本実施の形態に係る製造方法は、例えば、半導体装置であるＲｅＲＡＭ（Resistance Random Access Memory）を製造する場合に適している。
【００１２】
ステップＳ１では、図２の（ａ）に示すように、配線材料からなる配線層１１の上に、シリコン系部材層１２、金属部材層１３を順次形成する。シリコン系部材層１２は、シリコン系材料、例えば、シリコン酸化物やポリシリコン等を用いて構成される。金属部材層１３は、金属材料を用いて構成される。
【００１３】
ステップＳ２では、図２の（ｂ）に示すように、金属部材層１３の上にハードマスク１４を形成する。ハードマスク１４は、例えば、シリコン酸化物を用いて構成される。次に、図２の（ｃ）に示すように、ハードマスク１４の上にレジスト層１５を形成し、所望とするパターンにレジスト層１５を加工する。レジスト層１５をパターニングした後、ドライエッチングを施すことにより、図３の（ｄ）に示すように、ハードマスク１４をパターニングする。ハードマスク１４をパターニングした後、図３の（ｅ）に示すように、レジスト層１５を剥離する。
【００１４】
ステップＳ３では、ドライエッチングを施すことにより、図３の（ｆ）に示すように、金属部材層１３をパターニングする。ステップＳ３では、金属部材層１３の下のシリコン系部材層１２には加工を施さない。ステップＳ４では、ステップＳ３でのドライエッチングにより生じた残渣を除去するために、ステップＳ３までの工程により形成された構造体１６の表面と、シリコン系部材層１２の露出部分とを洗浄する。洗浄には、例えば、ＳＣ１、ＳＣ２、ＳＰＭ、ＨＦ等の薬液を使用する。なお、パターンの倒壊は、パターンを構成する各構造体が高アスペクト比であるほど生じ易い。本工程は、金属部材層１３及びシリコン系部材層１２のうち、金属部材層１３のみを加工した段階であって、構造体１６のアスペクト比が十分低いことから、パターンの倒壊が発生する可能性は小さい。
【００１５】
ステップＳ５では、図３の（ｇ）に示すように、金属部材層１３及びハードマスク１４からなる構造体１６の表面と、金属部材層１３の加工によって露出したシリコン系部材層１２の表面とに、側壁膜１７を形成する。側壁膜１７は、後述するシリル化処理によってシリル化反応が可能な材料で構成される膜、例えば、シリコン酸化膜やシリコン窒化膜である。側壁膜１７の厚みは、分子一層分の厚み以上であれば良く、さらに、本工程以降における加工寸法への影響を低減可能な程度であることが望ましい。なお、ハードマスク１４は、側壁膜１７を形成する以前に除去することとしても良い。
【００１６】
ステップＳ６では、ドライエッチングにより、図４の（ｈ）に示すように、シリコン系部材層１２をパターニングする。シリコン系部材層１２をパターニングすることにより、シリコン系部材層１２と、側壁膜１７で表面を覆われた金属部材層１３とを備える構造体１８を形成する。
【００１７】
ステップＳ７では、ステップＳ６でのドライエッチングにより生じた残渣を除去するために、ステップＳ６までの工程により形成された構造体１８の表面と、配線層１１の露出部分とを洗浄する。洗浄には、例えば、ＳＣ１、ＳＣ２、ＳＰＭ、ＨＦ等の薬液を使用する。ステップＳ８では、ステップＳ７で使用した薬液を除去するために、超純水（ＤＩＷ）を用いて構造体１８の表面をリンスする。
【００１８】
ステップＳ９では、シリル化処理により、図４の（ｉ）に示すように、構造体１８の表面に撥水性保護膜１９を形成する。シリル化処理は、ステップＳ８で使用したＤＩＷが乾燥する前に、構造体１８の表面にシランカップリング剤を供給することにより行う。シランカップリング剤とＤＩＷとの置換が十分できない場合、ＤＩＷによるリンスの後に、ＤＩＷをＩＰＡやシンナーに置換する処理を追加しても良い。すなわち、構造体１８の表面をリンスすることにより薬液を除去した後、シランカップリング剤を供給する前に、構造体１８の表面にＩＰＡ或いはシンナーを供給することとしても良い。
【００１９】
シランカップリング剤は、分子中に、無機材料との親和性及び反応性を有する加水分解基と、有機材料との化学結合が可能である有機官能基とを有する。シランカップリング剤としては、例えば、ヘキサメチルジシラザン（ＨＭＤＳ）、テトラメチルシリルジメチルアミン（ＴＭＳＤＭＡ）、テトラメチルシリルジエチルアミン（ＴＭＳＤＥＡ）等を用いる。
【００２０】
シリコン系部材層１２の表面には、大気との接触により生じたＯＨ基が存在している（自然酸化膜）。シリコン系部材層１２の表面にシランカップリング剤を供給すると、シリコン系部材層１２の表面に存在するＳｉ−ＯＨと、シランカップリング剤のＲ−Ｓｉ−ＯＨとのシリル化反応により、シリコン系部材層１２の表面にＯ−Ｓｉ−Ｒが形成される。Ｏ−Ｓｉ−ＲのうちのＲ基が外側を向いている分子構造により、撥水性を備える撥水性保護膜１９が得られる。
【００２１】
これに対して、金属部材層１３はＯＨ基を持たないため、金属部材層１３にシランカップリング剤を直接供給しても、撥水処理を施すことができない。本実施の形態では、金属部材層１３の表面にシリコン系材料からなる側壁膜１７を形成することで、側壁膜１７とシランカップリング剤とをシリル化反応させる。構造体１８のうち金属部材層１３により構成される部分には、側壁膜１７を介して撥水性保護膜１９が形成される。このようにして、構造体１８の表面全体に撥水性保護膜１９を形成することができる。本実施の形態では、撥水化処理としてシリル化処理について説明しているが、これに限られない。撥水化処理は、金属部材層１３の表面には吸着しにくく、側壁膜１７には吸着しやすいような界面活性剤等を用いた処理としても、同様の効果を得ることができる。
【００２２】
ステップＳ１０では、撥水性保護膜１９が形成された構造体１８の表面を、ＤＩＷを用いてリンスし、構造体１８の表面を乾燥させる。なお、必要に応じて、ＤＩＷによるリンスの前に、シランカップリング剤をＩＰＡやシンナーに置換する処理を追加しても良い。本工程における乾燥には、例えば、スピン乾燥法、蒸発乾燥法、減圧乾燥法等を用いる。また、ＤＩＷを溶剤、例えばＩＰＡやＨＦＥを含む溶剤に置換し、溶剤を蒸発乾燥させることとしても良い。
【００２３】
ステップＳ１１では、灰化処理により、図４の（ｊ）に示すように、撥水性保護膜１９を除去する。灰化処理は、例えば、ドライアッシング、オゾンガス処理、ＵＶ光照射等により行う。なお、撥水性保護膜１９は、必要に応じて除去すれば良く、残すこととしても良い。例えば、ＲｅＲＡＭにおけるメモリセルの電気的特性を向上させるためには、撥水性保護膜１９を除去することが望ましい。
【００２４】
図５は、配線層１１上に形成されているパターンの一部が液体２０で濡れている状態を示す図である。乾燥処理によるパターンの倒壊現象は、パターンを構成する構造体１８間の毛細管力により発生すると考えられている。液体２０の表面張力をγ、構造体１８の表面と液面とがなす角度（接触角）をθ、構造体１８間における液面の高低差をΔＨ、構造体１８間のスペース幅をＳ、とすると、パターンを倒壊させる力Ｆは、以下の式（１）で与えられる。
Ｆ＝２γｃｏｓθ・ΔＨ／Ｓ ・・・（１）
【００２５】
ΔＨは、構造体１８の高さによりほぼ決まるパラメータであって、ΔＨ／Ｓは、構造体１８のアスペクト比によりほぼ決まるパラメータである。式（１）によると、力Ｆは、ΔＨ／Ｓに比例して大きくなる。このことから、構造体１８のアスペクト比が高いほど、パターンの倒壊現象は発生し易くなる。
【００２６】
本実施の形態では、構造体１８の表面に撥水性保護膜１９を形成し、構造体１８の濡れ性を低下させる。撥水性保護膜１９の撥水作用により、接触角θが大きく（９０°に近く）なり、構造体１８間の毛細管力は低減される。これにより、乾燥処理の際のパターンの倒壊を抑制させることが可能となる。本実施の形態は、上層に金属部材層１３、下層にシリコン系部材層１２を備え、高アスペクト比かつ微細なパターンの製造に適している。
【００２７】
（第２の実施の形態）
図６及び図７は、本発明の第２の実施の形態に係る半導体装置の製造方法による過程を説明する断面模式図である。本実施の形態は、第１金属部材層３１、シリコン系部材層１２及び第２金属部材層３２を備える構造体からなるパターンの製造において、第２金属部材層３２の表面に側壁膜１７を形成する工程を含むことを特徴とする。第１の実施の形態と同一の部分には同一の符号を付し、重複する説明を省略する。
【００２８】
図６の（ａ）に示すように、配線層１１の上に、第１金属部材層３１、シリコン系部材層１２、第２金属部材層３２を順次形成する。第１金属部材層３１、第２金属部材層３２は、金属材料を用いて構成される。第１金属部材層３１は、配線層１１及びシリコン系部材層１２の間に設けられる金属部材層である。第２金属部材層３２は、シリコン系部材層１２の上に形成される金属部材層である。シリコン系部材層１２は、第１金属部材層３１と第２金属部材層３２との間に設けられる。
【００２９】
次に、第２金属部材層３２の上にハードマスク１４を形成し、図６の（ｂ）に示すように、ハードマスク１４と第２金属部材層３２とをパターニングする。ハードマスク１４及び第２金属部材層３２は、第１の実施の形態のステップＳ２及びステップＳ３（図１参照）と同様の加工により、パターニングする。本工程では、シリコン系部材層１２及び第１金属部材層３１には加工を施さない。さらに、ハードマスク１４及び第２金属部材層３２からなる構造体３３の表面と、シリコン系部材層１２の露出部分とを洗浄する。本実施の形態においても、洗浄には、例えば、ＳＣ１、ＳＣ２、ＳＰＭ、ＨＦ等の薬液を使用する。本工程は、第１金属部材層３１、シリコン系部材層１２及び第２金属部材層３２のうち、第２金属部材層３２のみを加工した段階であって、構造体３３のアスペクト比が十分低いことから、パターンの倒壊が発生する可能性は小さい。
【００３０】
次に、図６の（ｃ）に示すように、構造体３３の表面と、第２金属部材層３２の加工によって露出したシリコン系部材層１２の表面とに、側壁膜１７を形成する。なお、ハードマスク１４は、側壁膜１７を形成する以前に除去することとしても良い。次に、ドライエッチングにより図７の（ｄ）に示すように、シリコン系部材層１２と第１金属部材層３１とをパターニングする。シリコン系部材層１２と第１金属部材層３１とをパターニングすることにより、第１金属部材層３１と、シリコン系部材層１２と、側壁膜１７で表面を覆われた第２金属部材層３２とを備える構造体３４を形成する。
【００３１】
次に、第１の実施の形態のステップＳ７及びステップＳ８と同様にして、構造体３４の表面と、配線層１１の露出部分とを洗浄し、ＤＩＷによるリンス処理を施す。さらに、シリル化処理により、図７の（ｅ）に示すように、構造体３４のうち第１金属部材層３１からなる部分以外の部分の表面に撥水性保護膜１９を形成する。シリル化処理は、ＤＩＷが乾燥する前に、構造体３４の表面にシランカップリング剤を供給することにより行う。なお、本実施の形態の場合も、構造体３４の表面をリンスすることにより薬液を除去した後、シランカップリング剤を供給する前に、構造体３４の表面にＩＰＡ或いはシンナーを供給することとしても良い。
【００３２】
シリル化反応は、構造体３４のうち、シリコン系部材層１２からなる部分と、側壁膜１７で覆われた部分とで生じ、第１金属部材層３１からなる部分には生じない。このようにして、構造体３４のうち第１金属部材層３１からなる部分以外の部分の表面に撥水性保護膜１９を形成する。シリル化処理の後は、第１の実施の形態のステップＳ１０、ステップＳ１１と同様に、リンス処理、乾燥、灰化処理を施す。本実施の形態の場合も、撥水性保護膜１９は、必要に応じて除去すればよく、残すこととしても良い。
【００３３】
本実施の形態では、構造体３４のうち第２金属部材層３２、シリコン系部材層１２からなる部分に撥水化処理を施し、第１金属部材層３１からなる部分には撥水化処理は施されない。構造体３４のうち第２金属部材層３２の部分の位置、シリコン系部材層１２の部分の位置に液面が存在する場合は、撥水性保護膜１９の撥水作用により、上記の式（１）の接触角θが９０°近くとなり、構造体３４間の毛細管力は低減される。
【００３４】
構造体３４のうち第１金属部材層３１の部分の位置に液面が存在する場合、構造体３４は、毛細管力を受けることとなる。構造体３４を倒壊させる力Ｆは、実質的に、第１金属部材層３１の膜厚に依存する。構造体３４の高さに対して、第１金属部材層３１の膜厚を薄くすることにより、力Ｆを小さくすることができる。これにより、本実施の形態の場合も、乾燥処理の際のパターンの倒壊を抑制させることが可能となる。本実施の形態により製造される構造は、金属部材層同士の間にシリコン系部材層を有するものであれば良く、本実施の形態で説明するものに限られない。例えば、本実施の形態を応用することにより、金属部材層を三層以上備える構造を製造することとしても良い。
【００３５】
図８は、第１の実施の形態、又は第２の実施の形態により製造された半導体装置の一例であるＲｅＲＡＭ４０の一部概略構成図である。ＲｅＲＡＭ４０は、行列状に配置された複数のメモリセル４１を備える。ビット線４２及びワード線４３は、互いに交差させて配線された配線層である。メモリセル４１は、ビット線４２とワード線４３とが交差する位置に配置されている。ＲｅＲＡＭ４０は、図示する構成に、さらにメモリセル４１を介してビット線４２及びワード線４３を交互に積層させた三次元構造をなす多層型メモリである。
【００３６】
図９は、一つのメモリセル４１と、その上下のビット線４２及びワード線４３を取り出して示した図である。メモリセル４１は、シリコン系部材層と金属部材層とを用いて構成されている。第１の実施の形態の構造体１８（図４参照）、第２の実施の形態の構造体３４（図７参照）は、メモリセル４１の部分に相当する。第１の実施の形態、第２の実施の形態の配線層１１は、ビット線４２、ワード線４３の部分に相当する。
【００３７】
図１０から図１２は、ＲｅＲＡＭ４０を製造する過程の一例を説明する斜視模式図である。ここでは、本発明の一実施形態に係る半導体装置の製造方法をＲｅＲＡＭ４０の製造プロセスに適用した場合の一例について、図１０から図１２を用いて説明する。まず、図１０の（ａ）に示すように、タングステン膜１０１、窒化タングステン膜１０２、ＴｉドープＮｉＯｘ膜１０３、窒化タングステン膜１０４、及びＰドープ多結晶シリコン膜１０５を順次形成する。
【００３８】
タングステン膜１０１は、例えば、半導体材料を用いて構成される基板（不図示）の上（主面上）に積層される。タングステン膜１０１は、ビット線４２（図８参照）として機能する層である。タングステン膜１０１は、例えば５０ｎｍの厚さで形成される。なお、タングステン膜１０１は、基板上に形成される最下層のビット線４２である他、２層目以上に形成されるビット線４２であっても良い。
【００３９】
窒化タングステン膜１０２は、タングステン膜１０１が形成された加工体の上面（主面上）に積層される。窒化タングステン膜１０２は、記録部の電極層として機能する層であって、例えば１０ｎｍの厚さで形成される。ＴｉドープＮｉＯｘ膜１０３は、記録部の抵抗変化層（記録層）として機能する層であって、例えば１０ｎｍの厚さで形成される。窒化タングステン膜１０４は、記録部の電極層として機能する層であって、例えば１０ｎｍの厚さで形成される。
【００４０】
Ｐドープ多結晶シリコン膜１０５は、化学機械研磨（Chemical Mechanical Polishing；ＣＭＰ）による平坦化処理におけるストッパーである、ＣＭＰストッパー層として機能する。また、Ｐドープ多結晶シリコン膜１０５は、整流素子層（ＰＩＮダイオード）の一部を構成するｎ型半導体層としても機能する。Ｐドープ多結晶シリコン膜１０５は、例えば５０ｎｍの厚さで形成される。
【００４１】
次に、図１０の（ｂ）に示すように、Ｐドープ多結晶シリコン膜１０５からタングステン膜１０１までの各層を、第１の方向であるＸ軸方向に延在するライン状に一括加工する。加工には、リソグラフィ技術と反応性イオンエッチングとを用いる。エッチングは、基板とタングステン膜１０１との界面の位置まで施される。これにより、タングステン膜１０１からＰドープ多結晶シリコン膜１０５までの積層体からなるパターンが基板上に形成された加工体が得られる。
【００４２】
次に、図１１の（ｃ）に示すように、層間絶縁膜１０６、ノンドープ多結晶シリコン膜１０７、Ｂドープ多結晶シリコン膜１０８、窒化タングステン膜１０９、及びタングステン膜１１０を順次形成する。層間絶縁膜１０６は、エッチングにより得られたパターンの間に絶縁性材料を埋め込むことにより形成される。絶縁性材料が埋め込まれた加工体の上面をＣＭＰにより平坦化することで、ＣＭＰストッパー層であるＰドープ多結晶シリコン膜１０５を加工体の上面に露出させる。
【００４３】
ノンドープ多結晶シリコン膜１０７は、Ｐドープ多結晶シリコン膜１０５を露出させた加工体の上面に積層される。ノンドープ多結晶シリコン膜１０７は、整流素子層の真性半導体層として機能する層であって、例えば１０ｎｍの厚さで形成される。Ｂドープ多結晶シリコン膜１０８は、整流素子層のｐ型半導体層として機能する層であって、例えば３０ｎｍの厚さで形成される。
【００４４】
窒化タングステン膜１０９は、バリア層として機能する層であって、例えば１０ｎｍの厚さで形成される。タングステン膜１１０は、ワード線４３（図８参照）として機能する層であって、例えば５０ｎｍの厚さで形成される。
【００４５】
次に、タングステン膜１１０及び窒化タングステン膜１０９を、Ｙ軸方向に延在するライン状に加工する。Ｙ軸方向は、第１の方向に対して非平行な第２の方向である。加工には、リソグラフィ技術と反応性イオンエッチングとを用いる。エッチングは、Ｂドープ多結晶シリコン膜１０８の位置で選択的に停止させる。続いて、タングステン膜１１０と窒化タングステン膜１０９との表面を覆うように側壁膜（図示省略）を成膜する。続いて、側壁膜からＰドープ多結晶シリコン膜１０５までの各層を、Ｙ軸方向に延在するライン状に加工する。加工には、リソグラフィ技術と反応性イオンエッチングとを用いる。ここでのエッチングは、Ｐドープ多結晶シリコン膜１０５の途中で停止させる。これにより、図１１の（ｄ）に示すように、タングステン膜１１０からＰドープ多結晶シリコン膜１０５の一部までが、Ｙ軸方向に延在するライン状に加工された加工体が得られる。次に、エッチングにより生じた残渣を除去するために、加工表面を洗浄する。続いて、乾燥工程でのパターンの倒壊を防止するために、シリル化処理を行う。シリル化処理を行った後、リンスし、通常の乾燥工程を行う。このようにして、パターンの倒壊を防止しつつ、加工表面を清浄化することができる。
【００４６】
その後、エッチングにより得られた加工体に酸化処理を施す。加工体は、例えば、炉中、水素／酸素混合ガス雰囲気において８００℃以上の温度下で酸化処理が施される。ここでは、加工体の側面のうち、整流素子層を構成するＰドープ多結晶シリコン膜１０５、ノンドープ多結晶シリコン膜１０７、及びＢドープ多結晶シリコン膜１０８を選択的に酸化させ、表面にシリコン熱酸化膜を形成する。酸化処理により、整流素子層の界面特性を向上させることが可能となる。
【００４７】
なお、ビット線４２となるタングステン膜１０１、電極層となる窒化タングステン膜１０２及び１０４、抵抗変化層となるＴｉドープＮｉＯｘ膜１０３、バリア層となる窒化タングステン膜１０９、及びワード線４３となるタングステン膜１１０については、酸化させると、導電性や抵抗変化特性などが変化するため、好ましくない場合がある。これに対して、酸化処理より前に形成される層間絶縁膜１０６は、各層の側面を被覆することで酸化を抑制させる機能を果たす。また、配線層、電極層、及びバリア層として使用するタングステンやタングステン化合物は、比較的酸化されにくい性質を持つ。これらの措置により、加工体のうち整流素子層を構成する部分を選択的に酸化させることが可能となる。
【００４８】
次に、図１２の（ｅ）に示すように、Ｐドープ多結晶シリコン膜１０５の残存部分、窒化タングステン膜１０４、ＴｉドープＮｉＯｘ膜１０３、及び窒化タングステン膜１０２を、Ｙ軸方向に延在するライン状に加工する。加工には、反応性イオンエッチングを用いる。エッチングは、タングステン膜１０１と窒化タングステン膜１０２との界面の位置まで施される。エッチングにより得られたパターンの間には、絶縁性材料を埋め込むことにより、層間絶縁膜（図示省略）を形成する。
【００４９】
窒化タングステン膜１０２、ＴｉドープＮｉＯｘ層１０３、及び窒化タングステン膜１０４は、抵抗変化型の記録部１３０を構成する。Ｐドープ多結晶シリコン膜１０５、ノンドープ多結晶シリコン膜１０７、及びＢドープ多結晶シリコン膜１０８は、整流素子層１４０を構成する。Ｐドープ多結晶シリコン膜１０５は、整流素子層１４０のうち記録部１３０に対応させて突出された凸部を構成する。
【００５０】
このようにして、ビット線４２であるタングステン膜１０１と、ワード線４３であるタングステン膜１１０とが交差する部分に、記録部１３０とＰドープ多結晶シリコン膜１０５とを備えるメモリセル４１が構成される。以上の工程を繰り返し、Ｚ軸方向へ各層を積み上げることにより、多層型メモリであるＲｅＲＡＭ４０が作製される。Ｚ軸方向は、Ｘ軸方向及びＹ軸方向に対して非平行な第３の方向である。
【００５１】
第１の実施の形態及び第２の実施の形態に係る製造方法を用いて、配線層上にパターンを形成することにより、パターンの倒壊を抑制させ、ＲｅＲＡＭ４０の歩留まりを向上させることが可能となる。第１の実施の形態及び第２の実施の形態に係る製造方法は、シリコン系部材層と金属部材層とを備えるパターンの形成に適用可能であって、特に、高アスペクト比かつ微細なパターンの製造に有用である。パターンを構成する各層は、製造される半導体装置に応じて、適宜積層することとしても良い。なお、各実施の形態に係る製造方法は、ＲｅＲＡＭ４０の製造に適用される場合に限られず、各実施の形態にて参照した断面構成と同様の断面構成を備える構造について広く適用可能である。
【符号の説明】
【００５２】
１２ シリコン系部材層、１３ 金属部材層、１７ 側壁膜、１９ 撥水性保護膜、３１ 第１金属部材層、３２ 第２金属部材層。
【特許請求の範囲】
【請求項１】
シリコン系材料を用いて構成されるシリコン系部材層を形成し、
前記シリコン系部材層の上に、金属材料を用いて構成される金属部材層を形成し、
前記金属部材層をパターニングし、
パターニングされた前記金属部材層の表面に側壁膜を形成し、
前記シリコン系部材層をパターニングすることにより、前記シリコン系部材層と、前記側壁膜で表面を覆われた前記金属部材層と、を備える構造体を形成し、
薬液を用いて前記構造体の表面を洗浄し、
前記構造体の表面から前記薬液を除去し、
前記構造体の表面に撥水性保護膜を形成し、
前記撥水性保護膜が形成された前記構造体の表面をリンスし、
前記構造体の表面を乾燥させる、
工程を含む、半導体装置の製造方法。
【請求項２】
金属材料を用いて構成される第１金属部材層を形成し、
前記第１金属部材層の上に、シリコン系材料を用いて構成されるシリコン系部材層を形成し、
前記シリコン系部材層の上に、金属材料を用いて構成される第２金属部材層を形成し、
前記第２金属部材層をパターニングし、
パターニングされた前記第２金属部材層の表面に側壁膜を形成し、
前記シリコン系部材層と、前記第１金属部材層と、をパターニングすることにより、前記第１金属部材層と、前記シリコン系部材層と、前記側壁膜で表面を覆われた前記第２金属部材層と、を備える構造体を形成し、
薬液を用いて前記構造体の表面を洗浄し、
前記構造体の表面から前記薬液を除去し、
前記構造体の表面に撥水性保護膜を形成し、
前記撥水性保護膜が形成された前記構造体の表面をリンスし、
前記構造体の表面を乾燥させる、
工程を含む、半導体装置の製造方法。
【請求項３】
前記構造体の表面にシランカップリング剤を供給することにより前記撥水性保護膜を形成する、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記側壁膜は、シリコン系材料を用いて構成される、請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記薬液を除去した後、前記シランカップリング剤を供給する前に、前記構造体の表面にイソプロピルアルコール或いはシンナーを供給する、請求項３に記載の半導体装置の製造方法。
【請求項６】
前記構造体の表面を乾燥させた後、前記撥水性保護膜を除去する、請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
シリコン系材料を用いて構成されるシリコン系部材層を形成し、
前記シリコン系部材層の上に、金属材料を用いて構成される金属部材層を形成し、
前記金属部材層をパターニングし、
パターニングされた前記金属部材層の表面に側壁膜を形成し、
前記シリコン系部材層をパターニングすることにより、前記シリコン系部材層と、前記側壁膜で表面を覆われた前記金属部材層と、を備える構造体を形成し、
薬液を用いて前記構造体の表面を洗浄し、
前記構造体の表面から前記薬液を除去し、
前記構造体の表面に撥水性保護膜を形成し、
前記撥水性保護膜が形成された前記構造体の表面をリンスし、
前記構造体の表面を乾燥させる、
工程を含む、半導体装置の製造方法。
【請求項２】
金属材料を用いて構成される第１金属部材層を形成し、
前記第１金属部材層の上に、シリコン系材料を用いて構成されるシリコン系部材層を形成し、
前記シリコン系部材層の上に、金属材料を用いて構成される第２金属部材層を形成し、
前記第２金属部材層をパターニングし、
パターニングされた前記第２金属部材層の表面に側壁膜を形成し、
前記シリコン系部材層と、前記第１金属部材層と、をパターニングすることにより、前記第１金属部材層と、前記シリコン系部材層と、前記側壁膜で表面を覆われた前記第２金属部材層と、を備える構造体を形成し、
薬液を用いて前記構造体の表面を洗浄し、
前記構造体の表面から前記薬液を除去し、
前記構造体の表面に撥水性保護膜を形成し、
前記撥水性保護膜が形成された前記構造体の表面をリンスし、
前記構造体の表面を乾燥させる、
工程を含む、半導体装置の製造方法。
【請求項３】
前記構造体の表面にシランカップリング剤を供給することにより前記撥水性保護膜を形成する、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記側壁膜は、シリコン系材料を用いて構成される、請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記薬液を除去した後、前記シランカップリング剤を供給する前に、前記構造体の表面にイソプロピルアルコール或いはシンナーを供給する、請求項３に記載の半導体装置の製造方法。
【請求項６】
前記構造体の表面を乾燥させた後、前記撥水性保護膜を除去する、請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−２５１５９６（Ｐ２０１０−２５１５９６Ａ）
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願番号】特願２００９−１００８５０（Ｐ２００９−１００８５０）
【出願日】平成２１年４月１７日（２００９．４．１７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願日】平成２１年４月１７日（２００９．４．１７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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