【課題】ソース・ドレイン電極に、剥離やストレスマイグレーションによるボイドが発生するのを抑制する。
【解決手段】複数の薄膜トランジスタが配列された基板を有する表示装置であって、薄膜トランジスタは、半導体層６と、半導体層６上に形成されるコンタクト層７と、コンタクト層７上に形成されるソース電極１０及びドレイン電極９とを有し、ソース電極１０およびドレイン電極９は、コンタクト層７の上側に形成される第１の導電層９ａ，１０ａと、第１の導電層９ａ，１０ａの上側に形成される第２の導電層９ｂ，１０ｂとを有し、第２導電層９ｂ，１０ｂは、第１添加元素と、銅とを含有する銅合金層であり、前記第１添加元素は、ジルコニウム、チタン、銀、インジウム、金、錫、クロム、ケイ素から選ばれた少なくとも１種類の元素である、ことを特徴とする表示装置。 （もっと読む）

【課題】層間絶縁層のコンタクトホールに埋め込まれたコンタクトプラグを介して上層側の金属配線層と下層側の金属配線層とを電気的に接続する際の接続抵抗を低減する。
【解決手段】第２の層間絶縁層の上に少なくともコンタクトホールを形成する位置に開口部を有するレジスト層を形成する工程Ｓ１−４と、レジスト層を用いて第２の層間絶縁層をパターニングすることによって、第２の層間絶縁層を貫通するコンタクトホールを形成する工程Ｓ１−５と、コンタクトホールの内部に付着したポリマーを含む残渣をスチーム酸化によって除去する工程Ｓ１−７とを有する。 （もっと読む）

【課題】３Ｄピラートランジスタにおいて、ゲートコンタクトとシリコン基板との間のショートを抑制した半導体装置及びその製造方法を得るという課題があった。
【解決手段】半導体からなる基板１と、一面１ａから突出され、前記半導体からなる第１の突出部２と、一面１ａに設けられた溝部１ｃに充填された第１の絶縁体３と、第１の突出部２に隣接して一面３ａから突出され、第１の絶縁体３からなる第２の突出部４と、第１の突出部２の側面を覆うゲート絶縁膜５と、ゲート絶縁膜５を覆うゲート電極６と、第１の突出部２に設けられた上部拡散層１３と、下部拡散層１４と、第２の突出部４の側面を覆うとともにゲート電極６に接続された連結電極６０と、第１の突出部２及び第２の突出部４を覆う層間絶縁膜と、前記層間絶縁膜を貫通して連結電極６０に接するゲートコンタクト１０と、を有する半導体装置及びその製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【目的】耐放射線特性の改善と高耐圧化が図れるＭＯＳ型半導体装置を提供する。
【解決手段】ＬＯＣＯＳ膜１８上に窒化膜１８を形成し、窒化膜１４上にＰＢＳＧ膜１０を形成する。窒化膜１４の屈折率を２．０〜２．１とし、膜厚を０．１μｍ〜０．５μｍとすることで半絶縁性薄膜にする。γ線でＬＯＣＯＳ膜１８内に発生した電子―正孔対のうち移動度が小さい正孔３１を窒化膜１４を通してソース電極１２に逃がし、ＬＯＣＯＳ膜１８にできる正の固定電荷３３の蓄積量を抑制する。このように３層構造とすることで耐放射線特性の改善と高耐圧化が図れる。 （もっと読む）

【課題】半導体装置の製造工程での乾燥処理におけるパターンの倒壊を抑制可能とする、半導体装置の製造方法を提供すること。
【解決手段】シリコン系材料を用いて構成されるシリコン系部材層を形成し、前記シリコン系部材層の上に、金属材料を用いて構成される金属部材層を形成し、前記金属部材層をパターニングし、パターニングされた前記金属部材層の表面に側壁膜を形成し、前記シリコン系部材層をパターニングすることにより、前記シリコン系部材層と、前記側壁膜で表面を覆われた前記金属部材層と、を備える構造体を形成し、薬液を用いて前記構造体の表面を洗浄し、前記構造体の表面から前記薬液を除去し、前記構造体の表面に撥水性保護膜を形成し、前記撥水性保護膜が形成された前記構造体の表面をリンスし、前記構造体の表面を乾燥させる、工程を含む。 （もっと読む）

【課題】飽和動作時のゲート電圧が高電圧であっても素子が破壊しにくい高耐圧ＭＯＳトランジスタを提供する。
【解決手段】Ｎチャネル型の高耐圧ＭＯＳトランジスタの低濃度不純物領域上のＬＯＣＯＳプロセスなどで形成される酸化膜と、ドレイン領域となる高濃度不純物領域との境界部の上をドレイン領域と接続している金属配線で覆うことで、境界部の低濃度不純物領域と高濃度不純物領域の接続部の電界集中を、金属配線から半導体基板に向かう電界で緩和させることができ、ＮＭＯＳトランジスタの飽和動作の高ゲート電圧時の衝突電離を抑制し、素子破壊の抑制と高耐圧化を図ることが可能となる。 （もっと読む）

【課題】金属配線部から、金属が層間絶縁膜に拡散することを抑制するためのシリコン窒化膜等から窒素や水素が拡散することによる影響を軽減した信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２上に形成された半導体素子部１００と、半導体素子部１００の上部に形成された銅配線２２５と、半導体素子部１００と銅配線２２５とを電気的に接続するプラグ電極２１６と、このプラグ電極２１６が酸化しないようにするシリコン酸化膜２２３と、半導体素子部１００の上部に形成されたアモルファスシリコン膜２１７と、アモルファスシリコン膜２１７の上部に形成されたＣｕ拡散防止膜２１８と、を有した半導体装置１とする。 （もっと読む）

【課題】半導体装置のリセスＬＯＣＯＳ構造の面積縮小及びリーク電流の抑制を図る。
【解決手段】ＬＯＣＯＳ膜を形成する領域のシリコン基板５０表面を異方性エッチングにより掘り下げて凹部を形成する。異方性エッチングにより形成された凹部に等方性エッチングを施し、凹部５８ｂの側面と底面とに挟まれるコーナー６０ｂを丸める。その後に、凹部５８ｂのシリコン基板５０を選択酸化して凹部５８ｂを埋めるＬＯＣＯＳ膜を形成する。凹部５８ｂのコーナー６０ｂを丸めることで、当該コーナー６０ｂの外側のシリコン基板５０におけるＬＯＣＯＳ膜によるストレスの集中が緩和され、シリコン基板５０の欠陥の発生が抑制される。 （もっと読む）

【課題】 半導体素子の表面に金属電極を形成する場合、バリア膜を形成することで、半導体素子の表面にめっき法を用いて厚い金属電極を形成することができる。しかし、バリア膜は導電性があるため、金属電極間に存在するバリア膜は絶縁する必要がある。
【解決方法】 層間絶縁膜１２が形成された半導体素子１４の表面に導電性のあるバリア膜１０を形成する。バリア膜１０の表面に金属電極５を形成した後に、半導体素子１４を熱酸化する。金属電極４が形成されていない領域のバリア膜１０ｃは酸化され絶縁性を示す。これにより金属電極同士は絶縁される。また金属電極５が形成されている領域のバリア膜１０ａ，１０ｂは金属電極５がマスクの役割を果し、酸化されず導電性を保つ。これにより金属電極５と半導体素子１４との導通は確保される。
その後、金属電極５表面の酸化膜２２を除去することで、金属電極５の導通も確保される。 （もっと読む）

【課題】導電性バンプと金属パッドとの接触界面における好適な機械強度を有する半導体装置を、より簡素なプロセスにて製造することのできる半導体装置の製造方法及びその製法にて製造された半導体装置を提供する。
【解決手段】半導体装置を製造するにあたり、金属パッド形成工程として、半導体基板１０の表面ＲＳのうちの金属パッド３０の周縁部が形成される部分にＬＯＣＯＳ酸化膜１２を形成する第１層間膜形成工程と、ＬＯＣＯＳ酸化膜１２の表面を含む半導体基板１０の表面ＲＳに所定の膜厚にて金属膜を形成する金属膜形成工程と、金属膜の平面視形状を所定の形状に整形する整形工程とを実行する。こうした金属パッド形成工程を通じて、ＬＯＣＯＳ酸化膜１２の表面及び半導体基板１０の表面ＲＳの側面断面視形状を、金属パッド３０の側面断面視形状に転写する。 （もっと読む）

【課題】半導体基板の深層にまで至る深い孔を有する半導体装置であれ、通常の半導体プロセスを通じて製造することのできる半導体装置の製造方法及びこの製法によって製造された半導体装置を提供する。
【解決手段】当該半導体装置の製造方法は、半導体基板１０に半導体素子を作製する素子作製工程と、当該半導体装置の構成要素として、所望の位置で開口するＬＯＣＯＳ酸化膜１２を半導体基板１２の表面ＲＳに形成する層間膜形成工程とを備える。孔形成工程では、層間膜形成工程にて形成されたＬＯＣＯＳ酸化膜１２をエッチングマスクとして利用して、半導体基板１０の表面ＲＳから該半導体基板１０の深層に至る孔１１ａを形成する孔形成工程を備える。 （もっと読む）

【課題】シリサイド層を有する半導体装置の製造プロセスを簡易化すること。
【解決手段】本発明に係る半導体装置の製造方法は、（Ａ）基板１上にポリメタルゲート電極３を形成する工程と、（Ｂ）全面に層間絶縁膜７を堆積する工程と、（Ｃ）ポリメタルゲート電極３及び基板１表面のそれぞれに届く第１及び第２コンタクトホールＣ３，Ｃ２を同時に形成する工程と、（Ｄ）第１コンタクトホールＣ３の底部において、露出している第１金属膜３ｂの表面をシリサイド化することにより第１シリサイド１０を形成する工程と、（Ｅ）全面に第２金属膜２０を堆積する工程と、（Ｆ）第２コンタクトホールＣ２の底部において、第２金属膜２０と基板１表面との間のシリサイド反応により第２シリサイド２２を形成する工程と、（Ｇ）未反応の第２金属膜２０を除去する工程とを有する。 （もっと読む）

【課題】段差部に近接した領域に導電体パターン（例えばゲート電極）が形成される場合に、導電体パターンの寸法精度を高くすることができる半導体装置の製造方法を提供する。
【解決手段】本半導体装置の製造方法は、素子分離膜２上、絶縁膜１２上、及びゲート絶縁膜３ｂ〜３ｄ上に導電膜４を形成する工程と、絶縁膜１２とゲート絶縁膜３ｂの間に位置する導電膜４に開口部４ｅを形成する工程と、導電膜４上及び開口部４ｅ内にフォトレジスト膜５１を形成し、その後露光及び現像することにより、ゲート絶縁膜３ｂから３ｄそれぞれの上方に位置するレジストパターン５１ｂ〜５１ｄ、及び絶縁膜１２の上方に位置するレジストパターン５１ａを形成する工程と、レジストパターン５１ａ〜５１ｄをマスクとして導電膜４をエッチングすることにより、ゲート電極４ｂ〜４ｄ及び上部導電膜４ａを形成する工程とを具備する。 （もっと読む）

【課題】 コンタクトパッドを形成する半導体装置の製造方法において、隣接する半導体素子間のショートを防止する。
【解決手段】 シリコン基板１１上に、それぞれが金属層１５を含むゲート電極１７とゲート電極１７を覆うゲート側壁絶縁膜２０とを有する複数のゲート電極構造体を形成する工程と、ゲート電極構造体を覆って全面にポリシリコン膜を堆積する工程と、ポリシリコン膜をパターニングし、隣接する２つのゲート電極構造体の間でシリコン基板１１に接続するコンタクトパッド２２を形成する工程（図３（ｇ））と、ゲート側壁絶縁膜のくぼみ２１に残留するポリシリコン２４を酸化させて酸化シリコン２５に形成する工程（図３（ｈ））とをこの順に有する。 （もっと読む）

【課題】工程数を増やさなくても寸法精度が高くなり、かつトランジスタを小型化できる半導体装置を提供する。
【解決手段】半導体基板１と、半導体基板１に形成されたＬＯＣＯＳ酸化膜２と、ＬＯＣＯＳ酸化膜２上に形成された絶縁膜８と、絶縁膜８及びＬＯＣＯＳ酸化膜２に形成された接続孔８ｂと、接続孔８ｂの下に位置する半導体基板１に形成された不純物領域７ｂと、絶縁膜８上に形成され、接続孔８ｂを介して不純物領域７ｂに接続する配線９ｂとを具備する。不純物領域７ｂをソース又はドレインとすると、ＬＯＣＯＳ酸化膜２の相互間に形成されたゲート電極４の周辺部を、ＬＯＣＯＳ酸化膜２上に位置させることができるため、チャネル領域１０ｃの寸法の誤差を、ＬＯＣＯＳ酸化膜２の寸法誤差のみに起因させることができる。従って、チャネル領域１０ｃの寸法精度を高くすることができる。 （もっと読む）

【課題】ＬＯＣＯＳ法により形成された酸化シリコン膜上のポリシリコン膜に接続されるコンタクトホールを作製する際に、コンタクトホールがポリシリコン膜を突き抜けないようにする。
【解決手段】熱酸化法を用いて基板７１上に酸化シリコン膜７４を形成するとき、各窒化シリコン膜１１は幅の狭い帯状であるため、その幅方向両端側から基板７１の表面へ酸素が供給されて膜７４が形成され、膜７４の膜厚Ｄａは膜厚Ｄｂに比べて薄くなる。ポリシリコン膜７６上のＢＰＳＧ膜７７の膜厚Ｈｃは、不純物領域７５上のＢＰＳＧ膜７７の膜厚Ｈａに比べて薄くなるが、膜厚Ｄａを十分に薄くすれば、各膜厚Ｈｃ，Ｈａの差を小さくできる。そのため、膜厚Ｄａを十分に薄くすれば、各コンタクトホール７８，７９を同時に形成するとき、ホール７８が領域７５と確実に接続されるようにエッチング条件を設定しても、ホール７９の底面７９ａが膜７６を突き抜けるのを防止できる。 （もっと読む）

【課題】 半導体装置が小型化・高密度化された場合であっても、ボンディング時の不良発生を抑制した高信頼性の半導体装置及びその製造方法を提供する。
【解決手段】 本発明の半導体装置１は、シリコン基板２上に酸化シリコンからなる下地絶縁膜３と複数のＬＯＣＯＳ酸化膜６が形成されている。さらに、その上にはポリシリコンからなる応力緩和部材７が選択的に形成されている。この応力緩和部材７は、ＬＯＣＯＳ酸化膜７とシリコン基板２の段差を利用して凹凸状に形成されている。さらに、応力緩和部材７と下地絶縁膜３の上には、ＢＰＳＧからなる層間絶縁膜８とアルミニウムからなる電極パッド９が形成され、その上にはＰＳＧ膜１０及びポリイミド膜１１からなる保護膜１２が積層形成されている。 （もっと読む）