半導体装置の製造方法
【課題】 極短時間アニール処理を行う際に、基板自体の損傷を抑制する半導体装置の製造方法を提供する。
【解決手段】 半導体基板上にゲート電極を形成する工程と、前記半導体基板に導電性の不純物を導入する工程と、前記半導体基板及び前記ゲート電極上に保護膜を形成する工程と、前記保護膜を形成後に前記半導体基板の裏面全面を研磨する工程と、前記半導体基板の裏面全面を研磨した後に前記半導体基板の表面が１０００℃以上での保持時間が０．１秒以下となるような加熱処理により前記不純物を活性化する工程とを備えることを特徴とする半導体装置の製造方法。
【解決手段】 半導体基板上にゲート電極を形成する工程と、前記半導体基板に導電性の不純物を導入する工程と、前記半導体基板及び前記ゲート電極上に保護膜を形成する工程と、前記保護膜を形成後に前記半導体基板の裏面全面を研磨する工程と、前記半導体基板の裏面全面を研磨した後に前記半導体基板の表面が１０００℃以上での保持時間が０．１秒以下となるような加熱処理により前記不純物を活性化する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特に極短時間アニール技術を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）素子の微細化進行に伴い、ＭＯＳＦＥＴ素子の一部として形成される不純物活性層の薄膜化の要求も厳しくなってきている。この不純物活性層の薄膜化を実現するために、不純物活性化の際の熱処理に対して高温化と短時間化が同時に求められるようになってきている。
【０００３】
近年ではフラッシュランプや赤外レーザーを用いた極短時間アニール（ＭＳＡ：millisecond anneal）なども用いられるようになって来た。（例えば、特許文献１参照。）
しかし、このような極短時間アニール処理を用いる場合には、極端な非平衡状態で半導体基板熱が加えられるため、基板に加わる応力が大きくなることが問題となっている。具体的には、時間が非常に短くかつ半導体基板の表面側のみを過熱する機構であるため、熱処理中の半導体基板の温度は基板の厚さ方向で温度勾配が発生し、基板の裏面に大きな引っ張り応力を与えてしまう。
【０００４】
ところで半導体装置の製造プロセスでは、ＭＳＡ工程を行う以前にさまざまな工程を経ており、これらの工程における半導体基板の機械的な搬送やプロセス室での基板保持などにより、半導体基板の裏面にはさまざまな傷がつく機会が存在している。
【０００５】
このような半導体基板の裏面についてしまう傷は、半導体製造装置によっては装置の調整によって軽減することが可能な場合があるが、製造装置の持つ機構によりどうしてもついてしまう傷や、たとえ調整を行っても偶発的についてしまう傷なども存在しており、この傷の発生機会を完全になくしてしまうことは事実上不可能である。
【０００６】
ＭＳＡ工程を適用する以前の半導体装置の製造プロセスにおいては、この裏面についてしまう傷は主に製品の不良率を上げてしまうパーティクルの発生源としてのみ問題視されてきた。しかし、ＭＳＡ技術の適用によりこの傷がＭＳＡプロセス中に発生する裏面応力の集中点として機能してしまい、裏面傷を起点とした基板の割れが発生してしまうことが問題となるようになってきている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１０８８９１
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、極短時間アニール処理を行う際に、基板自体の損傷を抑制する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様による半導体装置の製造方法は、半導体基板上にゲート電極を形成する工程と、前記半導体基板に導電性の不純物を導入する工程と、前記半導体基板及び前記ゲート電極上に保護膜を形成する工程と、前記保護膜を形成後に前記半導体基板の裏面全面を研磨する工程と、前記半導体基板の裏面全面を研磨した後に前記半導体基板の表面が１０００℃以上での保持時間が０．１秒以下となるような加熱処理により前記不純物を活性化する工程とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、極短時間アニール処理を行う際に、基板自体の損傷を抑制する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る裏面傷による応力発生のメカニズムを模式的に表した断面図である。
【図２】本発明の第１の実施形態に係るｄ／ｒの値の変化によって最大応力点に集中する応力が元の応力からどのぐらい増幅されるかを示したグラフである。
【図３】本発明の実施例１に係る半導体装置の製造方法を示す工程フロー図である。
【図４】本発明の実施例１に係る半導体装置の製造方法を模式的に表した工程断面図である。
【図５】本発明の実施例１に係る半導体装置の製造方法を模式的に表した工程断面図である。
【図６】本発明の実施例１に係る半導体装置の製造方法を模式的に表した工程断面図である。
【図７】本発明の実施例２に係る半導体装置の製造方法を示す工程フロー図である。
【図８】本発明の実施例２に係る半導体装置の製造方法を模式的に表した工程断面図である。
【図９】本発明の実施例２に係る半導体装置の製造方法を模式的に表した工程断面図である。
【図１０】本発明の実施例２に係る半導体装置の製造方法を模式的に表した工程断面図である。
【図１１】本発明の実施例３に係る半導体装置の製造方法を示す工程フロー図である。
【図１２】本発明の実施例３に係る半導体装置の製造方法を模式的に表した工程断面図である。
【図１３】本発明の実施例３に係る半導体装置の製造方法を模式的に表した工程断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１３】
まず、ＭＳＡ工程によって引っ張り応力が半導体基板の裏面傷によって集中するメカニズムについて図１を用いて説明する。基板裏面に加わる応力をσ０とし、プロセス中に発生する基板裏面傷の深さをｄ、傷の先端部の曲率半径をｒと仮定すると、基板裏面傷の先端付近の最大応力点（裏面傷の先端から深さ方向に２／ｒ程度の領域）に集中する最大応力σｍａｘは具体的には以下の式で表すことができる。
【００１４】
σｍａｘ〜（１＋２（ｄ／ｒ）１／２）σ０
上記の式より分かるように、ｄの値が大きくｒの値が小さくなればなるほど最大応力点に集中する応力が大きくなる。つまり開口幅が狭く深い傷が、開口幅が広く浅い傷よりも問題となる。図２は、ｄ／ｒの値の変化によって最大応力点に集中する応力が元の応力からどのぐらい増幅されるかを示したグラフである。
【００１５】
図２に示すように、元の応力σ０の数倍から数十倍にも到達するため、ＭＳＡ処理時に生じる引っ張り応力により、集中した応力値がシリコンの脆性破壊応力（１〜２ＧＰａ程度）を超えてしまい、シリコン基板が損傷するという問題が発生する。この問題を解決するためには、半導体基板裏面に応力が集中するような傷がない状態でＭＳＡ処理を行うことが求められる。
【００１６】
これまでの半導体製造プロセスにおける裏面傷の観察の結果、裏面傷の深さｄは１μｍ未満の浅いものから、１０〜２０μｍ程度の非常に深いものまでさまざまなものがあることが判明している。そのため、半導体基板裏面を少なくとも２０μｍ以上研磨すれば、ほとんどの傷がなくなってしまうか、たとえ若干の傷が残ったとしても傷の深さが大幅に浅くなることからその傷による応力の集中度合いは小さくなることが考えられる。
【００１７】
図３は、本発明の実施例１に係る半導体装置の製造方法を示す工程フロー図である。また、図４乃至図６は図３に示したプロセスフローを模式的に表した工程断面図である。図３乃至図６を用いて本発明の実施例１について説明する。なお、図４乃至図６に示したそれぞれの構成は、実際の寸法比とは異なるものであることを断っておく。
【００１８】
まず、図４（ａ）に示すように、半導体基板１の主面に例えばＲＩＥ（Reactive Ion Etching）法等を用いて溝を形成し、この溝の内部に絶縁膜を埋め込むことにより、素子分離絶縁領域２を形成する（Ｓ１０１）。続いて、イオン注入により半導体基板１の主面にウェル拡散層領域３を形成する（Ｓ１０２）。ウェル拡散層領域は各素子分離領域２に囲まれた領域毎にｐ型ウェルとｎ型ウェルに適宜作り分けても構わない。
【００１９】
次に、図４（ｂ）に示すように、周知のトランジスタ形成技術によって、ウェル拡散層領域３上にゲート絶縁膜４および多結晶シリコンなどのゲート電極５を形成する（Ｓ１０３）。ゲート電極絶縁膜４は、例えば、ウェル拡散層表面を熱酸化することによって形成したシリコン酸化膜（ＳｉＯ２）などを用い、ゲート電極は、ゲート絶縁膜４上に形成した多結晶シリコン膜、或いは金属膜等からなるゲート電極材料を加工することによって形成する。
【００２０】
次いで、図４（ｃ）に示すように、周知のイオン注入技術によって、ゲート電極４をマスクとしてイオン注入を行うことによってトランジスタのソース・ドレイン領域となるイオン注入領域６を形成する（Ｓ１０４）。
【００２１】
続いて、図５（ａ）に示すように、半導体基板１及びゲート電極５を覆うようにゲート電極側壁材料（例えば、シリコン窒化膜）７を堆積し、さらに基板表面保護膜（例えば、シリコン酸化膜）８を形成する（Ｓ１０５）。この保護膜８は続いて行われる半導体基板１の裏面研磨工程において、半導体基板１表面を保護するために形成される。保護膜８の材料は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いたシリコン酸化膜やシリコン窒化膜等が考えられる。
【００２２】
保護膜８を形成した後、図５（ｂ）に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法等を用いて半導体基板１の裏面全面を研磨する（Ｓ１０６）。ここで、半導体基板１の裏面とは、ゲート電極５が形成された面と反対側の面のことをいう。半導体基板１の裏面を研磨する量は適宜調整することが可能であるが、２０μｍ以上であることが望ましい。少なくとも２０μｍ以上研磨することによって、この工程までに半導体基板１の裏面全面に生じたほとんどの傷がなくなってしまうか、大幅に浅くなることから半導体基板１の損傷を効果的に抑制することができる。
【００２３】
半導体基板１の裏面を研磨した後、図５（ｃ）に示すように、保護膜８を例えば、希沸酸エッチング処理などを用いて除去する。（Ｓ１０７）。さらに露出したゲート電極側壁材料７をＲＩＥ（Reactive Ion Etching）法等を用いて加工することにより、ゲート電極側壁７を形成し、その後、図６（ａ）に示すように、ＭＳＡ処理として、例えばキセノン（Ｘｅ）フラッシュランプを用いて光を半導体基板１全面に照射する（Ｓ１０８）。
【００２４】
フラッシュランプの照射時間は１０ｍｓ以下とし、照射エネルギー密度は２０〜３５Ｊ／ｃｍ２とする。この光照射（フラッシュランプアニール）により、イオン注入領域６に形成された結晶欠陥が回復すると同時に導入された不純物元素が活性化され、ソース・ドレイン拡散層領域９が得られる。フラッシュランプ光の照射に際しては、光照射前から予め基板を４００℃程度の温度に加熱しておくことが望ましい。
【００２５】
なお、ＭＳＡ処理としてはフラッシュランプ光を用いたアニールの他に、ＣＯ２レーザーなどのガスレーザーや、ＹＡＧレーザーのような半導体レーザーなど、赤外から可視光のレーザー光用いたアニール処理を使用しても構わない。本実施例においてＭＳＡ処理とは、半導体基板１の表面が１０００℃以上に加熱され、かつ半導体基板１の表面の１０００℃以上での保持時間が０．１秒以下である熱処理のことを指す。
【００２６】
また、本実施例においては、フラッシュランプアニールなどのＭＳＡ処理を行う前に、表面保護膜８の除去やゲート側壁材料７の加工を行っているが、保護膜８やゲート側壁材料７が基板表面全体に残った状態でＭＳＡ処理を行っても構わない。
【００２７】
続いて、図６（ｂ）に示すように、スパッタ法等により、半導体基板１の表面にニッケル（Ｎｉ）等の金属を堆積し、加熱処理を行うことによってゲート電極５及びソース・ドレイン拡散層領域９の表面をそれぞれシリサイド化し、ニッケルシリサイド膜１０を形成する。加熱処理後、素子分離領域２上等に残った未反応の金属をウェットエッチング等により除去する。
【００２８】
次に、図６（ｃ）に示すように、半導体基板１の表面に、例えば、シリコン酸化膜等の層間絶縁膜１１を堆積する。そして、ゲート電極５及びソース・ドレイン拡散層９の上の層間絶縁膜１１に、コンタクトホールがそれぞれ開口される。それぞれのコンタクトホールに金属等の導電性材料を埋め込みコンタクトプラグ１２を形成し、このコンタクトプラグ１２に金属配線１３を接続することにより半導体装置が製造される。
【００２９】
以上示したように、本発明の実施例１に係る半導体装置の製造方法を用いることによって、ＭＳＡ処理前に半導体基板１の裏面に生じた傷を除去、或いは浅くすることができる。そうすることにより、ＭＳＡ処理時の半導体基板１への熱応力を緩和することができ、半導体基板１の損傷を抑制することができる。
【００３０】
なお、半導体基板１の裏面の研磨を行う工程位置に関しては、ＭＳＡ工程の直前が最も望ましいが、工程の組み合わせによってＭＳＡ工程直前に行うことが困難な場合においては、少なくともゲート電極４のパターンを形成し終えた後のいずれかのタイミングで半導体基板裏面の研磨を行うようにすれば、半導体基板１の損傷を抑制する効果を得ることができる。
【実施例２】
【００３１】
続いて、本発明の実施例２に係る半導体装置の製造方法について説明する。図７は、本発明の実施例２に係る半導体装置の製造方法を示す工程フロー図である。また、図８乃至図１０は図７に示したプロセスフローを模式的に表した工程断面図である。図７乃至図１０を用いて本発明の実施例２について説明する。本発明の実施例２に係る半導体装置の製造方法では、ＭＳＡ処理と従来のＲＴＡ（Rapid Thermal Annealing）処理とを組み合わせた工程を有していることを特徴としている。
【００３２】
以下にその実施例について説明する。まず、図８（ａ）に示すように、半導体基板２１の主面に例えばＲＩＥ法等を用いて溝を形成し、この溝の内部に絶縁膜を埋め込むことにより、素子分離領域２２を形成する（Ｓ２０１）。続いて、イオン注入により半導体基板２１の主面にウェル拡散層領域２３を形成する（Ｓ２０２）。ウェル拡散層領域は各素子分離領域２２に囲まれた領域毎にｐ型ウェルとｎ型ウェルに適宜作り分けても構わない。
【００３３】
次に、図８（ｂ）に示すように、周知のトランジスタ形成技術によって、ウェル拡散層領域２３上にゲート絶縁膜２４および多結晶シリコンなどのゲート電極２５を形成する（Ｓ２０３）。ゲート絶縁膜２４材料は、例えば、ウェル拡散層２３表面を熱酸化することによって形成したシリコン酸化膜などを用い、ゲート電極２５は、ゲート絶縁膜２４上に形成した多結晶シリコン膜、或いは金属膜等からなるゲート電極材料を加工することによって形成する。
【００３４】
次いで、図８（ｃ）に示すように、周知のイオン注入技術によって、トランジスタのソース・ドレイン・エクステンション領域となる比較的浅いイオン注入領域２６を形成する（Ｓ２０４）。さらに、図９（ａ）に示すように、基板全面にシリコン酸化膜などを堆積しＲＩＥ法等を用いて加工することにより、ゲート側壁絶縁膜２７を形成し（Ｓ２０５）、ゲート電極２５とゲート側壁絶縁膜２７をマスクにして、周知のイオン注入技術によって、トランジスタのソース・ドレイン・コンタクト領域となる比較的深いイオン注入領域２８を形成する（Ｓ２０６）。
【００３５】
続いて、図９（ｂ）に示すように、基板表面全体に、シリコン窒化膜等の表面保護膜２９を堆積し（Ｓ２０７）、ＲＴＡ処理として、例えば１０００〜１０７０℃程度のＳｐｉｋｅ ＲＴＡや、１０００℃以下程度の１０〜３０秒程度のＳｏａｋ ＲＴＡ処理等を行うことによって、ソース・ドレイン・エクステンション領域となる比較的浅いイオン注入領域２６やソース・ドレイン・コンタクト領域となる比較的深いイオン注入領域２８の結晶欠陥を回復すると同時に、導入された不純物元素が活性化され、各々ソース・ドレイン・エクステンション拡散層領域３０およびソース・ドレイン・コンタクト拡散層領域３１が得られる。本実施例においてＲＴＡ処理とは、半導体基板２１の温度が９００℃以上１１００℃以下の範囲に保たれる時間が、１秒以上１２０秒以下である熱処理のことを指す。
【００３６】
ここで、シリコン窒化膜等の表面保護膜２９材料に、高ストレスのシリコン窒化膜などを用いることによって、ＲＴＡ処理による再結晶化の課程で多結晶シリコンゲート電極にストレスを蓄積し、トランジスタのチャネル領域のキャリア移動度を向上させる、いわゆるＳＭＴ（Stress Memorization Technology）技術と併用することも可能である。
【００３７】
その後、図９（ｃ）に示すように、例えばＣＭＰ法等を用いて半導体基板２１の裏面を研磨する（Ｓ２０９）。半導体基板２１の裏面を研磨する量は適宜調整することが可能であるが、２０μｍ以上であることが望ましい。少なくとも２０μｍ以上研磨することによって、この工程までに半導体基板２１の裏面全面に生じたほとんどの傷がなくなってしまうか、大幅に浅くなることから半導体基板２１の損傷を効果的に抑制することができる。
【００３８】
半導体基板２１の裏面を研磨した後、保護膜２９を除去する。なお、保護膜２９を介して後のＭＳＡ処理を行う場合には、ＭＳＡ工程とこの工程の順序を入れ替えても構わない（Ｓ２１０）。また、本実施例では保護膜１６の形成前にＲＴＡ処理を行っているため、保護膜を除去する際に結晶化されていない不純物拡散層がエッチングされることを抑制することができる。
【００３９】
保護膜２９を除去した後、図１０に示すように、ＭＳＡ処理として、例えばキセノン（Ｘｅ）フラッシュランプを用いて光を半導体基板２１全面に照射する（Ｓ２０９）。フラッシュランプの照射時間は１０ｍｓ以下とし、照射エネルギー密度は２０〜３５Ｊ／ｃｍ２とする。この光照射（フラッシュランプアニール）により、ソース・ドレイン・エクステンション拡散層領域３０、ソース・ドレイン・コンタクト拡散層領域３１、および多結晶シリコンゲート電極２５に導入された不純物の活性化率が上がり、素子の性能が向上する。フラッシュランプ光の照射に際しては、光照射前から予め半導体基板２１を４００℃程度の温度に加熱しておくことが望ましい。
【００４０】
なお、ＭＳＡ処理としてはフラッシュランプ光を用いたアニールの他に、ＣＯ２レーザーなどのガスレーザーや、ＹＡＧレーザーのような半導体レーザーなど、赤外から可視光のレーザー光を用いたアニール処理を使用しても構わない。本実施例においてＭＳＡ処理とは、半導体基板１１の表面が１０００℃以上に加熱され、かつ半導体基板１１の表面の１０００℃以上での保持時間が０．１秒以下である熱処理のことを指す。
【００４１】
この後の工程については、前記した実施例１と同様であるのでここでの説明は省略する。
【００４２】
以上示したように、本発明の実施例２に係る半導体装置の製造方法を用いることによって、ＭＳＡ処理前に半導体基板２１の裏面に生じた傷を除去、或いは浅くすることができる。そうすることにより、ＭＳＡ処理時の半導体基板２１への熱応力を緩和することができ、半導体基板２１の損傷を抑制することができる。また、保護膜２９の形成前にＲＴＡ処理を行っていることにより、不純物層に残留する結晶欠陥の更なる抑制や、保護膜２９除去時の不純物拡散層表面のエッチングを抑制することができる。
【００４３】
なお、半導体基板２１の裏面の研磨を行う工程位置に関しては、ＭＳＡ工程の直前が最も望ましいが、工程の組み合わせによってＭＳＡ工程直前に行うことが困難な場合においては、少なくともゲート電極２５のパターンを形成し終えた後のいずれかのタイミングで半導体基板裏面の研磨を行うようにすれば、半導体基板２１の損傷を抑制する効果を得ることができる。
【実施例３】
【００４４】
続いて、本発明の実施例３に係る半導体装置の製造方法について説明する。図１１は、本発明の実施例３に係る半導体装置の製造方法を示す工程フロー図である。また、図１２乃至図１４は図１１に示したプロセスフローを模式的に表した工程断面図である。図１２乃至図１４を用いて本発明の実施例３について説明する。本発明の実施例３に係る半導体装置の製造方法では、実施例１の工程に加えてさらに半導体基板の裏面にホウ素ドープ多結晶シリコン膜、シリコン窒化膜の少なくとも一方を形成する工程を有していることを特徴としている。
【００４５】
半導体装置の製造工程において、半導体基板の裏面に高濃度のホウ素（Ｂｏｒｏｎ）をドープした多結晶シリコンを付けておいたり、半導体基板の裏面にシリコン窒化膜を残しておいたりすることで、半導体製造プロセスにおける予期し得ない金属汚染における影響を低減するという手法が用いられる場合がある。ここでホウ素ドープ多結晶シリコン膜は主に金属元素に対するゲッタリング層の役割を、シリコン窒化膜は主に金属元素の汚染から半導体基板裏面を保護する保護層の役割を果たしている。半導体装置の製造工程で基板の裏面研磨を行う場合には、あらかじめ形成しておいた高濃度のホウ素をドープした多結晶シリコンやシリコン窒化膜が無くなってしまうという問題点は、以下のような方法により回避できる。
【００４６】
まず、図１２（ａ）に示すように、半導体基板４１の主面に例えばＲＩＥ法等を用いて、溝を形成し、この溝の内部に絶縁膜を埋め込むことにより、素子分離絶縁領域４２を形成する（Ｓ３０１）。続いて、イオン注入により半導体基板４１の主面にウェル拡散層領域４３を形成する（Ｓ３０２）。ウェル拡散層領域は各素子分離領域４２に囲まれた領域毎にｐ型ウェルとｎ型ウェルに適宜作り分けても構わない。
【００４７】
次に、図１２（ｂ）に示すように、周知のトランジスタ形成技術によって、ウェル拡散層領域４３上にゲート絶縁膜４４および多結晶シリコンなどのゲート電極４５を形成する（Ｓ３０３）。ゲート絶縁膜４４材料は、例えば、ウェル拡散層表面を熱酸化することによって形成したシリコン酸化膜（ＳｉＯ２）などを用い、ゲート電極４５は、ゲート絶縁膜４４上に形成した多結晶シリコン膜、或いは金属膜等からなるゲート電極材料を加工することによって形成する。
【００４８】
次いで、図１２（ｃ）に示すように、周知のイオン注入技術によって、ゲート電極４５をマスクとしてイオン注入を行うことによってトランジスタのソース・ドレイン領域となるイオン注入領域４６を形成する（Ｓ３０４）。
【００４９】
続いて、図１３（ａ）に示すように、半導体基板４１及びゲート電極４５を覆うようにゲート電極側壁材料（例えばシリコン窒化膜）４７を堆積し、さらに基板表面保護膜（例えばシリコン酸化膜）４８を形成する（Ｓ３０５）。この保護膜４８は続いて行われる半導体基板４１の裏面研磨工程において、半導体基板４１表面を保護するために形成される。保護膜４８の材料としては、例えば、ＣＶＤ法を用いたシリコン酸化膜やシリコン窒化膜等が考えられる。
【００５０】
保護膜４８を形成した後、例えばＣＭＰ法等を用いて半導体基板４１の裏面全面を研磨する（Ｓ３０６）。ここで、半導体基板４１の裏面とは、ゲート電極４５が形成された面と反対側の面のことをいう。半導体基板４１の裏面を研磨する量は適宜調整することが可能であるが、２０μｍ以上であることが望ましい。少なくとも２０μｍ以上研磨することによって、この工程までに半導体基板４１の裏面全面に生じたほとんどの傷がなくなってしまうか、大幅に浅くなることから半導体基板４１の損傷を効果的に抑制することができる。
【００５１】
半導体基板４１の裏面を研磨した後、図１３（ｂ）に示すように、スパッタ法やプラズマＣＶＤ法などの比較的低温で製膜可能でかつ基板裏面に選択的に堆積可能な方法によって、半導体基板４１の裏面にホウ素ドープ多結晶シリコン膜４９を形成する（Ｓ３０７）。ここで、ホウ素ドープ多結晶シリコン膜４９の形成に続いて、ホウ素ドープ多結晶シリコン膜４９上にシリコン窒化膜５０を形成しても構わない。また、ホウ素ドープ多結晶シリコン膜４９の形成なしに、半導体基板４１の裏面に直接シリコン窒化膜を形成しても構わない。低温で成膜可能なプロセスを用いることによって、活性化の熱処理前にイオン注入領域２５の不純物が拡散してしまうことを抑制することができる。
【００５２】
さらに、ホウ素ドープ多結晶シリコン膜４９やシリコン窒化膜５０の製膜に、半導体基板４１の表裏面に同時に製膜されるＬＰ−ＣＶＤ法等の堆積方法を用いても構わない。半導体基板４１の表裏面に同時に成膜を行い、半導体基板４１の表面側に堆積された膜のみを除去することでも、裏面保護膜を形成することが可能である。半導体基板４１の表面側に堆積された膜を除去する方法として、表面保護膜４８をエッチングストッパーとしたＲＩＥ法等によるエッチングを挙げることができる。
【００５３】
続いて、図１３（ｃ）に示すように、表面保護膜４８を例えば、希沸酸エッチング処理などを用いて除去する（Ｓ３０８）。さらに露出したゲート電極側壁材料（例えばシリコン窒化膜）４７をＲＩＥ法等で加工することにより、ゲート電極側壁４７を形成する。ゲート電極側壁４７を形成した後に、ＭＳＡ処理として、例えばキセノン（Ｘｅ）フラッシュランプを用いて光を半導体基板４１全面に照射する（Ｓ３０９）。
【００５４】
フラッシュランプの照射時間は１０ｍｓ以下とし、照射エネルギー密度は２０〜３５Ｊ／ｃｍ２とする。この光照射（フラッシュランプアニール）により、イオン注入領域４６に形成された結晶欠陥が回復すると同時に導入された不純物元素が活性化され、ソース・ドレイン拡散層領域５１が得られる。フラッシュランプ光の照射に際しては、光照射前から予め半導体基板４１を４００℃程度の温度に加熱しておくことが望ましい。
【００５５】
なお、ＭＳＡ処理としてはフラッシュランプ光を用いたアニールの他に、ＣＯ２レーザーなどのガスレーザーや、ＹＡＧレーザーのような半導体レーザーなど、赤外から可視光のレーザー光を用いたアニール処理を使用しても構わない。本実施例においてＭＳＡ処理とは、半導体基板４１の表面が１０００℃以上に加熱され、かつ半導体基板４１の表面の１０００℃以上での保持時間が０．１秒以下である熱処理のことを指す。また、本実施例においては、フラッシュランプアニールなどのＭＳＡ処理を行う前に、表面保護膜４８の除去やゲート側壁材料４７の加工を行っているが、保護膜４８やゲート側壁材料４７が基板表面全体に残った状態でＭＳＡ処理を行っても構わない。
【００５６】
この後の工程については、前記した実施例１と同様であるのでここでの説明は省略する。
【００５７】
以上示したように、本発明の実施例３に係る半導体装置の製造方法を用いることによって、ＭＳＡ処理前に半導体基板４１の裏面に生じた傷を除去、或いは浅くすることができる。そうすることにより、ＭＳＡ処理時の半導体基板４１への熱応力を緩和することができ、半導体基板４１の損傷を抑制することができる。
【００５８】
なお、半導体基板４１の裏面の研磨を行う工程位置に関しては、ＭＳＡ工程の直前が最も望ましいが、工程の組み合わせによってＭＳＡ工程直前に行うことが困難な場合においては、少なくともゲート電極４５のパターンを形成し終えた後のいずれかのタイミングで半導体基板裏面の研磨を行うようにすれば、半導体基板４１の損傷を抑制する効果を得ることができる。
【００５９】
本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。例えば、実施例２の工程に加えて実施例３に記載したホウ素ドープ多結晶シリコン膜やシリコン窒化膜を半導体基板裏面に形成しても構わない。
【符号の説明】
【００６０】
１、２１、４１ 半導体基板
２、２２、４２ 素子分離領域
３、２３、４３ ウェル拡散層領域
４、２４、４４ ゲート絶縁膜
５、２５、４５ ゲート電極
６、４６ イオン注入領域
７、２７、４７ ゲート側壁材料
８、２９、４８ 保護膜
９、５１ ソース・ドレイン拡散層領域
１０ ニッケルシリサイド膜
１１ 層間絶縁膜
１２ コンタクトプラグ
１３ 金属配線
２６ 浅いイオン注入領域
２８ 深いイオン注入領域
３０ ソース・ドレイン・エクステンション拡散層領域
３１ ソース・ドレイン・コンタクト拡散層領域
４９ ホウ素ドープ多結晶シリコン膜
５０ シリコン窒化膜
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特に極短時間アニール技術を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）素子の微細化進行に伴い、ＭＯＳＦＥＴ素子の一部として形成される不純物活性層の薄膜化の要求も厳しくなってきている。この不純物活性層の薄膜化を実現するために、不純物活性化の際の熱処理に対して高温化と短時間化が同時に求められるようになってきている。
【０００３】
近年ではフラッシュランプや赤外レーザーを用いた極短時間アニール（ＭＳＡ：millisecond anneal）なども用いられるようになって来た。（例えば、特許文献１参照。）
しかし、このような極短時間アニール処理を用いる場合には、極端な非平衡状態で半導体基板熱が加えられるため、基板に加わる応力が大きくなることが問題となっている。具体的には、時間が非常に短くかつ半導体基板の表面側のみを過熱する機構であるため、熱処理中の半導体基板の温度は基板の厚さ方向で温度勾配が発生し、基板の裏面に大きな引っ張り応力を与えてしまう。
【０００４】
ところで半導体装置の製造プロセスでは、ＭＳＡ工程を行う以前にさまざまな工程を経ており、これらの工程における半導体基板の機械的な搬送やプロセス室での基板保持などにより、半導体基板の裏面にはさまざまな傷がつく機会が存在している。
【０００５】
このような半導体基板の裏面についてしまう傷は、半導体製造装置によっては装置の調整によって軽減することが可能な場合があるが、製造装置の持つ機構によりどうしてもついてしまう傷や、たとえ調整を行っても偶発的についてしまう傷なども存在しており、この傷の発生機会を完全になくしてしまうことは事実上不可能である。
【０００６】
ＭＳＡ工程を適用する以前の半導体装置の製造プロセスにおいては、この裏面についてしまう傷は主に製品の不良率を上げてしまうパーティクルの発生源としてのみ問題視されてきた。しかし、ＭＳＡ技術の適用によりこの傷がＭＳＡプロセス中に発生する裏面応力の集中点として機能してしまい、裏面傷を起点とした基板の割れが発生してしまうことが問題となるようになってきている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１０８８９１
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、極短時間アニール処理を行う際に、基板自体の損傷を抑制する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様による半導体装置の製造方法は、半導体基板上にゲート電極を形成する工程と、前記半導体基板に導電性の不純物を導入する工程と、前記半導体基板及び前記ゲート電極上に保護膜を形成する工程と、前記保護膜を形成後に前記半導体基板の裏面全面を研磨する工程と、前記半導体基板の裏面全面を研磨した後に前記半導体基板の表面が１０００℃以上での保持時間が０．１秒以下となるような加熱処理により前記不純物を活性化する工程とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、極短時間アニール処理を行う際に、基板自体の損傷を抑制する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る裏面傷による応力発生のメカニズムを模式的に表した断面図である。
【図２】本発明の第１の実施形態に係るｄ／ｒの値の変化によって最大応力点に集中する応力が元の応力からどのぐらい増幅されるかを示したグラフである。
【図３】本発明の実施例１に係る半導体装置の製造方法を示す工程フロー図である。
【図４】本発明の実施例１に係る半導体装置の製造方法を模式的に表した工程断面図である。
【図５】本発明の実施例１に係る半導体装置の製造方法を模式的に表した工程断面図である。
【図６】本発明の実施例１に係る半導体装置の製造方法を模式的に表した工程断面図である。
【図７】本発明の実施例２に係る半導体装置の製造方法を示す工程フロー図である。
【図８】本発明の実施例２に係る半導体装置の製造方法を模式的に表した工程断面図である。
【図９】本発明の実施例２に係る半導体装置の製造方法を模式的に表した工程断面図である。
【図１０】本発明の実施例２に係る半導体装置の製造方法を模式的に表した工程断面図である。
【図１１】本発明の実施例３に係る半導体装置の製造方法を示す工程フロー図である。
【図１２】本発明の実施例３に係る半導体装置の製造方法を模式的に表した工程断面図である。
【図１３】本発明の実施例３に係る半導体装置の製造方法を模式的に表した工程断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１３】
まず、ＭＳＡ工程によって引っ張り応力が半導体基板の裏面傷によって集中するメカニズムについて図１を用いて説明する。基板裏面に加わる応力をσ０とし、プロセス中に発生する基板裏面傷の深さをｄ、傷の先端部の曲率半径をｒと仮定すると、基板裏面傷の先端付近の最大応力点（裏面傷の先端から深さ方向に２／ｒ程度の領域）に集中する最大応力σｍａｘは具体的には以下の式で表すことができる。
【００１４】
σｍａｘ〜（１＋２（ｄ／ｒ）１／２）σ０
上記の式より分かるように、ｄの値が大きくｒの値が小さくなればなるほど最大応力点に集中する応力が大きくなる。つまり開口幅が狭く深い傷が、開口幅が広く浅い傷よりも問題となる。図２は、ｄ／ｒの値の変化によって最大応力点に集中する応力が元の応力からどのぐらい増幅されるかを示したグラフである。
【００１５】
図２に示すように、元の応力σ０の数倍から数十倍にも到達するため、ＭＳＡ処理時に生じる引っ張り応力により、集中した応力値がシリコンの脆性破壊応力（１〜２ＧＰａ程度）を超えてしまい、シリコン基板が損傷するという問題が発生する。この問題を解決するためには、半導体基板裏面に応力が集中するような傷がない状態でＭＳＡ処理を行うことが求められる。
【００１６】
これまでの半導体製造プロセスにおける裏面傷の観察の結果、裏面傷の深さｄは１μｍ未満の浅いものから、１０〜２０μｍ程度の非常に深いものまでさまざまなものがあることが判明している。そのため、半導体基板裏面を少なくとも２０μｍ以上研磨すれば、ほとんどの傷がなくなってしまうか、たとえ若干の傷が残ったとしても傷の深さが大幅に浅くなることからその傷による応力の集中度合いは小さくなることが考えられる。
【００１７】
図３は、本発明の実施例１に係る半導体装置の製造方法を示す工程フロー図である。また、図４乃至図６は図３に示したプロセスフローを模式的に表した工程断面図である。図３乃至図６を用いて本発明の実施例１について説明する。なお、図４乃至図６に示したそれぞれの構成は、実際の寸法比とは異なるものであることを断っておく。
【００１８】
まず、図４（ａ）に示すように、半導体基板１の主面に例えばＲＩＥ（Reactive Ion Etching）法等を用いて溝を形成し、この溝の内部に絶縁膜を埋め込むことにより、素子分離絶縁領域２を形成する（Ｓ１０１）。続いて、イオン注入により半導体基板１の主面にウェル拡散層領域３を形成する（Ｓ１０２）。ウェル拡散層領域は各素子分離領域２に囲まれた領域毎にｐ型ウェルとｎ型ウェルに適宜作り分けても構わない。
【００１９】
次に、図４（ｂ）に示すように、周知のトランジスタ形成技術によって、ウェル拡散層領域３上にゲート絶縁膜４および多結晶シリコンなどのゲート電極５を形成する（Ｓ１０３）。ゲート電極絶縁膜４は、例えば、ウェル拡散層表面を熱酸化することによって形成したシリコン酸化膜（ＳｉＯ２）などを用い、ゲート電極は、ゲート絶縁膜４上に形成した多結晶シリコン膜、或いは金属膜等からなるゲート電極材料を加工することによって形成する。
【００２０】
次いで、図４（ｃ）に示すように、周知のイオン注入技術によって、ゲート電極４をマスクとしてイオン注入を行うことによってトランジスタのソース・ドレイン領域となるイオン注入領域６を形成する（Ｓ１０４）。
【００２１】
続いて、図５（ａ）に示すように、半導体基板１及びゲート電極５を覆うようにゲート電極側壁材料（例えば、シリコン窒化膜）７を堆積し、さらに基板表面保護膜（例えば、シリコン酸化膜）８を形成する（Ｓ１０５）。この保護膜８は続いて行われる半導体基板１の裏面研磨工程において、半導体基板１表面を保護するために形成される。保護膜８の材料は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いたシリコン酸化膜やシリコン窒化膜等が考えられる。
【００２２】
保護膜８を形成した後、図５（ｂ）に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法等を用いて半導体基板１の裏面全面を研磨する（Ｓ１０６）。ここで、半導体基板１の裏面とは、ゲート電極５が形成された面と反対側の面のことをいう。半導体基板１の裏面を研磨する量は適宜調整することが可能であるが、２０μｍ以上であることが望ましい。少なくとも２０μｍ以上研磨することによって、この工程までに半導体基板１の裏面全面に生じたほとんどの傷がなくなってしまうか、大幅に浅くなることから半導体基板１の損傷を効果的に抑制することができる。
【００２３】
半導体基板１の裏面を研磨した後、図５（ｃ）に示すように、保護膜８を例えば、希沸酸エッチング処理などを用いて除去する。（Ｓ１０７）。さらに露出したゲート電極側壁材料７をＲＩＥ（Reactive Ion Etching）法等を用いて加工することにより、ゲート電極側壁７を形成し、その後、図６（ａ）に示すように、ＭＳＡ処理として、例えばキセノン（Ｘｅ）フラッシュランプを用いて光を半導体基板１全面に照射する（Ｓ１０８）。
【００２４】
フラッシュランプの照射時間は１０ｍｓ以下とし、照射エネルギー密度は２０〜３５Ｊ／ｃｍ２とする。この光照射（フラッシュランプアニール）により、イオン注入領域６に形成された結晶欠陥が回復すると同時に導入された不純物元素が活性化され、ソース・ドレイン拡散層領域９が得られる。フラッシュランプ光の照射に際しては、光照射前から予め基板を４００℃程度の温度に加熱しておくことが望ましい。
【００２５】
なお、ＭＳＡ処理としてはフラッシュランプ光を用いたアニールの他に、ＣＯ２レーザーなどのガスレーザーや、ＹＡＧレーザーのような半導体レーザーなど、赤外から可視光のレーザー光用いたアニール処理を使用しても構わない。本実施例においてＭＳＡ処理とは、半導体基板１の表面が１０００℃以上に加熱され、かつ半導体基板１の表面の１０００℃以上での保持時間が０．１秒以下である熱処理のことを指す。
【００２６】
また、本実施例においては、フラッシュランプアニールなどのＭＳＡ処理を行う前に、表面保護膜８の除去やゲート側壁材料７の加工を行っているが、保護膜８やゲート側壁材料７が基板表面全体に残った状態でＭＳＡ処理を行っても構わない。
【００２７】
続いて、図６（ｂ）に示すように、スパッタ法等により、半導体基板１の表面にニッケル（Ｎｉ）等の金属を堆積し、加熱処理を行うことによってゲート電極５及びソース・ドレイン拡散層領域９の表面をそれぞれシリサイド化し、ニッケルシリサイド膜１０を形成する。加熱処理後、素子分離領域２上等に残った未反応の金属をウェットエッチング等により除去する。
【００２８】
次に、図６（ｃ）に示すように、半導体基板１の表面に、例えば、シリコン酸化膜等の層間絶縁膜１１を堆積する。そして、ゲート電極５及びソース・ドレイン拡散層９の上の層間絶縁膜１１に、コンタクトホールがそれぞれ開口される。それぞれのコンタクトホールに金属等の導電性材料を埋め込みコンタクトプラグ１２を形成し、このコンタクトプラグ１２に金属配線１３を接続することにより半導体装置が製造される。
【００２９】
以上示したように、本発明の実施例１に係る半導体装置の製造方法を用いることによって、ＭＳＡ処理前に半導体基板１の裏面に生じた傷を除去、或いは浅くすることができる。そうすることにより、ＭＳＡ処理時の半導体基板１への熱応力を緩和することができ、半導体基板１の損傷を抑制することができる。
【００３０】
なお、半導体基板１の裏面の研磨を行う工程位置に関しては、ＭＳＡ工程の直前が最も望ましいが、工程の組み合わせによってＭＳＡ工程直前に行うことが困難な場合においては、少なくともゲート電極４のパターンを形成し終えた後のいずれかのタイミングで半導体基板裏面の研磨を行うようにすれば、半導体基板１の損傷を抑制する効果を得ることができる。
【実施例２】
【００３１】
続いて、本発明の実施例２に係る半導体装置の製造方法について説明する。図７は、本発明の実施例２に係る半導体装置の製造方法を示す工程フロー図である。また、図８乃至図１０は図７に示したプロセスフローを模式的に表した工程断面図である。図７乃至図１０を用いて本発明の実施例２について説明する。本発明の実施例２に係る半導体装置の製造方法では、ＭＳＡ処理と従来のＲＴＡ（Rapid Thermal Annealing）処理とを組み合わせた工程を有していることを特徴としている。
【００３２】
以下にその実施例について説明する。まず、図８（ａ）に示すように、半導体基板２１の主面に例えばＲＩＥ法等を用いて溝を形成し、この溝の内部に絶縁膜を埋め込むことにより、素子分離領域２２を形成する（Ｓ２０１）。続いて、イオン注入により半導体基板２１の主面にウェル拡散層領域２３を形成する（Ｓ２０２）。ウェル拡散層領域は各素子分離領域２２に囲まれた領域毎にｐ型ウェルとｎ型ウェルに適宜作り分けても構わない。
【００３３】
次に、図８（ｂ）に示すように、周知のトランジスタ形成技術によって、ウェル拡散層領域２３上にゲート絶縁膜２４および多結晶シリコンなどのゲート電極２５を形成する（Ｓ２０３）。ゲート絶縁膜２４材料は、例えば、ウェル拡散層２３表面を熱酸化することによって形成したシリコン酸化膜などを用い、ゲート電極２５は、ゲート絶縁膜２４上に形成した多結晶シリコン膜、或いは金属膜等からなるゲート電極材料を加工することによって形成する。
【００３４】
次いで、図８（ｃ）に示すように、周知のイオン注入技術によって、トランジスタのソース・ドレイン・エクステンション領域となる比較的浅いイオン注入領域２６を形成する（Ｓ２０４）。さらに、図９（ａ）に示すように、基板全面にシリコン酸化膜などを堆積しＲＩＥ法等を用いて加工することにより、ゲート側壁絶縁膜２７を形成し（Ｓ２０５）、ゲート電極２５とゲート側壁絶縁膜２７をマスクにして、周知のイオン注入技術によって、トランジスタのソース・ドレイン・コンタクト領域となる比較的深いイオン注入領域２８を形成する（Ｓ２０６）。
【００３５】
続いて、図９（ｂ）に示すように、基板表面全体に、シリコン窒化膜等の表面保護膜２９を堆積し（Ｓ２０７）、ＲＴＡ処理として、例えば１０００〜１０７０℃程度のＳｐｉｋｅ ＲＴＡや、１０００℃以下程度の１０〜３０秒程度のＳｏａｋ ＲＴＡ処理等を行うことによって、ソース・ドレイン・エクステンション領域となる比較的浅いイオン注入領域２６やソース・ドレイン・コンタクト領域となる比較的深いイオン注入領域２８の結晶欠陥を回復すると同時に、導入された不純物元素が活性化され、各々ソース・ドレイン・エクステンション拡散層領域３０およびソース・ドレイン・コンタクト拡散層領域３１が得られる。本実施例においてＲＴＡ処理とは、半導体基板２１の温度が９００℃以上１１００℃以下の範囲に保たれる時間が、１秒以上１２０秒以下である熱処理のことを指す。
【００３６】
ここで、シリコン窒化膜等の表面保護膜２９材料に、高ストレスのシリコン窒化膜などを用いることによって、ＲＴＡ処理による再結晶化の課程で多結晶シリコンゲート電極にストレスを蓄積し、トランジスタのチャネル領域のキャリア移動度を向上させる、いわゆるＳＭＴ（Stress Memorization Technology）技術と併用することも可能である。
【００３７】
その後、図９（ｃ）に示すように、例えばＣＭＰ法等を用いて半導体基板２１の裏面を研磨する（Ｓ２０９）。半導体基板２１の裏面を研磨する量は適宜調整することが可能であるが、２０μｍ以上であることが望ましい。少なくとも２０μｍ以上研磨することによって、この工程までに半導体基板２１の裏面全面に生じたほとんどの傷がなくなってしまうか、大幅に浅くなることから半導体基板２１の損傷を効果的に抑制することができる。
【００３８】
半導体基板２１の裏面を研磨した後、保護膜２９を除去する。なお、保護膜２９を介して後のＭＳＡ処理を行う場合には、ＭＳＡ工程とこの工程の順序を入れ替えても構わない（Ｓ２１０）。また、本実施例では保護膜１６の形成前にＲＴＡ処理を行っているため、保護膜を除去する際に結晶化されていない不純物拡散層がエッチングされることを抑制することができる。
【００３９】
保護膜２９を除去した後、図１０に示すように、ＭＳＡ処理として、例えばキセノン（Ｘｅ）フラッシュランプを用いて光を半導体基板２１全面に照射する（Ｓ２０９）。フラッシュランプの照射時間は１０ｍｓ以下とし、照射エネルギー密度は２０〜３５Ｊ／ｃｍ２とする。この光照射（フラッシュランプアニール）により、ソース・ドレイン・エクステンション拡散層領域３０、ソース・ドレイン・コンタクト拡散層領域３１、および多結晶シリコンゲート電極２５に導入された不純物の活性化率が上がり、素子の性能が向上する。フラッシュランプ光の照射に際しては、光照射前から予め半導体基板２１を４００℃程度の温度に加熱しておくことが望ましい。
【００４０】
なお、ＭＳＡ処理としてはフラッシュランプ光を用いたアニールの他に、ＣＯ２レーザーなどのガスレーザーや、ＹＡＧレーザーのような半導体レーザーなど、赤外から可視光のレーザー光を用いたアニール処理を使用しても構わない。本実施例においてＭＳＡ処理とは、半導体基板１１の表面が１０００℃以上に加熱され、かつ半導体基板１１の表面の１０００℃以上での保持時間が０．１秒以下である熱処理のことを指す。
【００４１】
この後の工程については、前記した実施例１と同様であるのでここでの説明は省略する。
【００４２】
以上示したように、本発明の実施例２に係る半導体装置の製造方法を用いることによって、ＭＳＡ処理前に半導体基板２１の裏面に生じた傷を除去、或いは浅くすることができる。そうすることにより、ＭＳＡ処理時の半導体基板２１への熱応力を緩和することができ、半導体基板２１の損傷を抑制することができる。また、保護膜２９の形成前にＲＴＡ処理を行っていることにより、不純物層に残留する結晶欠陥の更なる抑制や、保護膜２９除去時の不純物拡散層表面のエッチングを抑制することができる。
【００４３】
なお、半導体基板２１の裏面の研磨を行う工程位置に関しては、ＭＳＡ工程の直前が最も望ましいが、工程の組み合わせによってＭＳＡ工程直前に行うことが困難な場合においては、少なくともゲート電極２５のパターンを形成し終えた後のいずれかのタイミングで半導体基板裏面の研磨を行うようにすれば、半導体基板２１の損傷を抑制する効果を得ることができる。
【実施例３】
【００４４】
続いて、本発明の実施例３に係る半導体装置の製造方法について説明する。図１１は、本発明の実施例３に係る半導体装置の製造方法を示す工程フロー図である。また、図１２乃至図１４は図１１に示したプロセスフローを模式的に表した工程断面図である。図１２乃至図１４を用いて本発明の実施例３について説明する。本発明の実施例３に係る半導体装置の製造方法では、実施例１の工程に加えてさらに半導体基板の裏面にホウ素ドープ多結晶シリコン膜、シリコン窒化膜の少なくとも一方を形成する工程を有していることを特徴としている。
【００４５】
半導体装置の製造工程において、半導体基板の裏面に高濃度のホウ素（Ｂｏｒｏｎ）をドープした多結晶シリコンを付けておいたり、半導体基板の裏面にシリコン窒化膜を残しておいたりすることで、半導体製造プロセスにおける予期し得ない金属汚染における影響を低減するという手法が用いられる場合がある。ここでホウ素ドープ多結晶シリコン膜は主に金属元素に対するゲッタリング層の役割を、シリコン窒化膜は主に金属元素の汚染から半導体基板裏面を保護する保護層の役割を果たしている。半導体装置の製造工程で基板の裏面研磨を行う場合には、あらかじめ形成しておいた高濃度のホウ素をドープした多結晶シリコンやシリコン窒化膜が無くなってしまうという問題点は、以下のような方法により回避できる。
【００４６】
まず、図１２（ａ）に示すように、半導体基板４１の主面に例えばＲＩＥ法等を用いて、溝を形成し、この溝の内部に絶縁膜を埋め込むことにより、素子分離絶縁領域４２を形成する（Ｓ３０１）。続いて、イオン注入により半導体基板４１の主面にウェル拡散層領域４３を形成する（Ｓ３０２）。ウェル拡散層領域は各素子分離領域４２に囲まれた領域毎にｐ型ウェルとｎ型ウェルに適宜作り分けても構わない。
【００４７】
次に、図１２（ｂ）に示すように、周知のトランジスタ形成技術によって、ウェル拡散層領域４３上にゲート絶縁膜４４および多結晶シリコンなどのゲート電極４５を形成する（Ｓ３０３）。ゲート絶縁膜４４材料は、例えば、ウェル拡散層表面を熱酸化することによって形成したシリコン酸化膜（ＳｉＯ２）などを用い、ゲート電極４５は、ゲート絶縁膜４４上に形成した多結晶シリコン膜、或いは金属膜等からなるゲート電極材料を加工することによって形成する。
【００４８】
次いで、図１２（ｃ）に示すように、周知のイオン注入技術によって、ゲート電極４５をマスクとしてイオン注入を行うことによってトランジスタのソース・ドレイン領域となるイオン注入領域４６を形成する（Ｓ３０４）。
【００４９】
続いて、図１３（ａ）に示すように、半導体基板４１及びゲート電極４５を覆うようにゲート電極側壁材料（例えばシリコン窒化膜）４７を堆積し、さらに基板表面保護膜（例えばシリコン酸化膜）４８を形成する（Ｓ３０５）。この保護膜４８は続いて行われる半導体基板４１の裏面研磨工程において、半導体基板４１表面を保護するために形成される。保護膜４８の材料としては、例えば、ＣＶＤ法を用いたシリコン酸化膜やシリコン窒化膜等が考えられる。
【００５０】
保護膜４８を形成した後、例えばＣＭＰ法等を用いて半導体基板４１の裏面全面を研磨する（Ｓ３０６）。ここで、半導体基板４１の裏面とは、ゲート電極４５が形成された面と反対側の面のことをいう。半導体基板４１の裏面を研磨する量は適宜調整することが可能であるが、２０μｍ以上であることが望ましい。少なくとも２０μｍ以上研磨することによって、この工程までに半導体基板４１の裏面全面に生じたほとんどの傷がなくなってしまうか、大幅に浅くなることから半導体基板４１の損傷を効果的に抑制することができる。
【００５１】
半導体基板４１の裏面を研磨した後、図１３（ｂ）に示すように、スパッタ法やプラズマＣＶＤ法などの比較的低温で製膜可能でかつ基板裏面に選択的に堆積可能な方法によって、半導体基板４１の裏面にホウ素ドープ多結晶シリコン膜４９を形成する（Ｓ３０７）。ここで、ホウ素ドープ多結晶シリコン膜４９の形成に続いて、ホウ素ドープ多結晶シリコン膜４９上にシリコン窒化膜５０を形成しても構わない。また、ホウ素ドープ多結晶シリコン膜４９の形成なしに、半導体基板４１の裏面に直接シリコン窒化膜を形成しても構わない。低温で成膜可能なプロセスを用いることによって、活性化の熱処理前にイオン注入領域２５の不純物が拡散してしまうことを抑制することができる。
【００５２】
さらに、ホウ素ドープ多結晶シリコン膜４９やシリコン窒化膜５０の製膜に、半導体基板４１の表裏面に同時に製膜されるＬＰ−ＣＶＤ法等の堆積方法を用いても構わない。半導体基板４１の表裏面に同時に成膜を行い、半導体基板４１の表面側に堆積された膜のみを除去することでも、裏面保護膜を形成することが可能である。半導体基板４１の表面側に堆積された膜を除去する方法として、表面保護膜４８をエッチングストッパーとしたＲＩＥ法等によるエッチングを挙げることができる。
【００５３】
続いて、図１３（ｃ）に示すように、表面保護膜４８を例えば、希沸酸エッチング処理などを用いて除去する（Ｓ３０８）。さらに露出したゲート電極側壁材料（例えばシリコン窒化膜）４７をＲＩＥ法等で加工することにより、ゲート電極側壁４７を形成する。ゲート電極側壁４７を形成した後に、ＭＳＡ処理として、例えばキセノン（Ｘｅ）フラッシュランプを用いて光を半導体基板４１全面に照射する（Ｓ３０９）。
【００５４】
フラッシュランプの照射時間は１０ｍｓ以下とし、照射エネルギー密度は２０〜３５Ｊ／ｃｍ２とする。この光照射（フラッシュランプアニール）により、イオン注入領域４６に形成された結晶欠陥が回復すると同時に導入された不純物元素が活性化され、ソース・ドレイン拡散層領域５１が得られる。フラッシュランプ光の照射に際しては、光照射前から予め半導体基板４１を４００℃程度の温度に加熱しておくことが望ましい。
【００５５】
なお、ＭＳＡ処理としてはフラッシュランプ光を用いたアニールの他に、ＣＯ２レーザーなどのガスレーザーや、ＹＡＧレーザーのような半導体レーザーなど、赤外から可視光のレーザー光を用いたアニール処理を使用しても構わない。本実施例においてＭＳＡ処理とは、半導体基板４１の表面が１０００℃以上に加熱され、かつ半導体基板４１の表面の１０００℃以上での保持時間が０．１秒以下である熱処理のことを指す。また、本実施例においては、フラッシュランプアニールなどのＭＳＡ処理を行う前に、表面保護膜４８の除去やゲート側壁材料４７の加工を行っているが、保護膜４８やゲート側壁材料４７が基板表面全体に残った状態でＭＳＡ処理を行っても構わない。
【００５６】
この後の工程については、前記した実施例１と同様であるのでここでの説明は省略する。
【００５７】
以上示したように、本発明の実施例３に係る半導体装置の製造方法を用いることによって、ＭＳＡ処理前に半導体基板４１の裏面に生じた傷を除去、或いは浅くすることができる。そうすることにより、ＭＳＡ処理時の半導体基板４１への熱応力を緩和することができ、半導体基板４１の損傷を抑制することができる。
【００５８】
なお、半導体基板４１の裏面の研磨を行う工程位置に関しては、ＭＳＡ工程の直前が最も望ましいが、工程の組み合わせによってＭＳＡ工程直前に行うことが困難な場合においては、少なくともゲート電極４５のパターンを形成し終えた後のいずれかのタイミングで半導体基板裏面の研磨を行うようにすれば、半導体基板４１の損傷を抑制する効果を得ることができる。
【００５９】
本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。例えば、実施例２の工程に加えて実施例３に記載したホウ素ドープ多結晶シリコン膜やシリコン窒化膜を半導体基板裏面に形成しても構わない。
【符号の説明】
【００６０】
１、２１、４１ 半導体基板
２、２２、４２ 素子分離領域
３、２３、４３ ウェル拡散層領域
４、２４、４４ ゲート絶縁膜
５、２５、４５ ゲート電極
６、４６ イオン注入領域
７、２７、４７ ゲート側壁材料
８、２９、４８ 保護膜
９、５１ ソース・ドレイン拡散層領域
１０ ニッケルシリサイド膜
１１ 層間絶縁膜
１２ コンタクトプラグ
１３ 金属配線
２６ 浅いイオン注入領域
２８ 深いイオン注入領域
３０ ソース・ドレイン・エクステンション拡散層領域
３１ ソース・ドレイン・コンタクト拡散層領域
４９ ホウ素ドープ多結晶シリコン膜
５０ シリコン窒化膜
【特許請求の範囲】
【請求項１】
半導体基板上にゲート電極を形成する工程と、
前記半導体基板に導電性の不純物を導入する工程と、
前記半導体基板及び前記ゲート電極上に保護膜を形成する工程と、
前記保護膜を形成後に前記半導体基板の裏面全面を研磨する工程と、
前記半導体基板の裏面全面を研磨した後に前記半導体基板の表面が１０００℃以上での保持時間が０．１秒以下となるような加熱処理により前記不純物を活性化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板に導電性の不純物を導入する工程は、前記半導体基板に少なくとも２種類以上の深さ分布を有する同一導電型の不純物を導入する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体基板の温度を９００℃以上１１００℃以下の範囲に１秒以上１２０秒以下の時間保つ熱処理工程をさらに備えることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記半導体基板の裏面全面を研磨する工程後に前記半導体基板の裏面に選択的に成膜を行うことを特徴とする請求項１乃至３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
前記不純物の活性化工程前に前記保護膜を除去する工程をさらに備えることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記前記半導体基板の裏面全面を２０μｍ以上研磨することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記不純物の活性化工程は、フラッシュランプアニールまたはレーザーアニールを用いて行われることを特徴とする請求項１乃至６のいずれか１項記載の半導体製造装置。
【請求項１】
半導体基板上にゲート電極を形成する工程と、
前記半導体基板に導電性の不純物を導入する工程と、
前記半導体基板及び前記ゲート電極上に保護膜を形成する工程と、
前記保護膜を形成後に前記半導体基板の裏面全面を研磨する工程と、
前記半導体基板の裏面全面を研磨した後に前記半導体基板の表面が１０００℃以上での保持時間が０．１秒以下となるような加熱処理により前記不純物を活性化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板に導電性の不純物を導入する工程は、前記半導体基板に少なくとも２種類以上の深さ分布を有する同一導電型の不純物を導入する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体基板の温度を９００℃以上１１００℃以下の範囲に１秒以上１２０秒以下の時間保つ熱処理工程をさらに備えることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記半導体基板の裏面全面を研磨する工程後に前記半導体基板の裏面に選択的に成膜を行うことを特徴とする請求項１乃至３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
前記不純物の活性化工程前に前記保護膜を除去する工程をさらに備えることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記前記半導体基板の裏面全面を２０μｍ以上研磨することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記不純物の活性化工程は、フラッシュランプアニールまたはレーザーアニールを用いて行われることを特徴とする請求項１乃至６のいずれか１項記載の半導体製造装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１０−２５８３０５（Ｐ２０１０−２５８３０５Ａ）
【公開日】平成２２年１１月１１日（２０１０．１１．１１）
【国際特許分類】
【出願番号】特願２００９−１０８３５４（Ｐ２００９−１０８３５４）
【出願日】平成２１年４月２７日（２００９．４．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年１１月１１日（２０１０．１１．１１）
【国際特許分類】
【出願日】平成２１年４月２７日（２００９．４．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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