【課題】回路部の上部にメモリ部を形成し、回路部が高温にさらされても回路部の配線層やコンタクトが劣化しない不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１１と、メモリ部ＭＵと、半導体基板とメモリ部との間の回路部ＣＵと、を備える。メモリ部は、半導体基板の主面１１ａに垂直な第１方向に交互に積層された複数の電極膜ＷＬと複数の絶縁膜１４とを有する積層構造体ＭＬと、積層構造体を第１方向に貫通する半導体ピラーＳＰと、電極膜と半導体ピラーとの交差部に対応して設けられた記憶部４３と、を有す。回路部は、それぞれ第１、第２導電型のソース／ドレイン領域を有する第１、第２トランジスタ５１ｎ、５１ｐと、シリサイドを含む第１配線Ｗ１と、ソース／ドレイン領域と同じ導電型のポリシリコンからなるコンタクトプラグＣ１、Ｃ２と、を有す。 （もっと読む）

【課題】信頼性の高い半導体装置およびその製造方法を提供すること。
【解決手段】半導体基板と、半導体基板の第１面側に形成された半導体素子と、半導体基板の第１面側に形成されて半導体素子と電気的に接続された配線を有する配線層と、半導体基板の第１面側に形成された電極パッド部と、半導体基板の第１面からその反対側の第２面まで貫通する貫通孔内に形成された貫通電極とを備え、前記電極パッド部は、半導体基板の第１面に部分的に積層された単一導電層と、単一導電層に積層された混成導電層とを有し、前記単一導電層は、貫通電極と電気的に接続する導電領域部からなり、前記混成導電層は、単一導電層と前記配線とを電気的に接続する導電領域部と、単一導電層と配線とを電気的に絶縁する絶縁領域部とが混成されてなる半導体装置。 （もっと読む）

【課題】新規な半導体装置の製造方法を提供する。
【解決手段】ＳｉＮ層にＰおよびＯを注入する工程と、前記ＳｉＮ層に注入されたＰおよびＯをＨ₂Ｏと反応させ、前記ＳｉＮ層をエッチングする工程とを有する方法により、半導体装置を製造する。特に、半導体装置を形成するにあたり、狭スペースで高アスペクト比の溝サイドウォールを形成する工程や、埋め込み型ビット線を形成する工程に、上記のようにＳｉＮ層をエッチングすることができる。 （もっと読む）

【課題】遮光領域を抑制することにより、開口率の低下を防止するとともに、製造工程を簡素化することができる多層配線基板及びそれを備えた半導体装置を提供することを目的とする。
【解決手段】ＴＦＴ基板１は、第１コンタクトホール１１が形成された第１絶縁膜８と、第１絶縁膜８の表面及び第１コンタクトホール１１の表面に形成された第１配線層１４と、第２コンタクトホール１５が形成された第２絶縁膜９と、第２絶縁膜９上に積層されるとともに、第２絶縁膜９の表面及び第２コンタクトホール１５の表面に形成され、第１配線層１４と導通された第２配線層１６とを備えている。そして、第１及び第２コンタクトホール１１，１５が、ＴＦＴ基板１の上下方向Ｘにおいて重なった状態で直線的に配置され、第１コンタクトホール１１において、第１配線層１４上に絶縁性樹脂２５が充填されている。 （もっと読む）

【課題】トランジスタの微細化が進展しても、広いキャパシタ面積を確保し、容量を増大させることが可能なキャパシタを備える、半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、基板１１１と、基板上に、第１の電極材で形成された複数の第１の電極層と、第１の電極材と異なる第２の電極材で形成された複数の第２の電極層とが、キャパシタ絶縁膜を介して交互に積層されたキャパシタ１０２と、第１及び第２の電極層の側方に形成されており、第１の電極層と電気的に接続され、第２の電極層と電気的に絶縁されている、１つ以上の第１のコンタクトプラグ１７１Ａと、第１及び第２の電極層の側方に形成されており、第２の電極層と電気的に接続され、第１の電極層と電気的に絶縁されている、１つ以上の第２のコンタクトプラグ１７１Ｂとを備える。 （もっと読む）

【課題】リーク電流の増加と絶縁耐圧の劣化を抑制し、かつ配線容量の増加を抑制する、信頼性の高い半導体装置を提供する。
【解決手段】半導体基板１上の層間絶縁膜１１，１３に、第２の配線溝２０内の第２の銅配線２４、および第２の配線溝２０に接続したビアホール１５内のプラグとを設ける。ビアホール１５の側壁に設けられた第１のサイドウォール１７および第２のサイドウォール２２と、第２の配線溝２０の側壁に設けられた第２のサイドウォール２２とを備える。これによりビアホール１５のサイドウォールの膜厚を、第２の配線溝２０のサイドウォールの膜厚より厚くする。 （もっと読む）

【課題】キャパシタの下部電極のダメージを抑制することができる半導体装置およびその製造方法を提供するものである。
【解決手段】本発明の半導体装置は、立設する複数の電極と、前記電極の立設を保持する第１の絶縁膜と、前記電極が貫通するように前記第１の絶縁膜に形成され、各々の前記電極の外周側面の少なくとも一部に接触する複数の孔部と、前記第１の絶縁膜に形成され、前記複数の孔部のうちその一部の孔部に連結する第１の開口と、前記第１の絶縁膜に形成され、前記複数の孔部のいずれの孔部に対してよりも前記溝部に近接する位置に配置すると共に前記複数の孔部のいずれにも連結しない第２の開口とを、備えたことを特徴とすることを特徴とする。 （もっと読む）

【課題】チャネル領域に印加される応力分布のピークとソース領域近傍に発生する電位分布のピークの位置を最適化することで、キャリア速度を向上させて飽和電流特性を向上させることを可能にする。
【解決手段】半導体基板１１に形成されたチャネル領域１２と、前記チャネル領域１２の一方側に形成されたソース領域１９と、前記チャネル領域１２の他方側に形成されたドレイン領域２０と、前記チャネル領域１２上にゲート絶縁膜１３を介して形成されたゲート電極１４と、前記チャネル領域１２に応力を印加する第１、第２応力導入層２１、２３を有し、前記チャネル領域１２と前記ソース領域１９とのｐｎ接合境界と、前記チャネル領域１２と前記ドレイン領域２０とのｐｎ接合境界の間に、前記ソース領域１９側の応力分布のピークと前記ドレイン領域２０側の応力分布のピークが位置する。 （もっと読む）

【課題】フォトリソグラフィーのプロセスマージンを確保すると共に、ゲート電極とコンタクトプラグとの短絡が生じにくい半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、層間絶縁膜１１４の上に第１の下部開口部１１５ａを有する第１のマスク層１１５を形成する工程と、第１のマスク層１１５の上に第１の下部開口部１１５ａを通して層間絶縁膜１１４を露出する第１の上部開口部１１６ａを有する第２のマスク層１１６を形成する工程とを備えている。第１の下部開口部１１５ａは、隣接するゲート電極１０２同士の間に形成され、ゲート電極１０２と平行な方向に延びる長辺と、ゲート電極１０２と交差する方向に延びる短辺とを有する平面方形状である。第１の上部開口部１１６ａは、各辺の長さが第１の下部開口部１１５ａの短辺よりも長い平面方形状である。 （もっと読む）

【課題】Ｓｉピラーの上部の面積を十分に確保でき、さらなるシュリンク（小型化）に対応できる半導体装置を提供する。
【解決手段】半導体基板１上に配置された複数の半導体ピラー部２と、半導体基板１上の第１方向における各半導体ピラー部２間に埋設された絶縁体ピラー部３と、半導体ピラー部２の側壁２ｃおよび絶縁体ピラー部３の側壁３ｃに第１方向に沿って連続して設けられた第１配線用凹部４と、半導体ピラー部２の第１配線用凹部４の内壁に設けられた第１絶縁膜と、第１配線用凹部４内に埋設された配線層６とを備える半導体装置とする。 （もっと読む）

【解決手段】
半導体デバイス生産プロセスは、ハードマスク（１１２）を用いて半導体基板上にトランジスタのゲート（１０２）を形成することを含む。ハードマスクは、ゲート上の１つ以上の選択された領域で選択的に除去される。選択された領域でのハードマスクの除去によって、実質的にトランジスタ上にある少なくとも１つの絶縁層を通してゲートが上部金属層に接続できる。導電性材料が、少なくとも１つの絶縁層を通して形成された１つ以上のトレンチ内に堆積される。導電性材料は、少なくとも１つの選択された領域内でゲートへのローカル・インターコネクトを形成する。 （もっと読む）

【課題】電力増幅モジュールの放熱特性を向上させる。
【解決手段】電力増幅モジュールに用いられる電力増幅回路用のＬＤＭＯＳＦＥＴ素子が形成された半導体チップにおいて、ＬＤＭＯＳＦＥＴ素子用の複数のソース領域、複数のドレイン領域および複数のゲート電極３９が形成されたＬＤＭＯＳＦＥＴ形成領域上に、ソース用バンプ電極ＢＰＳを配置する。ソース用バンプ電極ＢＰＳは、アルミニウムを主体とするソース用パッドＭ３Ｓ上に、ソース用パッドＭ３Ｓよりも厚くかつ銅を主体とするソース用導体層ＣＮＤＳを介して形成する。ソース用バンプ電極ＢＰＳとソース用導体層ＣＮＤＳの間には樹脂膜は介在していない。 （もっと読む）

【課題】写真製版プロセスのマージンを大幅に拡大でき、かつマイクロローディング効果を低減することによって「開口不良」を抑制できるとともに「ショート」のプロセス裕度を確保しやすくし、かつコンタクト抵抗を低減できる半導体装置の製造方法を提供する。
【解決手段】活性領域に対して傾斜して延びるようにゲート電極層５０と窒素を含む絶縁膜２とが積層される。シリコン酸化膜５が形成される。活性領域の幅より大きくかつ互いに隣り合う活性領域のピッチより小さい帯状の開口パターンが絶縁膜２に形成され、開口パターンから１対の不純物拡散領域の各々が露出させられる。開口パターンが導電層２３で埋め込まれる。導電層２３から１対の不純物拡散領域の各々に電気的に接続されたプラグ導電層２３ａ、２３ｂが形成されるとともに、プラグ導電層２３ａ、２３ｂの各上面と絶縁膜２の上面とが同一平面とされる。 （もっと読む）

【課題】平坦な表面を有する層間絶縁膜を短時間で形成することができ、また、層間絶縁膜の厚さの増大を招くことなく、金属イオンによる半導体基板の汚染に対する長期信頼性を保証することができる、半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１は、半導体基板２と、半導体基板２上に形成された層間絶縁膜８とを備えている。そして、層間絶縁膜８は、半導体基板２側から順に、ＨＤＰ膜１０、ゲッタリング層１２およびＮＳＧ膜１１が積層された構造を有している。ゲッタリング層１２は、金属イオン、とくに可動イオンを捕獲する性質を有している。 （もっと読む）

【課題】 極短時間アニール処理を行う際に、基板自体の損傷を抑制する半導体装置の製造方法を提供する。
【解決手段】 半導体基板上にゲート電極を形成する工程と、前記半導体基板に導電性の不純物を導入する工程と、前記半導体基板及び前記ゲート電極上に保護膜を形成する工程と、前記保護膜を形成後に前記半導体基板の裏面全面を研磨する工程と、前記半導体基板の裏面全面を研磨した後に前記半導体基板の表面が１０００℃以上での保持時間が０．１秒以下となるような加熱処理により前記不純物を活性化する工程とを備えることを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】ビアと配線の間に位置ずれが生じても、エアギャップとビアが繋がることを抑制できるようにする。
【解決手段】配線１６２は第１絶縁層１２０に埋め込まれており、上面が第１絶縁層１２０の上面より高い。エアギャップ１２８は、配線１６２と第１絶縁層１２０の間に位置している。第２絶縁層２００は、少なくとも第１絶縁層１２０上及びエアギャップ１２８上に形成されている。本図に示す例では、第２絶縁層２００は配線１６２を被覆していない。エッチングストッパー膜２１０は、少なくとも第２絶縁層２００上に形成されている。本図に示す例では、エッチングストッパー膜２１０は、第２絶縁層２００上及び配線１６２上に形成されている。第３絶縁層２２０はエッチングストッパー膜２１０上に形成されている。ビア２６２は第３絶縁層２２０に埋め込まれており、配線１６２に接続している。 （もっと読む）

【課題】膜厚変動を抑制することにより、トランジスタ特性のばらつきを低減できる製造制御装置及び製造制御方法を提供する。
【解決手段】第１半導体ウェハ上に絶縁膜を堆積する成膜装置３０を制御する制御パラメータ（堆積時間ｔ_target）を算出する製造制御装置２０であって、第２半導体ウェハの第２ウェハ表面積Ｌ₁が大きいほど、成膜装置３０に絶縁膜を厚く堆積させる制御パラメータ（堆積時間ｔ_target）を算出する。また、製造制御装置２０は、第２ウェハ表面積Ｌ₁が大きいほど堆積時間ｔ_targetが長くなるように堆積時間ｔ_targetを算出する堆積時間算出部１１６を備えてもよい。 （もっと読む）

【課題】低電圧動作のトランジスタ群と高耐圧（高電圧動作）のトランジスタ群とを同一半導体基板に形成して、高耐圧のトランジスタ群のゲート電極の低抵抗化を可能にする。
【解決手段】半導体基板１１に、第１トランジスタ群と、第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群とを備え、第１トランジスタ群は、半導体基板１１上に第１ゲート絶縁膜１３を介して形成された第１ゲート電極１５と、この第１ゲート電極１５上に形成されたシリサイド層４０とを有し、第２トランジスタ群は、半導体基板１１上の絶縁膜（ライナー膜３６、第１層間絶縁膜３８）に形成したゲート形成溝４２に第２ゲート絶縁膜４３を介して形成された第２ゲート電極４７、４８を有し、第１トランジスタ群の第１ゲート電極１５上のシリサイド層４０を被覆する保護膜４１が形成されていることを特徴とする。 （もっと読む）

【課題】配線間容量の低い半導体装置を安定的に形成する。
【解決手段】配線１間に、仕切層５ａで仕切られた複数の空洞の溝２を形成し、その後、それらの溝２を覆うように、配線１及び仕切層５ａの上側に絶縁膜を形成する。配線１間に仕切層５ａを設けることにより、絶縁膜形成に用いる絶縁膜原料３ａの溝２内への進入が抑えられ、溝２内の絶縁膜形成が抑えられるようになる。それにより、配線１間の容量が低く、また、容量のばらつきが抑えられた半導体装置が形成可能になる。 （もっと読む）

【課題】複数の同種の製造装置を用いて半導体装置を製造する場合に、製品間での寸法のばらつきの発生を抑制できる技術を提供する。
【解決手段】制御機器ＣＤをそれぞれの露光機に対して個別に配置する。露光処理が完了した各ロットは、どの露光機で露光処理がなされたかによって分類され、露光機毎に、露光機を調整するためのパラメータが製品情報収集部ＣＤ１に収集され、最適製造条件計算部ＣＤ２にて処理条件が計算され、計算された処理条件が設定される。すべてのロットは、露光処理を行う露光機が予め割り当てられ、露光処理が済んでいないロットは、分類機ＣＭによって割り当てられた露光機へ振り分けられ、制御機器ＣＤによって求められた処理条件で露光処理が行われる。 （もっと読む）