半導体装置およびその製造方法
【課題】チャネル領域に印加される応力分布のピークとソース領域近傍に発生する電位分布のピークの位置を最適化することで、キャリア速度を向上させて飽和電流特性を向上させることを可能にする。
【解決手段】半導体基板１１に形成されたチャネル領域１２と、前記チャネル領域１２の一方側に形成されたソース領域１９と、前記チャネル領域１２の他方側に形成されたドレイン領域２０と、前記チャネル領域１２上にゲート絶縁膜１３を介して形成されたゲート電極１４と、前記チャネル領域１２に応力を印加する第１、第２応力導入層２１、２３を有し、前記チャネル領域１２と前記ソース領域１９とのｐｎ接合境界と、前記チャネル領域１２と前記ドレイン領域２０とのｐｎ接合境界の間に、前記ソース領域１９側の応力分布のピークと前記ドレイン領域２０側の応力分布のピークが位置する。
【解決手段】半導体基板１１に形成されたチャネル領域１２と、前記チャネル領域１２の一方側に形成されたソース領域１９と、前記チャネル領域１２の他方側に形成されたドレイン領域２０と、前記チャネル領域１２上にゲート絶縁膜１３を介して形成されたゲート電極１４と、前記チャネル領域１２に応力を印加する第１、第２応力導入層２１、２３を有し、前記チャネル領域１２と前記ソース領域１９とのｐｎ接合境界と、前記チャネル領域１２と前記ドレイン領域２０とのｐｎ接合境界の間に、前記ソース領域１９側の応力分布のピークと前記ドレイン領域２０側の応力分布のピークが位置する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体集積回路では、回路を構成するトランジスタの特性向上を目的として、応力膜材料を用いてチャネル領域へ応力を印加することで、キャリアの移動度を上げてトランジスタの特性向上を実現している（例えば、特許文献１、２参照）。また、チャネルに印加される応力により発生する歪を考慮してキャリアの電子状態を算出できるシミュレータの技術が実現されている（例えば、特許文献３参照）。
【０００３】
従来技術では、応力膜材料によるトランジスタの特性向上方法や応力によるキャリアの電子状態の把握方法が提案されているが、チャネル領域に印加される応力とソース領域近傍の電子状態の位置関係が最適化されたＭＯＳＦＥＴが実現されていない。そのため、チャネル領域に印加される応力による特性向上が効果的に行われていない。
【０００４】
ゲート電極をソース領域およびドレイン領域よりも先に形成する、いわゆる、ゲートファーストプロセスを用いた従来技術例を、図１３の概略構成断面図、キャリア濃度分布図、電位分布図、応力分布図等によって説明する。
【０００５】
図１３（１）に示すように、半導体基板１１１上にゲート絶縁膜１１３を介してゲート電極１１４が形成されている。
上記ゲート電極１１４の側壁には、第１側壁絶縁膜１１５が形成され、上記ゲート電極１１４の一方側の上記半導体基板１１１にはソース側エクステンション領域１１６が形成され、他方側の上記半導体基板１１１にはドレイン側エクステンション領域１１７が形成されている。上記ソース側エクステンション領域１１６およびドレイン側エクステンション領域１１７はともに、ゲート電極１１４端下部側に入り込むように形成されている。
【０００６】
さらに上記ゲート電極１１４の両側には上記第１側壁絶縁膜１１５を介して第２側壁絶縁膜１１８が形成されている。そして上記ゲート電極１１４の一方側には上記ソース側エクステンション領域１１６を介してソース領域１１９が形成され、上記ゲート電極１１４の他方側にはドレイン側エクステンション領域１１７を介してドレイン領域１２０が形成されている。上記ソース領域１１９および上記ドレイン領域１２０は、上記第２側壁絶縁膜１１８下部にソース側エクステンション領域１１６、ドレイン側エクステンション領域１１７を残すように形成されている。
【０００７】
また、上記ソース領域１１９が形成される上記半導体基板１１１および上記ドレイン領域１２０が形成される上記半導体基板１１１には、それぞれに第１応力導入層１２１（１２１Ｓ，１２１Ｄ）が形成されている。例えば、上記ソース領域１１９は第１応力導入層１２１Ｓ内に形成され、上記ドレイン領域１２０は第１応力導入層１２１Ｄ内に形成されている。そして、それぞれの第１応力導入層１２１の端部はほぼ上記第２側壁絶縁膜１１８端部下方に位置している。
【０００８】
また、上記ゲート電極１１４上、上記ソース領域１１９上、上記ドレイン領域１２０上には、それぞれにシリサイド層１２２が形成されている。
【０００９】
さらに、上記ゲート電極１１４上、上記ソース領域１１９上、ドレイン領域１２０上を被覆するように、第２応力導入層１２３が形成されている。この第２応力導入層１２３上に層間絶縁膜１２４が形成されている。
【００１０】
上記構成の半導体装置１０１では、上記ソース領域１１９とドレイン領域１２０間の半導体基板１１１にチャネル領域１１２が形成される。
【００１１】
上記構成の半導体装置１０１では、図１３（２）に示すように、ショートチャンル特性を向上させるために、ソース側エクステンション領域１１６とドレイン側エクステンション領域１１７のキャリア濃度分布のピークがゲート電極１１４のゲート長方向の端部よりも内側に入り込んでいる。
このため、図１３（３）に示すように、ソース側エクステンション領域１１６近傍に発生する電位分布のピークはさらに内側に位置する。なお、この図１３（３）は、ｎＦＥＴにおいて、ソースに対してドレインに正電位を印加したときの伝導帯の電位分布を示している。
一方、図１３（４）に示すように、第１応力導入層１２１や第２応力導入層１２３からチャネル領域１１２に印加される応力分布のピークは、第２側壁絶縁膜１１８のソース領域１１９側およびドレイン領域１２０側のそれぞれの端部近傍に偏在する。このように、応力導入膜によるチャネル領域の応力分布は不連続となっている（例えば、非特許文献１参照）。このため、チャネル領域１１２に印加される応力分布のピークは、チャネル領域１１２とソース側エクステンション領域１１６の間の不純物境界よりも外側（ソース領域１１９側）に位置している。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００５−５７３０１号公報
【特許文献２】特表２００８−５３９５９１号公報
【特許文献３】特開２００８−５２７７４５号公報
【非特許文献】
【００１３】
【非特許文献１】D.Kosemura et al.,“Characterization of Strain for High Performance MOSFETs”, ＳＳＤＭ、pp.390、（２００７年）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
解決しようとする問題点は、チャネル領域に印加される応力の応力分布のピークが、チャネル領域とソース側エクステンション領域の間の不純物境界よりも外側（ソース領域側）に位置しているため、キャリア速度が遅くなっている点である。
【００１５】
本発明は、チャネル領域に印加される応力分布のピークとソース領域近傍に発生する電位分布のピークの位置を最適化することで、キャリア速度を向上させて飽和電流特性を向上させることを可能にする。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、半導体基板に形成されたチャネル領域と、前記チャネル領域の一方側に形成されたソース領域と、前記チャネル領域の他方側に形成されたドレイン領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記チャネル領域に応力を印加する応力導入層を有し、前記チャネル領域と前記ソース領域とのｐｎ接合境界と、前記チャネル領域と前記ドレイン領域とのｐｎ接合境界の間に、前記ソース領域側の応力分布のピークと前記ドレイン領域側の応力分布のピークが位置する。
【００１７】
本発明の半導体装置では、チャネル領域とソース領域とのｐｎ接合境界と、チャネル領域とドレイン領域とのｐｎ接合境界の間で、ゲート電極のゲート長方向の端部よりも内側に、ソース領域側の応力分布のピークとドレイン領域側の応力分布のピークが位置する。これによって、チャネル領域にかかる応力の応力分布ピークとソース領域近傍の電位分布のピークが重なる構造となるので、キャリア速度が向上して飽和電流特性が向上する。
例えば、ｐ型半導体に印加する圧縮応力が高くなるにつれて伝導帯のトップサブバンドへのキャリア充填率が高くなることがシミュレーションによって分かっている。このシミュレーションは、例えば、S.E.Thompson,et al.,“Uniaxial-Process-Induced Strained-Si:Extending the CMOS Roadmap”，IEEE Trans. Electron. Device, Vol.53、pp.1010（２００６年）に開示されている。
そのため、応力分布のピーク位置とソース領域近傍の電位分布のピーク位置を重ね合わせることで、チャネル領域に注入されるキャリア量を増やすことができる。
【００１８】
本発明の半導体装置の製造方法は、半導体基板上にダミーゲートパターンを形成した後、該ダミーゲートパターンの両側の該半導体基板に第１応力導入層を形成する工程と、前記ダミーゲートパターンの側壁に側壁絶縁膜を形成する工程と、前記一方の第１応力導入層の少なくとも一部にソース側エクステンション領域を介してソース領域を形成し、前記他方の第１応力導入層の少なくとも一部にドレイン側エクステンション領域を介してドレイン領域を形成する工程と、前記ソース領域側の側壁絶縁膜上から前記ソース領域上にかけて、かつ前記ドレイン領域側の側壁絶縁膜上から前記ドレイン領域上にかけて第２応力導入層を形成する工程と、前記ダミーゲートパターンを除去して形成した凹部内にゲート絶縁膜を介してゲート電極を形成する工程を有し、前記第１応力導入層と前記第２応力導入層により前記ソース領域と前記ドレイン領域との間の前記半導体基板に形成されるチャネル領域に印加される応力値に応じて、ソース側エクステンション領域とドレイン側エクステンション領域の不純物濃度を調整して、前記チャネル領域と前記ソース領域との不純物境界と、前記チャネル領域と前記ドレイン領域との不純物境界の間に、前記ソース領域側の応力分布のピークと前記ドレイン領域側の応力分布のピークを位置させる。
【００１９】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板に第１応力導入層を形成する工程と、前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、前記ゲート電極の両側に、前記側壁絶縁膜を介して一方の前記第１応力導入層の少なくとも一部にソース側エクステンション領域を介してソース領域を形成し、他方の前記第１応力導入層の少なくとも一部にドレイン側エクステンション領域を介してドレイン領域を形成する工程と、前記ソース領域側の側壁絶縁膜上から前記ソース領域上にかけて、および前記ドレイン領域側の側壁絶縁膜上から前記ドレイン領域上にかけて第２応力導入層を形成する工程を有し、前記第１応力導入層と前記第２応力導入層により前記ソース領域と前記ドレイン領域との間の前記半導体基板に形成されるチャネル領域に印加される応力値に応じて、ソース側エクステンション領域とドレイン側エクステンション領域の不純物濃度を調整して、前記チャネル領域と前記ソース領域との不純物境界と、前記チャネル領域と前記ドレイン領域との不純物境界の間に、前記ソース領域側の応力分布のピークと前記ドレイン領域側の応力分布のピークを位置させる。
【００２０】
本発明の半導体装置の製造方法では、チャネル領域とソース領域との不純物境界と、チャネル領域とドレイン領域との不純物境界に、ソース領域側の応力分布のピークとドレイン領域側の応力分布のピークが位置するようになる。これによって、チャネル領域にかかる応力の応力分布ピークとソース領域近傍の電位分布のピークが重なる構造となるので、キャリア速度が向上して飽和電流特性が向上する。
【発明の効果】
【００２１】
本発明の半導体装置は、チャネル領域に注入されるキャリア量を増やすことができるので、キャリア速度が向上して、トランジスタの駆動能力が高くなる。そのため、チャネル領域に印加される応力での特性向上効果を最大化することができる。また、ｎおよびpチャネル型半導体装置の両方に対して効果が期待できるという利点がある。
【００２２】
本発明の半導体装置の製造方法は、チャネル領域に注入されるキャリア量を増やすことができるので、キャリア速度を向上させて、トランジスタの駆動能力を高くすることができる。そのため、チャネル領域に印加される応力での特性向上効果を最大化することができる。また、ｎおよびpチャネル型半導体装置の両方に対して効果が期待できるという利点がある。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１実施の形態に係る半導体装置の第１例を示した図である。
【図２】本発明の第１実施の形態に係る半導体装置の第２例を示した図である。
【図３】本発明の第１実施の形態に係る半導体装置の第３例を示した図である。
【図４】本発明の第２実施の形態に係る半導体装置の製造方法の第１例を示した製造工程断面図である。
【図５】本発明の第２実施の形態に係る半導体装置の製造方法の第１例を示した製造工程断面図である。
【図６】本発明の第２実施の形態に係る半導体装置の製造方法の第１例を示した製造工程断面図である。
【図７】本発明の第２実施の形態に係る半導体装置の製造方法の第２例を示した製造工程断面図である。
【図８】本発明の第２実施の形態に係る半導体装置の製造方法の第３例を示した製造工程断面図である。
【図９】本発明の第２実施の形態に係る半導体装置の製造方法の第３例を示した製造工程断面図である。
【図１０】半導体装置１のキャリアに対する移動度向上率とキャリア速度向上率の関係を示した図である。
【図１１】図１０に示した各プロットの傾き値を示した図である。
【図１２】実施例２の半導体装置２と実施例３の半導体装置３の効果について示したシミュレーション結果の応力分布図である。
【図１３】従来の半導体装置を示した図である。
【発明を実施するための形態】
【００２４】
以下、発明を実施するための形態（以下、実施の形態とする）について説明する。
【００２５】
＜１．第１の実施の形態＞
［半導体装置の構成の第１例］
本発明の第１実施の形態に係る半導体装置の構成の第１例を、図１によって説明する。図１では、（１）に概略構成断面図を示し、（２）にキャリア濃度分布を示し、（３）に電位分布を示し、（４）にチャネル領域の応力分布を示す。
【００２６】
図１（１）に示すように、半導体基板１１の一部領域にチャネル領域１２が形成されていて、このチャネル領域１２上にはゲート絶縁膜１３を介してゲート電極１４が形成されている。上記半導体基板１には、例えばシリコン基板を用いる。
【００２７】
上記ゲート絶縁膜１３は、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウムハフニウム（ＨｆＡｌＯ2）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ2Ｏ5）や酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）等の高誘電率（High-k）膜、酸化シリコン（ＳｉＯ2）または酸窒化シリコン（ＳｉＯＮ）で形成されている。その膜厚は１ｎｍ〜３ｎｍ程度に形成されている。本実施例では、一例として、酸化ハフニウム（ＨｆＯ2）を用いた。
【００２８】
上記ゲート電極１４は、多結晶シリコンや金属層、金属化合物層で形成することができる。
例えば、金属層や金属化合物層としては、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、チタンシリコン（ＴｉＳｉ）、ニッケル（Ｎｉ）、ニッケルシリコン（ＮｉＳｉ）、ハフニウム（Ｈｆ）、ハフニウムシリサイド（ＨｆＳｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、コバルト（Ｃｏ）、コバルトシリコン（ＣｏＳｉ）、ルテニウム（Ｒｕ）もしくはインジウム（Ｉｒ）が挙げられる。本実施例では、一例として、窒化チタン（ＴｉＮ）膜を用いた。
さらに、本実施例では、ゲート絶縁膜１３とゲート電極１４のそれぞれを単層膜で形成しているが、しきい値電圧や抵抗値の調整のために、いくつかの材料層を積層して形成してもよい。
【００２９】
上記ゲート電極１４の側壁には、第１側壁絶縁膜１５が形成されている。さらに上記ゲート電極１４の両側には上記第１側壁絶縁膜１５を介して第２側壁絶縁膜１８が形成されている。例えば、第１側壁絶縁膜１５と第２側壁絶縁膜１８には、酸化シリコン（ＳｉＯ2）膜や窒化シリコン膜等を単層や積層で用いることができ、それぞれ２ｎｍ〜１０ｎｍおよび２０ｎｍ〜１００ｎｍ程度の厚さに形成されている。また、ゲート容量を低減するために、配線絶縁膜等に用いられる低誘電率膜（Low-k）を用いることもできる。
なお、上記ゲート絶縁膜１３、上記ゲート電極１４は、第１側壁絶縁膜１５と上記第２側壁絶縁膜１８に形成された凹部（後の製造方法で説明する。）内に形成されたものである。
【００３０】
上記ゲート電極１４の一方側の上記半導体基板１１には、ソース側エクステンション領域１６が形成され、他方側の上記半導体基板１１にはドレイン側エクステンション領域１７が形成されている。上記ソース側エクステンション領域１６および上記ドレイン側エクステンション領域１７はともに、上記ゲート電極１４のゲート長方向の端部下方側に入り込むように形成されている。したがって、チャネル領域１２の両側に、上記ソース側エクステンション領域１６と上記ドレイン側エクステンション領域１７が形成されている。
【００３１】
また、上記ゲート電極１４の両側の上記半導体基板１１には、第１応力導入層２１が形成されている。したがって、上記ソース側エクステンション領域１６の一部およびドレイン側エクステンション領域１７の一部は、すなわち第２側壁絶縁膜１８下部の第１応力導入層２１の上部に形成されている。
【００３２】
さらに上記ゲート電極１４の一方側には上記ソース側エクステンション領域１６を介してソース領域１９が形成され、上記ゲート電極１４の他方側にはドレイン側エクステンション領域１７を介してドレイン領域２０が形成されている。
したがって、上記ソース領域１９および上記ドレイン領域２０は、上記第２側壁絶縁膜１８下部にソース側エクステンション領域１６、ドレイン側エクステンション領域１７を残すように形成されている。
そして上記ソース領域１９および上記ドレイン領域２０は、それぞれ上記第１応力導入層２１に形成されている。
上記第１応力導入層２１は、炭素（Ｃ）やゲルマニウム（Ｇｅ）等とそれらのシリコン化合物からなり、例えば３０ｎｍ〜１００ｎｍ程度の厚さで形成されている。そして、チャネル領域１２に印加したい応力に応じて、炭素（Ｃ）とゲルマニウム（Ｇｅ）の含有量が調整される。
例えばＰＭＯＳトランジスタの場合にはＳｉＧｅを用い、チャネル領域に圧縮応力を発生させる。ｎＭＯＳトランジスタの場合にはＳｉＣを用い、チャネル領域に引張応力を発生させる。
【００３３】
上記チャネル領域１２とソース側エクステンション領域１６およびドレイン側エクステンション領域１７には、ｎ型トランジスタの場合にはそれぞれｐ型不純物とｎ型不純物、ｐ型トランジスタの場合にはそれぞれｎ型不純物とｐ型不純物が導入されている。例えば、ｎ型不純物としてはリン（Ｐ）やヒ素（Ａｓ）等が用いられ、ｐ型不純物としては、ボロン（Ｂ）、フッ化ボロン（ＢＦ2）やインジウム（Ｉｎ）等が用いられる。またソース領域１９およびドレイン領域２０には、ソース側エクステンション領域１６、ドレイン側エクステンション領域１７と同型不純物が導入されている。
【００３４】
また、ソース領域１９およびドレイン領域２０のそれぞれの上部には、シリサイド層２２が形成されている。シリサイド層２２は、例えばチタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物により、２０ｎｍ〜７０ｎｍ程度の厚さに形成されたシリサイド層からなる。
また、第２側壁絶縁膜１８とシリサイド層２２を覆うように第２応力導入層２３が形成されている。
【００３５】
上記第２応力導入層２３は、１．５ＧＰａ〜２．２ＧＰａ程度の引張応力や圧縮応力を持った膜で形成される。例えば３０ｎｍ〜７０ｎｍ程度の膜厚の窒化シリコンで形成される。
また、第２応力導入層２３の一部または全部を覆うように、層間絶縁膜２４が形成されている。上記層間絶縁膜２４は、例えばＴＥＯＳやＮＳＧ等で形成される。この層間絶縁膜２４は、応力を強化するために、第２応力導入層２３と同材料で形成される場合もある。
【００３６】
また、図示はしていないが、ゲート電極１４とシリサイド層２２は、それぞれ配線層と接続され、配線層から電位が供給できるようになっている。
このように、半導体装置１は構成されている。
【００３７】
次に、キャリア濃度分布、電位分布、応力分布について説明する。図１（２ａ）〜（４ａ）にｐＦＥＴの場合のそれぞれの波形を示し、図１（２ｂ）〜（４ｂ）にｎＦＥＴの場合のそれぞれの波形を示した。
上記半導体装置１では、図１（２a）、（２ｂ）に示すように、ｐＦＥＴ、ｎＦＥＴともに、ソース側エクステンション領域１６およびドレイン側エクステンション領域１７は、チャネル領域１２においてゲート電極１４の端部より内側にキャリア濃度のピークが位置するように形成されている。
【００３８】
図１（２）〜（４）に示すように、第１応力導入層２１と第２応力導入層２３よりチャネル領域１２へ印加される応力分布のピークは、ソース側エクステンション領域１６近傍のキャリア濃度分布のピークより内側に位置する。（３ｂ）図は、ｎ型ＦＥＴにおいて、ソースに対してドレインに正電位を印加したときの伝導帯の電位分布を示しており、（４ｂ）図は、ｎ型ＦＥＴにおいて、正の応力（引張応力）分布を示している。（３ａ）図は、ｐ型ＦＥＴにおいて、ソースに対してドレインに負電位を印加したときの価電子帯の電位分布を示しており、（４ａ）図は、ｐ型ＦＥＴにおいて、負の応力（圧縮応力）分布を示している。
言い換えれば、チャネル領域１２におけるソース領域１９側のキャリア濃度分布のピークの位置とドレイン領域２０側のキャリア濃度分布のピークの位置との間に、ソース領域１９側の応力分布のピークとドレイン領域２０側の応力分布のピークが位置する。
またソース側エクステンション領域１６近傍の電位のピークが、チャネル領域１２へ印加される応力分布のピークと重なるようになっている。
【００３９】
近年、上記実施例１で説明したソース側エクステンション領域１６やドレイン側エクステンション領域１７のキャリア濃度やチャネル領域１２に印加された応力は、デバイス断面からの物理解析により測定が可能となっている。
例えば、キャリア濃度測定は走査型拡がり抵抗顕微鏡（Scanning Spread Resistance Microscopy：SSRM）や走査型容量顕微鏡像（Scanning Capacitance Microscope：SCM）、応力測定はUV-Raman spectroscopy（例えば、前記非特許文献１参照）やNano-Beam Diffraction（NBD）などといった方法がある。これらの方法を用いることで、ソース側エクステンション領域１６近傍の電位（ポテンシャル）分布のピークの位置とチャネル領域１２に印加された応力分布のピークの位置を合わせこむことが可能となる。
そして、前記したように、ソース側エクステンション領域１６近傍の電位分布のピークがチャネル領域１２に印加された応力分布のピークと重なることが重要である。
そのため、ソース側エクステンション領域１６とドレイン側エクステンション領域１７が非対称な構造となる場合は、ドレイン側エクステンション領域１７のキャリア濃度分布のピーク位置がずれる場合もある。
【００４０】
上記半導体装置１では、チャネル領域１２とソース領域１９との不純物境界（ｐｎ接合境界）と、チャネル領域１２とドレイン領域２０との不純物境界（ｐｎ接合境界）の間に、ソース領域１９側の応力分布のピークとドレイン領域２０側の応力分布のピークが位置する。これによって、チャネル領域１２にかかる応力の応力分布ピークとソース領域１９（ソース側エクステンション領域１６）近傍の電位分布のピークが重なる構造となるので、チャネル領域１２に注入されるキャリア量を増やすことができる。
【００４１】
よって、チャネル領域１２に注入されるキャリア量が増えることにより、キャリア速度が向上して、トランジスタの駆動能力が高くなる。そのため、チャネル領域１２に印加される応力での特性向上効果を最大化することができる。ｎ型ＦＥＴ、ｐ型ＦＥＴいずれにおいて同様の効果が期待できる。
【００４２】
［半導体装置の構成の第２例］
本発明の第２実施の形態に係る半導体装置の構成の第２例を、図２によって説明する。図２では、（１）に概略構成断面図を示し、（２）にキャリア濃度分布を示し、（３）に電位分布を示し、（４）にチャネル領域の応力分布を示す。なお、（２）〜（４）図は、一例としてｎＦＥＴの場合の波形を示した。
【００４３】
図２に示すように、半導体基板１１の一部領域にチャネル領域１２が形成されていて、このチャネル領域１２上にはゲート絶縁膜１３を介してゲート電極１４が形成されている。上記半導体基板１には、例えばシリコン基板を用いる。
【００４４】
上記ゲート絶縁膜１３は、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウムハフニウム（ＨｆＡｌＯ2）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ2Ｏ5）や酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）等の高誘電率（High-k）膜、酸化シリコン（ＳｉＯ2）または酸窒化シリコン（ＳｉＯＮ）で形成されている。その膜厚は１ｎｍ〜３ｎｍ程度に形成されている。本実施例では、一例として、酸化ハフニウム（ＨｆＯ2）を用いた。
【００４５】
上記ゲート電極１４は、多結晶シリコンや金属層、金属化合物層で形成することができる。
例えば、金属層や金属化合物層としては、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、チタンシリコン（ＴｉＳｉ）、ニッケル（Ｎｉ）、ニッケルシリコン（ＮｉＳｉ）、ハフニウム（Ｈｆ）、ハフニウムシリサイド（ＨｆＳｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、コバルト（Ｃｏ）、コバルトシリコン（ＣｏＳｉ）、ルテニウム（Ｒｕ）もしくはインジウム（Ｉｒ）が挙げられる。本実施例では、一例として、窒化チタン（ＴｉＮ）膜を用いた。
さらに、本実施例では、ゲート絶縁膜１３とゲート電極１４のそれぞれを単層膜で形成しているが、しきい値電圧や抵抗値の調整のために、いくつかの材料層を積層して形成してもよい。
【００４６】
上記ゲート電極１４の側壁には、第１側壁絶縁膜１５が形成されている。さらに上記ゲート電極１４の両側には上記第１側壁絶縁膜１５を介して第２側壁絶縁膜１８が形成されている。さらに、上記第２側壁絶縁膜１８の内側には、上記第３側壁絶縁膜２５が形成されている。
例えば、上記第１側壁絶縁膜１５、第２側壁絶縁膜１８、第３側壁絶縁膜２５には、酸化シリコン（ＳｉＯ2）膜や窒化シリコン膜等を単層や積層で用いることができる。また、上記第１側壁絶縁膜１５は、例えば２ｎｍ〜１０ｎｍ程度の厚さに形成され、上記第２側壁絶縁膜１８は、例えば２０ｎｍ〜１００ｎｍ程度の厚さに形成されている。また上記第３側壁絶縁膜２５は、２ｎｍ〜６ｎｍ程度の厚さに形成されている。また、これらの側壁絶縁膜は、ゲート容量を低減するために、配線絶縁膜等に用いられる低誘電率膜（Low-k）を用いることもできる。
なお、上記ゲート絶縁膜１３、上記ゲート電極１４は、上記第２側壁絶縁膜１８に形成された凹部（後の製造方法で説明する。）内に形成されたものである。
【００４７】
上記ゲート電極１４の一方側の上記半導体基板１１には、ソース側エクステンション領域１６が形成され、他方側の上記半導体基板１１にはドレイン側エクステンション領域１７が形成されている。上記ソース側エクステンション領域１６および上記ドレイン側エクステンション領域１７はともに、上記ゲート電極１４のゲート長方向の端部下方側に入り込むように形成されている。したがって、チャネル領域１２の両側に、上記ソース側エクステンション領域１６と上記ドレイン側エクステンション領域１７が形成されている。
【００４８】
また、上記ゲート電極１４の両側の上記半導体基板１１には、第１応力導入層２１が形成されている。したがって、上記ソース側エクステンション領域１６の一部およびドレイン側エクステンション領域１７の一部は、すなわち第２側壁絶縁膜１８下部の第１応力導入層２１の上部に形成されている。
【００４９】
さらに上記ゲート電極１４の一方側には上記ソース側エクステンション領域１６を介してソース領域１９が形成され、上記ゲート電極１４の他方側にはドレイン側エクステンション領域１７を介してドレイン領域２０が形成されている。
したがって、上記ソース領域１９および上記ドレイン領域２０は、上記第２側壁絶縁膜１８下部にソース側エクステンション領域１６、ドレイン側エクステンション領域１７を残すように形成されている。
そして上記ソース領域１９および上記ドレイン領域２０は、それぞれ上記第１応力導入層２１に形成されている。
上記第１応力導入層２１は、炭素（Ｃ）やゲルマニウム（Ｇｅ）等とそれらのシリコン化合物からなり、例えば３０ｎｍ〜１００ｎｍ程度の厚さで形成されている。そして、チャネル領域１２に印加したい応力に応じて、炭素（Ｃ）とゲルマニウム（Ｇｅ）の含有量が調整される。
例えばＰＭＯＳトランジスタの場合にはＳｉＧｅを用い、ｎＭＯＳトランジスタの場合にはＳｉＣを用いる。
【００５０】
上記チャネル領域１２とソース側エクステンション領域１６およびドレイン側エクステンション領域１７には、ｎ型トランジスタの場合にはそれぞれｐ型不純物とｎ型不純物、ｐ型トランジスタの場合にはそれぞれｎ型不純物とｐ型不純物が導入されている。例えば、ｎ型不純物としてはリン（Ｐ）やヒ素（Ａｓ）等が用いられ、ｐ型不純物としては、ボロン（Ｂ）、フッ化ボロン（ＢＦ2）やインジウム（Ｉｎ）等が用いられる。またソース領域１９およびドレイン領域２０には、ソース側エクステンション領域１６、ドレイン側エクステンション領域１７と同型不純物が導入されている。
【００５１】
また、ソース領域１９およびドレイン領域２０のそれぞれの上部には、シリサイド層２２が形成されている。シリサイド層２２は、例えばチタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物により、２０ｎｍ〜７０ｎｍ程度の厚さに形成されたシリサイド層からなる。
また、第２側壁絶縁膜１８とシリサイド層２２を覆うように第２応力導入層２３が形成されている。
【００５２】
上記第２応力導入層２３は、１．５ＧＰａ〜２．２ＧＰａ程度の引張応力や圧縮応力を持った膜で形成される。例えば３０ｎｍ〜７０ｎｍ程度の膜厚の窒化シリコンで形成される。
また、第２応力導入層２３の一部または全部を覆うように、層間絶縁膜２４が形成されている。上記層間絶縁膜２４は、例えばＴＥＯＳやＮＳＧ等で形成される。この層間絶縁膜２４は、応力を強化するために、第２応力導入層２３と同材料で形成される場合もある。
【００５３】
また、図示はしていないが、ゲート電極１４とシリサイド層２２は、それぞれ配線層と接続され、配線層から電位が供給できるようになっている。
このように、半導体装置２は構成されている。
【００５４】
そして上記半導体装置２では、図２（２）に示すように、ソース側エクステンション領域１６およびドレイン側エクステンション領域１７は、チャネル領域１２においてゲート電極１４の端部より内側にキャリア濃度が位置するように形成されている。
【００５５】
さらに図２（２）〜（４）に示すように、ソース側エクステンション領域１６近傍のキャリア濃度分布のピークがゲート電極１４の端部にある。また、第１応力導入層２１と第２応力導入層２３よりチャネル領域１２にて印加される応力の応力分布のピークがソース側エクステンション領域１６近傍のキャリア濃度分布のピークよりも内側に位置している。そのため、ゲート電極１４の端部より内側で、チャネル領域１２に印加される応力の応力分布のピークとソース側エクステンション領域１６近傍の電位分布のピークが重なる構造となっている。
【００５６】
このような構造となっていることから、実施例１の半導体装置１よりも、ゲート電極１４とソース側エクステンション領域１６およびドレイン側エクステンション領域１７間のオーバーラップ容量を低減することができる。
【００５７】
また、上記半導体装置２では、チャネル領域１２とソース領域１９との不純物境界（ｐｎ接合境界）と、チャネル領域１２とドレイン領域２０との不純物境界（ｐｎ接合境界）の間に、ソース領域１９側の応力分布のピークとドレイン領域２０側の応力分布のピークが位置する。これによって、チャネル領域１２にかかる応力の応力分布ピークとソース領域１９（ソース側エクステンション領域１６）近傍の電位分布のピークが重なる構造となるので、キャリア速度が向上して飽和電流特性が向上する。
【００５８】
よって、チャネル領域１２に注入されるキャリア量を増やすことができるので、キャリア速度が向上して、トランジスタの駆動能力が高くなる。そのため、チャネル領域１２に印加される応力での特性向上効果を最大化することができる。また、ｎチャネル型半導体装置に対しても同様の効果が期待できるという利点がある。
【００５９】
［半導体装置の構成の第３例］
本発明の第２実施の形態に係る半導体装置の構成の第３例を、図３によって説明する。図３では、（１）に概略構成断面図を示し、（２）にキャリア濃度分布を示し、（３）に電位分布を示し、（４）にチャネル領域の応力分布を示す。なお、（２）〜（４）図は、一例としてｎＦＥＴの場合の波形を示した。
【００６０】
図３に示すように、半導体基板１１の一部領域にチャネル領域１２が形成されていて、このチャネル領域１２上にはゲート絶縁膜１３を介してゲート電極１４が形成されている。上記半導体基板１には、例えばシリコン基板を用いる。
【００６１】
上記ゲート絶縁膜１３は、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウムハフニウム（ＨｆＡｌＯ2）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ2Ｏ5）や酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）等の高誘電率（High-k）膜、酸化シリコン（ＳｉＯ2）または酸窒化シリコン（ＳｉＯＮ）で形成されている。その膜厚は１ｎｍ〜３ｎｍ程度に形成されている。本実施例では、一例として、酸化ハフニウム（ＨｆＯ2）を用いた。
【００６２】
上記ゲート電極１４は、多結晶シリコンや金属層、金属化合物層で形成することができる。
例えば、金属層や金属化合物層としては、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、チタンシリコン（ＴｉＳｉ）、ニッケル（Ｎｉ）、ニッケルシリコン（ＮｉＳｉ）、ハフニウム（Ｈｆ）、ハフニウムシリサイド（ＨｆＳｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、コバルト（Ｃｏ）、コバルトシリコン（ＣｏＳｉ）、ルテニウム（Ｒｕ）もしくはインジウム（Ｉｒ）が挙げられる。本実施例では、一例として、窒化チタン（ＴｉＮ）膜を用いた。
さらに、本実施例では、ゲート絶縁膜１３とゲート電極１４のそれぞれを単層膜で形成しているが、しきい値電圧や抵抗値の調整のために、いくつかの材料層を積層して形成してもよい。
【００６３】
上記ゲート電極１４の側壁には、第１側壁絶縁膜１５が形成されている。さらに上記ゲート電極１４の両側には上記第１側壁絶縁膜１５を介して第２側壁絶縁膜１８が形成されている。例えば、第１側壁絶縁膜１５と第２側壁絶縁膜１８には、酸化シリコン（ＳｉＯ2）膜や窒化シリコン膜等を単層や積層で用いることができ、それぞれ２０ｎｍ〜５０ｎｍおよび２０ｎｍ〜１００ｎｍ程度の厚さに形成されている。また、ゲート容量を低減するために、配線絶縁膜等に用いられる低誘電率膜（Low-k）を用いることもできる。
【００６４】
上記ゲート電極１４の一方側の上記半導体基板１１には、ソース側エクステンション領域１６が形成され、他方側の上記半導体基板１１にはドレイン側エクステンション領域１７が形成されている。上記ソース側エクステンション領域１６および上記ドレイン側エクステンション領域１７はともに、上記ゲート電極１４の端下部側に入り込むように形成されている。
【００６５】
上記ゲート電極１４の一方側には上記ソース側エクステンション領域１６を介してソース領域１９が形成され、上記ゲート電極１４の他方側にはドレイン側エクステンション領域１７を介してドレイン領域２０が形成されている。上記ソース領域１９および上記ドレイン領域２０は、上記第２側壁絶縁膜１８下部にソース側エクステンション領域１６、ドレイン側エクステンション領域１７を残すように形成されている。
【００６６】
また、上記ソース領域１９が形成される上記半導体基板１１および上記ドレイン領域２０が形成される上記半導体基板１１には、それぞれに第１応力導入層２１（２１Ｓ，２１Ｄ）が形成されている。
【００６７】
例えば、上記ソース領域１９は第１応力導入層２１Ｓ内に形成され、上記ドレイン領域２０は第１応力導入層２１Ｄ内に形成されている。そして、それぞれの第１応力導入層２１の端部はほぼ上記ゲート電極１４端部下方に位置している。したがって、上記第１応力導入層２１には、上記第２側壁絶縁膜１８の下方に形成されたソース側エクステンション領域１６およびドレイン側エクステンション領域１７が形成されている。
【００６８】
上記チャネル領域１２とソース側エクステンション領域１６およびドレイン側エクステンション領域１７には、ｎ型トランジスタの場合にはそれぞれｐ型不純物とｎ型不純物、ｐ型トランジスタの場合にはそれぞれｎ型不純物とｐ型不純物が導入されている。例えば、ｎ型不純物としてはリン（Ｐ）やヒ素（Ａｓ）等が用いられ、ｐ型不純物としては、ボロン（Ｂ）、フッ化ボロン（ＢＦ2）やインジウム（Ｉｎ）等が用いられる。またソース領域１９およびドレイン領域２０には、ソース側エクステンション領域１６、ドレイン側エクステンション領域１７と同型不純物が導入されている。
【００６９】
上記第１応力導入層２１は、炭素（Ｃ）やゲルマニウム（Ｇｅ）等とそれらのシリコン化合物からなり、例えば３０ｎｍ〜１００ｎｍ程度の厚さで形成されている。そして、チャネル領域１２に印加したい応力に応じて、炭素（Ｃ）とゲルマニウム（Ｇｅ）の含有量が調整される。
例えばＰＭＯＳトランジスタの場合にはＳｉＧｅを用い、ｎＭＯＳトランジスタの場合にはＳｉＣを用いる。
【００７０】
また、上記ソース領域１９上、上記ドレイン領域２０上には、それぞれにシリサイド層２２（２２Ｓ）、２２（２２Ｄ）が形成されている。また、ゲート電極１４に多結晶シリコン層を用いている場合には、ゲート電極１４上部にもシリサイド層２２（２２Ｇ）が形成されていても構わない。上記シリサイド層２２は、例えばチタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物により、２０ｎｍ〜７０ｎｍ程度の厚さに形成されたシリサイド層からなる。
【００７１】
さらに、上記ゲート電極１４上、上記ソース領域１９上、ドレイン領域２０上を被覆するように、第２応力導入層２３が形成されている。すなわち、上記第２応力導入層２３は、ソース領域１９のシリサイド層２２上から、第２側壁絶縁膜１８上およびゲート電極１４上を通って、ドレイン領域２０のシリサイド層２２上に繋がって形成された構造となっている。
上記第２応力導入層２３上に層間絶縁膜２４が形成されている。
【００７２】
上記第２応力導入層２３は、１．５ＧＰａ〜２．２ＧＰａ程度の引張応力や圧縮応力を持った膜で形成される。例えば３０ｎｍ〜７０ｎｍ程度の膜厚の窒化シリコンで形成される。上記層間絶縁膜２４は、例えばＴＥＯＳやＮＳＧ等で形成される。この層間絶縁膜２４は、応力を強化するために、第２応力導入層２３と同材料で形成される場合もある。
【００７３】
上記構成の半導体装置３では、上記ソース領域１９とドレイン領域２０間の半導体基板１１にチャネル領域１２が形成される。
【００７４】
また、図示はしていないが、ゲート電極１４とシリサイド層２２は、それぞれ配線層と接続され、配線層から電位が供給できるようになっている。
このように、半導体装置３は構成されている。
【００７５】
図３（２）〜（４）に示すように、ソース側エクステンション領域１６近傍のキャリア濃度分布のピークがゲート電極１４端部より内側に入り込んでいる。また、チャネル領域１２へ印加される応力の応力分布のピークがソース側エクステンション領域１６近傍のキャリア濃度分布のピークよりも内側に位置している。このため、チャネル領域１２へ印加される応力の応力分布のピークが、ゲート電極１４の端部より内側でソース側エクステンション領域１６の近傍の電位分布のピークと重なる構造となっている。
【００７６】
上記半導体装置３では、チャネル領域１２とソース領域１９との不純物境界（ｐｎ接合境界）と、チャネル領域１２とドレイン領域２０との不純物境界（ｐｎ接合境界）の間に、ソース領域１９側の応力分布のピークとドレイン領域２０側の応力分布のピークが位置する。これによって、チャネル領域１２にかかる応力の応力分布ピークとソース領域１９（ソース側エクステンション領域１６）近傍の電位分布のピークが重なる構造となるので、キャリア速度が向上して飽和電流特性が向上する。
【００７７】
よって、チャネル領域１２に注入されるキャリア量を増やすことができるので、キャリア速度が向上して、トランジスタの駆動能力が高くなる。そのため、チャネル領域１２に印加される応力での特性向上効果を最大化することができる。また、ｎチャネル型半導体装置に対しても同様の効果が期待できるという利点がある。
【００７８】
＜２．第２の実施の形態＞
［半導体装置の製造方法の第１例］
本発明の第２実施の形態に係る半導体装置の製造方法の第１例を、図４〜図６の製造工程断面図によって説明する。この製造方法は、前記第１例の半導体装置１を製造する一例である。
【００７９】
図４（１）に示すように、半導体基板１１上にダミーゲートパターン４１を形成する。このダミーゲートパターン４１は、下層にダミー絶縁膜４２を形成し、さらにダミーゲート電極膜４３、ハードマスク膜４４を順に積層した後、それらの膜をパターニングして形成される。
【００８０】
なお、図示はしていないが、ダミーパ絶縁膜４２を形成する前に、半導体基板１１中に素子分離領域を形成後、イオン注入法によって上記半導体基板１１中に不純物を導入してウェル領域を形成しておいてもよい。このときダミー絶縁膜４２は、例えば酸化シリコン（ＳｉＯ2）膜で形成される。この酸化シリコン膜の膜厚は、例えば１ｎｍ〜３ｎｍ程度とする。その形成方法は、例えば熱酸化法や化学気相成長法（ＣＶＤ）を用いる。
【００８１】
上記ダミーゲート電極膜４３は、例えば多結晶シリコン膜で形成される。この多結晶シリコン膜は、例えば８０ｎｍ〜１５０ｎｍ程度の厚さに形成され、例えばＣＶＤ法などにより形成される。
【００８２】
本実施例では、後の工程でダミー絶縁膜４２を除去してゲート絶縁膜を形成するので、この時点でダミー絶縁膜４２を形成せずにゲート絶縁膜を形成しておいてもよい。この場合、ゲート絶縁膜には、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウムハフニウム（ＨｆＡｌＯ2）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ2Ｏ5）や酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）等の高誘電率（High-k）膜、酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳｉＯＮ）などを用いることができる。また、これらの膜は、例えば１ｎｍ〜３ｎｍの膜厚に形成される。
【００８３】
上記ハードマスク膜４４には、例えば窒化シリコン膜で形成される。この窒化シリコン膜は、例えば５０ｎｍ〜１５０ｎｍ程度に膜厚に形成される。その成膜方法としては、ＣＶＤ法が採用される。
【００８４】
その後、光リソグラフィー技術や電子線リソグラフィー技術を用いてレジストパターン（図示せず）を形成する。
次に、上記レジストパターンをエッチングマスクに用いたドライエッチング法によって、上記ハードマスク膜４４をエッチングしてハードマスク４５を形成する。
次に、上記レジストパターンを除去した後、ハードマスク４５をエッチングマスクとしてダミーゲート電極膜４３とダミー絶縁膜４２をエッチングして、ダミーゲート電極４６、ダミーゲート絶縁膜４７を形成する。このとき、レジストパターンを除去せずに、ダミーゲート電極膜４３とダミー絶縁膜４２をエッチングする場合もある。
このようにして、下層よりダミーゲート絶縁膜４７、ダミーゲート電極４６、ハードマスク４５からなるダミーゲートパターン４１が形成される。
【００８５】
次に、図４（２）に示すように、ダミーゲートパターン４１の側壁にダミー側壁絶縁膜４８を形成する。このダミー側壁絶縁膜４８は、上記半導体基板１１上の全面に絶縁膜を形成した後、その絶縁膜をドライエッチング法などによりエッチバックすることで、上記ダミーパターン４１の側壁に絶縁膜を残して形成される。
上記ダミー側壁絶縁膜４８は、例えば窒化シリコン膜やＳｉＯ2膜、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜、ＮＳＧ膜で形成され、例えば５０ｎｍ〜１５０ｎｍ程度の厚さに形成される。その成膜方法は、例えばＣＶＤ法による。
【００８６】
その後、上記半導体基板１１の全面をドライエッチング法などによりリセスエッチングする。この時、半導体基板１１に対してハードマスク４５とダミー側壁絶縁膜４８のエッチバック選択比を高くすることで、半導体基板１１のみエッチングすることを可能にする。
また、素子分離領域（図示せず）を形成している場合は、素子分離領域を構成する材料との選択比もできるだけ高くしておくことが望ましい。この時、半導体基板１１に５０ｎｍ〜１００ｎｍ程度の溝４９を形成する。
その後、上記溝４９内へ選択的に第１応力導入層２１を形成する。第１応力導入層２１は、例えば、圧縮応力を導入する際にはシリコンゲルマニウム（ＳｉＧｅ）、引っ張り応力を導入する際には炭化シリコン（ＳｉＣ）を選択エピタキシャル成長法にて形成する。そのエピタキシャル成長の堆積厚は、例えば５０ｎｍ〜２００ｎｍ程度とする。
【００８７】
また、本実施例のように、ＳｉＧｅやＳｉＣ上にシリサイド電極を形成する場合には、上記第１応力導入層２１上にシリコン層（図示せず）を３０ｎｍ〜５０ｎｍ程度の厚さで積層させておくことが好ましい。
【００８８】
さらに、この第１応力導入層２１を形成する際に、ソース・ドレイン領域を形成するために同時に不純物を導入しておく場合もある。例えば、ｎ型トランジスタの場合にはそれぞれｎ型不純物、ｐ型トランジスタの場合にはそれぞれｐ型不純物を導入しておく。
【００８９】
次に、図４（３）に示すように、上記ダミー側壁絶縁膜４８（前記図４（２）参照）を、例えばウェットエッチング法によって除去する。続いて、上記ダミーゲートパターン４１を被覆するように上記半導体基板１１の全面に絶縁膜を形成する。その後、ドライエッチング法等によりこの絶縁膜をエッチバックして、上記ダミーゲートパターン４１の側壁に、第１側壁絶縁膜１５を形成する。この第１側壁絶縁膜１５は、窒化シリコン、ＴＥＯＳ、ＮＳＧ、ＳｉＯ2等で形成され、例えば２ｎｍ〜１０ｎｍ程度の厚さに形成される。またこの第１側壁絶縁膜１５を形成する絶縁膜の成膜方法は、例えばＣＶＤ法による。
なお、本例では第１側壁絶縁膜１５を用いているが、第１側壁絶縁膜１５を形成しない場合もある。
【００９０】
次に、図５（４）に示すように、上記ダミーゲートパターン４１、第１側壁絶縁膜１５、素子分離領域（図示せず）等をマスクにしてイオン注入を行い、上記半導体基板１１に、ソース側エクステンション領域１６とドレイン側エクステンション領域１７を同時形成する。ソース側エクステンション領域１６およびドレイン側エクステンション領域１７は、ｎ型トランジスタの場合にはそれぞれｎ型不純物を、ｐ型トランジスタの場合にはｐ型不純物を導入しておく。
また、トランジスタ形成時に、チャネル領域１２に印加する応力の分布を事前に把握しておき、その応力分布のピークとソース側エクステンション領域１６近傍に形成させる電位分布のピークの位置が重なるように、上記イオン注入により不純物を導入する。その際、前述した第１側壁絶縁膜１５の膜厚を調整する場合もある。
例えば、本実施例では、ｎ型不純物にはヒ素（Ａｓ）等を用い、１ｋｅＶ〜２ｋｅＶのエネルギーで７×１０14ｃｍ-2〜２×１０15ｃｍ-2程度のドーズ量で注入する。
また、ｐ型不純物には、フッ化ボロン（ＢＦ2）等を用い、１ｋｅＶ〜３ｋｅＶのエネルギーで８×１０14ｃｍ-2〜３×１０15ｃｍ-2程度のドーズ量で注入する。
その際、それぞれの不純物は半導体基板１１に対して例えば０度の注入角度（半導体基板１１表面に対して鉛直方向）で注入する。
【００９１】
さらに、場合によっては、ソース側エクステンション領域１６およびドレイン側エクステンション領域１７の不純物とは逆導電型の不純物をソース側エクステンション領域１６およびドレイン側エクステンション領域１７よりも深い位置に注入する。こうすることで、ソース側エクステンション領域１６およびドレイン側エクステンション領域１７の深さ方向の不純物プロファイルをさらに急峻にすることもできる。
【００９２】
ソース側エクステンション領域１６およびドレイン側エクステンション領域１７を形成するためのイオン注入条件は、チャネル領域１２に印加される応力の分布のピークに合わせて調整する必要があるので、上記一例に限定されるものではない。本実施例では、第１応力導入層２１と、後に説明する第２応力導入層を組み合わせた場合で調整している。
【００９３】
次に、図５（５）に示すように、半導体基板１１上の全面に絶縁膜を形成した後、ドライエッチング法を用いてエッチバックを行い、第１側壁絶縁膜１５の側面に第２側壁絶縁膜１８を形成する。
上記第２側壁絶縁膜１８となる絶縁膜は、例えば窒化シリコン膜、ＴＥＯＳ、ＮＳＧ、ＳｉＯ2等により形成され、例えば２０ｎｍ〜１００ｎｍ程度の厚さでけされるその成膜方法は、例えばＣＶＤ法による。上記第２側壁絶縁膜１８は１層の絶縁膜で形成されているが、絶縁膜を複数層に積層して形成することもできる。
【００９４】
次に、上記ハードマスク４５、第１側壁絶縁膜１５、第２側壁絶縁膜１８等をマスクにしたイオン注入法によって、上記半導体基板１１（実質的には上記第１応力導入層２１）にソース領域１９とドレイン領域２０を形成する。すなわち、ダミーパターン４１の一方側に、上記ソース側エクステンション領域１６を介してソース領域１９が形成され、上記ダミーパターン４１の他方側に、上記ドレイン側エクステンション領域１７を介してドレイン領域２０が形成される。上記ソース領域１９と上記ドレイン領域２０は、上記ソース側エクステンション領域１６および上記ドレイン側エクステンション領域１７と同型の不純物を注入して形成される。
その後、アニール処理を行って、上記ソース側エクステンション領域１６、上記ドレイン側エクステンション領域１７、上記ソース領域１９および上記ドレイン領域２０に注入された不純物を活性化する。この活性化により、不純物が拡散してダミーゲート電極４６のゲート長方向の端部下方までソース側エクステンション領域１６およびドレイン側エクステンション領域１７が広がっていく。この活性化アニールは、例えば１０００℃〜１１００℃程度の急速熱処理（ＲＴＡ）により行う。
上記ソース側エクステンション領域１６と上記ドレイン側エクステンション領域１７の位置は、この活性化により最終的な位置が決定する。このため、上記アニール条件は、ソース側エクステンション領域１６と上記ドレイン側エクステンション領域１７の形成時のイオン注入条件とチャネル領域１２に印加される応力に合わせて調整される。
すなわち、チャネル領域１２へ印加される応力分布のピークが、後に形成されるゲート電極の端部より内側で上記ソース側エクステンション領域１６の近傍の電位分布のピークと重なるようにする。
【００９５】
次に、サリサイドプロセス技術により、上記ソース領域１９上、ドレイン領域２０上のそれぞれに、シリサイド層２２（２２Ｓ）、２２（２２Ｄ）を形成する。このシリサイド層２２は、例えば、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物をシリサイド化して形成され、例えば２０ｎｍ〜７０ｎｍ程度の厚さに形成される。
【００９６】
次に、図５（６）に示すように、上記半導体基板１１上の全面に上記ダミーゲートパターン４１、上記シリサイド層２２等を被覆する第２応力導入層２３を形成し、さらに層間絶縁膜２４を形成する。
上記第２応力導入層２３は、１．５ＧＰａ〜２．２ＧＰａ程度の引張応力や圧縮応力を持った膜で形成される。例えば３０ｎｍ〜７０ｎｍ程度の膜厚の窒化シリコンで形成される。
また、上記層間絶縁膜２４は、例えばＴＥＯＳやＮＳＧ等で形成される。この層間絶縁膜２４は、応力を強化するために、第２応力導入層２３と同材料で形成する場合もある。
【００９７】
次に、図６（７）に示すように、ダミーゲート電極４６上部が露出するように、上記層間絶縁膜２４、第２応力導入層２３、ハードマスク４５（前記図４、５等参照）を除去する。この除去加工は、例えば化学的機械研磨（ＣＭＰ）法により、それぞれの膜を研磨除去する。
【００９８】
次に、図６（８）に示すように、エッチングによって、ダミーゲート電極４６（前記図６（７）等参照）とダミーゲート絶縁膜４７（前記図４、５等参照）を除去して、凹部５０を形成する。上記ダミーゲート電極４６は、例えばドライエッチング法を用いて選択的に除去される。また、上記ダミーゲート絶縁膜４７は、例えばドライエッチング法やウェットエッチング法を用いて選択的に除去される。
【００９９】
次に、図６（９）に示すように、上記凹部５０の内面にゲート絶縁膜１３を形成する。このとき、上記層間絶縁膜２４、第２応力導入層２３、第２側壁絶縁膜１８、第１側壁絶縁膜１５上等にも上記ゲート絶縁膜１３は形成される。続いて、上記凹部５０を埋め込むようにゲート電極形成膜５１を形成する。このゲート電極形成膜５１は、上記層間絶縁膜２４、第２応力導入層２３上等のゲート絶縁膜１３上にも形成される。
その後、化学的機械研磨（ＣＭＰ）法によって、上記余剰な上記ゲート電極形成膜５１、ゲート絶縁膜１３等を除去して、凹部５０の内部に、上記ゲート絶縁膜１３を介してゲート電極１４を形成する。
上記ゲート絶縁膜１３は、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウムハフニウム（ＨｆＡｌＯ2）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ2Ｏ5）や酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）等の高誘電率（High-k）膜、酸化シリコン（ＳｉＯ2）または酸窒化シリコン（ＳｉＯＮ）で形成される。その膜厚は１ｎｍ〜３ｎｍ程度に形成される。また成膜方法は、例えば原子層堆積（Atomic layer deposition ：ＡＬＤ）法や化学的気相成長（ＣＶＤ）法を用いる。また、酸化シリコンを形成する場合には熱酸化法を用いることもできる。さらに、各膜を積層にして用いることもできる。本実施例では、酸化ハフニウム（ＨｆＯ2）を用いた。
【０１００】
また、上記ゲート電極１４（ゲート電極形成膜５１）は、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、チタンシリコン（ＴｉＳｉ）、ニッケル（Ｎｉ）、ニッケルシリコン（ＮｉＳｉ）、ハフニウム（Ｈｆ）、ハフニウムシリサイド（ＨｆＳｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、コバルト（Ｃｏ）、コバルトシリコン（ＣｏＳｉ）、ルテニウム（Ｒｕ）もしくはインジウム（Ｉｒ）で形成される。その成膜方法は、例えば、ＡＬＤ法、物理的気相堆積（Physical Vapor Deposition：ＰＶＤ）法、化学気相成長（ＣＶＤ）法等を用いることができる。本実施例では、ＰＶＤ法により窒化チタン（ＴｉＮ）膜を成膜して用いた。
さらに、本実施例では、ゲート絶縁膜１３とゲート電極１４のそれぞれを単層膜で形成しているが、いくつかの材料層を積層して形成することもできる。
また、上記第２応力導入層２３、上記層間絶縁膜２４等の上部に形成されている上記ゲート電極１４やゲート絶縁膜１３の除去には、化学的機械研磨（ＣＭＰ）法を用いる。
【０１０１】
また、図示はしていないが、この後に上記ゲート電極１４、第２応力導入層２３、層間絶縁膜２４等の上部に配線層間絶縁膜を形成して、上記ゲート電極１４と各シリサイド層２２に配線層を接続し、この配線層から電位が供給できるようにする。
また、上記ゲート電極１４を多結晶シリコンで形成した場合は、ゲート電極１４上にシリサイド層を形成する場合もある。
上記のように製造することで、チャネル領域１２に印加される応力分布のピークは、ソース側エクステンション領域１６のキャリア濃度分布のピークよりも内側に位置して、ゲート電極１４のゲート長方向の端部から１５ｎｍ程度入り込んだところで、ソース側エクステンション領域１６近傍に発生するポテンシャル分布のピークと重なる。
上記のように、半導体装置１は形成される。
【０１０２】
本発明の半導体装置の製造方法では、チャネル領域１２とソース領域１９との不純物境界（ｐｎ接合境界）と、チャネル領域１２とドレイン領域２０との不純物境界（ｐｎ接合境界）の間で、ゲート電極のゲート長方向の端部よりも内側に、ソース領域１９側の応力分布のピークとドレイン領域２０側の応力分布のピークが位置するようになる。これによって、チャネル領域１２にかかる応力の応力分布ピークとソース領域１９（ソース側エクステンション領域１６）近傍の電位分布のピークが重なる構造となるので、キャリア速度が向上して飽和電流特性が向上する。
【０１０３】
よって、チャネル領域１２に注入されるキャリア量を増やすことができるので、キャリア速度を向上させて、トランジスタの駆動能力を高くすることができる。そのため、チャネル領域１２に印加される応力での特性向上効果を最大化することができる。また、ｎ型チャネル型半導体装置に対しても同様の効果が期待できるという利点がある。
【０１０４】
［半導体装置の製造方法の第２例］
本発明の第２実施の形態に係る半導体装置の製造方法の第２例を、図７の製造工程断面図によって説明する。この製造方法は、前記第２例の半導体装置２を製造する一例である。
【０１０５】
前記図４（１）〜図６（８）によって説明した半導体装置の製造方法の第１例の製造方法によって、ダミーパターン４１を除去して、図７（１）に示すように、凹部５０を形成する。この凹部５０は、その幅が４０ｎｍ〜６０ｎｍに形成される。次いで、上記凹部５０の内面に側壁絶縁膜形成膜５２を形成する。この側壁絶縁膜形成膜５２は、上記層間絶縁膜２４上、上記第２応力導入層２３上、上記第２側壁絶縁膜１８上、第１側壁絶縁膜１５上等にも形成される。上記側壁絶縁膜形成膜５２はその膜厚が２ｎｍ〜６ｎｍに形成される。
また、上記側壁絶縁膜形成膜５２は、例えば、ＳｉＯ2、ＴＥＯＳ、ＮＳＧ、窒化シリコンで形成され、例えば化学的気相成長（ＣＶＤ）法によって形成される。さらに、上記凹部５０の幅や上記側壁絶縁膜形成膜５２の膜厚は、チャネル領域１２に印加される応力により調整可能であり、この例に示したものに限定されるものではない。
【０１０６】
次に、図７（２）に示すように、上記側壁絶縁膜形成膜５２をドライエッチングによってエッチバックして、上記凹部５０の側面上記側壁絶縁膜形成膜５２を残して第３側壁絶縁膜２５を形成する。これにより、凹部５０の領域が確定される。
【０１０７】
次に、図７（３）に示すように、上記凹部５０の内面にゲート絶縁膜１３を形成する。このとき、上記層間絶縁膜２４、第２応力導入層２３、第２側壁絶縁膜１８、第１側壁絶縁膜１５等の上面にも上記ゲート絶縁膜１３は形成される。続いて、上記凹部５０を埋め込むようにゲート電極形成膜５１を形成する。このゲート電極形成膜５１は、上記層間絶縁膜２４、第２応力導入層２３上等のゲート絶縁膜１３上にも形成される。
その後、化学的機械研磨（ＣＭＰ）法によって、上記余剰な上記ゲート電極形成膜５１、ゲート絶縁膜１３等を除去して、凹部５０の内部に、上記ゲート絶縁膜１３を介してゲート電極１４を形成する。
上記ゲート絶縁膜１３は、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウムハフニウム（ＨｆＡｌＯ2）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ2Ｏ5）や酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）等の高誘電率（High-k）膜、酸化シリコン（ＳｉＯ2）または酸窒化シリコン（ＳｉＯＮ）で形成される。その膜厚は１ｎｍ〜３ｎｍ程度に形成される。また成膜方法は、例えば原子層堆積（Atomic layer deposition ：ＡＬＤ）法や化学的気相成長（ＣＶＤ）法を用いる。また、酸化シリコンを形成する場合には熱酸化法を用いることもできる。さらに、各膜を積層にして用いることもできる。本実施例では、酸化ハフニウム（ＨｆＯ2）を用いた。
【０１０８】
また、上記ゲート電極１４は、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、チタンシリコン（ＴｉＳｉ）、ニッケル（Ｎｉ）、ニッケルシリコン（ＮｉＳｉ）、ハフニウム（Ｈｆ）、ハフニウムシリサイド（ＨｆＳｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、コバルト（Ｃｏ）、コバルトシリコン（ＣｏＳｉ）、ルテニウム（Ｒｕ）もしくはインジウム（Ｉｒ）で形成される。その成膜方法は、例えば、ＡＬＤ法、物理的気相堆積（Physical Vapor Deposition：ＰＶＤ）法、化学気相成長（ＣＶＤ）法等を用いることができる。本実施例では、ＰＶＤ法により窒化チタン（ＴｉＮ）膜を成膜して用いた。
【０１０９】
さらに、本実施例では、ゲート絶縁膜１３とゲート電極１４のそれぞれを単層膜で形成しているが、いくつかの材料層を積層して形成することもできる。
また、上記第２応力導入層２３、上記層間絶縁膜２４等の上部に形成されている上記ゲート電極１４やゲート絶縁膜１３の除去には、化学的機械研磨（ＣＭＰ）法を用いる。
【０１１０】
また、本実施例には記載していないが、この後に上記ゲート電極１４、第２応力導入層２３、層間絶縁膜２４等の上部に配線層間絶縁膜を形成して、上記ゲート電極１４と各シリサイド層２２を配線層と接続し、この配線層から電位が供給できるようにする。
また、上記ゲート電極１４を多結晶シリコンで形成した場合は、ゲート電極１４上にシリサイド層を形成する場合もある。このようにすることで、チャネル領域１２に印加される応力分布のピークは、ソース側エクステンション領域１６のキャリア濃度分布のピークよりも内側に位置して、ゲート電極１４のゲート長方向の端部から１５ｎｍ程度入り込んだところで、ソース側エクステンション領域１６近傍に発生するポテンシャル分布のピークと重なる。
上記のように、半導体装置２は形成される。
【０１１１】
上記半導体装置２の製造方法では、第３側壁絶縁膜２５が形成されていることから、実施例１の半導体装置１よりも、ゲート電極１４とソース側エクステンション領域１６およびドレイン側エクステンション領域１７間のオーバーラップ容量を低減することができる。
【０１１２】
またこの半導体装置の製造方法では、チャネル領域１２とソース領域１９との不純物境界（ｐｎ接合境界）と、チャネル領域１２とドレイン領域２０との不純物境界（ｐｎ接合境界）の間で、ゲート電極のゲート長方向の端部よりも内側に、ソース領域１９側の応力分布のピークとドレイン領域２０側の応力分布のピークが位置するようになる。これによって、チャネル領域１２にかかる応力の応力分布ピークとソース領域１９（ソース側エクステンション領域１６）近傍の電位分布のピークが重なる構造となるので、キャリア速度が向上して飽和電流特性が向上する。
【０１１３】
よって、チャネル領域１２に注入されるキャリア量を増やすことができるので、キャリア速度を向上させて、トランジスタの駆動能力を高くすることができる。そのため、チャネル領域１２に印加される応力での特性向上効果を最大化することができる。また、ｎ型チャネル型半導体装置に対しても同様の効果が期待できるという利点がある。
【０１１４】
［半導体装置の製造方法の第３例］
本発明の第２実施の形態に係る半導体装置の製造方法の第３例を、図８〜図９の製造工程断面図によって説明する。この製造方法は、前記第３例の半導体装置３を製造する一例である。
【０１１５】
図８（１）に示すように、半導体基板１１上にゲート絶縁膜１３、ゲート電極膜５３、ハードマスク膜５４を形成する。なお、図中に記載はないが、ゲート絶縁膜１４を形成する前に、半導体基板１中に素子分離領域を形成後、イオン注入法にて不純物を導入してウェル領域を形成しておいてもよい。
上記ゲート絶縁膜１４は、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウムハフニウム（ＨｆＡｌＯ2）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ2Ｏ5）や酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）等の高誘電率（High-k）膜、酸化シリコン（ＳｉＯ2）または酸窒化シリコン（ＳｉＯＮ）で形成される。その膜厚は１ｎｍ〜３ｎｍ程度に形成される。また成膜方法は、例えば原子層堆積（Atomic layer deposition ：ＡＬＤ）法や化学的気相成長（ＣＶＤ）法等を用いる。また、酸化シリコンを形成する場合には熱酸化法を用いることもできる。さらに、各膜を積層にして用いることもできる。本実施例では、酸窒化シリコン膜を用いた。
【０１１６】
また、ゲート電極膜５３は、多結晶シリコン、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、チタンシリコン（ＴｉＳｉ）、ニッケル（Ｎｉ）、ニッケルシリコン（ＮｉＳｉ）、ハフニウム（Ｈｆ）、ハフニウムシリサイド（ＨｆＳｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、コバルト（Ｃｏ）、コバルトシリコン（ＣｏＳｉ）、ルテニウム（Ｒｕ）もしくはインジウム（Ｉｒ）等で形成される。その成膜方法は、例えば、ＡＬＤ法、物理的気相堆積（Physical Vapor Deposition：ＰＶＤ）法、化学気相成長（ＣＶＤ）法等を用いる。本実施例では、ＣＶＤ法により多結晶シリコン膜を用いた。
【０１１７】
さらに、本実施例では、ゲート絶縁膜１３とゲート電極膜５３それぞれを単層膜で形成しているが、いくつかの材料を積層して用いても構わない。
【０１１８】
その後、光リソグラフィー技術や電子線リソグラフィー技術等のリソグラフィ技術を用いて、レジストパターン（図示せず）を形成する。
次に、レジストパターンをマスクとしてドライエッチング法などにより、ハードマスク膜５４をエッチングしてハードマスク４５を形成する。
その後、レジストパターンを除去して、上記ハードマスク４５をマスクとしてゲート電極膜５３とゲート絶縁膜１３をエッチングする。
なお、レジストパターンを除去せずに、ゲート電極膜５３とゲート絶縁膜１３をエッチングする場合もある。
このようにして、半導体基板１１上にゲート絶縁膜１３を介してゲート電極１４を形成する。
【０１１９】
次に、図８（２）に示すように、ゲート絶縁膜１３、ゲート電極１４、ハードマスク４５等の側壁にダミー側壁絶縁膜４８を形成する。このダミー側壁絶縁膜４８は、上記半導体基板１１上の全面に絶縁膜を形成した後、その絶縁膜をドライエッチング法などによりエッチバックすることで、上記ゲート電極１４等の側壁に絶縁膜を残して形成される。
上記ダミー側壁絶縁膜４８は、例えば窒化シリコン膜や窒化シリコン膜、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜、ＮＳＧ膜、酸化シリコン（ＳｉＯ2）膜で形成され、例えば１ｎｍ〜１０ｎｍ程度の厚さに形成される。その成膜方法は、例えばＣＶＤ法による。
【０１２０】
その後、上記半導体基板１１の全面をドライエッチング法などによりリセスエッチングする。この時、半導体基板１１に対してハードマスク４５とダミー側壁絶縁膜４８のエッチバック選択比を高くすることで、半導体基板１１のみエッチングすることを可能にする。
また、素子分離領域（図示せず）を形成している場合は、素子分離領域を構成する材料との選択比もできるだけ高くしておくことが望ましい。この時、半導体基板１１に５０ｎｍ〜１００ｎｍ程度の溝４９を形成する。
その後、上記溝４９内へ選択的に第１応力導入層２１を形成する。第１応力導入層２１は、例えば、圧縮応力を導入する際にはシリコンゲルマニウム（ＳｉＧｅ）、引っ張り応力を導入する際には炭化シリコン（ＳｉＣ）を選択エピタキシャル成長法にて形成する。そのエピタキシャル成長の堆積厚は、例えば５０ｎｍ〜２００ｎｍ程度とする。
【０１２１】
また、本実施例のように、ＳｉＧｅやＳｉＣ上にシリサイド電極を形成する場合には、上記第１応力導入層２１上にシリコン層（図示せず）を３０ｎｍ〜５０ｎｍ程度の厚さで積層させておくことが好ましい。
【０１２２】
さらに、この第１応力導入層２１を形成する際に、ソース・ドレイン領域を形成するために同時に不純物を導入しておく場合もある。例えば、ｎ型トランジスタの場合にはそれぞれｎ型不純物、ｐ型トランジスタの場合にはそれぞれｐ型不純物を導入しておく。
【０１２３】
次に、図８（３）に示すように、上記ハードマスク４５（前記図８（２）参照）および上記ダミー側壁絶縁膜４８（前記図８（２）参照）を、例えばウェットエッチング法によって除去する。続いて、上記ゲート電極１４を被覆するように上記半導体基板１１の全面に絶縁膜を形成する。その後、ドライエッチング法等によりこの絶縁膜をエッチバックして、上記ゲート電極１４およびゲート絶縁膜１３の側壁に、第１側壁絶縁膜１５を形成する。この第１側壁絶縁膜１５は、窒化シリコン、ＴＥＯＳ、ＮＳＧ、ＳｉＯ2等で形成され、例えば１ｎｍ〜１０ｎｍ程度の厚さに形成される。またこの第１側壁絶縁膜１５を形成する絶縁膜の成膜方法は、例えばＣＶＤ法による。
また、この例では、ハードマスク４５を除去する際にダミー側壁絶縁膜４８も一緒に除去しているが、ダミー側壁絶縁膜４８を残しておき、第１側壁絶縁膜１５として使用する場合もある。
なお、本例では第１側壁絶縁膜１５を用いているが、第１側壁絶縁膜１５を形成しない場合もある。
【０１２４】
次に、上記ゲート電極１４、第１側壁絶縁膜１５、素子分離領域（図示せず）等をマスクにしてイオン注入を行い、上記半導体基板１１（第１応力導入層２１）に、ソース側エクステンション領域１６とドレイン側エクステンション領域１７を同時形成する。ソース側エクステンション領域１６およびドレイン側エクステンション領域１７は、ｎ型トランジスタの場合にはそれぞれｎ型不純物を、ｐ型トランジスタの場合にはｐ型不純物を導入しておく。
また、トランジスタ形成時に、チャネル領域１２に印加する応力の分布を事前に把握しておき、その応力分布のピークとソース側エクステンション領域１６近傍に形成させる電位分布のピークの位置が重なるように、上記イオン注入により不純物を導入する。その際、前述した第１側壁絶縁膜１５の膜厚を調整する場合もある。
例えば、本実施例では、ｎ型不純物にはヒ素（Ａｓ）等を用い、１ｋｅＶ〜２ｋｅＶのエネルギーで７×１０14ｃｍ-2〜２×１０15ｃｍ-2程度のドーズ量で注入する。
また、ｐ型不純物には、フッ化ボロン（ＢＦ2）等を用い、１ｋｅＶ〜３ｋｅＶのエネルギーで８×１０14ｃｍ-2〜３×１０15ｃｍ-2程度のドーズ量で注入する。
その際、それぞれの不純物は半導体基板１１に対して例えば０度の注入角度（半導体基板１１表面に対して鉛直方向）で注入する。
【０１２５】
さらに、場合によっては、ソース側エクステンション領域１６およびドレイン側エクステンション領域１７の不純物とは逆導電型の不純物をソース側エクステンション領域１６およびドレイン側エクステンション領域１７よりも深い位置に注入する。こうすることで、ソース側エクステンション領域１６およびドレイン側エクステンション領域１７の深さ方向の不純物プロファイルをさらに急峻にすることもできる。
【０１２６】
ソース側エクステンション領域１６およびドレイン側エクステンション領域１７を形成するためのイオン注入条件は、チャネル領域１２に印加される応力の分布のピークに合わせて調整する必要があるので、上記一例に限定されるものではない。本実施例では、第１応力導入層２１と、後に形成する第２応力導入層を組み合わせた場合で調整している。
【０１２７】
次に、図９（４）に示すように、半導体基板１１上の全面に絶縁膜を形成した後、ドライエッチング法を用いてエッチバックを行い、第１側壁絶縁膜１５の側面に第２側壁絶縁膜１８を形成する。
上記第２側壁絶縁膜１８となる絶縁膜は、例えば窒化シリコン膜、ＴＥＯＳ、ＮＳＧ、ＳｉＯ2等により形成され、例えば２０ｎｍ〜５０ｎｍ程度の厚さでけされるその成膜方法は、例えばＣＶＤ法による。上記第２側壁絶縁膜１８は１層の絶縁膜で形成されているが、絶縁膜を複数層に積層して形成することもできる。
【０１２８】
次に、上記ゲート電極１４、第１側壁絶縁膜１５、第２側壁絶縁膜１８等をマスクにしたイオン注入法によって、上記半導体基板１１（実質的には上記第１応力導入層２１）にソース領域１９とドレイン領域２０を形成する。すなわち、ゲート電極１４の一方側の半導体基板１１に、上記ソース側エクステンション領域１６を介してソース領域１９が形成され、上記ゲート電極１４の他方側に、上記ドレイン側エクステンション領域１７を介してドレイン領域２０が形成される。上記ソース領域１９と上記ドレイン領域２０は、上記ソース側エクステンション領域１６および上記ドレイン側エクステンション領域１７と同型の不純物を注入して形成される。
【０１２９】
その後、アニール処理を行って、上記ソース側エクステンション領域１６、上記ドレイン側エクステンション領域１７、上記ソース領域１９および上記ドレイン領域２０に注入された不純物を活性化する。この活性化により、不純物が拡散してゲート電極１４のゲート長方向の端部下方までソース側エクステンション領域１６およびドレイン側エクステンション領域１７が広がっていく。この活性化アニールは、例えば１０００℃〜１１００℃程度の急速熱処理（ＲＴＡ）により行う。
【０１３０】
上記ソース側エクステンション領域１６と上記ドレイン側エクステンション領域１７の位置は、この活性化により最終的な位置が決定する。このため、上記アニール条件は、ソース側エクステンション領域１６と上記ドレイン側エクステンション領域１７の形成時のイオン注入条件とチャネル領域１２に印加される応力に合わせて調整される。
すなわち、チャネル領域１２へ印加される応力分布のピークが、後に形成されるゲート電極の端部より内側で上記ソース側エクステンション領域１６の近傍の電位分布のピークと重なるようにする。
【０１３１】
次に、サリサイドプロセス技術により、上記ソース領域１９上、ドレイン領域２０上のそれぞれに、シリサイド層２２（２２Ｓ）、２２（２２Ｄ）を形成する。このシリサイド層２２は、例えば、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物をシリサイド化して形成され、例えば２０ｎｍ〜７０ｎｍ程度の厚さに形成される。
本実施例では、ゲート電極１４の最上層に多結晶シリコンを用いているため、ゲート電極１４上部にもシリサイド層２２が形成される。
しかし、ゲート電極１４に金属膜や合金膜を使用する場合には、ゲート電極１４上部にシリサイド層２２を形成しない場合もある。
【０１３２】
次に、図９（５）に示すように、上記半導体基板１１上全面に、上記シリサイド層２２が形成されたゲート電極１４、ソース領域１９、ドレイン領域２０等を被覆する第２応力導入層２３と層間絶縁膜２４を形成する。
上記第２応力導入層２３は、１．５ＧＰａ〜２．２ＧＰａ程度の引張応力や圧縮応力を持った膜で形成される。例えば３０ｎｍ〜７０ｎｍ程度の膜厚の窒化シリコンで形成される。
また、上記層間絶縁膜２４は、例えばＴＥＯＳやＮＳＧ等で形成される。この層間絶縁膜２４は、応力を強化するために、第２応力導入層２３と同材料で形成する場合もある。
【０１３３】
次に、図９（６）に示すように、例えば化学的機械研磨（ＣＭＰ）法によって、上記層間絶縁膜２４の表面を平坦化する。この状態で、上記第２応力導入層２３は、ソース領域１９のシリサイド層２２上から、第２側壁絶縁膜１８上およびゲート電極１４上を通って、ドレイン領域２０のシリサイド層２２上に繋がって形成された構造となっている。
また、図示していないが、上記ゲート電極１４と各シリサイド層２２に配線層を接続し、この配線層から電位が供給できるようにする。
このようにすることで、チャネル領域１２に印加される応力分布のピークは、ソース側エクステンション領域１６のキャリア濃度分布のピークよりも内側に位置して、ゲート電極１４のゲート長方向の端部から１５ｎｍ程度入り込んだところで、ソース側エクステンション領域１６近傍に発生するポテンシャル分布のピークと重なる。
上記のように、半導体装置３は形成される。
【０１３４】
この半導体装置の製造方法では、チャネル領域１２とソース領域１９との不純物境界（ｐｎ接合境界）と、チャネル領域１２とドレイン領域２０との不純物境界（ｐｎ接合境界）の間に、ソース領域１９側の応力分布のピークとドレイン領域２０側の応力分布のピークが位置するようになる。これによって、チャネル領域１２にかかる応力の応力分布ピークとソース領域１９（ソース側エクステンション領域１６）近傍の電位分布のピークが重なる構造となるので、キャリア速度が向上して飽和電流特性が向上する。
【０１３５】
よって、チャネル領域１２に注入されるキャリア量を増やすことができるので、キャリア速度を向上させて、トランジスタの駆動能力を高くすることができる。そのため、チャネル領域１２に印加される応力での特性向上効果を最大化することができる。また、ｎチャネル型半導体装置に対しても同様の効果が期待できるという利点がある。
【０１３６】
次に、図１０と図１１に、前記実施例１の半導体装置１をｐＦＥＴで形成した場合についての効果を調べた実験結果を示す。
図１０は、チャネル領域１２に応力を印加した半導体装置１のキャリアに対する移動度向上率とキャリア速度向上率の関係を示している。
図１１は、図１０に示した各プロットの傾き値を示している。
参考文献１と参考文献２は、前記図１３によって説明した従来技術を用いて作製した半導体装置の結果を表している。
上記参考文献１は、L.Washington et al., “pMOSFET with 200% Mobility enhancement Induced by Multiple stressors”, Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ, vol. 27-6, pp.511 （２００６年）である。
上記参考文献２：A. Khakifirooz et al., “Transistor Performance Scaling: The Role of Virtural Source Velocity and Its Mobility Dependence”, ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．, pp.667 （２００６年）である。
【０１３７】
図１０および図１１に示すように、前記実施例１の半導体装置１は、キャリア速度向上率の傾きが、従来技術の参考文献１と参考文献２の半導体装置よりも大きい。
これは、実施例１の半導体装置１の方がチャネルに印加された応力による移動度の向上率に対してキャリア速度の向上率が大きくなっていることを示している。チャネル領域１２に印加される応力分布のピーク位置とソース側エクステンション領域１６近傍の電位分布のピーク位置とが重なり合うことにより、キャリア速度が向上している。この効果により、飽和電流特性も向上させることができる。
【０１３８】
実施例２の半導体装置２と実施例３の半導体装置３の効果について、図１２を用いて説明する。
図１２は、半導体装置２および半導体装置３のそれぞれｐＦＥＴとして形成して、第１応力導入層２１と第２応力導入層２３によりチャネル領域１２へ印加された応力の分布を、シミュレーションにより求めた結果である。
第１応力導入層２１および第２応力導入層２３はぞれぞれに圧縮歪膜を使用しており、その結果、チャネル領域１２に圧縮応力が印加されている。
【０１３９】
図１２（１）は、前記実施例１のように、ダミーゲートパターン４１を用いて凹部５０を形成することでゲート電極１４を形成した場合を示す。
この場合、応力導入層（第１応力導入層２１、第２応力導入層２３）よりチャネル領域１２へ印加される応力分布のピークは、ゲート電極１４の端部より１００ｎｍ程度内側（ゲート電極１４側）に位置している。
このため、実施例２の半導体装置２に示すように、第３側壁絶縁膜２５の膜厚を調整することで、ゲート電極１４のゲート長を短くしながら、ゲート電極１４の端部下方より内側に応力分布のピークを偏在させることができる。
【０１４０】
一方、図１２（２）は、実施例３の半導体装置３におけるシミュレーションの計算結果を示している。
第１応力導入層２１をゲート電極１４の端部へ近づける構造を用いたことにより、ゲート電極１４の端部より内側に応力分布のピークを発生させることができる。
【０１４１】
以上の結果より、前記図２、図３に示した半導体装置２、３のように、チャネル領域１２とソース側エクステンション領域１６およびドレイン側エクステンション領域１７の間の不純物境界（ｐｎ接合境界）よりも内側に応力分布のピークを形成することができ、ソース側エクステンション領域１６近傍の電位分布のピークとチャネル領域１２に印加される応力分布のピークを重ねることができる。
【符号の説明】
【０１４２】
１，３…半導体装置、１１…半導体基板、１２…チャネル領域、１３…ゲート絶縁膜、１４…ゲート電極、１６…ソース側エクステンション領域、１７…ドレイン側エクステンション領域、１８…第２側壁絶縁膜、１９…ソース領域、２０…ドレイン領域、２１…第１応力導入層、２３…第２応力導入層、４１…ダミーゲートパターン、凹部…５０
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体集積回路では、回路を構成するトランジスタの特性向上を目的として、応力膜材料を用いてチャネル領域へ応力を印加することで、キャリアの移動度を上げてトランジスタの特性向上を実現している（例えば、特許文献１、２参照）。また、チャネルに印加される応力により発生する歪を考慮してキャリアの電子状態を算出できるシミュレータの技術が実現されている（例えば、特許文献３参照）。
【０００３】
従来技術では、応力膜材料によるトランジスタの特性向上方法や応力によるキャリアの電子状態の把握方法が提案されているが、チャネル領域に印加される応力とソース領域近傍の電子状態の位置関係が最適化されたＭＯＳＦＥＴが実現されていない。そのため、チャネル領域に印加される応力による特性向上が効果的に行われていない。
【０００４】
ゲート電極をソース領域およびドレイン領域よりも先に形成する、いわゆる、ゲートファーストプロセスを用いた従来技術例を、図１３の概略構成断面図、キャリア濃度分布図、電位分布図、応力分布図等によって説明する。
【０００５】
図１３（１）に示すように、半導体基板１１１上にゲート絶縁膜１１３を介してゲート電極１１４が形成されている。
上記ゲート電極１１４の側壁には、第１側壁絶縁膜１１５が形成され、上記ゲート電極１１４の一方側の上記半導体基板１１１にはソース側エクステンション領域１１６が形成され、他方側の上記半導体基板１１１にはドレイン側エクステンション領域１１７が形成されている。上記ソース側エクステンション領域１１６およびドレイン側エクステンション領域１１７はともに、ゲート電極１１４端下部側に入り込むように形成されている。
【０００６】
さらに上記ゲート電極１１４の両側には上記第１側壁絶縁膜１１５を介して第２側壁絶縁膜１１８が形成されている。そして上記ゲート電極１１４の一方側には上記ソース側エクステンション領域１１６を介してソース領域１１９が形成され、上記ゲート電極１１４の他方側にはドレイン側エクステンション領域１１７を介してドレイン領域１２０が形成されている。上記ソース領域１１９および上記ドレイン領域１２０は、上記第２側壁絶縁膜１１８下部にソース側エクステンション領域１１６、ドレイン側エクステンション領域１１７を残すように形成されている。
【０００７】
また、上記ソース領域１１９が形成される上記半導体基板１１１および上記ドレイン領域１２０が形成される上記半導体基板１１１には、それぞれに第１応力導入層１２１（１２１Ｓ，１２１Ｄ）が形成されている。例えば、上記ソース領域１１９は第１応力導入層１２１Ｓ内に形成され、上記ドレイン領域１２０は第１応力導入層１２１Ｄ内に形成されている。そして、それぞれの第１応力導入層１２１の端部はほぼ上記第２側壁絶縁膜１１８端部下方に位置している。
【０００８】
また、上記ゲート電極１１４上、上記ソース領域１１９上、上記ドレイン領域１２０上には、それぞれにシリサイド層１２２が形成されている。
【０００９】
さらに、上記ゲート電極１１４上、上記ソース領域１１９上、ドレイン領域１２０上を被覆するように、第２応力導入層１２３が形成されている。この第２応力導入層１２３上に層間絶縁膜１２４が形成されている。
【００１０】
上記構成の半導体装置１０１では、上記ソース領域１１９とドレイン領域１２０間の半導体基板１１１にチャネル領域１１２が形成される。
【００１１】
上記構成の半導体装置１０１では、図１３（２）に示すように、ショートチャンル特性を向上させるために、ソース側エクステンション領域１１６とドレイン側エクステンション領域１１７のキャリア濃度分布のピークがゲート電極１１４のゲート長方向の端部よりも内側に入り込んでいる。
このため、図１３（３）に示すように、ソース側エクステンション領域１１６近傍に発生する電位分布のピークはさらに内側に位置する。なお、この図１３（３）は、ｎＦＥＴにおいて、ソースに対してドレインに正電位を印加したときの伝導帯の電位分布を示している。
一方、図１３（４）に示すように、第１応力導入層１２１や第２応力導入層１２３からチャネル領域１１２に印加される応力分布のピークは、第２側壁絶縁膜１１８のソース領域１１９側およびドレイン領域１２０側のそれぞれの端部近傍に偏在する。このように、応力導入膜によるチャネル領域の応力分布は不連続となっている（例えば、非特許文献１参照）。このため、チャネル領域１１２に印加される応力分布のピークは、チャネル領域１１２とソース側エクステンション領域１１６の間の不純物境界よりも外側（ソース領域１１９側）に位置している。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００５−５７３０１号公報
【特許文献２】特表２００８−５３９５９１号公報
【特許文献３】特開２００８−５２７７４５号公報
【非特許文献】
【００１３】
【非特許文献１】D.Kosemura et al.,“Characterization of Strain for High Performance MOSFETs”, ＳＳＤＭ、pp.390、（２００７年）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
解決しようとする問題点は、チャネル領域に印加される応力の応力分布のピークが、チャネル領域とソース側エクステンション領域の間の不純物境界よりも外側（ソース領域側）に位置しているため、キャリア速度が遅くなっている点である。
【００１５】
本発明は、チャネル領域に印加される応力分布のピークとソース領域近傍に発生する電位分布のピークの位置を最適化することで、キャリア速度を向上させて飽和電流特性を向上させることを可能にする。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、半導体基板に形成されたチャネル領域と、前記チャネル領域の一方側に形成されたソース領域と、前記チャネル領域の他方側に形成されたドレイン領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記チャネル領域に応力を印加する応力導入層を有し、前記チャネル領域と前記ソース領域とのｐｎ接合境界と、前記チャネル領域と前記ドレイン領域とのｐｎ接合境界の間に、前記ソース領域側の応力分布のピークと前記ドレイン領域側の応力分布のピークが位置する。
【００１７】
本発明の半導体装置では、チャネル領域とソース領域とのｐｎ接合境界と、チャネル領域とドレイン領域とのｐｎ接合境界の間で、ゲート電極のゲート長方向の端部よりも内側に、ソース領域側の応力分布のピークとドレイン領域側の応力分布のピークが位置する。これによって、チャネル領域にかかる応力の応力分布ピークとソース領域近傍の電位分布のピークが重なる構造となるので、キャリア速度が向上して飽和電流特性が向上する。
例えば、ｐ型半導体に印加する圧縮応力が高くなるにつれて伝導帯のトップサブバンドへのキャリア充填率が高くなることがシミュレーションによって分かっている。このシミュレーションは、例えば、S.E.Thompson,et al.,“Uniaxial-Process-Induced Strained-Si:Extending the CMOS Roadmap”，IEEE Trans. Electron. Device, Vol.53、pp.1010（２００６年）に開示されている。
そのため、応力分布のピーク位置とソース領域近傍の電位分布のピーク位置を重ね合わせることで、チャネル領域に注入されるキャリア量を増やすことができる。
【００１８】
本発明の半導体装置の製造方法は、半導体基板上にダミーゲートパターンを形成した後、該ダミーゲートパターンの両側の該半導体基板に第１応力導入層を形成する工程と、前記ダミーゲートパターンの側壁に側壁絶縁膜を形成する工程と、前記一方の第１応力導入層の少なくとも一部にソース側エクステンション領域を介してソース領域を形成し、前記他方の第１応力導入層の少なくとも一部にドレイン側エクステンション領域を介してドレイン領域を形成する工程と、前記ソース領域側の側壁絶縁膜上から前記ソース領域上にかけて、かつ前記ドレイン領域側の側壁絶縁膜上から前記ドレイン領域上にかけて第２応力導入層を形成する工程と、前記ダミーゲートパターンを除去して形成した凹部内にゲート絶縁膜を介してゲート電極を形成する工程を有し、前記第１応力導入層と前記第２応力導入層により前記ソース領域と前記ドレイン領域との間の前記半導体基板に形成されるチャネル領域に印加される応力値に応じて、ソース側エクステンション領域とドレイン側エクステンション領域の不純物濃度を調整して、前記チャネル領域と前記ソース領域との不純物境界と、前記チャネル領域と前記ドレイン領域との不純物境界の間に、前記ソース領域側の応力分布のピークと前記ドレイン領域側の応力分布のピークを位置させる。
【００１９】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板に第１応力導入層を形成する工程と、前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、前記ゲート電極の両側に、前記側壁絶縁膜を介して一方の前記第１応力導入層の少なくとも一部にソース側エクステンション領域を介してソース領域を形成し、他方の前記第１応力導入層の少なくとも一部にドレイン側エクステンション領域を介してドレイン領域を形成する工程と、前記ソース領域側の側壁絶縁膜上から前記ソース領域上にかけて、および前記ドレイン領域側の側壁絶縁膜上から前記ドレイン領域上にかけて第２応力導入層を形成する工程を有し、前記第１応力導入層と前記第２応力導入層により前記ソース領域と前記ドレイン領域との間の前記半導体基板に形成されるチャネル領域に印加される応力値に応じて、ソース側エクステンション領域とドレイン側エクステンション領域の不純物濃度を調整して、前記チャネル領域と前記ソース領域との不純物境界と、前記チャネル領域と前記ドレイン領域との不純物境界の間に、前記ソース領域側の応力分布のピークと前記ドレイン領域側の応力分布のピークを位置させる。
【００２０】
本発明の半導体装置の製造方法では、チャネル領域とソース領域との不純物境界と、チャネル領域とドレイン領域との不純物境界に、ソース領域側の応力分布のピークとドレイン領域側の応力分布のピークが位置するようになる。これによって、チャネル領域にかかる応力の応力分布ピークとソース領域近傍の電位分布のピークが重なる構造となるので、キャリア速度が向上して飽和電流特性が向上する。
【発明の効果】
【００２１】
本発明の半導体装置は、チャネル領域に注入されるキャリア量を増やすことができるので、キャリア速度が向上して、トランジスタの駆動能力が高くなる。そのため、チャネル領域に印加される応力での特性向上効果を最大化することができる。また、ｎおよびpチャネル型半導体装置の両方に対して効果が期待できるという利点がある。
【００２２】
本発明の半導体装置の製造方法は、チャネル領域に注入されるキャリア量を増やすことができるので、キャリア速度を向上させて、トランジスタの駆動能力を高くすることができる。そのため、チャネル領域に印加される応力での特性向上効果を最大化することができる。また、ｎおよびpチャネル型半導体装置の両方に対して効果が期待できるという利点がある。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１実施の形態に係る半導体装置の第１例を示した図である。
【図２】本発明の第１実施の形態に係る半導体装置の第２例を示した図である。
【図３】本発明の第１実施の形態に係る半導体装置の第３例を示した図である。
【図４】本発明の第２実施の形態に係る半導体装置の製造方法の第１例を示した製造工程断面図である。
【図５】本発明の第２実施の形態に係る半導体装置の製造方法の第１例を示した製造工程断面図である。
【図６】本発明の第２実施の形態に係る半導体装置の製造方法の第１例を示した製造工程断面図である。
【図７】本発明の第２実施の形態に係る半導体装置の製造方法の第２例を示した製造工程断面図である。
【図８】本発明の第２実施の形態に係る半導体装置の製造方法の第３例を示した製造工程断面図である。
【図９】本発明の第２実施の形態に係る半導体装置の製造方法の第３例を示した製造工程断面図である。
【図１０】半導体装置１のキャリアに対する移動度向上率とキャリア速度向上率の関係を示した図である。
【図１１】図１０に示した各プロットの傾き値を示した図である。
【図１２】実施例２の半導体装置２と実施例３の半導体装置３の効果について示したシミュレーション結果の応力分布図である。
【図１３】従来の半導体装置を示した図である。
【発明を実施するための形態】
【００２４】
以下、発明を実施するための形態（以下、実施の形態とする）について説明する。
【００２５】
＜１．第１の実施の形態＞
［半導体装置の構成の第１例］
本発明の第１実施の形態に係る半導体装置の構成の第１例を、図１によって説明する。図１では、（１）に概略構成断面図を示し、（２）にキャリア濃度分布を示し、（３）に電位分布を示し、（４）にチャネル領域の応力分布を示す。
【００２６】
図１（１）に示すように、半導体基板１１の一部領域にチャネル領域１２が形成されていて、このチャネル領域１２上にはゲート絶縁膜１３を介してゲート電極１４が形成されている。上記半導体基板１には、例えばシリコン基板を用いる。
【００２７】
上記ゲート絶縁膜１３は、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウムハフニウム（ＨｆＡｌＯ2）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ2Ｏ5）や酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）等の高誘電率（High-k）膜、酸化シリコン（ＳｉＯ2）または酸窒化シリコン（ＳｉＯＮ）で形成されている。その膜厚は１ｎｍ〜３ｎｍ程度に形成されている。本実施例では、一例として、酸化ハフニウム（ＨｆＯ2）を用いた。
【００２８】
上記ゲート電極１４は、多結晶シリコンや金属層、金属化合物層で形成することができる。
例えば、金属層や金属化合物層としては、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、チタンシリコン（ＴｉＳｉ）、ニッケル（Ｎｉ）、ニッケルシリコン（ＮｉＳｉ）、ハフニウム（Ｈｆ）、ハフニウムシリサイド（ＨｆＳｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、コバルト（Ｃｏ）、コバルトシリコン（ＣｏＳｉ）、ルテニウム（Ｒｕ）もしくはインジウム（Ｉｒ）が挙げられる。本実施例では、一例として、窒化チタン（ＴｉＮ）膜を用いた。
さらに、本実施例では、ゲート絶縁膜１３とゲート電極１４のそれぞれを単層膜で形成しているが、しきい値電圧や抵抗値の調整のために、いくつかの材料層を積層して形成してもよい。
【００２９】
上記ゲート電極１４の側壁には、第１側壁絶縁膜１５が形成されている。さらに上記ゲート電極１４の両側には上記第１側壁絶縁膜１５を介して第２側壁絶縁膜１８が形成されている。例えば、第１側壁絶縁膜１５と第２側壁絶縁膜１８には、酸化シリコン（ＳｉＯ2）膜や窒化シリコン膜等を単層や積層で用いることができ、それぞれ２ｎｍ〜１０ｎｍおよび２０ｎｍ〜１００ｎｍ程度の厚さに形成されている。また、ゲート容量を低減するために、配線絶縁膜等に用いられる低誘電率膜（Low-k）を用いることもできる。
なお、上記ゲート絶縁膜１３、上記ゲート電極１４は、第１側壁絶縁膜１５と上記第２側壁絶縁膜１８に形成された凹部（後の製造方法で説明する。）内に形成されたものである。
【００３０】
上記ゲート電極１４の一方側の上記半導体基板１１には、ソース側エクステンション領域１６が形成され、他方側の上記半導体基板１１にはドレイン側エクステンション領域１７が形成されている。上記ソース側エクステンション領域１６および上記ドレイン側エクステンション領域１７はともに、上記ゲート電極１４のゲート長方向の端部下方側に入り込むように形成されている。したがって、チャネル領域１２の両側に、上記ソース側エクステンション領域１６と上記ドレイン側エクステンション領域１７が形成されている。
【００３１】
また、上記ゲート電極１４の両側の上記半導体基板１１には、第１応力導入層２１が形成されている。したがって、上記ソース側エクステンション領域１６の一部およびドレイン側エクステンション領域１７の一部は、すなわち第２側壁絶縁膜１８下部の第１応力導入層２１の上部に形成されている。
【００３２】
さらに上記ゲート電極１４の一方側には上記ソース側エクステンション領域１６を介してソース領域１９が形成され、上記ゲート電極１４の他方側にはドレイン側エクステンション領域１７を介してドレイン領域２０が形成されている。
したがって、上記ソース領域１９および上記ドレイン領域２０は、上記第２側壁絶縁膜１８下部にソース側エクステンション領域１６、ドレイン側エクステンション領域１７を残すように形成されている。
そして上記ソース領域１９および上記ドレイン領域２０は、それぞれ上記第１応力導入層２１に形成されている。
上記第１応力導入層２１は、炭素（Ｃ）やゲルマニウム（Ｇｅ）等とそれらのシリコン化合物からなり、例えば３０ｎｍ〜１００ｎｍ程度の厚さで形成されている。そして、チャネル領域１２に印加したい応力に応じて、炭素（Ｃ）とゲルマニウム（Ｇｅ）の含有量が調整される。
例えばＰＭＯＳトランジスタの場合にはＳｉＧｅを用い、チャネル領域に圧縮応力を発生させる。ｎＭＯＳトランジスタの場合にはＳｉＣを用い、チャネル領域に引張応力を発生させる。
【００３３】
上記チャネル領域１２とソース側エクステンション領域１６およびドレイン側エクステンション領域１７には、ｎ型トランジスタの場合にはそれぞれｐ型不純物とｎ型不純物、ｐ型トランジスタの場合にはそれぞれｎ型不純物とｐ型不純物が導入されている。例えば、ｎ型不純物としてはリン（Ｐ）やヒ素（Ａｓ）等が用いられ、ｐ型不純物としては、ボロン（Ｂ）、フッ化ボロン（ＢＦ2）やインジウム（Ｉｎ）等が用いられる。またソース領域１９およびドレイン領域２０には、ソース側エクステンション領域１６、ドレイン側エクステンション領域１７と同型不純物が導入されている。
【００３４】
また、ソース領域１９およびドレイン領域２０のそれぞれの上部には、シリサイド層２２が形成されている。シリサイド層２２は、例えばチタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物により、２０ｎｍ〜７０ｎｍ程度の厚さに形成されたシリサイド層からなる。
また、第２側壁絶縁膜１８とシリサイド層２２を覆うように第２応力導入層２３が形成されている。
【００３５】
上記第２応力導入層２３は、１．５ＧＰａ〜２．２ＧＰａ程度の引張応力や圧縮応力を持った膜で形成される。例えば３０ｎｍ〜７０ｎｍ程度の膜厚の窒化シリコンで形成される。
また、第２応力導入層２３の一部または全部を覆うように、層間絶縁膜２４が形成されている。上記層間絶縁膜２４は、例えばＴＥＯＳやＮＳＧ等で形成される。この層間絶縁膜２４は、応力を強化するために、第２応力導入層２３と同材料で形成される場合もある。
【００３６】
また、図示はしていないが、ゲート電極１４とシリサイド層２２は、それぞれ配線層と接続され、配線層から電位が供給できるようになっている。
このように、半導体装置１は構成されている。
【００３７】
次に、キャリア濃度分布、電位分布、応力分布について説明する。図１（２ａ）〜（４ａ）にｐＦＥＴの場合のそれぞれの波形を示し、図１（２ｂ）〜（４ｂ）にｎＦＥＴの場合のそれぞれの波形を示した。
上記半導体装置１では、図１（２a）、（２ｂ）に示すように、ｐＦＥＴ、ｎＦＥＴともに、ソース側エクステンション領域１６およびドレイン側エクステンション領域１７は、チャネル領域１２においてゲート電極１４の端部より内側にキャリア濃度のピークが位置するように形成されている。
【００３８】
図１（２）〜（４）に示すように、第１応力導入層２１と第２応力導入層２３よりチャネル領域１２へ印加される応力分布のピークは、ソース側エクステンション領域１６近傍のキャリア濃度分布のピークより内側に位置する。（３ｂ）図は、ｎ型ＦＥＴにおいて、ソースに対してドレインに正電位を印加したときの伝導帯の電位分布を示しており、（４ｂ）図は、ｎ型ＦＥＴにおいて、正の応力（引張応力）分布を示している。（３ａ）図は、ｐ型ＦＥＴにおいて、ソースに対してドレインに負電位を印加したときの価電子帯の電位分布を示しており、（４ａ）図は、ｐ型ＦＥＴにおいて、負の応力（圧縮応力）分布を示している。
言い換えれば、チャネル領域１２におけるソース領域１９側のキャリア濃度分布のピークの位置とドレイン領域２０側のキャリア濃度分布のピークの位置との間に、ソース領域１９側の応力分布のピークとドレイン領域２０側の応力分布のピークが位置する。
またソース側エクステンション領域１６近傍の電位のピークが、チャネル領域１２へ印加される応力分布のピークと重なるようになっている。
【００３９】
近年、上記実施例１で説明したソース側エクステンション領域１６やドレイン側エクステンション領域１７のキャリア濃度やチャネル領域１２に印加された応力は、デバイス断面からの物理解析により測定が可能となっている。
例えば、キャリア濃度測定は走査型拡がり抵抗顕微鏡（Scanning Spread Resistance Microscopy：SSRM）や走査型容量顕微鏡像（Scanning Capacitance Microscope：SCM）、応力測定はUV-Raman spectroscopy（例えば、前記非特許文献１参照）やNano-Beam Diffraction（NBD）などといった方法がある。これらの方法を用いることで、ソース側エクステンション領域１６近傍の電位（ポテンシャル）分布のピークの位置とチャネル領域１２に印加された応力分布のピークの位置を合わせこむことが可能となる。
そして、前記したように、ソース側エクステンション領域１６近傍の電位分布のピークがチャネル領域１２に印加された応力分布のピークと重なることが重要である。
そのため、ソース側エクステンション領域１６とドレイン側エクステンション領域１７が非対称な構造となる場合は、ドレイン側エクステンション領域１７のキャリア濃度分布のピーク位置がずれる場合もある。
【００４０】
上記半導体装置１では、チャネル領域１２とソース領域１９との不純物境界（ｐｎ接合境界）と、チャネル領域１２とドレイン領域２０との不純物境界（ｐｎ接合境界）の間に、ソース領域１９側の応力分布のピークとドレイン領域２０側の応力分布のピークが位置する。これによって、チャネル領域１２にかかる応力の応力分布ピークとソース領域１９（ソース側エクステンション領域１６）近傍の電位分布のピークが重なる構造となるので、チャネル領域１２に注入されるキャリア量を増やすことができる。
【００４１】
よって、チャネル領域１２に注入されるキャリア量が増えることにより、キャリア速度が向上して、トランジスタの駆動能力が高くなる。そのため、チャネル領域１２に印加される応力での特性向上効果を最大化することができる。ｎ型ＦＥＴ、ｐ型ＦＥＴいずれにおいて同様の効果が期待できる。
【００４２】
［半導体装置の構成の第２例］
本発明の第２実施の形態に係る半導体装置の構成の第２例を、図２によって説明する。図２では、（１）に概略構成断面図を示し、（２）にキャリア濃度分布を示し、（３）に電位分布を示し、（４）にチャネル領域の応力分布を示す。なお、（２）〜（４）図は、一例としてｎＦＥＴの場合の波形を示した。
【００４３】
図２に示すように、半導体基板１１の一部領域にチャネル領域１２が形成されていて、このチャネル領域１２上にはゲート絶縁膜１３を介してゲート電極１４が形成されている。上記半導体基板１には、例えばシリコン基板を用いる。
【００４４】
上記ゲート絶縁膜１３は、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウムハフニウム（ＨｆＡｌＯ2）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ2Ｏ5）や酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）等の高誘電率（High-k）膜、酸化シリコン（ＳｉＯ2）または酸窒化シリコン（ＳｉＯＮ）で形成されている。その膜厚は１ｎｍ〜３ｎｍ程度に形成されている。本実施例では、一例として、酸化ハフニウム（ＨｆＯ2）を用いた。
【００４５】
上記ゲート電極１４は、多結晶シリコンや金属層、金属化合物層で形成することができる。
例えば、金属層や金属化合物層としては、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、チタンシリコン（ＴｉＳｉ）、ニッケル（Ｎｉ）、ニッケルシリコン（ＮｉＳｉ）、ハフニウム（Ｈｆ）、ハフニウムシリサイド（ＨｆＳｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、コバルト（Ｃｏ）、コバルトシリコン（ＣｏＳｉ）、ルテニウム（Ｒｕ）もしくはインジウム（Ｉｒ）が挙げられる。本実施例では、一例として、窒化チタン（ＴｉＮ）膜を用いた。
さらに、本実施例では、ゲート絶縁膜１３とゲート電極１４のそれぞれを単層膜で形成しているが、しきい値電圧や抵抗値の調整のために、いくつかの材料層を積層して形成してもよい。
【００４６】
上記ゲート電極１４の側壁には、第１側壁絶縁膜１５が形成されている。さらに上記ゲート電極１４の両側には上記第１側壁絶縁膜１５を介して第２側壁絶縁膜１８が形成されている。さらに、上記第２側壁絶縁膜１８の内側には、上記第３側壁絶縁膜２５が形成されている。
例えば、上記第１側壁絶縁膜１５、第２側壁絶縁膜１８、第３側壁絶縁膜２５には、酸化シリコン（ＳｉＯ2）膜や窒化シリコン膜等を単層や積層で用いることができる。また、上記第１側壁絶縁膜１５は、例えば２ｎｍ〜１０ｎｍ程度の厚さに形成され、上記第２側壁絶縁膜１８は、例えば２０ｎｍ〜１００ｎｍ程度の厚さに形成されている。また上記第３側壁絶縁膜２５は、２ｎｍ〜６ｎｍ程度の厚さに形成されている。また、これらの側壁絶縁膜は、ゲート容量を低減するために、配線絶縁膜等に用いられる低誘電率膜（Low-k）を用いることもできる。
なお、上記ゲート絶縁膜１３、上記ゲート電極１４は、上記第２側壁絶縁膜１８に形成された凹部（後の製造方法で説明する。）内に形成されたものである。
【００４７】
上記ゲート電極１４の一方側の上記半導体基板１１には、ソース側エクステンション領域１６が形成され、他方側の上記半導体基板１１にはドレイン側エクステンション領域１７が形成されている。上記ソース側エクステンション領域１６および上記ドレイン側エクステンション領域１７はともに、上記ゲート電極１４のゲート長方向の端部下方側に入り込むように形成されている。したがって、チャネル領域１２の両側に、上記ソース側エクステンション領域１６と上記ドレイン側エクステンション領域１７が形成されている。
【００４８】
また、上記ゲート電極１４の両側の上記半導体基板１１には、第１応力導入層２１が形成されている。したがって、上記ソース側エクステンション領域１６の一部およびドレイン側エクステンション領域１７の一部は、すなわち第２側壁絶縁膜１８下部の第１応力導入層２１の上部に形成されている。
【００４９】
さらに上記ゲート電極１４の一方側には上記ソース側エクステンション領域１６を介してソース領域１９が形成され、上記ゲート電極１４の他方側にはドレイン側エクステンション領域１７を介してドレイン領域２０が形成されている。
したがって、上記ソース領域１９および上記ドレイン領域２０は、上記第２側壁絶縁膜１８下部にソース側エクステンション領域１６、ドレイン側エクステンション領域１７を残すように形成されている。
そして上記ソース領域１９および上記ドレイン領域２０は、それぞれ上記第１応力導入層２１に形成されている。
上記第１応力導入層２１は、炭素（Ｃ）やゲルマニウム（Ｇｅ）等とそれらのシリコン化合物からなり、例えば３０ｎｍ〜１００ｎｍ程度の厚さで形成されている。そして、チャネル領域１２に印加したい応力に応じて、炭素（Ｃ）とゲルマニウム（Ｇｅ）の含有量が調整される。
例えばＰＭＯＳトランジスタの場合にはＳｉＧｅを用い、ｎＭＯＳトランジスタの場合にはＳｉＣを用いる。
【００５０】
上記チャネル領域１２とソース側エクステンション領域１６およびドレイン側エクステンション領域１７には、ｎ型トランジスタの場合にはそれぞれｐ型不純物とｎ型不純物、ｐ型トランジスタの場合にはそれぞれｎ型不純物とｐ型不純物が導入されている。例えば、ｎ型不純物としてはリン（Ｐ）やヒ素（Ａｓ）等が用いられ、ｐ型不純物としては、ボロン（Ｂ）、フッ化ボロン（ＢＦ2）やインジウム（Ｉｎ）等が用いられる。またソース領域１９およびドレイン領域２０には、ソース側エクステンション領域１６、ドレイン側エクステンション領域１７と同型不純物が導入されている。
【００５１】
また、ソース領域１９およびドレイン領域２０のそれぞれの上部には、シリサイド層２２が形成されている。シリサイド層２２は、例えばチタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物により、２０ｎｍ〜７０ｎｍ程度の厚さに形成されたシリサイド層からなる。
また、第２側壁絶縁膜１８とシリサイド層２２を覆うように第２応力導入層２３が形成されている。
【００５２】
上記第２応力導入層２３は、１．５ＧＰａ〜２．２ＧＰａ程度の引張応力や圧縮応力を持った膜で形成される。例えば３０ｎｍ〜７０ｎｍ程度の膜厚の窒化シリコンで形成される。
また、第２応力導入層２３の一部または全部を覆うように、層間絶縁膜２４が形成されている。上記層間絶縁膜２４は、例えばＴＥＯＳやＮＳＧ等で形成される。この層間絶縁膜２４は、応力を強化するために、第２応力導入層２３と同材料で形成される場合もある。
【００５３】
また、図示はしていないが、ゲート電極１４とシリサイド層２２は、それぞれ配線層と接続され、配線層から電位が供給できるようになっている。
このように、半導体装置２は構成されている。
【００５４】
そして上記半導体装置２では、図２（２）に示すように、ソース側エクステンション領域１６およびドレイン側エクステンション領域１７は、チャネル領域１２においてゲート電極１４の端部より内側にキャリア濃度が位置するように形成されている。
【００５５】
さらに図２（２）〜（４）に示すように、ソース側エクステンション領域１６近傍のキャリア濃度分布のピークがゲート電極１４の端部にある。また、第１応力導入層２１と第２応力導入層２３よりチャネル領域１２にて印加される応力の応力分布のピークがソース側エクステンション領域１６近傍のキャリア濃度分布のピークよりも内側に位置している。そのため、ゲート電極１４の端部より内側で、チャネル領域１２に印加される応力の応力分布のピークとソース側エクステンション領域１６近傍の電位分布のピークが重なる構造となっている。
【００５６】
このような構造となっていることから、実施例１の半導体装置１よりも、ゲート電極１４とソース側エクステンション領域１６およびドレイン側エクステンション領域１７間のオーバーラップ容量を低減することができる。
【００５７】
また、上記半導体装置２では、チャネル領域１２とソース領域１９との不純物境界（ｐｎ接合境界）と、チャネル領域１２とドレイン領域２０との不純物境界（ｐｎ接合境界）の間に、ソース領域１９側の応力分布のピークとドレイン領域２０側の応力分布のピークが位置する。これによって、チャネル領域１２にかかる応力の応力分布ピークとソース領域１９（ソース側エクステンション領域１６）近傍の電位分布のピークが重なる構造となるので、キャリア速度が向上して飽和電流特性が向上する。
【００５８】
よって、チャネル領域１２に注入されるキャリア量を増やすことができるので、キャリア速度が向上して、トランジスタの駆動能力が高くなる。そのため、チャネル領域１２に印加される応力での特性向上効果を最大化することができる。また、ｎチャネル型半導体装置に対しても同様の効果が期待できるという利点がある。
【００５９】
［半導体装置の構成の第３例］
本発明の第２実施の形態に係る半導体装置の構成の第３例を、図３によって説明する。図３では、（１）に概略構成断面図を示し、（２）にキャリア濃度分布を示し、（３）に電位分布を示し、（４）にチャネル領域の応力分布を示す。なお、（２）〜（４）図は、一例としてｎＦＥＴの場合の波形を示した。
【００６０】
図３に示すように、半導体基板１１の一部領域にチャネル領域１２が形成されていて、このチャネル領域１２上にはゲート絶縁膜１３を介してゲート電極１４が形成されている。上記半導体基板１には、例えばシリコン基板を用いる。
【００６１】
上記ゲート絶縁膜１３は、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウムハフニウム（ＨｆＡｌＯ2）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ2Ｏ5）や酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）等の高誘電率（High-k）膜、酸化シリコン（ＳｉＯ2）または酸窒化シリコン（ＳｉＯＮ）で形成されている。その膜厚は１ｎｍ〜３ｎｍ程度に形成されている。本実施例では、一例として、酸化ハフニウム（ＨｆＯ2）を用いた。
【００６２】
上記ゲート電極１４は、多結晶シリコンや金属層、金属化合物層で形成することができる。
例えば、金属層や金属化合物層としては、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、チタンシリコン（ＴｉＳｉ）、ニッケル（Ｎｉ）、ニッケルシリコン（ＮｉＳｉ）、ハフニウム（Ｈｆ）、ハフニウムシリサイド（ＨｆＳｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、コバルト（Ｃｏ）、コバルトシリコン（ＣｏＳｉ）、ルテニウム（Ｒｕ）もしくはインジウム（Ｉｒ）が挙げられる。本実施例では、一例として、窒化チタン（ＴｉＮ）膜を用いた。
さらに、本実施例では、ゲート絶縁膜１３とゲート電極１４のそれぞれを単層膜で形成しているが、しきい値電圧や抵抗値の調整のために、いくつかの材料層を積層して形成してもよい。
【００６３】
上記ゲート電極１４の側壁には、第１側壁絶縁膜１５が形成されている。さらに上記ゲート電極１４の両側には上記第１側壁絶縁膜１５を介して第２側壁絶縁膜１８が形成されている。例えば、第１側壁絶縁膜１５と第２側壁絶縁膜１８には、酸化シリコン（ＳｉＯ2）膜や窒化シリコン膜等を単層や積層で用いることができ、それぞれ２０ｎｍ〜５０ｎｍおよび２０ｎｍ〜１００ｎｍ程度の厚さに形成されている。また、ゲート容量を低減するために、配線絶縁膜等に用いられる低誘電率膜（Low-k）を用いることもできる。
【００６４】
上記ゲート電極１４の一方側の上記半導体基板１１には、ソース側エクステンション領域１６が形成され、他方側の上記半導体基板１１にはドレイン側エクステンション領域１７が形成されている。上記ソース側エクステンション領域１６および上記ドレイン側エクステンション領域１７はともに、上記ゲート電極１４の端下部側に入り込むように形成されている。
【００６５】
上記ゲート電極１４の一方側には上記ソース側エクステンション領域１６を介してソース領域１９が形成され、上記ゲート電極１４の他方側にはドレイン側エクステンション領域１７を介してドレイン領域２０が形成されている。上記ソース領域１９および上記ドレイン領域２０は、上記第２側壁絶縁膜１８下部にソース側エクステンション領域１６、ドレイン側エクステンション領域１７を残すように形成されている。
【００６６】
また、上記ソース領域１９が形成される上記半導体基板１１および上記ドレイン領域２０が形成される上記半導体基板１１には、それぞれに第１応力導入層２１（２１Ｓ，２１Ｄ）が形成されている。
【００６７】
例えば、上記ソース領域１９は第１応力導入層２１Ｓ内に形成され、上記ドレイン領域２０は第１応力導入層２１Ｄ内に形成されている。そして、それぞれの第１応力導入層２１の端部はほぼ上記ゲート電極１４端部下方に位置している。したがって、上記第１応力導入層２１には、上記第２側壁絶縁膜１８の下方に形成されたソース側エクステンション領域１６およびドレイン側エクステンション領域１７が形成されている。
【００６８】
上記チャネル領域１２とソース側エクステンション領域１６およびドレイン側エクステンション領域１７には、ｎ型トランジスタの場合にはそれぞれｐ型不純物とｎ型不純物、ｐ型トランジスタの場合にはそれぞれｎ型不純物とｐ型不純物が導入されている。例えば、ｎ型不純物としてはリン（Ｐ）やヒ素（Ａｓ）等が用いられ、ｐ型不純物としては、ボロン（Ｂ）、フッ化ボロン（ＢＦ2）やインジウム（Ｉｎ）等が用いられる。またソース領域１９およびドレイン領域２０には、ソース側エクステンション領域１６、ドレイン側エクステンション領域１７と同型不純物が導入されている。
【００６９】
上記第１応力導入層２１は、炭素（Ｃ）やゲルマニウム（Ｇｅ）等とそれらのシリコン化合物からなり、例えば３０ｎｍ〜１００ｎｍ程度の厚さで形成されている。そして、チャネル領域１２に印加したい応力に応じて、炭素（Ｃ）とゲルマニウム（Ｇｅ）の含有量が調整される。
例えばＰＭＯＳトランジスタの場合にはＳｉＧｅを用い、ｎＭＯＳトランジスタの場合にはＳｉＣを用いる。
【００７０】
また、上記ソース領域１９上、上記ドレイン領域２０上には、それぞれにシリサイド層２２（２２Ｓ）、２２（２２Ｄ）が形成されている。また、ゲート電極１４に多結晶シリコン層を用いている場合には、ゲート電極１４上部にもシリサイド層２２（２２Ｇ）が形成されていても構わない。上記シリサイド層２２は、例えばチタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物により、２０ｎｍ〜７０ｎｍ程度の厚さに形成されたシリサイド層からなる。
【００７１】
さらに、上記ゲート電極１４上、上記ソース領域１９上、ドレイン領域２０上を被覆するように、第２応力導入層２３が形成されている。すなわち、上記第２応力導入層２３は、ソース領域１９のシリサイド層２２上から、第２側壁絶縁膜１８上およびゲート電極１４上を通って、ドレイン領域２０のシリサイド層２２上に繋がって形成された構造となっている。
上記第２応力導入層２３上に層間絶縁膜２４が形成されている。
【００７２】
上記第２応力導入層２３は、１．５ＧＰａ〜２．２ＧＰａ程度の引張応力や圧縮応力を持った膜で形成される。例えば３０ｎｍ〜７０ｎｍ程度の膜厚の窒化シリコンで形成される。上記層間絶縁膜２４は、例えばＴＥＯＳやＮＳＧ等で形成される。この層間絶縁膜２４は、応力を強化するために、第２応力導入層２３と同材料で形成される場合もある。
【００７３】
上記構成の半導体装置３では、上記ソース領域１９とドレイン領域２０間の半導体基板１１にチャネル領域１２が形成される。
【００７４】
また、図示はしていないが、ゲート電極１４とシリサイド層２２は、それぞれ配線層と接続され、配線層から電位が供給できるようになっている。
このように、半導体装置３は構成されている。
【００７５】
図３（２）〜（４）に示すように、ソース側エクステンション領域１６近傍のキャリア濃度分布のピークがゲート電極１４端部より内側に入り込んでいる。また、チャネル領域１２へ印加される応力の応力分布のピークがソース側エクステンション領域１６近傍のキャリア濃度分布のピークよりも内側に位置している。このため、チャネル領域１２へ印加される応力の応力分布のピークが、ゲート電極１４の端部より内側でソース側エクステンション領域１６の近傍の電位分布のピークと重なる構造となっている。
【００７６】
上記半導体装置３では、チャネル領域１２とソース領域１９との不純物境界（ｐｎ接合境界）と、チャネル領域１２とドレイン領域２０との不純物境界（ｐｎ接合境界）の間に、ソース領域１９側の応力分布のピークとドレイン領域２０側の応力分布のピークが位置する。これによって、チャネル領域１２にかかる応力の応力分布ピークとソース領域１９（ソース側エクステンション領域１６）近傍の電位分布のピークが重なる構造となるので、キャリア速度が向上して飽和電流特性が向上する。
【００７７】
よって、チャネル領域１２に注入されるキャリア量を増やすことができるので、キャリア速度が向上して、トランジスタの駆動能力が高くなる。そのため、チャネル領域１２に印加される応力での特性向上効果を最大化することができる。また、ｎチャネル型半導体装置に対しても同様の効果が期待できるという利点がある。
【００７８】
＜２．第２の実施の形態＞
［半導体装置の製造方法の第１例］
本発明の第２実施の形態に係る半導体装置の製造方法の第１例を、図４〜図６の製造工程断面図によって説明する。この製造方法は、前記第１例の半導体装置１を製造する一例である。
【００７９】
図４（１）に示すように、半導体基板１１上にダミーゲートパターン４１を形成する。このダミーゲートパターン４１は、下層にダミー絶縁膜４２を形成し、さらにダミーゲート電極膜４３、ハードマスク膜４４を順に積層した後、それらの膜をパターニングして形成される。
【００８０】
なお、図示はしていないが、ダミーパ絶縁膜４２を形成する前に、半導体基板１１中に素子分離領域を形成後、イオン注入法によって上記半導体基板１１中に不純物を導入してウェル領域を形成しておいてもよい。このときダミー絶縁膜４２は、例えば酸化シリコン（ＳｉＯ2）膜で形成される。この酸化シリコン膜の膜厚は、例えば１ｎｍ〜３ｎｍ程度とする。その形成方法は、例えば熱酸化法や化学気相成長法（ＣＶＤ）を用いる。
【００８１】
上記ダミーゲート電極膜４３は、例えば多結晶シリコン膜で形成される。この多結晶シリコン膜は、例えば８０ｎｍ〜１５０ｎｍ程度の厚さに形成され、例えばＣＶＤ法などにより形成される。
【００８２】
本実施例では、後の工程でダミー絶縁膜４２を除去してゲート絶縁膜を形成するので、この時点でダミー絶縁膜４２を形成せずにゲート絶縁膜を形成しておいてもよい。この場合、ゲート絶縁膜には、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウムハフニウム（ＨｆＡｌＯ2）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ2Ｏ5）や酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）等の高誘電率（High-k）膜、酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳｉＯＮ）などを用いることができる。また、これらの膜は、例えば１ｎｍ〜３ｎｍの膜厚に形成される。
【００８３】
上記ハードマスク膜４４には、例えば窒化シリコン膜で形成される。この窒化シリコン膜は、例えば５０ｎｍ〜１５０ｎｍ程度に膜厚に形成される。その成膜方法としては、ＣＶＤ法が採用される。
【００８４】
その後、光リソグラフィー技術や電子線リソグラフィー技術を用いてレジストパターン（図示せず）を形成する。
次に、上記レジストパターンをエッチングマスクに用いたドライエッチング法によって、上記ハードマスク膜４４をエッチングしてハードマスク４５を形成する。
次に、上記レジストパターンを除去した後、ハードマスク４５をエッチングマスクとしてダミーゲート電極膜４３とダミー絶縁膜４２をエッチングして、ダミーゲート電極４６、ダミーゲート絶縁膜４７を形成する。このとき、レジストパターンを除去せずに、ダミーゲート電極膜４３とダミー絶縁膜４２をエッチングする場合もある。
このようにして、下層よりダミーゲート絶縁膜４７、ダミーゲート電極４６、ハードマスク４５からなるダミーゲートパターン４１が形成される。
【００８５】
次に、図４（２）に示すように、ダミーゲートパターン４１の側壁にダミー側壁絶縁膜４８を形成する。このダミー側壁絶縁膜４８は、上記半導体基板１１上の全面に絶縁膜を形成した後、その絶縁膜をドライエッチング法などによりエッチバックすることで、上記ダミーパターン４１の側壁に絶縁膜を残して形成される。
上記ダミー側壁絶縁膜４８は、例えば窒化シリコン膜やＳｉＯ2膜、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜、ＮＳＧ膜で形成され、例えば５０ｎｍ〜１５０ｎｍ程度の厚さに形成される。その成膜方法は、例えばＣＶＤ法による。
【００８６】
その後、上記半導体基板１１の全面をドライエッチング法などによりリセスエッチングする。この時、半導体基板１１に対してハードマスク４５とダミー側壁絶縁膜４８のエッチバック選択比を高くすることで、半導体基板１１のみエッチングすることを可能にする。
また、素子分離領域（図示せず）を形成している場合は、素子分離領域を構成する材料との選択比もできるだけ高くしておくことが望ましい。この時、半導体基板１１に５０ｎｍ〜１００ｎｍ程度の溝４９を形成する。
その後、上記溝４９内へ選択的に第１応力導入層２１を形成する。第１応力導入層２１は、例えば、圧縮応力を導入する際にはシリコンゲルマニウム（ＳｉＧｅ）、引っ張り応力を導入する際には炭化シリコン（ＳｉＣ）を選択エピタキシャル成長法にて形成する。そのエピタキシャル成長の堆積厚は、例えば５０ｎｍ〜２００ｎｍ程度とする。
【００８７】
また、本実施例のように、ＳｉＧｅやＳｉＣ上にシリサイド電極を形成する場合には、上記第１応力導入層２１上にシリコン層（図示せず）を３０ｎｍ〜５０ｎｍ程度の厚さで積層させておくことが好ましい。
【００８８】
さらに、この第１応力導入層２１を形成する際に、ソース・ドレイン領域を形成するために同時に不純物を導入しておく場合もある。例えば、ｎ型トランジスタの場合にはそれぞれｎ型不純物、ｐ型トランジスタの場合にはそれぞれｐ型不純物を導入しておく。
【００８９】
次に、図４（３）に示すように、上記ダミー側壁絶縁膜４８（前記図４（２）参照）を、例えばウェットエッチング法によって除去する。続いて、上記ダミーゲートパターン４１を被覆するように上記半導体基板１１の全面に絶縁膜を形成する。その後、ドライエッチング法等によりこの絶縁膜をエッチバックして、上記ダミーゲートパターン４１の側壁に、第１側壁絶縁膜１５を形成する。この第１側壁絶縁膜１５は、窒化シリコン、ＴＥＯＳ、ＮＳＧ、ＳｉＯ2等で形成され、例えば２ｎｍ〜１０ｎｍ程度の厚さに形成される。またこの第１側壁絶縁膜１５を形成する絶縁膜の成膜方法は、例えばＣＶＤ法による。
なお、本例では第１側壁絶縁膜１５を用いているが、第１側壁絶縁膜１５を形成しない場合もある。
【００９０】
次に、図５（４）に示すように、上記ダミーゲートパターン４１、第１側壁絶縁膜１５、素子分離領域（図示せず）等をマスクにしてイオン注入を行い、上記半導体基板１１に、ソース側エクステンション領域１６とドレイン側エクステンション領域１７を同時形成する。ソース側エクステンション領域１６およびドレイン側エクステンション領域１７は、ｎ型トランジスタの場合にはそれぞれｎ型不純物を、ｐ型トランジスタの場合にはｐ型不純物を導入しておく。
また、トランジスタ形成時に、チャネル領域１２に印加する応力の分布を事前に把握しておき、その応力分布のピークとソース側エクステンション領域１６近傍に形成させる電位分布のピークの位置が重なるように、上記イオン注入により不純物を導入する。その際、前述した第１側壁絶縁膜１５の膜厚を調整する場合もある。
例えば、本実施例では、ｎ型不純物にはヒ素（Ａｓ）等を用い、１ｋｅＶ〜２ｋｅＶのエネルギーで７×１０14ｃｍ-2〜２×１０15ｃｍ-2程度のドーズ量で注入する。
また、ｐ型不純物には、フッ化ボロン（ＢＦ2）等を用い、１ｋｅＶ〜３ｋｅＶのエネルギーで８×１０14ｃｍ-2〜３×１０15ｃｍ-2程度のドーズ量で注入する。
その際、それぞれの不純物は半導体基板１１に対して例えば０度の注入角度（半導体基板１１表面に対して鉛直方向）で注入する。
【００９１】
さらに、場合によっては、ソース側エクステンション領域１６およびドレイン側エクステンション領域１７の不純物とは逆導電型の不純物をソース側エクステンション領域１６およびドレイン側エクステンション領域１７よりも深い位置に注入する。こうすることで、ソース側エクステンション領域１６およびドレイン側エクステンション領域１７の深さ方向の不純物プロファイルをさらに急峻にすることもできる。
【００９２】
ソース側エクステンション領域１６およびドレイン側エクステンション領域１７を形成するためのイオン注入条件は、チャネル領域１２に印加される応力の分布のピークに合わせて調整する必要があるので、上記一例に限定されるものではない。本実施例では、第１応力導入層２１と、後に説明する第２応力導入層を組み合わせた場合で調整している。
【００９３】
次に、図５（５）に示すように、半導体基板１１上の全面に絶縁膜を形成した後、ドライエッチング法を用いてエッチバックを行い、第１側壁絶縁膜１５の側面に第２側壁絶縁膜１８を形成する。
上記第２側壁絶縁膜１８となる絶縁膜は、例えば窒化シリコン膜、ＴＥＯＳ、ＮＳＧ、ＳｉＯ2等により形成され、例えば２０ｎｍ〜１００ｎｍ程度の厚さでけされるその成膜方法は、例えばＣＶＤ法による。上記第２側壁絶縁膜１８は１層の絶縁膜で形成されているが、絶縁膜を複数層に積層して形成することもできる。
【００９４】
次に、上記ハードマスク４５、第１側壁絶縁膜１５、第２側壁絶縁膜１８等をマスクにしたイオン注入法によって、上記半導体基板１１（実質的には上記第１応力導入層２１）にソース領域１９とドレイン領域２０を形成する。すなわち、ダミーパターン４１の一方側に、上記ソース側エクステンション領域１６を介してソース領域１９が形成され、上記ダミーパターン４１の他方側に、上記ドレイン側エクステンション領域１７を介してドレイン領域２０が形成される。上記ソース領域１９と上記ドレイン領域２０は、上記ソース側エクステンション領域１６および上記ドレイン側エクステンション領域１７と同型の不純物を注入して形成される。
その後、アニール処理を行って、上記ソース側エクステンション領域１６、上記ドレイン側エクステンション領域１７、上記ソース領域１９および上記ドレイン領域２０に注入された不純物を活性化する。この活性化により、不純物が拡散してダミーゲート電極４６のゲート長方向の端部下方までソース側エクステンション領域１６およびドレイン側エクステンション領域１７が広がっていく。この活性化アニールは、例えば１０００℃〜１１００℃程度の急速熱処理（ＲＴＡ）により行う。
上記ソース側エクステンション領域１６と上記ドレイン側エクステンション領域１７の位置は、この活性化により最終的な位置が決定する。このため、上記アニール条件は、ソース側エクステンション領域１６と上記ドレイン側エクステンション領域１７の形成時のイオン注入条件とチャネル領域１２に印加される応力に合わせて調整される。
すなわち、チャネル領域１２へ印加される応力分布のピークが、後に形成されるゲート電極の端部より内側で上記ソース側エクステンション領域１６の近傍の電位分布のピークと重なるようにする。
【００９５】
次に、サリサイドプロセス技術により、上記ソース領域１９上、ドレイン領域２０上のそれぞれに、シリサイド層２２（２２Ｓ）、２２（２２Ｄ）を形成する。このシリサイド層２２は、例えば、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物をシリサイド化して形成され、例えば２０ｎｍ〜７０ｎｍ程度の厚さに形成される。
【００９６】
次に、図５（６）に示すように、上記半導体基板１１上の全面に上記ダミーゲートパターン４１、上記シリサイド層２２等を被覆する第２応力導入層２３を形成し、さらに層間絶縁膜２４を形成する。
上記第２応力導入層２３は、１．５ＧＰａ〜２．２ＧＰａ程度の引張応力や圧縮応力を持った膜で形成される。例えば３０ｎｍ〜７０ｎｍ程度の膜厚の窒化シリコンで形成される。
また、上記層間絶縁膜２４は、例えばＴＥＯＳやＮＳＧ等で形成される。この層間絶縁膜２４は、応力を強化するために、第２応力導入層２３と同材料で形成する場合もある。
【００９７】
次に、図６（７）に示すように、ダミーゲート電極４６上部が露出するように、上記層間絶縁膜２４、第２応力導入層２３、ハードマスク４５（前記図４、５等参照）を除去する。この除去加工は、例えば化学的機械研磨（ＣＭＰ）法により、それぞれの膜を研磨除去する。
【００９８】
次に、図６（８）に示すように、エッチングによって、ダミーゲート電極４６（前記図６（７）等参照）とダミーゲート絶縁膜４７（前記図４、５等参照）を除去して、凹部５０を形成する。上記ダミーゲート電極４６は、例えばドライエッチング法を用いて選択的に除去される。また、上記ダミーゲート絶縁膜４７は、例えばドライエッチング法やウェットエッチング法を用いて選択的に除去される。
【００９９】
次に、図６（９）に示すように、上記凹部５０の内面にゲート絶縁膜１３を形成する。このとき、上記層間絶縁膜２４、第２応力導入層２３、第２側壁絶縁膜１８、第１側壁絶縁膜１５上等にも上記ゲート絶縁膜１３は形成される。続いて、上記凹部５０を埋め込むようにゲート電極形成膜５１を形成する。このゲート電極形成膜５１は、上記層間絶縁膜２４、第２応力導入層２３上等のゲート絶縁膜１３上にも形成される。
その後、化学的機械研磨（ＣＭＰ）法によって、上記余剰な上記ゲート電極形成膜５１、ゲート絶縁膜１３等を除去して、凹部５０の内部に、上記ゲート絶縁膜１３を介してゲート電極１４を形成する。
上記ゲート絶縁膜１３は、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウムハフニウム（ＨｆＡｌＯ2）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ2Ｏ5）や酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）等の高誘電率（High-k）膜、酸化シリコン（ＳｉＯ2）または酸窒化シリコン（ＳｉＯＮ）で形成される。その膜厚は１ｎｍ〜３ｎｍ程度に形成される。また成膜方法は、例えば原子層堆積（Atomic layer deposition ：ＡＬＤ）法や化学的気相成長（ＣＶＤ）法を用いる。また、酸化シリコンを形成する場合には熱酸化法を用いることもできる。さらに、各膜を積層にして用いることもできる。本実施例では、酸化ハフニウム（ＨｆＯ2）を用いた。
【０１００】
また、上記ゲート電極１４（ゲート電極形成膜５１）は、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、チタンシリコン（ＴｉＳｉ）、ニッケル（Ｎｉ）、ニッケルシリコン（ＮｉＳｉ）、ハフニウム（Ｈｆ）、ハフニウムシリサイド（ＨｆＳｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、コバルト（Ｃｏ）、コバルトシリコン（ＣｏＳｉ）、ルテニウム（Ｒｕ）もしくはインジウム（Ｉｒ）で形成される。その成膜方法は、例えば、ＡＬＤ法、物理的気相堆積（Physical Vapor Deposition：ＰＶＤ）法、化学気相成長（ＣＶＤ）法等を用いることができる。本実施例では、ＰＶＤ法により窒化チタン（ＴｉＮ）膜を成膜して用いた。
さらに、本実施例では、ゲート絶縁膜１３とゲート電極１４のそれぞれを単層膜で形成しているが、いくつかの材料層を積層して形成することもできる。
また、上記第２応力導入層２３、上記層間絶縁膜２４等の上部に形成されている上記ゲート電極１４やゲート絶縁膜１３の除去には、化学的機械研磨（ＣＭＰ）法を用いる。
【０１０１】
また、図示はしていないが、この後に上記ゲート電極１４、第２応力導入層２３、層間絶縁膜２４等の上部に配線層間絶縁膜を形成して、上記ゲート電極１４と各シリサイド層２２に配線層を接続し、この配線層から電位が供給できるようにする。
また、上記ゲート電極１４を多結晶シリコンで形成した場合は、ゲート電極１４上にシリサイド層を形成する場合もある。
上記のように製造することで、チャネル領域１２に印加される応力分布のピークは、ソース側エクステンション領域１６のキャリア濃度分布のピークよりも内側に位置して、ゲート電極１４のゲート長方向の端部から１５ｎｍ程度入り込んだところで、ソース側エクステンション領域１６近傍に発生するポテンシャル分布のピークと重なる。
上記のように、半導体装置１は形成される。
【０１０２】
本発明の半導体装置の製造方法では、チャネル領域１２とソース領域１９との不純物境界（ｐｎ接合境界）と、チャネル領域１２とドレイン領域２０との不純物境界（ｐｎ接合境界）の間で、ゲート電極のゲート長方向の端部よりも内側に、ソース領域１９側の応力分布のピークとドレイン領域２０側の応力分布のピークが位置するようになる。これによって、チャネル領域１２にかかる応力の応力分布ピークとソース領域１９（ソース側エクステンション領域１６）近傍の電位分布のピークが重なる構造となるので、キャリア速度が向上して飽和電流特性が向上する。
【０１０３】
よって、チャネル領域１２に注入されるキャリア量を増やすことができるので、キャリア速度を向上させて、トランジスタの駆動能力を高くすることができる。そのため、チャネル領域１２に印加される応力での特性向上効果を最大化することができる。また、ｎ型チャネル型半導体装置に対しても同様の効果が期待できるという利点がある。
【０１０４】
［半導体装置の製造方法の第２例］
本発明の第２実施の形態に係る半導体装置の製造方法の第２例を、図７の製造工程断面図によって説明する。この製造方法は、前記第２例の半導体装置２を製造する一例である。
【０１０５】
前記図４（１）〜図６（８）によって説明した半導体装置の製造方法の第１例の製造方法によって、ダミーパターン４１を除去して、図７（１）に示すように、凹部５０を形成する。この凹部５０は、その幅が４０ｎｍ〜６０ｎｍに形成される。次いで、上記凹部５０の内面に側壁絶縁膜形成膜５２を形成する。この側壁絶縁膜形成膜５２は、上記層間絶縁膜２４上、上記第２応力導入層２３上、上記第２側壁絶縁膜１８上、第１側壁絶縁膜１５上等にも形成される。上記側壁絶縁膜形成膜５２はその膜厚が２ｎｍ〜６ｎｍに形成される。
また、上記側壁絶縁膜形成膜５２は、例えば、ＳｉＯ2、ＴＥＯＳ、ＮＳＧ、窒化シリコンで形成され、例えば化学的気相成長（ＣＶＤ）法によって形成される。さらに、上記凹部５０の幅や上記側壁絶縁膜形成膜５２の膜厚は、チャネル領域１２に印加される応力により調整可能であり、この例に示したものに限定されるものではない。
【０１０６】
次に、図７（２）に示すように、上記側壁絶縁膜形成膜５２をドライエッチングによってエッチバックして、上記凹部５０の側面上記側壁絶縁膜形成膜５２を残して第３側壁絶縁膜２５を形成する。これにより、凹部５０の領域が確定される。
【０１０７】
次に、図７（３）に示すように、上記凹部５０の内面にゲート絶縁膜１３を形成する。このとき、上記層間絶縁膜２４、第２応力導入層２３、第２側壁絶縁膜１８、第１側壁絶縁膜１５等の上面にも上記ゲート絶縁膜１３は形成される。続いて、上記凹部５０を埋め込むようにゲート電極形成膜５１を形成する。このゲート電極形成膜５１は、上記層間絶縁膜２４、第２応力導入層２３上等のゲート絶縁膜１３上にも形成される。
その後、化学的機械研磨（ＣＭＰ）法によって、上記余剰な上記ゲート電極形成膜５１、ゲート絶縁膜１３等を除去して、凹部５０の内部に、上記ゲート絶縁膜１３を介してゲート電極１４を形成する。
上記ゲート絶縁膜１３は、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウムハフニウム（ＨｆＡｌＯ2）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ2Ｏ5）や酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）等の高誘電率（High-k）膜、酸化シリコン（ＳｉＯ2）または酸窒化シリコン（ＳｉＯＮ）で形成される。その膜厚は１ｎｍ〜３ｎｍ程度に形成される。また成膜方法は、例えば原子層堆積（Atomic layer deposition ：ＡＬＤ）法や化学的気相成長（ＣＶＤ）法を用いる。また、酸化シリコンを形成する場合には熱酸化法を用いることもできる。さらに、各膜を積層にして用いることもできる。本実施例では、酸化ハフニウム（ＨｆＯ2）を用いた。
【０１０８】
また、上記ゲート電極１４は、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、チタンシリコン（ＴｉＳｉ）、ニッケル（Ｎｉ）、ニッケルシリコン（ＮｉＳｉ）、ハフニウム（Ｈｆ）、ハフニウムシリサイド（ＨｆＳｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、コバルト（Ｃｏ）、コバルトシリコン（ＣｏＳｉ）、ルテニウム（Ｒｕ）もしくはインジウム（Ｉｒ）で形成される。その成膜方法は、例えば、ＡＬＤ法、物理的気相堆積（Physical Vapor Deposition：ＰＶＤ）法、化学気相成長（ＣＶＤ）法等を用いることができる。本実施例では、ＰＶＤ法により窒化チタン（ＴｉＮ）膜を成膜して用いた。
【０１０９】
さらに、本実施例では、ゲート絶縁膜１３とゲート電極１４のそれぞれを単層膜で形成しているが、いくつかの材料層を積層して形成することもできる。
また、上記第２応力導入層２３、上記層間絶縁膜２４等の上部に形成されている上記ゲート電極１４やゲート絶縁膜１３の除去には、化学的機械研磨（ＣＭＰ）法を用いる。
【０１１０】
また、本実施例には記載していないが、この後に上記ゲート電極１４、第２応力導入層２３、層間絶縁膜２４等の上部に配線層間絶縁膜を形成して、上記ゲート電極１４と各シリサイド層２２を配線層と接続し、この配線層から電位が供給できるようにする。
また、上記ゲート電極１４を多結晶シリコンで形成した場合は、ゲート電極１４上にシリサイド層を形成する場合もある。このようにすることで、チャネル領域１２に印加される応力分布のピークは、ソース側エクステンション領域１６のキャリア濃度分布のピークよりも内側に位置して、ゲート電極１４のゲート長方向の端部から１５ｎｍ程度入り込んだところで、ソース側エクステンション領域１６近傍に発生するポテンシャル分布のピークと重なる。
上記のように、半導体装置２は形成される。
【０１１１】
上記半導体装置２の製造方法では、第３側壁絶縁膜２５が形成されていることから、実施例１の半導体装置１よりも、ゲート電極１４とソース側エクステンション領域１６およびドレイン側エクステンション領域１７間のオーバーラップ容量を低減することができる。
【０１１２】
またこの半導体装置の製造方法では、チャネル領域１２とソース領域１９との不純物境界（ｐｎ接合境界）と、チャネル領域１２とドレイン領域２０との不純物境界（ｐｎ接合境界）の間で、ゲート電極のゲート長方向の端部よりも内側に、ソース領域１９側の応力分布のピークとドレイン領域２０側の応力分布のピークが位置するようになる。これによって、チャネル領域１２にかかる応力の応力分布ピークとソース領域１９（ソース側エクステンション領域１６）近傍の電位分布のピークが重なる構造となるので、キャリア速度が向上して飽和電流特性が向上する。
【０１１３】
よって、チャネル領域１２に注入されるキャリア量を増やすことができるので、キャリア速度を向上させて、トランジスタの駆動能力を高くすることができる。そのため、チャネル領域１２に印加される応力での特性向上効果を最大化することができる。また、ｎ型チャネル型半導体装置に対しても同様の効果が期待できるという利点がある。
【０１１４】
［半導体装置の製造方法の第３例］
本発明の第２実施の形態に係る半導体装置の製造方法の第３例を、図８〜図９の製造工程断面図によって説明する。この製造方法は、前記第３例の半導体装置３を製造する一例である。
【０１１５】
図８（１）に示すように、半導体基板１１上にゲート絶縁膜１３、ゲート電極膜５３、ハードマスク膜５４を形成する。なお、図中に記載はないが、ゲート絶縁膜１４を形成する前に、半導体基板１中に素子分離領域を形成後、イオン注入法にて不純物を導入してウェル領域を形成しておいてもよい。
上記ゲート絶縁膜１４は、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウムハフニウム（ＨｆＡｌＯ2）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ2Ｏ5）や酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）等の高誘電率（High-k）膜、酸化シリコン（ＳｉＯ2）または酸窒化シリコン（ＳｉＯＮ）で形成される。その膜厚は１ｎｍ〜３ｎｍ程度に形成される。また成膜方法は、例えば原子層堆積（Atomic layer deposition ：ＡＬＤ）法や化学的気相成長（ＣＶＤ）法等を用いる。また、酸化シリコンを形成する場合には熱酸化法を用いることもできる。さらに、各膜を積層にして用いることもできる。本実施例では、酸窒化シリコン膜を用いた。
【０１１６】
また、ゲート電極膜５３は、多結晶シリコン、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、チタンシリコン（ＴｉＳｉ）、ニッケル（Ｎｉ）、ニッケルシリコン（ＮｉＳｉ）、ハフニウム（Ｈｆ）、ハフニウムシリサイド（ＨｆＳｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、コバルト（Ｃｏ）、コバルトシリコン（ＣｏＳｉ）、ルテニウム（Ｒｕ）もしくはインジウム（Ｉｒ）等で形成される。その成膜方法は、例えば、ＡＬＤ法、物理的気相堆積（Physical Vapor Deposition：ＰＶＤ）法、化学気相成長（ＣＶＤ）法等を用いる。本実施例では、ＣＶＤ法により多結晶シリコン膜を用いた。
【０１１７】
さらに、本実施例では、ゲート絶縁膜１３とゲート電極膜５３それぞれを単層膜で形成しているが、いくつかの材料を積層して用いても構わない。
【０１１８】
その後、光リソグラフィー技術や電子線リソグラフィー技術等のリソグラフィ技術を用いて、レジストパターン（図示せず）を形成する。
次に、レジストパターンをマスクとしてドライエッチング法などにより、ハードマスク膜５４をエッチングしてハードマスク４５を形成する。
その後、レジストパターンを除去して、上記ハードマスク４５をマスクとしてゲート電極膜５３とゲート絶縁膜１３をエッチングする。
なお、レジストパターンを除去せずに、ゲート電極膜５３とゲート絶縁膜１３をエッチングする場合もある。
このようにして、半導体基板１１上にゲート絶縁膜１３を介してゲート電極１４を形成する。
【０１１９】
次に、図８（２）に示すように、ゲート絶縁膜１３、ゲート電極１４、ハードマスク４５等の側壁にダミー側壁絶縁膜４８を形成する。このダミー側壁絶縁膜４８は、上記半導体基板１１上の全面に絶縁膜を形成した後、その絶縁膜をドライエッチング法などによりエッチバックすることで、上記ゲート電極１４等の側壁に絶縁膜を残して形成される。
上記ダミー側壁絶縁膜４８は、例えば窒化シリコン膜や窒化シリコン膜、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜、ＮＳＧ膜、酸化シリコン（ＳｉＯ2）膜で形成され、例えば１ｎｍ〜１０ｎｍ程度の厚さに形成される。その成膜方法は、例えばＣＶＤ法による。
【０１２０】
その後、上記半導体基板１１の全面をドライエッチング法などによりリセスエッチングする。この時、半導体基板１１に対してハードマスク４５とダミー側壁絶縁膜４８のエッチバック選択比を高くすることで、半導体基板１１のみエッチングすることを可能にする。
また、素子分離領域（図示せず）を形成している場合は、素子分離領域を構成する材料との選択比もできるだけ高くしておくことが望ましい。この時、半導体基板１１に５０ｎｍ〜１００ｎｍ程度の溝４９を形成する。
その後、上記溝４９内へ選択的に第１応力導入層２１を形成する。第１応力導入層２１は、例えば、圧縮応力を導入する際にはシリコンゲルマニウム（ＳｉＧｅ）、引っ張り応力を導入する際には炭化シリコン（ＳｉＣ）を選択エピタキシャル成長法にて形成する。そのエピタキシャル成長の堆積厚は、例えば５０ｎｍ〜２００ｎｍ程度とする。
【０１２１】
また、本実施例のように、ＳｉＧｅやＳｉＣ上にシリサイド電極を形成する場合には、上記第１応力導入層２１上にシリコン層（図示せず）を３０ｎｍ〜５０ｎｍ程度の厚さで積層させておくことが好ましい。
【０１２２】
さらに、この第１応力導入層２１を形成する際に、ソース・ドレイン領域を形成するために同時に不純物を導入しておく場合もある。例えば、ｎ型トランジスタの場合にはそれぞれｎ型不純物、ｐ型トランジスタの場合にはそれぞれｐ型不純物を導入しておく。
【０１２３】
次に、図８（３）に示すように、上記ハードマスク４５（前記図８（２）参照）および上記ダミー側壁絶縁膜４８（前記図８（２）参照）を、例えばウェットエッチング法によって除去する。続いて、上記ゲート電極１４を被覆するように上記半導体基板１１の全面に絶縁膜を形成する。その後、ドライエッチング法等によりこの絶縁膜をエッチバックして、上記ゲート電極１４およびゲート絶縁膜１３の側壁に、第１側壁絶縁膜１５を形成する。この第１側壁絶縁膜１５は、窒化シリコン、ＴＥＯＳ、ＮＳＧ、ＳｉＯ2等で形成され、例えば１ｎｍ〜１０ｎｍ程度の厚さに形成される。またこの第１側壁絶縁膜１５を形成する絶縁膜の成膜方法は、例えばＣＶＤ法による。
また、この例では、ハードマスク４５を除去する際にダミー側壁絶縁膜４８も一緒に除去しているが、ダミー側壁絶縁膜４８を残しておき、第１側壁絶縁膜１５として使用する場合もある。
なお、本例では第１側壁絶縁膜１５を用いているが、第１側壁絶縁膜１５を形成しない場合もある。
【０１２４】
次に、上記ゲート電極１４、第１側壁絶縁膜１５、素子分離領域（図示せず）等をマスクにしてイオン注入を行い、上記半導体基板１１（第１応力導入層２１）に、ソース側エクステンション領域１６とドレイン側エクステンション領域１７を同時形成する。ソース側エクステンション領域１６およびドレイン側エクステンション領域１７は、ｎ型トランジスタの場合にはそれぞれｎ型不純物を、ｐ型トランジスタの場合にはｐ型不純物を導入しておく。
また、トランジスタ形成時に、チャネル領域１２に印加する応力の分布を事前に把握しておき、その応力分布のピークとソース側エクステンション領域１６近傍に形成させる電位分布のピークの位置が重なるように、上記イオン注入により不純物を導入する。その際、前述した第１側壁絶縁膜１５の膜厚を調整する場合もある。
例えば、本実施例では、ｎ型不純物にはヒ素（Ａｓ）等を用い、１ｋｅＶ〜２ｋｅＶのエネルギーで７×１０14ｃｍ-2〜２×１０15ｃｍ-2程度のドーズ量で注入する。
また、ｐ型不純物には、フッ化ボロン（ＢＦ2）等を用い、１ｋｅＶ〜３ｋｅＶのエネルギーで８×１０14ｃｍ-2〜３×１０15ｃｍ-2程度のドーズ量で注入する。
その際、それぞれの不純物は半導体基板１１に対して例えば０度の注入角度（半導体基板１１表面に対して鉛直方向）で注入する。
【０１２５】
さらに、場合によっては、ソース側エクステンション領域１６およびドレイン側エクステンション領域１７の不純物とは逆導電型の不純物をソース側エクステンション領域１６およびドレイン側エクステンション領域１７よりも深い位置に注入する。こうすることで、ソース側エクステンション領域１６およびドレイン側エクステンション領域１７の深さ方向の不純物プロファイルをさらに急峻にすることもできる。
【０１２６】
ソース側エクステンション領域１６およびドレイン側エクステンション領域１７を形成するためのイオン注入条件は、チャネル領域１２に印加される応力の分布のピークに合わせて調整する必要があるので、上記一例に限定されるものではない。本実施例では、第１応力導入層２１と、後に形成する第２応力導入層を組み合わせた場合で調整している。
【０１２７】
次に、図９（４）に示すように、半導体基板１１上の全面に絶縁膜を形成した後、ドライエッチング法を用いてエッチバックを行い、第１側壁絶縁膜１５の側面に第２側壁絶縁膜１８を形成する。
上記第２側壁絶縁膜１８となる絶縁膜は、例えば窒化シリコン膜、ＴＥＯＳ、ＮＳＧ、ＳｉＯ2等により形成され、例えば２０ｎｍ〜５０ｎｍ程度の厚さでけされるその成膜方法は、例えばＣＶＤ法による。上記第２側壁絶縁膜１８は１層の絶縁膜で形成されているが、絶縁膜を複数層に積層して形成することもできる。
【０１２８】
次に、上記ゲート電極１４、第１側壁絶縁膜１５、第２側壁絶縁膜１８等をマスクにしたイオン注入法によって、上記半導体基板１１（実質的には上記第１応力導入層２１）にソース領域１９とドレイン領域２０を形成する。すなわち、ゲート電極１４の一方側の半導体基板１１に、上記ソース側エクステンション領域１６を介してソース領域１９が形成され、上記ゲート電極１４の他方側に、上記ドレイン側エクステンション領域１７を介してドレイン領域２０が形成される。上記ソース領域１９と上記ドレイン領域２０は、上記ソース側エクステンション領域１６および上記ドレイン側エクステンション領域１７と同型の不純物を注入して形成される。
【０１２９】
その後、アニール処理を行って、上記ソース側エクステンション領域１６、上記ドレイン側エクステンション領域１７、上記ソース領域１９および上記ドレイン領域２０に注入された不純物を活性化する。この活性化により、不純物が拡散してゲート電極１４のゲート長方向の端部下方までソース側エクステンション領域１６およびドレイン側エクステンション領域１７が広がっていく。この活性化アニールは、例えば１０００℃〜１１００℃程度の急速熱処理（ＲＴＡ）により行う。
【０１３０】
上記ソース側エクステンション領域１６と上記ドレイン側エクステンション領域１７の位置は、この活性化により最終的な位置が決定する。このため、上記アニール条件は、ソース側エクステンション領域１６と上記ドレイン側エクステンション領域１７の形成時のイオン注入条件とチャネル領域１２に印加される応力に合わせて調整される。
すなわち、チャネル領域１２へ印加される応力分布のピークが、後に形成されるゲート電極の端部より内側で上記ソース側エクステンション領域１６の近傍の電位分布のピークと重なるようにする。
【０１３１】
次に、サリサイドプロセス技術により、上記ソース領域１９上、ドレイン領域２０上のそれぞれに、シリサイド層２２（２２Ｓ）、２２（２２Ｄ）を形成する。このシリサイド層２２は、例えば、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物をシリサイド化して形成され、例えば２０ｎｍ〜７０ｎｍ程度の厚さに形成される。
本実施例では、ゲート電極１４の最上層に多結晶シリコンを用いているため、ゲート電極１４上部にもシリサイド層２２が形成される。
しかし、ゲート電極１４に金属膜や合金膜を使用する場合には、ゲート電極１４上部にシリサイド層２２を形成しない場合もある。
【０１３２】
次に、図９（５）に示すように、上記半導体基板１１上全面に、上記シリサイド層２２が形成されたゲート電極１４、ソース領域１９、ドレイン領域２０等を被覆する第２応力導入層２３と層間絶縁膜２４を形成する。
上記第２応力導入層２３は、１．５ＧＰａ〜２．２ＧＰａ程度の引張応力や圧縮応力を持った膜で形成される。例えば３０ｎｍ〜７０ｎｍ程度の膜厚の窒化シリコンで形成される。
また、上記層間絶縁膜２４は、例えばＴＥＯＳやＮＳＧ等で形成される。この層間絶縁膜２４は、応力を強化するために、第２応力導入層２３と同材料で形成する場合もある。
【０１３３】
次に、図９（６）に示すように、例えば化学的機械研磨（ＣＭＰ）法によって、上記層間絶縁膜２４の表面を平坦化する。この状態で、上記第２応力導入層２３は、ソース領域１９のシリサイド層２２上から、第２側壁絶縁膜１８上およびゲート電極１４上を通って、ドレイン領域２０のシリサイド層２２上に繋がって形成された構造となっている。
また、図示していないが、上記ゲート電極１４と各シリサイド層２２に配線層を接続し、この配線層から電位が供給できるようにする。
このようにすることで、チャネル領域１２に印加される応力分布のピークは、ソース側エクステンション領域１６のキャリア濃度分布のピークよりも内側に位置して、ゲート電極１４のゲート長方向の端部から１５ｎｍ程度入り込んだところで、ソース側エクステンション領域１６近傍に発生するポテンシャル分布のピークと重なる。
上記のように、半導体装置３は形成される。
【０１３４】
この半導体装置の製造方法では、チャネル領域１２とソース領域１９との不純物境界（ｐｎ接合境界）と、チャネル領域１２とドレイン領域２０との不純物境界（ｐｎ接合境界）の間に、ソース領域１９側の応力分布のピークとドレイン領域２０側の応力分布のピークが位置するようになる。これによって、チャネル領域１２にかかる応力の応力分布ピークとソース領域１９（ソース側エクステンション領域１６）近傍の電位分布のピークが重なる構造となるので、キャリア速度が向上して飽和電流特性が向上する。
【０１３５】
よって、チャネル領域１２に注入されるキャリア量を増やすことができるので、キャリア速度を向上させて、トランジスタの駆動能力を高くすることができる。そのため、チャネル領域１２に印加される応力での特性向上効果を最大化することができる。また、ｎチャネル型半導体装置に対しても同様の効果が期待できるという利点がある。
【０１３６】
次に、図１０と図１１に、前記実施例１の半導体装置１をｐＦＥＴで形成した場合についての効果を調べた実験結果を示す。
図１０は、チャネル領域１２に応力を印加した半導体装置１のキャリアに対する移動度向上率とキャリア速度向上率の関係を示している。
図１１は、図１０に示した各プロットの傾き値を示している。
参考文献１と参考文献２は、前記図１３によって説明した従来技術を用いて作製した半導体装置の結果を表している。
上記参考文献１は、L.Washington et al., “pMOSFET with 200% Mobility enhancement Induced by Multiple stressors”, Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ, vol. 27-6, pp.511 （２００６年）である。
上記参考文献２：A. Khakifirooz et al., “Transistor Performance Scaling: The Role of Virtural Source Velocity and Its Mobility Dependence”, ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．, pp.667 （２００６年）である。
【０１３７】
図１０および図１１に示すように、前記実施例１の半導体装置１は、キャリア速度向上率の傾きが、従来技術の参考文献１と参考文献２の半導体装置よりも大きい。
これは、実施例１の半導体装置１の方がチャネルに印加された応力による移動度の向上率に対してキャリア速度の向上率が大きくなっていることを示している。チャネル領域１２に印加される応力分布のピーク位置とソース側エクステンション領域１６近傍の電位分布のピーク位置とが重なり合うことにより、キャリア速度が向上している。この効果により、飽和電流特性も向上させることができる。
【０１３８】
実施例２の半導体装置２と実施例３の半導体装置３の効果について、図１２を用いて説明する。
図１２は、半導体装置２および半導体装置３のそれぞれｐＦＥＴとして形成して、第１応力導入層２１と第２応力導入層２３によりチャネル領域１２へ印加された応力の分布を、シミュレーションにより求めた結果である。
第１応力導入層２１および第２応力導入層２３はぞれぞれに圧縮歪膜を使用しており、その結果、チャネル領域１２に圧縮応力が印加されている。
【０１３９】
図１２（１）は、前記実施例１のように、ダミーゲートパターン４１を用いて凹部５０を形成することでゲート電極１４を形成した場合を示す。
この場合、応力導入層（第１応力導入層２１、第２応力導入層２３）よりチャネル領域１２へ印加される応力分布のピークは、ゲート電極１４の端部より１００ｎｍ程度内側（ゲート電極１４側）に位置している。
このため、実施例２の半導体装置２に示すように、第３側壁絶縁膜２５の膜厚を調整することで、ゲート電極１４のゲート長を短くしながら、ゲート電極１４の端部下方より内側に応力分布のピークを偏在させることができる。
【０１４０】
一方、図１２（２）は、実施例３の半導体装置３におけるシミュレーションの計算結果を示している。
第１応力導入層２１をゲート電極１４の端部へ近づける構造を用いたことにより、ゲート電極１４の端部より内側に応力分布のピークを発生させることができる。
【０１４１】
以上の結果より、前記図２、図３に示した半導体装置２、３のように、チャネル領域１２とソース側エクステンション領域１６およびドレイン側エクステンション領域１７の間の不純物境界（ｐｎ接合境界）よりも内側に応力分布のピークを形成することができ、ソース側エクステンション領域１６近傍の電位分布のピークとチャネル領域１２に印加される応力分布のピークを重ねることができる。
【符号の説明】
【０１４２】
１，３…半導体装置、１１…半導体基板、１２…チャネル領域、１３…ゲート絶縁膜、１４…ゲート電極、１６…ソース側エクステンション領域、１７…ドレイン側エクステンション領域、１８…第２側壁絶縁膜、１９…ソース領域、２０…ドレイン領域、２１…第１応力導入層、２３…第２応力導入層、４１…ダミーゲートパターン、凹部…５０
【特許請求の範囲】
【請求項１】
半導体基板に形成されたチャネル領域と、
前記チャネル領域の一方側に形成されたソース領域と、
前記チャネル領域の他方側に形成されたドレイン領域と、
前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル領域に応力を印加する応力導入層を有し、
前記チャネル領域と前記ソース領域とのｐｎ接合境界と、前記チャネル領域と前記ドレイン領域とのｐｎ接合境界の間に、前記ソース領域側の応力分布のピークと前記ドレイン領域側の応力分布のピークが位置する
半導体装置。
【請求項２】
前記チャネル領域における前記ソース領域側のキャリア濃度分布のピークの位置と前記ドレイン領域側のキャリア濃度分布のピークの位置との間に、前記ソース領域側の応力分布のピークと前記ドレイン領域側の応力分布のピークが位置する
請求項１記載の半導体装置。
【請求項３】
前記ゲート電極の下方に、前記ソース領域側の応力分布のピークと前記ドレイン領域側の応力分布のピークが位置する
請求項１記載の半導体装置。
【請求項４】
前記ゲート電極の一方の端部下方の前記チャネル領域に前記ソース領域側の応力分布のピークが位置し、前記ゲート電極の他方の端部下方の前記チャネル領域に前記ドレイン領域側の応力分布のピークが位置する
請求項１記載の半導体装置。
【請求項５】
動作電圧の印加時に、前記チャネル領域における応力分布のピークが電位分布のピークに重なる
請求項１記載の半導体装置。
【請求項６】
前記半導体基板上に形成された第１側壁絶縁膜と、
前記第１側壁絶縁膜に形成された凹部を有し、
前記凹部内に前記ゲート絶縁膜を介して前記ゲート電極が形成されている
請求項１記載の半導体装置。
【請求項７】
前記凹部の側壁に第２側壁絶縁膜を有する
請求項６記載の半導体装置。
【請求項８】
前記応力導入層は、前記ソース領域側の第１側壁絶縁膜上から前記ソース領域上にかけて形成されていて、かつ前記ドレイン領域側の第１側壁絶縁膜上から前記ドレイン領域上にかけて形成されている
請求項６記載の半導体装置。
【請求項９】
前記応力導入層は、前記チャネル領域上方、前記ソース領域上および前記ドレイン領域上を覆う応力を有する膜で形成されている
請求項１記載の半導体装置。
【請求項１０】
前記応力導入層は、前記チャネル領域の両側の前記半導体基板に形成されていて、
前記一方側の応力導入層の少なくとも一部に前記ソース領域が形成され、
前記他方側の応力導入層の少なくとも一部に前記ドレイン領域が形成されている
請求項１記載の半導体装置。
【請求項１１】
前記基板はシリコンからなり、前記応力導入層は、シリコンゲルマニウムもしくは炭化シリコンからなる
請求項１記載の半導体装置。
【請求項１２】
半導体基板上にダミーゲートパターンを形成した後、該ダミーゲートパターンの両側の該半導体基板に第１応力導入層を形成する工程と、
前記ダミーゲートパターンの側壁に側壁絶縁膜を形成する工程と、
前記一方の第１応力導入層の少なくとも一部にソース側エクステンション領域を介してソース領域を形成し、前記他方の第１応力導入層の少なくとも一部にドレイン側エクステンション領域を介してドレイン領域を形成する工程と、
前記ソース領域側の側壁絶縁膜上から前記ソース領域上にかけて、かつ前記ドレイン領域側の側壁絶縁膜上から前記ドレイン領域上にかけて第２応力導入層を形成する工程と、
前記ダミーゲートパターンを除去して形成した凹部内にゲート絶縁膜を介してゲート電極を形成する工程を有し、
前記第１応力導入層と前記第２応力導入層により前記ソース領域と前記ドレイン領域との間の前記半導体基板に形成されるチャネル領域に印加される応力値に応じて、ソース側エクステンション領域とドレイン側エクステンション領域の不純物濃度を調整して、前記チャネル領域と前記ソース領域との不純物境界と、前記チャネル領域と前記ドレイン領域との不純物境界の間に、前記ソース領域側の応力分布のピークと前記ドレイン領域側の応力分布のピークを位置させる
半導体装置の製造方法。
【請求項１３】
前記ダミーパターンを除去した後で前記ゲート絶縁膜を形成する前に、前記凹部の側壁に第２側壁絶縁膜を形成する
請求項１２記載の半導体装置の製造方法。
【請求項１４】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板に第１応力導入層を形成する工程と、
前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、
前記ゲート電極の両側に、前記側壁絶縁膜を介して一方の前記第１応力導入層の少なくとも一部にソース側エクステンション領域を介してソース領域を形成し、他方の前記第１応力導入層の少なくとも一部にドレイン側エクステンション領域を介してドレイン領域を形成する工程と、
前記ソース領域側の側壁絶縁膜上から前記ソース領域上にかけて、および前記ドレイン領域側の側壁絶縁膜上から前記ドレイン領域上にかけて第２応力導入層を形成する工程を有し、
前記第１応力導入層と前記第２応力導入層により前記ソース領域と前記ドレイン領域との間の前記半導体基板に形成されるチャネル領域に印加される応力値に応じて、ソース側エクステンション領域とドレイン側エクステンション領域の不純物濃度を調整して、前記チャネル領域と前記ソース領域との不純物境界と、前記チャネル領域と前記ドレイン領域との不純物境界の間に、前記ソース領域側の応力分布のピークと前記ドレイン領域側の応力分布のピークを位置させる
半導体装置の製造方法。
【請求項１】
半導体基板に形成されたチャネル領域と、
前記チャネル領域の一方側に形成されたソース領域と、
前記チャネル領域の他方側に形成されたドレイン領域と、
前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル領域に応力を印加する応力導入層を有し、
前記チャネル領域と前記ソース領域とのｐｎ接合境界と、前記チャネル領域と前記ドレイン領域とのｐｎ接合境界の間に、前記ソース領域側の応力分布のピークと前記ドレイン領域側の応力分布のピークが位置する
半導体装置。
【請求項２】
前記チャネル領域における前記ソース領域側のキャリア濃度分布のピークの位置と前記ドレイン領域側のキャリア濃度分布のピークの位置との間に、前記ソース領域側の応力分布のピークと前記ドレイン領域側の応力分布のピークが位置する
請求項１記載の半導体装置。
【請求項３】
前記ゲート電極の下方に、前記ソース領域側の応力分布のピークと前記ドレイン領域側の応力分布のピークが位置する
請求項１記載の半導体装置。
【請求項４】
前記ゲート電極の一方の端部下方の前記チャネル領域に前記ソース領域側の応力分布のピークが位置し、前記ゲート電極の他方の端部下方の前記チャネル領域に前記ドレイン領域側の応力分布のピークが位置する
請求項１記載の半導体装置。
【請求項５】
動作電圧の印加時に、前記チャネル領域における応力分布のピークが電位分布のピークに重なる
請求項１記載の半導体装置。
【請求項６】
前記半導体基板上に形成された第１側壁絶縁膜と、
前記第１側壁絶縁膜に形成された凹部を有し、
前記凹部内に前記ゲート絶縁膜を介して前記ゲート電極が形成されている
請求項１記載の半導体装置。
【請求項７】
前記凹部の側壁に第２側壁絶縁膜を有する
請求項６記載の半導体装置。
【請求項８】
前記応力導入層は、前記ソース領域側の第１側壁絶縁膜上から前記ソース領域上にかけて形成されていて、かつ前記ドレイン領域側の第１側壁絶縁膜上から前記ドレイン領域上にかけて形成されている
請求項６記載の半導体装置。
【請求項９】
前記応力導入層は、前記チャネル領域上方、前記ソース領域上および前記ドレイン領域上を覆う応力を有する膜で形成されている
請求項１記載の半導体装置。
【請求項１０】
前記応力導入層は、前記チャネル領域の両側の前記半導体基板に形成されていて、
前記一方側の応力導入層の少なくとも一部に前記ソース領域が形成され、
前記他方側の応力導入層の少なくとも一部に前記ドレイン領域が形成されている
請求項１記載の半導体装置。
【請求項１１】
前記基板はシリコンからなり、前記応力導入層は、シリコンゲルマニウムもしくは炭化シリコンからなる
請求項１記載の半導体装置。
【請求項１２】
半導体基板上にダミーゲートパターンを形成した後、該ダミーゲートパターンの両側の該半導体基板に第１応力導入層を形成する工程と、
前記ダミーゲートパターンの側壁に側壁絶縁膜を形成する工程と、
前記一方の第１応力導入層の少なくとも一部にソース側エクステンション領域を介してソース領域を形成し、前記他方の第１応力導入層の少なくとも一部にドレイン側エクステンション領域を介してドレイン領域を形成する工程と、
前記ソース領域側の側壁絶縁膜上から前記ソース領域上にかけて、かつ前記ドレイン領域側の側壁絶縁膜上から前記ドレイン領域上にかけて第２応力導入層を形成する工程と、
前記ダミーゲートパターンを除去して形成した凹部内にゲート絶縁膜を介してゲート電極を形成する工程を有し、
前記第１応力導入層と前記第２応力導入層により前記ソース領域と前記ドレイン領域との間の前記半導体基板に形成されるチャネル領域に印加される応力値に応じて、ソース側エクステンション領域とドレイン側エクステンション領域の不純物濃度を調整して、前記チャネル領域と前記ソース領域との不純物境界と、前記チャネル領域と前記ドレイン領域との不純物境界の間に、前記ソース領域側の応力分布のピークと前記ドレイン領域側の応力分布のピークを位置させる
半導体装置の製造方法。
【請求項１３】
前記ダミーパターンを除去した後で前記ゲート絶縁膜を形成する前に、前記凹部の側壁に第２側壁絶縁膜を形成する
請求項１２記載の半導体装置の製造方法。
【請求項１４】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板に第１応力導入層を形成する工程と、
前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、
前記ゲート電極の両側に、前記側壁絶縁膜を介して一方の前記第１応力導入層の少なくとも一部にソース側エクステンション領域を介してソース領域を形成し、他方の前記第１応力導入層の少なくとも一部にドレイン側エクステンション領域を介してドレイン領域を形成する工程と、
前記ソース領域側の側壁絶縁膜上から前記ソース領域上にかけて、および前記ドレイン領域側の側壁絶縁膜上から前記ドレイン領域上にかけて第２応力導入層を形成する工程を有し、
前記第１応力導入層と前記第２応力導入層により前記ソース領域と前記ドレイン領域との間の前記半導体基板に形成されるチャネル領域に印加される応力値に応じて、ソース側エクステンション領域とドレイン側エクステンション領域の不純物濃度を調整して、前記チャネル領域と前記ソース領域との不純物境界と、前記チャネル領域と前記ドレイン領域との不純物境界の間に、前記ソース領域側の応力分布のピークと前記ドレイン領域側の応力分布のピークを位置させる
半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１０−２８７７６０（Ｐ２０１０−２８７７６０Ａ）
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願番号】特願２００９−１４０９３０（Ｐ２００９−１４０９３０）
【出願日】平成２１年６月１２日（２００９．６．１２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願日】平成２１年６月１２日（２００９．６．１２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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