半導体装置およびその製造方法
【課題】写真製版プロセスのマージンを大幅に拡大でき、かつマイクロローディング効果を低減することによって「開口不良」を抑制できるとともに「ショート」のプロセス裕度を確保しやすくし、かつコンタクト抵抗を低減できる半導体装置の製造方法を提供する。
【解決手段】活性領域に対して傾斜して延びるようにゲート電極層５０と窒素を含む絶縁膜２とが積層される。シリコン酸化膜５が形成される。活性領域の幅より大きくかつ互いに隣り合う活性領域のピッチより小さい帯状の開口パターンが絶縁膜２に形成され、開口パターンから１対の不純物拡散領域の各々が露出させられる。開口パターンが導電層２３で埋め込まれる。導電層２３から１対の不純物拡散領域の各々に電気的に接続されたプラグ導電層２３ａ、２３ｂが形成されるとともに、プラグ導電層２３ａ、２３ｂの各上面と絶縁膜２の上面とが同一平面とされる。
【解決手段】活性領域に対して傾斜して延びるようにゲート電極層５０と窒素を含む絶縁膜２とが積層される。シリコン酸化膜５が形成される。活性領域の幅より大きくかつ互いに隣り合う活性領域のピッチより小さい帯状の開口パターンが絶縁膜２に形成され、開口パターンから１対の不純物拡散領域の各々が露出させられる。開口パターンが導電層２３で埋め込まれる。導電層２３から１対の不純物拡散領域の各々に電気的に接続されたプラグ導電層２３ａ、２３ｂが形成されるとともに、プラグ導電層２３ａ、２３ｂの各上面と絶縁膜２の上面とが同一平面とされる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に自己整合コンタクト構造を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の集積度の増加に伴い、配線幅は細くなり、配線間のスペースも次第に狭くなってきた。したがって、上下配線間を接続するコンタクトホールを形成するためには、隣合う配線間のスペース幅よりも微細なホール径でコンタクトホールを形成することが必要となっている。すなわち、隣合う配線間のスペースが０．２５μｍのデザインルールで要求されるコンタクトホールのホール径Ｃは、写真製版処理工程の重ね合わせ精度（＝α）と寸法精度（＝β）を考慮すれば、Ｃ≦０．２５−ｆ（α，β）μｍが必要とされ、露光装置の光源の波長で決まる微細化の限界を超えるようになっている。
【０００３】
このような問題を解決するために、０．２５μｍルールの半導体装置が製造される頃から自己整合コンタクト技術が利用されるようになった。
【０００４】
ＤＲＡＭ（Dynamic Random Access Memory）では、メモリセルアレイ内のワード線間に形成されるビット線コンタクトとストレージノードコンタクトとに自己整合コンタクト技術が用いられる場合が最も多い。この場合に重要なことは、ワード線に電気的に短絡させることなく、メモリセルトランジスタのソース／ドレイン領域にビット線またはストレージノードを如何に低抵抗で接続するかということである。
【０００５】
以下、背景技術の自己整合コンタクトを用いた製造方法について説明する。
素子分離領域に堆積されたシリコン酸化膜によって電気的に分離された活性領域が形成される。この活性領域に形成されたゲート絶縁膜上にＤＲＡＭのワード線となるゲート電極が形成される。このゲート電極とその上の窒化膜ハードマスクとが、ハードマスクと同じ窒化膜で形成されるエッチング阻止膜で被覆される。次に、ボロンおよびリンの不純物を含むシリコン酸化膜でゲート電極が覆われた後、そのシリコン酸化膜の表面が平坦化される。
【０００６】
次いで、ボロンおよびリンの不純物を含むシリコン酸化膜が選択的にエッチングされてエッチング阻止膜が露出される。この露出したエッチング阻止膜をエッチングすることにより、１対のソース／ドレイン領域を露出するコンタクトホールが形成される。この露出した１対のソース／ドレイン領域の各々に接するように、ｎ型不純物をドープした多結晶シリコン膜が形成される。これにより、ビット線とソース／ドレイン領域の一方とを電気的に接続するビット線コンタクトと、ストレージノードとソース／ドレイン領域の他方とを電気的に接続するストレージノードコンタクトとが形成される。このとき、ソース／ドレイン領域とゲート電極とを電気的に絶縁したまま、ビット線またはストレージノードをソース／ドレイン領域に接続することが可能となる。
【０００７】
自己整合コンタクトを用いた製造方法は、たとえば特開２０００−３５３７９３号公報に開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−３５３７９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述した背景技術では、ゲート電極間のスペースが著しく狭くなる０．１３μｍのデザインルール以下において、ビット線コンタクトとストレージノードコンタクトとのホール径の違いから生じるマイクロローディング効果によって、「開口不良」の問題、もしくはゲート電極と多結晶シリコン膜との電気的な「ショート」のプロセス裕度を確保することが困難となる問題が生じている。以下、そのことを説明する。
【００１０】
マイクロローディング効果によって、ホール径の小さい側のコンタクトホールのエッチングが進行し難くなる。このため、ホール径の大きい側のコンタクトホールに適した条件でエッチングを行なうと、ホール径の小さい側のコンタクトホールにおいて十分にエッチングが進行せずに「開口不良」が生じる。
【００１１】
一方、ホール径の小さい側のコンタクトホールに適した条件でエッチングを行なうと、ホール径の大きい側のコンタクトホールにおいて過度にエッチングが進行する。これにより、シリコン酸化膜だけでなくシリコン窒化膜よりなるエッチング阻止膜が大幅に除去されてゲート電極が露出する。この状態で、コンタクトホール内に多結晶シリコン膜を形成すると、ゲート電極と多結晶シリコン膜との電気的な「ショート」が生じる。このような「ショート」を防止するためには、エッチング阻止膜の膜厚を厚くする必要があり、エッチング阻止膜の膜厚を薄膜化させることが困難になる。
【００１２】
また、ストレージノードコンタクトとビット線コンタクトとのパターンピッチがスケーリングされフォトレジストパターンを形成する難易度も高い。この場合、ホール径が小さいと、コンタクト抵抗が増大し、大きくすると孔繋がり（電気的ショート）が発生するという問題が生じている。
【００１３】
ましてや、ＤＲＡＭではメモリセルトランジスタのチャネル幅が縮小されて、電流駆動能力も低下するために、安定にセル動作させるためには、微細化されるにも拘らずコンタクト抵抗は前世代と同等もしくはそれ以下に低抵抗化させることが必要となっており従来技術のブレークスルーが必要である。
【００１４】
本発明は、上記のような問題点を解決するためになされたもので、その目的は写真製版プロセスのマージンを大幅に拡大でき、かつマイクロローディング効果を低減することによって「開口不良」を抑制できるとともに「ショート」のプロセス裕度を確保しやすくし、かつコンタクト抵抗を低減できる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、半導体基板と、トランジスタと、ハードマスク層と、第１および第２のプラグ導電層とを備えている。半導体基板は、主表面を有し、かつ主表面において素子分離構造によって囲まれた活性領域を有している。トランジスタは、活性領域の表面に形成された１対のソース／ドレイン領域と、その１対のソース／ドレイン領域に挟まれる領域上に位置しかつ活性領域を横切って延びるゲート電極層とを有している。ハードマスク層は、ゲート電極層上に形成され、かつゲート電極層と同一の平面パターン形状を有している。第１および第２のプラグ導電層は、それぞれが１対のソース／ドレイン領域の各々に電気的に接続されている。活性領域の延びる方向はゲート電極層の延びる方向に対して直交せずに傾斜している。ハードマスク層の上面と第１および第２のプラグ導電層の各上面とは実質的に同一の平面を構成している。
【発明の効果】
【００１６】
本発明の半導体装置によれば、活性領域はゲート電極層の延びる方向に対して直交せずに傾いて延びているため、ゲート電極層に対して直交する場合と比較して、活性領域同士
のピッチを大きく確保することが可能となる。このため、写真製版プロセスのマージンが大幅に拡大し、長波長の露光光による写真製版が可能となったり、あるいは低ＮＡ（開口率）の露光装置が使用可能となるため、コスト削減が容易となる。
【００１７】
また、ハードマスク層の上面と第１および第２のプラグ導電層の各上面とが実質的に同一の平面を構成しているため、各上面間に段差は生じない。このため、ハードマスク層と第１および第２のプラグ導電層との上方に形成した層の上面も平坦にすることが容易となり、その層の写真製版などによるパターニングなどが容易になる。このように次工程でのプロセスマージンが確保できる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１における半導体装置の構成を示す概略平面図であり、ＤＲＡＭのメモリセルアレイ内の一部を示している。
【図２】図１のＩＩ−ＩＩ線に沿う概略断面図である。
【図３】本発明の実施の形態１における半導体装置の製造方法の第１工程に示す概略断面図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第２工程に示す概略断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第３工程に示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第４工程に示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第５工程に示す概略断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第６工程に示す概略断面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法の第７工程に示す概略断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法の第８工程に示す概略断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造方法の第９工程に示す概略断面図である。
【図１２】本発明の実施の形態１における半導体装置の製造方法の第１０工程に示す概略断面図である。
【図１３】本発明の実施の形態１における半導体装置の製造方法の第１１工程に示す概略断面図である。
【図１４】本発明の実施の形態１における半導体装置の製造方法の第１２工程に示す概略断面図である。
【図１５】本発明の実施の形態１における半導体装置の製造方法の第１３工程に示す概略断面図である。
【図１６】本発明の実施の形態１における半導体装置の製造方法の第１４工程に示す概略断面図である。
【図１７】本発明の実施の形態１における半導体装置の製造方法の第１５工程に示す概略断面図である。
【図１８】本発明の実施の形態１における半導体装置の製造方法の第１６工程に示す概略断面図である。
【図１９】本発明の実施の形態１における半導体装置の製造方法の第１７工程に示す概略断面図である。
【図２０】本発明の実施の形態１における半導体装置の製造方法の第１８工程に示す概略断面図である。
【図２１】本発明の実施の形態１における半導体装置の製造方法の第１９工程に示す概略断面図である。
【図２２】図１０に示す状態におけるＤＲＡＭのメモリセルアレイ内の概略平面図である。
【図２３】図１４に示す状態におけるＤＲＡＭのメモリセルアレイ内の概略平面図である。
【図２４】活性領域がワード線に対して直交する場合における活性領域のピッチを説明するための図である。
【図２５】活性領域がワード線に対して傾いて交差する場合における活性領域のピッチを説明するための図である。
【図２６】本発明の実施の形態２における半導体装置の製造方法の工程を示す概略平面図であり、ＤＲＡＭのメモリセルアレイ内の一部を示している。
【図２７】本発明の実施の形態２における半導体装置の構成を示す概略平面図であり、ＤＲＡＭのメモリセルアレイ内の一部を示している。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は本発明の実施の形態１における半導体装置の構成を示す概略平面図であり、ＤＲＡＭのメモリセルアレイ内の一部を示している。また、図２は図１のＩＩ−ＩＩ線に沿う概略断面図である。
【００２０】
主に図１を参照して、たとえばＤＲＡＭのメモリセルアレイ内においては、複数のワード線（ゲート電極層）５０の各々と複数のビット線２４の各々とが互いに直交するように配置されている。各ワード線５０と各ビット線２４との交差部付近にはメモリセルが配置されている。メモリセルトランジスタは活性領域（フィールド）に形成されており、この活性領域は複数個配置されている。
【００２１】
主に図２を参照して、複数の活性領域の各々は、たとえばシリコン基板よりなる半導体基板４の表面において素子分離構造によって周囲を囲まれている。この素子分離構造は、たとえばＳＴＩ（Shallow Trench Isolation）構造よりなっている。このＳＴＩ構造は、半導体基板４表面に形成されたシャロウトレンチ（溝）３と、そのシャロウトレンチ３を埋め込む埋込み絶縁層（たとえばシリコン酸化膜）６とを有している。
【００２２】
メモリセルは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor
）よりなるメモリトランジスタＭＴと、キャパシタＣとを有している。
【００２３】
メモリトランジスタＭＴは、１対のソース／ドレイン領域１３ａ、１３ｂと、ゲート絶縁膜９と、ゲート電極層５０とを有している。１対のソース／ドレイン領域１３ａ、１３ｂは、たとえばｎ型の導電型を有し、かつｐ型ウエル８の表面に互いに距離を隔てて形成されている。ゲート電極層５０は、１対のソース／ドレイン領域１３ａ、１３ｂに挟まれる領域上にゲート絶縁膜９を介在して形成されている。ゲート絶縁膜９はたとえばシリコン酸化膜よりなり、ゲート電極層５０はたとえば不純物の導入された多結晶シリコン膜（以下、ドープトポリシリコン膜と称する）１０と、金属膜（たとえばタングステン）１１との積層構造よりなっている。
【００２４】
このゲート電極層５０上には、ゲート電極層５０と同一の平面パターン形状を有するハードマスク層１２が形成されている。また、ゲート電極層５０とハードマスク層１２との側壁には、サイドウォール形状の側壁絶縁膜１７、２０が形成されている。
【００２５】
１対のソース／ドレイン領域１３ａ、１３ｂの各々には、たとえばｎ型のドープトポリシリコンよりなるプラグ導電層２３ａ、２３ｂの各々が電気的に接続されている。プラグ導電層２３ｂには、ビット線２４が電気的に接続されている。メモリトランジスタＭＴ、ビット線２４などを覆うように層間絶縁膜２５が形成されている。この層間絶縁膜２５には、孔２５ａが形成されており、この孔２５ａ内は埋め込み導電層２６によって埋め込まれている。
【００２６】
キャパシタＣは、ストレージノード（下部電極）２７と、キャパシタ誘電体膜２８と、セルプレート（上部電極）２９とを有している。ストレージノード２７は、層間絶縁膜２５上に形成されており、埋め込み導電層２６とプラグ導電層２３ａとを介してソース／ドレイン領域１３ａに電気的に接続されている。セルプレート２９は、キャパシタ誘電体膜２８を介してストレージノード２７と対向するように形成されている。
【００２７】
上記の構成において、活性領域は、図１に示すようにワード線（ゲート電極層）５０の延びる方向に対して直交せずに傾くように延びている。つまり、活性領域は、１対のソース／ドレイン領域の一方側から他方側へ向かう方向に長く延びた形状を有しており、その活性領域の延びる方向はワード線（ゲート電極層）５０の延びる方向に直交する方向に対して角度θだけ傾いている。なお、ワード線（ゲート電極層）５０は、活性領域を横切って延びている。
【００２８】
また、図２に示すように、プラグ導電層２３ａ、２３ｂの各上面と、ハードマスク層１２の上面と、後述するＢＰＴＥＯＳ（boro phospho tetra etyle ortho silicate）酸化
膜２１の上面とは実質的に同一の平面を構成している。つまり、プラグ導電層２３ａ、２３ｂの各上面と、ハードマスク層１２の上面と、ＢＰＴＥＯＳ酸化膜２１の上面とは、同一の平面内に位置している。
【００２９】
次に、本実施の形態の製造方法について説明する。
図３〜図２１は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。
【００３０】
図３を参照して、シリコン基板（半導体基板）４の上に、膜厚１５ｎｍのバッファ絶縁膜１が形成される。係るバッファ絶縁膜１は、シリコン基板４の表面をたとえばウエット酸化することにより形成され得る。このバッファ絶縁膜１が形成されたシリコン基板４の上に、たとえばＣＶＤ（Chemical Vapor Deposition）法により膜厚１００ｎｍのシリコ
ン窒化膜２が形成される。
【００３１】
このシリコン窒化膜２上に、写真製版処理によってフォトレジストパターン（図示せず）が形成される。このフォトレジストパターンをマスクとしてシリコン窒化膜２とバッファ絶縁膜１との積層膜にドライエッチング法による異方性エッチングが施される。フォトレジストが除去された後、シリコン窒化膜２とバッファ絶縁膜１との積層膜をマスクとしてシリコン基板４がドライエッチング法により異方性エッチングされて２５０ｎｍの深さのシャロウトレンチ３が形成される。次いで、シャロウトレンチ３の側壁および底壁が熱酸化され、シャロウトレンチ３を形成したときのダメージが除去される。
【００３２】
図４を参照して、シャロウトレンチ３を埋込むように、かつシリコン基板４の表面を覆うようにシリコン酸化膜５が堆積される。このシリコン酸化膜５の堆積方法は、段差被覆性に優れた方法であることが好ましい。このような方法としてＨＤＰ（高密度プラズマ）を用いたＣＶＤ法がよい。
【００３３】
図５を参照して、シリコン窒化膜２をＣＭＰのストッパとして用いて、ＣＭＰ（Chemical Mechanical Polishing）によりシリコン酸化膜５がシリコン窒化膜２の上面が露出するまで研磨除去され、シャロウトレンチ３の中にシリコン酸化膜５が残存される。これにより、ＳＴＩ構造が完成するとともに、加工面は平坦化される。ＣＭＰの後、たとえばＡｒ（アルゴン）雰囲気中で熱処理が施され、ＳＴＩ構造を構成するシリコン酸化膜５が焼き締められる。この後、シリコン酸化膜５がバッファ絶縁膜１の高さまで一部除去され、続いて、シリコン窒化膜２が除去される。
【００３４】
図６を参照して、上記のシリコン窒化膜２の除去により、バッファ絶縁膜１が露出する。
【００３５】
図７を参照して、シリコン基板４の上方に形成されたフォトレジストパターン（図示せず）をマスクとしてシリコン基板４にイオン注入することにより、シリコン基板４の表面にｎ型ウェル７が形成される。このイオン注入工程も必要に応じて適宜行なわれ、設計された回路通りにトランジスタのしきい値電圧が調整される。この後、フォトレジストパターンは除去される。
【００３６】
図８を参照して、シリコン基板４の上方に形成されたフォトレジストパターン（図示せず）をマスクとしてシリコン基板４にイオン注入することにより、シリコン基板４の表面にｐ型ウェル８が形成される。このイオン注入工程も必要に応じて適宜行なわれ、設計された回路通りにトランジスタのしきい値電圧が調整される。この後、フォトレジストパターンは除去される。
【００３７】
この後、シリコン基板４上方のバッファ絶縁膜１が除去されることにより、シリコン基板４の表面が露出する。
【００３８】
図９を参照して、露出したシリコン基板４の表面が熱酸化されてゲート酸化膜９が形成される。次いで、シリコン基板４の上方に、たとえばＣＶＤ法により、膜厚５０ｎｍのｎ型ドープトポリシリコン膜１０が形成される。このｎ型ドープトポリシリコン膜１０上に、たとえばスパッタ法により、膜厚５ｎｍのＷＳｉＮからなるバッファ層（図示せず）が形成される。このバッファ層（図示せず）上に、たとえばスパッタ法により、膜厚５０ｎｍのＷ（タングステン）よりなる金属膜１１が形成される。さらに、この金属膜１１上に、たとえばＣＶＤ法により、膜厚２００ｎｍのシリコン窒化膜よりなるキャップ膜（ハードマスク層）１２が形成される。
【００３９】
図１０を参照して、写真製版技術により、キャップ膜１２、金属膜１１、バッファ層（図示せず）、およびｎ型ドープトポリシリコン膜１０がパターニングされる。これにより、上面がキャップ膜１２に覆われ、かつｎ型ドープトポリシリコン膜１０、バッファ層（図示せず）および金属膜１１からなるポリメタル構造のゲート電極層５０が形成される。
【００４０】
この状態におけるＤＲＡＭのメモリセルアレイ内の概略平面図は、図２２に示すようになる。つまり、図２２に示すように、シリコン基板４に複数の活性領域（フィールド）が形成され、複数の活性領域の各々はＳＴＩ構造により周囲を囲まれている。この活性領域を横切るようにゲート電極層５０よりなるワード線が複数本延びている。活性領域は、ワード線（ゲート電極層）５０の延びる方向に対して直交せずに傾くように延びている。このようにして活性領域上を横切って延びるように、かつ活性領域の延びる方向に対して直交せずに傾斜して延びるように、ゲート電極層５０とキャップ膜１２とが順に積層された積層パターンが形成される。
【００４１】
この後、金属膜１１およびバッファ層（図示せず）を酸化することなくｎ型ドープトポリシリコン膜１０の側壁部分に選択的にシリコン酸化膜（図示せず）が形成される。次に、ゲート電極層５０をマスクにして、フォトレジストマスクレスでウェハ全面にイオン注入が行なわれる。これによりゲート電極層５０の両側のシリコン基板４に、エクステンションソース／ドレインの浅く低濃度なｎ型不純物拡散領域１３ａ、１３ｂ、およびｐ型ＭＯＳＦＥＴ領域に形成されるｎ型不純物拡散領域１３ｃとｎ型ＭＯＳＦＥＴ領域に形成されるｎ型不純物拡散領域１３ｄとが形成される。係るｎ型不純物拡散領域１３ａ〜１３ｄは、たとえば加速エネルギが１０ｋｅＶ、ドーズ量２×１０13ｃｍ-2で、Ｐ（リン）イオンを注入することにより形成される。これにより、メモリセルアレイ内において、活性領域の表面において、ゲート電極層５０を挟むように１対のソース／ドレイン領域１３ａ、１３ｂが形成される。
【００４２】
図１１を参照して、全面に、たとえばＣＶＤ法により、膜厚１５ｎｍのシリコン窒化膜１４が形成される。
【００４３】
図１２を参照して、シリコン窒化膜１４が異方性エッチングされ、ゲート電極層５０およびキャップ膜１２の側壁に、シリコン窒化膜よりなる側壁絶縁膜１７が形成される。この側壁絶縁膜１７を形成する場合には、異方性エッチングでシリコン基板４まで貫通させてもよいが、ゲート酸化膜９に対し選択比の高い異方性エッチング方法を用い、シリコン基板４にエッチングのダメージが残らないようにすることが望ましい。
【００４４】
続いて、ゲート電極層５０および側壁絶縁膜１７をマスクとして、イオン注入が行なわれ、これによりエクステンションソースドレインの深い領域が構成される。ｎ型ＭＯＳＦＥＴの不純物拡散領域１５を形成する場合には、たとえば、加速エネルギ５５ｋｅＶ、ドーズ量４×１０15ｃｍ-2でＡｓ（砒素）イオンが注入される。また、ｐ型ＭＯＳＦＥＴの不純物拡散領域１６を形成する場合には、たとえば、加速エネルギ４０ｋｅＶ、ドーズ量４×１０15ｃｍ-2で、ＢＦ2（フッ化ボロン）イオンが注入される。次に、窒素雰囲気中で、たとえば９００℃、１０秒の熱処理をランプアニール法で行ない不純物拡散領域１５、１６にイオン注入された不純物が電気的に活性化され、ソース／ドレイン領域が形成される。
【００４５】
図１３を参照して、キャップ膜１２および側壁絶縁膜１７を覆うようにシリコン基板４上に、たとえばＣＶＤ法で、膜厚２０ｎｍのシリコン窒化膜よりなるエッチング阻止膜２０が形成される。続いて、エッチング阻止膜２０の上に、たとえばＣＶＤ法で、膜厚８００ｎｍで、材料ガスとしてＴＥＢ、ＴＥＰＯ、およびＴＥＯＳを用いた、不純物をドープしたＴＥＯＳ酸化膜２１が堆積される。次に、酸素雰囲気中で、たとえば９５０℃、１０秒の熱処理がランプアニール法で行なわれ、不純物をドープしたＴＥＯＳ酸化膜２１がリフローされ、ゲート電極層５０間のギャップが埋込まれる。次に、たとえばＣＭＰで不純物をドープしたＴＥＯＳ酸化膜２１が、膜厚２００ｎｍだけ研磨される。これにより、不純物をドープしたＴＥＯＳ酸化膜２１の上面（加工面）は平坦化される。
【００４６】
図１４を参照して、写真製版技術を用い、不純物をドープしたＴＥＯＳ酸化膜２１上に、フォトレジストパターン２２が形成される。
【００４７】
このフォトレジストパターン２２のＤＲＡＭメモリセルアレイ内における概略平面図は、図２３に示すようになる。つまり、図２３に示すように、フォトレジストパターン２２は、互いに並列に延びる複数の帯状の開口パターン２２ａを有している。複数の帯状の開口パターン２２ａの各々は、非直線状に延びており、かつ各活性領域全体の上方領域を開口するように形成されている。
【００４８】
図１４を再度参照して、このような開口パターン２２ａを有するフォトレジストパターン２２をマスクとして、不純物をドープしたＴＥＯＳ酸化膜２１に、エッチング阻止膜２０をエッチングストッパとする異方性のドライエッチングが施される。
【００４９】
図１５を参照して、上記のドライエッチングにより、不純物をドープしたＴＥＯＳ酸化膜２１に、各活性領域全体の上方領域を開口するように非直線状に延びる開口２１ａが形成され、その開口２１ａからエッチング阻止膜２０の表面が露出する。この後、酸化膜（不純物をドープしたＴＥＯＳ酸化膜２１など）の幅を細くすることでストレージノードコンタクトおよびビット線コンタクト領域を拡大し、コンタクト抵抗を低減するために、その酸化膜がフッ酸でウエットエッチングされる。また、このウエットエッチング量を最適化することで、次のプロセスで形成されるドープトポリシリコンよりなるプラグのトップ径を最大限に拡大し、積層されるビット線コンタクトとストレージノードコンタクトとのアライメント精度を確保すると同時に安定した低抵抗コンタクトを形成することが可能となる。
【００５０】
図１６を参照して、開口２１ａから露出したエッチング阻止膜２０に、異方性のドライエッチングが施される。これにより、メモリセルアレイ内において、メモリトランジスタＭＴの１対のソース／ドレイン領域１３ａ、１３ｂの各々が開口２１ａにおいて露出する。この後、フォトレジストパターン２２が除去される。
【００５１】
図１７を参照して、たとえばＣＶＤ法によりｎ型ドープトポリシリコン膜２３が開口２１ａを埋め込むように、かつ不純物をドープしたＴＥＯＳ酸化膜２１を覆うように堆積される。その後に、たとえばＣＭＰにより、不純物をドープしたＴＥＯＳ酸化膜２１をストッパとして、ｎ型ドープトポリシリコン膜２３が研磨される。
【００５２】
図１８を参照して、上記のＣＭＰにより、不純物をドープしたＴＥＯＳ酸化膜２１の上面が露出するとともに、ｎ型ドープトポリシリコン膜２３は開口２１ａ内にのみ残存する。さらに、この後、たとえばＣＭＰにより、キャップ膜１２をストッパとして、ｎ型ドープトポリシリコン膜２３と不純物をドープしたＴＥＯＳ酸化膜２１とエッチング阻止膜２０とが研磨される。
【００５３】
図１９を参照して、上記のＣＭＰにより、キャップ膜１２の上面が露出するとともに、ｎ型ドープトポリシリコン膜２３がメモリセルアレイ内におけるゲート電極層５０間に残存する。これにより、ｎ型ドープトポリシリコン膜２３から、ストレージノードコンタクトを埋め込むプラグ導電層２３ａと、ビット線コンタクトを埋め込むプラグ導電層２３ｂとが形成される。また、キャップ膜１２の上面と不純物をドープしたＴＥＯＳ酸化膜２１の上面とプラグ導電層２３ａ、２３ｂの各上面とは、実質的に同一の平面を構成する。
【００５４】
図２０を参照して、写真製版技術およびエッチング技術を用いて、プラグ導電層２３ｂに接するようにビット線２４が形成される。このビット線などを覆うように、たとえばシリコン酸化膜などよりなる層間絶縁膜２５が形成される。
【００５５】
図２１を参照して、写真製版技術およびエッチング技術を用いて層間絶縁膜２５に孔２５ａが形成され、その孔２５ａ内を埋め込むように埋め込み導電層２６が形成される。この埋め込み導電層２６とプラグ導電層２３ａとを介してソース／ドレイン領域に電気的に接続するように、層間絶縁膜２５上にストレージノード２７が形成される。このストレージノードを覆うようにキャパシタ誘電体膜２８が形成され、このキャパシタ誘電体膜２８を介してストレージノード２７と対向するようにセルプレート２９が形成される。これにより、ストレージノード２７とキャパシタ誘電体膜２８とセルプレート２９とからなるキャパシタＣが構成される。
【００５６】
このようにして、自己整合コンタクト構造体を有するメモリセルおよび周辺回路が形成される。
【００５７】
本実施の形態によれば、活性領域（フィールド）がワード線（ゲート電極層）５０の延びる方向に対して傾いて交差するように延びている。このため、ワード線（ゲート電極層）５０に対して直交する場合と比較して、活性領域同士のピッチを大きく確保することが可能となる。
【００５８】
図２４と図２５とは、活性領域がワード線に対して直交する場合と、傾いて交差する場合とにおける活性領域のピッチを説明するための図である。活性領域がワード線に対して直交する場合、図２４に示すようにワード線の間隔を０．１０μｍとするデザインルールの下では、活性領域のピッチＰ１は０．２μｍとなる。一方、活性領域がワード線に対して傾いて交差する場合、図２５に示すようにワード線の間隔を０．１０μｍとするデザインルールの下では、活性領域のピッチＰ１は０．２８μｍ程度となる。以上より、活性領域がワード線に対して傾いている場合には直行する場合よりも活性領域のピッチを１．４倍にすることができる。
【００５９】
このため、図２４と図２５との双方のパターンにおいて、ストレージノードコンタクトおよびビット線コンタクトを形成するために帯状の開口パターンを用いることを考えた場合、活性領域がワード線に対して傾いている場合には直行する場合よりも帯状の開口パターンのピッチも１．４倍にすることができる。よって、写真製版プロセスのマージンが大幅に拡大し、長波長の露光光による写真製版が可能となるため、コスト削減が容易となる。
【００６０】
具体的には、写真製版プロセスのマージンが大幅に拡大するため、９０ｎｍのデザインルールではＡｒＦでパターニングできなかったものが、ＫｒＦでもパターニング可能となる。すなわち、本実施の形態の帯状の開口パターン２２ａは１世代前のデザインルールと等価であることが特徴である。この効果はプロセスマージンの拡大のみならず、ＡｒＦに比べれば低コストのＫｒＦプロセスが使用可能となりコスト低減の効果も有する。
【００６１】
また、仮に図２４の平面パターンにて帯状の開口パターン２２ａを用いることを考えた場合、各活性領域上の開口パターンを繋いで連続的な帯状開口パターンにしようとすると、活性領域間の領域Ｓにおいていずれの導電領域にも電気的に接続されない導電層が他のプラグ導電層とともに形成されてしまう。このように領域Ｓに余分な導電層が形成されてしまうと、この導電層によって他の導電層同士がショートするおそれがある。このため、帯状の開口パターン２２ａは領域Ｓにおいて抜き（つまり開口されない領域）を設ける必要がある。
【００６２】
これに対して図２５の平面パターンにて帯状の開口パターン２２ａを用いる場合、上記のような抜きは不要であり、各活性領域上の開口パターンを繋いで連続的な帯状開口パターン２２ａを形成することができる。
【００６３】
また、キャップ膜（ハードマスク層）１２の上面とプラグ導電層２３ａ、２３ｂの各上面とが実質的に同一の平面を構成しているため、これらの上面間に段差は生じない。このため、キャップ膜１２とプラグ導電層２３ａ、２３ｂとの上方に形成した層の上面も平坦にすることが容易となり、その層の写真製版などによるパターニングなどが容易になる。このように次工程でのプロセスマージンが確保できる。
【００６４】
また、帯状の開口パターン２２ａ（図１４および図２３）を用いてビット線コンタクトとストレージノードコンタクトとの開口が可能となるため、従来のホールパターンを開口する方法に比べ、エッチングのマイクロローディング効果が低減され「開口不良」の少ないプロセスを提供することが可能となる。
【００６５】
また、帯状の開口パターン２２ａ（図１４および図２３）を用いてビット線コンタクトとストレージノードコンタクトとの開口が可能となるため、エッチングのマイクロローディング効果の低減が可能となるばかりか、窒化膜と酸化膜との選択比も大きく改善可能であり、ゲート電極とポリシリコン膜との電気的な「ショート」のプロセス裕度を確保することができる。
【００６６】
また、図２３に示すように帯状の開口パターン２２ａが非直線のパターンであるため、フォトレジストパターン２２の倒れにも強く安定した転写プロセスを提供することができる。
【００６７】
（実施の形態２）
実施の形態１では帯状の開口パターン２２ａが非直線状であり、その幅が均一ではないが、均一な幅の開口パターン２２ａが形成されてもよい。また、均一な幅の開口パターン２２ａとして、図２６の平面図に示すように直線状の帯状の開口パターン２２ａが形成されてもよい。これにより形成されるＤＲＡＭのメモリセルアレイ内の平面レイアウトは図２７に示すようになる。この図２７においては、キャパシタの図示は省略されている。
【００６８】
なお、本実施の形態の上記以外の製造方法および構成は、上述した実施の形態１の製造方法および構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００６９】
（実施の形態３）
実施の形態１では、図１７〜図１９の工程においてＣＭＰでキャップ膜（ハードマスク層）１２がストッパとして平坦化され、プラグ導電層２３ａ、２３ｂの各上面とキャップ膜（ハードマスク層）１２の上面とをシリコン基板４の表面と平行にしたが、図１７または図１８の工程からドライエッチングを施した後にＣＭＰを施して平坦化されてもよい。
【００７０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７１】
１ バッファ絶縁膜、２ シリコン窒化膜、３ シャロウトレンチ、４ シリコン基板、５ シリコン酸化膜、７ ｎ型ウェル、８ ｐ型ウェル、９ ゲート絶縁膜、１０ ｎ型ドープトポリシリコン膜、１１ 金属膜、１２ キャップ膜（ハードマスク層）、１３ａ，１３ｂ ソース／ドレイン領域、１３ｃ，１３ｄ ｎ型不純物拡散領域、１４ シリコン窒化膜、１５ ｎ型不純物拡散領域、１６ ｐ型不純物拡散領域、１７ 側壁絶縁膜、２０ エッチング阻止膜、２１ａ 開口、２１ ＢＰＴＥＯＳ酸化膜、２２ フォトレジストパターン、２２ａ 開口パターン、２３ａ，２３ｂ プラグ導電層、２３ ｎ型ドープトポリシリコン膜、２４ ビット線、２５ａ 孔、２５ 層間絶縁膜、２６ 埋め込み導電層、２７ ストレージノード、２８ キャパシタ誘電体膜、２９ セルプレート、５０ ゲート電極層（ワード線）、Ｃ キャパシタ、ＭＴ メモリトランジスタ。
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に自己整合コンタクト構造を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の集積度の増加に伴い、配線幅は細くなり、配線間のスペースも次第に狭くなってきた。したがって、上下配線間を接続するコンタクトホールを形成するためには、隣合う配線間のスペース幅よりも微細なホール径でコンタクトホールを形成することが必要となっている。すなわち、隣合う配線間のスペースが０．２５μｍのデザインルールで要求されるコンタクトホールのホール径Ｃは、写真製版処理工程の重ね合わせ精度（＝α）と寸法精度（＝β）を考慮すれば、Ｃ≦０．２５−ｆ（α，β）μｍが必要とされ、露光装置の光源の波長で決まる微細化の限界を超えるようになっている。
【０００３】
このような問題を解決するために、０．２５μｍルールの半導体装置が製造される頃から自己整合コンタクト技術が利用されるようになった。
【０００４】
ＤＲＡＭ（Dynamic Random Access Memory）では、メモリセルアレイ内のワード線間に形成されるビット線コンタクトとストレージノードコンタクトとに自己整合コンタクト技術が用いられる場合が最も多い。この場合に重要なことは、ワード線に電気的に短絡させることなく、メモリセルトランジスタのソース／ドレイン領域にビット線またはストレージノードを如何に低抵抗で接続するかということである。
【０００５】
以下、背景技術の自己整合コンタクトを用いた製造方法について説明する。
素子分離領域に堆積されたシリコン酸化膜によって電気的に分離された活性領域が形成される。この活性領域に形成されたゲート絶縁膜上にＤＲＡＭのワード線となるゲート電極が形成される。このゲート電極とその上の窒化膜ハードマスクとが、ハードマスクと同じ窒化膜で形成されるエッチング阻止膜で被覆される。次に、ボロンおよびリンの不純物を含むシリコン酸化膜でゲート電極が覆われた後、そのシリコン酸化膜の表面が平坦化される。
【０００６】
次いで、ボロンおよびリンの不純物を含むシリコン酸化膜が選択的にエッチングされてエッチング阻止膜が露出される。この露出したエッチング阻止膜をエッチングすることにより、１対のソース／ドレイン領域を露出するコンタクトホールが形成される。この露出した１対のソース／ドレイン領域の各々に接するように、ｎ型不純物をドープした多結晶シリコン膜が形成される。これにより、ビット線とソース／ドレイン領域の一方とを電気的に接続するビット線コンタクトと、ストレージノードとソース／ドレイン領域の他方とを電気的に接続するストレージノードコンタクトとが形成される。このとき、ソース／ドレイン領域とゲート電極とを電気的に絶縁したまま、ビット線またはストレージノードをソース／ドレイン領域に接続することが可能となる。
【０００７】
自己整合コンタクトを用いた製造方法は、たとえば特開２０００−３５３７９３号公報に開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−３５３７９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述した背景技術では、ゲート電極間のスペースが著しく狭くなる０．１３μｍのデザインルール以下において、ビット線コンタクトとストレージノードコンタクトとのホール径の違いから生じるマイクロローディング効果によって、「開口不良」の問題、もしくはゲート電極と多結晶シリコン膜との電気的な「ショート」のプロセス裕度を確保することが困難となる問題が生じている。以下、そのことを説明する。
【００１０】
マイクロローディング効果によって、ホール径の小さい側のコンタクトホールのエッチングが進行し難くなる。このため、ホール径の大きい側のコンタクトホールに適した条件でエッチングを行なうと、ホール径の小さい側のコンタクトホールにおいて十分にエッチングが進行せずに「開口不良」が生じる。
【００１１】
一方、ホール径の小さい側のコンタクトホールに適した条件でエッチングを行なうと、ホール径の大きい側のコンタクトホールにおいて過度にエッチングが進行する。これにより、シリコン酸化膜だけでなくシリコン窒化膜よりなるエッチング阻止膜が大幅に除去されてゲート電極が露出する。この状態で、コンタクトホール内に多結晶シリコン膜を形成すると、ゲート電極と多結晶シリコン膜との電気的な「ショート」が生じる。このような「ショート」を防止するためには、エッチング阻止膜の膜厚を厚くする必要があり、エッチング阻止膜の膜厚を薄膜化させることが困難になる。
【００１２】
また、ストレージノードコンタクトとビット線コンタクトとのパターンピッチがスケーリングされフォトレジストパターンを形成する難易度も高い。この場合、ホール径が小さいと、コンタクト抵抗が増大し、大きくすると孔繋がり（電気的ショート）が発生するという問題が生じている。
【００１３】
ましてや、ＤＲＡＭではメモリセルトランジスタのチャネル幅が縮小されて、電流駆動能力も低下するために、安定にセル動作させるためには、微細化されるにも拘らずコンタクト抵抗は前世代と同等もしくはそれ以下に低抵抗化させることが必要となっており従来技術のブレークスルーが必要である。
【００１４】
本発明は、上記のような問題点を解決するためになされたもので、その目的は写真製版プロセスのマージンを大幅に拡大でき、かつマイクロローディング効果を低減することによって「開口不良」を抑制できるとともに「ショート」のプロセス裕度を確保しやすくし、かつコンタクト抵抗を低減できる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、半導体基板と、トランジスタと、ハードマスク層と、第１および第２のプラグ導電層とを備えている。半導体基板は、主表面を有し、かつ主表面において素子分離構造によって囲まれた活性領域を有している。トランジスタは、活性領域の表面に形成された１対のソース／ドレイン領域と、その１対のソース／ドレイン領域に挟まれる領域上に位置しかつ活性領域を横切って延びるゲート電極層とを有している。ハードマスク層は、ゲート電極層上に形成され、かつゲート電極層と同一の平面パターン形状を有している。第１および第２のプラグ導電層は、それぞれが１対のソース／ドレイン領域の各々に電気的に接続されている。活性領域の延びる方向はゲート電極層の延びる方向に対して直交せずに傾斜している。ハードマスク層の上面と第１および第２のプラグ導電層の各上面とは実質的に同一の平面を構成している。
【発明の効果】
【００１６】
本発明の半導体装置によれば、活性領域はゲート電極層の延びる方向に対して直交せずに傾いて延びているため、ゲート電極層に対して直交する場合と比較して、活性領域同士
のピッチを大きく確保することが可能となる。このため、写真製版プロセスのマージンが大幅に拡大し、長波長の露光光による写真製版が可能となったり、あるいは低ＮＡ（開口率）の露光装置が使用可能となるため、コスト削減が容易となる。
【００１７】
また、ハードマスク層の上面と第１および第２のプラグ導電層の各上面とが実質的に同一の平面を構成しているため、各上面間に段差は生じない。このため、ハードマスク層と第１および第２のプラグ導電層との上方に形成した層の上面も平坦にすることが容易となり、その層の写真製版などによるパターニングなどが容易になる。このように次工程でのプロセスマージンが確保できる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１における半導体装置の構成を示す概略平面図であり、ＤＲＡＭのメモリセルアレイ内の一部を示している。
【図２】図１のＩＩ−ＩＩ線に沿う概略断面図である。
【図３】本発明の実施の形態１における半導体装置の製造方法の第１工程に示す概略断面図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第２工程に示す概略断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第３工程に示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第４工程に示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第５工程に示す概略断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第６工程に示す概略断面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法の第７工程に示す概略断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法の第８工程に示す概略断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造方法の第９工程に示す概略断面図である。
【図１２】本発明の実施の形態１における半導体装置の製造方法の第１０工程に示す概略断面図である。
【図１３】本発明の実施の形態１における半導体装置の製造方法の第１１工程に示す概略断面図である。
【図１４】本発明の実施の形態１における半導体装置の製造方法の第１２工程に示す概略断面図である。
【図１５】本発明の実施の形態１における半導体装置の製造方法の第１３工程に示す概略断面図である。
【図１６】本発明の実施の形態１における半導体装置の製造方法の第１４工程に示す概略断面図である。
【図１７】本発明の実施の形態１における半導体装置の製造方法の第１５工程に示す概略断面図である。
【図１８】本発明の実施の形態１における半導体装置の製造方法の第１６工程に示す概略断面図である。
【図１９】本発明の実施の形態１における半導体装置の製造方法の第１７工程に示す概略断面図である。
【図２０】本発明の実施の形態１における半導体装置の製造方法の第１８工程に示す概略断面図である。
【図２１】本発明の実施の形態１における半導体装置の製造方法の第１９工程に示す概略断面図である。
【図２２】図１０に示す状態におけるＤＲＡＭのメモリセルアレイ内の概略平面図である。
【図２３】図１４に示す状態におけるＤＲＡＭのメモリセルアレイ内の概略平面図である。
【図２４】活性領域がワード線に対して直交する場合における活性領域のピッチを説明するための図である。
【図２５】活性領域がワード線に対して傾いて交差する場合における活性領域のピッチを説明するための図である。
【図２６】本発明の実施の形態２における半導体装置の製造方法の工程を示す概略平面図であり、ＤＲＡＭのメモリセルアレイ内の一部を示している。
【図２７】本発明の実施の形態２における半導体装置の構成を示す概略平面図であり、ＤＲＡＭのメモリセルアレイ内の一部を示している。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は本発明の実施の形態１における半導体装置の構成を示す概略平面図であり、ＤＲＡＭのメモリセルアレイ内の一部を示している。また、図２は図１のＩＩ−ＩＩ線に沿う概略断面図である。
【００２０】
主に図１を参照して、たとえばＤＲＡＭのメモリセルアレイ内においては、複数のワード線（ゲート電極層）５０の各々と複数のビット線２４の各々とが互いに直交するように配置されている。各ワード線５０と各ビット線２４との交差部付近にはメモリセルが配置されている。メモリセルトランジスタは活性領域（フィールド）に形成されており、この活性領域は複数個配置されている。
【００２１】
主に図２を参照して、複数の活性領域の各々は、たとえばシリコン基板よりなる半導体基板４の表面において素子分離構造によって周囲を囲まれている。この素子分離構造は、たとえばＳＴＩ（Shallow Trench Isolation）構造よりなっている。このＳＴＩ構造は、半導体基板４表面に形成されたシャロウトレンチ（溝）３と、そのシャロウトレンチ３を埋め込む埋込み絶縁層（たとえばシリコン酸化膜）６とを有している。
【００２２】
メモリセルは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor
）よりなるメモリトランジスタＭＴと、キャパシタＣとを有している。
【００２３】
メモリトランジスタＭＴは、１対のソース／ドレイン領域１３ａ、１３ｂと、ゲート絶縁膜９と、ゲート電極層５０とを有している。１対のソース／ドレイン領域１３ａ、１３ｂは、たとえばｎ型の導電型を有し、かつｐ型ウエル８の表面に互いに距離を隔てて形成されている。ゲート電極層５０は、１対のソース／ドレイン領域１３ａ、１３ｂに挟まれる領域上にゲート絶縁膜９を介在して形成されている。ゲート絶縁膜９はたとえばシリコン酸化膜よりなり、ゲート電極層５０はたとえば不純物の導入された多結晶シリコン膜（以下、ドープトポリシリコン膜と称する）１０と、金属膜（たとえばタングステン）１１との積層構造よりなっている。
【００２４】
このゲート電極層５０上には、ゲート電極層５０と同一の平面パターン形状を有するハードマスク層１２が形成されている。また、ゲート電極層５０とハードマスク層１２との側壁には、サイドウォール形状の側壁絶縁膜１７、２０が形成されている。
【００２５】
１対のソース／ドレイン領域１３ａ、１３ｂの各々には、たとえばｎ型のドープトポリシリコンよりなるプラグ導電層２３ａ、２３ｂの各々が電気的に接続されている。プラグ導電層２３ｂには、ビット線２４が電気的に接続されている。メモリトランジスタＭＴ、ビット線２４などを覆うように層間絶縁膜２５が形成されている。この層間絶縁膜２５には、孔２５ａが形成されており、この孔２５ａ内は埋め込み導電層２６によって埋め込まれている。
【００２６】
キャパシタＣは、ストレージノード（下部電極）２７と、キャパシタ誘電体膜２８と、セルプレート（上部電極）２９とを有している。ストレージノード２７は、層間絶縁膜２５上に形成されており、埋め込み導電層２６とプラグ導電層２３ａとを介してソース／ドレイン領域１３ａに電気的に接続されている。セルプレート２９は、キャパシタ誘電体膜２８を介してストレージノード２７と対向するように形成されている。
【００２７】
上記の構成において、活性領域は、図１に示すようにワード線（ゲート電極層）５０の延びる方向に対して直交せずに傾くように延びている。つまり、活性領域は、１対のソース／ドレイン領域の一方側から他方側へ向かう方向に長く延びた形状を有しており、その活性領域の延びる方向はワード線（ゲート電極層）５０の延びる方向に直交する方向に対して角度θだけ傾いている。なお、ワード線（ゲート電極層）５０は、活性領域を横切って延びている。
【００２８】
また、図２に示すように、プラグ導電層２３ａ、２３ｂの各上面と、ハードマスク層１２の上面と、後述するＢＰＴＥＯＳ（boro phospho tetra etyle ortho silicate）酸化
膜２１の上面とは実質的に同一の平面を構成している。つまり、プラグ導電層２３ａ、２３ｂの各上面と、ハードマスク層１２の上面と、ＢＰＴＥＯＳ酸化膜２１の上面とは、同一の平面内に位置している。
【００２９】
次に、本実施の形態の製造方法について説明する。
図３〜図２１は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。
【００３０】
図３を参照して、シリコン基板（半導体基板）４の上に、膜厚１５ｎｍのバッファ絶縁膜１が形成される。係るバッファ絶縁膜１は、シリコン基板４の表面をたとえばウエット酸化することにより形成され得る。このバッファ絶縁膜１が形成されたシリコン基板４の上に、たとえばＣＶＤ（Chemical Vapor Deposition）法により膜厚１００ｎｍのシリコ
ン窒化膜２が形成される。
【００３１】
このシリコン窒化膜２上に、写真製版処理によってフォトレジストパターン（図示せず）が形成される。このフォトレジストパターンをマスクとしてシリコン窒化膜２とバッファ絶縁膜１との積層膜にドライエッチング法による異方性エッチングが施される。フォトレジストが除去された後、シリコン窒化膜２とバッファ絶縁膜１との積層膜をマスクとしてシリコン基板４がドライエッチング法により異方性エッチングされて２５０ｎｍの深さのシャロウトレンチ３が形成される。次いで、シャロウトレンチ３の側壁および底壁が熱酸化され、シャロウトレンチ３を形成したときのダメージが除去される。
【００３２】
図４を参照して、シャロウトレンチ３を埋込むように、かつシリコン基板４の表面を覆うようにシリコン酸化膜５が堆積される。このシリコン酸化膜５の堆積方法は、段差被覆性に優れた方法であることが好ましい。このような方法としてＨＤＰ（高密度プラズマ）を用いたＣＶＤ法がよい。
【００３３】
図５を参照して、シリコン窒化膜２をＣＭＰのストッパとして用いて、ＣＭＰ（Chemical Mechanical Polishing）によりシリコン酸化膜５がシリコン窒化膜２の上面が露出するまで研磨除去され、シャロウトレンチ３の中にシリコン酸化膜５が残存される。これにより、ＳＴＩ構造が完成するとともに、加工面は平坦化される。ＣＭＰの後、たとえばＡｒ（アルゴン）雰囲気中で熱処理が施され、ＳＴＩ構造を構成するシリコン酸化膜５が焼き締められる。この後、シリコン酸化膜５がバッファ絶縁膜１の高さまで一部除去され、続いて、シリコン窒化膜２が除去される。
【００３４】
図６を参照して、上記のシリコン窒化膜２の除去により、バッファ絶縁膜１が露出する。
【００３５】
図７を参照して、シリコン基板４の上方に形成されたフォトレジストパターン（図示せず）をマスクとしてシリコン基板４にイオン注入することにより、シリコン基板４の表面にｎ型ウェル７が形成される。このイオン注入工程も必要に応じて適宜行なわれ、設計された回路通りにトランジスタのしきい値電圧が調整される。この後、フォトレジストパターンは除去される。
【００３６】
図８を参照して、シリコン基板４の上方に形成されたフォトレジストパターン（図示せず）をマスクとしてシリコン基板４にイオン注入することにより、シリコン基板４の表面にｐ型ウェル８が形成される。このイオン注入工程も必要に応じて適宜行なわれ、設計された回路通りにトランジスタのしきい値電圧が調整される。この後、フォトレジストパターンは除去される。
【００３７】
この後、シリコン基板４上方のバッファ絶縁膜１が除去されることにより、シリコン基板４の表面が露出する。
【００３８】
図９を参照して、露出したシリコン基板４の表面が熱酸化されてゲート酸化膜９が形成される。次いで、シリコン基板４の上方に、たとえばＣＶＤ法により、膜厚５０ｎｍのｎ型ドープトポリシリコン膜１０が形成される。このｎ型ドープトポリシリコン膜１０上に、たとえばスパッタ法により、膜厚５ｎｍのＷＳｉＮからなるバッファ層（図示せず）が形成される。このバッファ層（図示せず）上に、たとえばスパッタ法により、膜厚５０ｎｍのＷ（タングステン）よりなる金属膜１１が形成される。さらに、この金属膜１１上に、たとえばＣＶＤ法により、膜厚２００ｎｍのシリコン窒化膜よりなるキャップ膜（ハードマスク層）１２が形成される。
【００３９】
図１０を参照して、写真製版技術により、キャップ膜１２、金属膜１１、バッファ層（図示せず）、およびｎ型ドープトポリシリコン膜１０がパターニングされる。これにより、上面がキャップ膜１２に覆われ、かつｎ型ドープトポリシリコン膜１０、バッファ層（図示せず）および金属膜１１からなるポリメタル構造のゲート電極層５０が形成される。
【００４０】
この状態におけるＤＲＡＭのメモリセルアレイ内の概略平面図は、図２２に示すようになる。つまり、図２２に示すように、シリコン基板４に複数の活性領域（フィールド）が形成され、複数の活性領域の各々はＳＴＩ構造により周囲を囲まれている。この活性領域を横切るようにゲート電極層５０よりなるワード線が複数本延びている。活性領域は、ワード線（ゲート電極層）５０の延びる方向に対して直交せずに傾くように延びている。このようにして活性領域上を横切って延びるように、かつ活性領域の延びる方向に対して直交せずに傾斜して延びるように、ゲート電極層５０とキャップ膜１２とが順に積層された積層パターンが形成される。
【００４１】
この後、金属膜１１およびバッファ層（図示せず）を酸化することなくｎ型ドープトポリシリコン膜１０の側壁部分に選択的にシリコン酸化膜（図示せず）が形成される。次に、ゲート電極層５０をマスクにして、フォトレジストマスクレスでウェハ全面にイオン注入が行なわれる。これによりゲート電極層５０の両側のシリコン基板４に、エクステンションソース／ドレインの浅く低濃度なｎ型不純物拡散領域１３ａ、１３ｂ、およびｐ型ＭＯＳＦＥＴ領域に形成されるｎ型不純物拡散領域１３ｃとｎ型ＭＯＳＦＥＴ領域に形成されるｎ型不純物拡散領域１３ｄとが形成される。係るｎ型不純物拡散領域１３ａ〜１３ｄは、たとえば加速エネルギが１０ｋｅＶ、ドーズ量２×１０13ｃｍ-2で、Ｐ（リン）イオンを注入することにより形成される。これにより、メモリセルアレイ内において、活性領域の表面において、ゲート電極層５０を挟むように１対のソース／ドレイン領域１３ａ、１３ｂが形成される。
【００４２】
図１１を参照して、全面に、たとえばＣＶＤ法により、膜厚１５ｎｍのシリコン窒化膜１４が形成される。
【００４３】
図１２を参照して、シリコン窒化膜１４が異方性エッチングされ、ゲート電極層５０およびキャップ膜１２の側壁に、シリコン窒化膜よりなる側壁絶縁膜１７が形成される。この側壁絶縁膜１７を形成する場合には、異方性エッチングでシリコン基板４まで貫通させてもよいが、ゲート酸化膜９に対し選択比の高い異方性エッチング方法を用い、シリコン基板４にエッチングのダメージが残らないようにすることが望ましい。
【００４４】
続いて、ゲート電極層５０および側壁絶縁膜１７をマスクとして、イオン注入が行なわれ、これによりエクステンションソースドレインの深い領域が構成される。ｎ型ＭＯＳＦＥＴの不純物拡散領域１５を形成する場合には、たとえば、加速エネルギ５５ｋｅＶ、ドーズ量４×１０15ｃｍ-2でＡｓ（砒素）イオンが注入される。また、ｐ型ＭＯＳＦＥＴの不純物拡散領域１６を形成する場合には、たとえば、加速エネルギ４０ｋｅＶ、ドーズ量４×１０15ｃｍ-2で、ＢＦ2（フッ化ボロン）イオンが注入される。次に、窒素雰囲気中で、たとえば９００℃、１０秒の熱処理をランプアニール法で行ない不純物拡散領域１５、１６にイオン注入された不純物が電気的に活性化され、ソース／ドレイン領域が形成される。
【００４５】
図１３を参照して、キャップ膜１２および側壁絶縁膜１７を覆うようにシリコン基板４上に、たとえばＣＶＤ法で、膜厚２０ｎｍのシリコン窒化膜よりなるエッチング阻止膜２０が形成される。続いて、エッチング阻止膜２０の上に、たとえばＣＶＤ法で、膜厚８００ｎｍで、材料ガスとしてＴＥＢ、ＴＥＰＯ、およびＴＥＯＳを用いた、不純物をドープしたＴＥＯＳ酸化膜２１が堆積される。次に、酸素雰囲気中で、たとえば９５０℃、１０秒の熱処理がランプアニール法で行なわれ、不純物をドープしたＴＥＯＳ酸化膜２１がリフローされ、ゲート電極層５０間のギャップが埋込まれる。次に、たとえばＣＭＰで不純物をドープしたＴＥＯＳ酸化膜２１が、膜厚２００ｎｍだけ研磨される。これにより、不純物をドープしたＴＥＯＳ酸化膜２１の上面（加工面）は平坦化される。
【００４６】
図１４を参照して、写真製版技術を用い、不純物をドープしたＴＥＯＳ酸化膜２１上に、フォトレジストパターン２２が形成される。
【００４７】
このフォトレジストパターン２２のＤＲＡＭメモリセルアレイ内における概略平面図は、図２３に示すようになる。つまり、図２３に示すように、フォトレジストパターン２２は、互いに並列に延びる複数の帯状の開口パターン２２ａを有している。複数の帯状の開口パターン２２ａの各々は、非直線状に延びており、かつ各活性領域全体の上方領域を開口するように形成されている。
【００４８】
図１４を再度参照して、このような開口パターン２２ａを有するフォトレジストパターン２２をマスクとして、不純物をドープしたＴＥＯＳ酸化膜２１に、エッチング阻止膜２０をエッチングストッパとする異方性のドライエッチングが施される。
【００４９】
図１５を参照して、上記のドライエッチングにより、不純物をドープしたＴＥＯＳ酸化膜２１に、各活性領域全体の上方領域を開口するように非直線状に延びる開口２１ａが形成され、その開口２１ａからエッチング阻止膜２０の表面が露出する。この後、酸化膜（不純物をドープしたＴＥＯＳ酸化膜２１など）の幅を細くすることでストレージノードコンタクトおよびビット線コンタクト領域を拡大し、コンタクト抵抗を低減するために、その酸化膜がフッ酸でウエットエッチングされる。また、このウエットエッチング量を最適化することで、次のプロセスで形成されるドープトポリシリコンよりなるプラグのトップ径を最大限に拡大し、積層されるビット線コンタクトとストレージノードコンタクトとのアライメント精度を確保すると同時に安定した低抵抗コンタクトを形成することが可能となる。
【００５０】
図１６を参照して、開口２１ａから露出したエッチング阻止膜２０に、異方性のドライエッチングが施される。これにより、メモリセルアレイ内において、メモリトランジスタＭＴの１対のソース／ドレイン領域１３ａ、１３ｂの各々が開口２１ａにおいて露出する。この後、フォトレジストパターン２２が除去される。
【００５１】
図１７を参照して、たとえばＣＶＤ法によりｎ型ドープトポリシリコン膜２３が開口２１ａを埋め込むように、かつ不純物をドープしたＴＥＯＳ酸化膜２１を覆うように堆積される。その後に、たとえばＣＭＰにより、不純物をドープしたＴＥＯＳ酸化膜２１をストッパとして、ｎ型ドープトポリシリコン膜２３が研磨される。
【００５２】
図１８を参照して、上記のＣＭＰにより、不純物をドープしたＴＥＯＳ酸化膜２１の上面が露出するとともに、ｎ型ドープトポリシリコン膜２３は開口２１ａ内にのみ残存する。さらに、この後、たとえばＣＭＰにより、キャップ膜１２をストッパとして、ｎ型ドープトポリシリコン膜２３と不純物をドープしたＴＥＯＳ酸化膜２１とエッチング阻止膜２０とが研磨される。
【００５３】
図１９を参照して、上記のＣＭＰにより、キャップ膜１２の上面が露出するとともに、ｎ型ドープトポリシリコン膜２３がメモリセルアレイ内におけるゲート電極層５０間に残存する。これにより、ｎ型ドープトポリシリコン膜２３から、ストレージノードコンタクトを埋め込むプラグ導電層２３ａと、ビット線コンタクトを埋め込むプラグ導電層２３ｂとが形成される。また、キャップ膜１２の上面と不純物をドープしたＴＥＯＳ酸化膜２１の上面とプラグ導電層２３ａ、２３ｂの各上面とは、実質的に同一の平面を構成する。
【００５４】
図２０を参照して、写真製版技術およびエッチング技術を用いて、プラグ導電層２３ｂに接するようにビット線２４が形成される。このビット線などを覆うように、たとえばシリコン酸化膜などよりなる層間絶縁膜２５が形成される。
【００５５】
図２１を参照して、写真製版技術およびエッチング技術を用いて層間絶縁膜２５に孔２５ａが形成され、その孔２５ａ内を埋め込むように埋め込み導電層２６が形成される。この埋め込み導電層２６とプラグ導電層２３ａとを介してソース／ドレイン領域に電気的に接続するように、層間絶縁膜２５上にストレージノード２７が形成される。このストレージノードを覆うようにキャパシタ誘電体膜２８が形成され、このキャパシタ誘電体膜２８を介してストレージノード２７と対向するようにセルプレート２９が形成される。これにより、ストレージノード２７とキャパシタ誘電体膜２８とセルプレート２９とからなるキャパシタＣが構成される。
【００５６】
このようにして、自己整合コンタクト構造体を有するメモリセルおよび周辺回路が形成される。
【００５７】
本実施の形態によれば、活性領域（フィールド）がワード線（ゲート電極層）５０の延びる方向に対して傾いて交差するように延びている。このため、ワード線（ゲート電極層）５０に対して直交する場合と比較して、活性領域同士のピッチを大きく確保することが可能となる。
【００５８】
図２４と図２５とは、活性領域がワード線に対して直交する場合と、傾いて交差する場合とにおける活性領域のピッチを説明するための図である。活性領域がワード線に対して直交する場合、図２４に示すようにワード線の間隔を０．１０μｍとするデザインルールの下では、活性領域のピッチＰ１は０．２μｍとなる。一方、活性領域がワード線に対して傾いて交差する場合、図２５に示すようにワード線の間隔を０．１０μｍとするデザインルールの下では、活性領域のピッチＰ１は０．２８μｍ程度となる。以上より、活性領域がワード線に対して傾いている場合には直行する場合よりも活性領域のピッチを１．４倍にすることができる。
【００５９】
このため、図２４と図２５との双方のパターンにおいて、ストレージノードコンタクトおよびビット線コンタクトを形成するために帯状の開口パターンを用いることを考えた場合、活性領域がワード線に対して傾いている場合には直行する場合よりも帯状の開口パターンのピッチも１．４倍にすることができる。よって、写真製版プロセスのマージンが大幅に拡大し、長波長の露光光による写真製版が可能となるため、コスト削減が容易となる。
【００６０】
具体的には、写真製版プロセスのマージンが大幅に拡大するため、９０ｎｍのデザインルールではＡｒＦでパターニングできなかったものが、ＫｒＦでもパターニング可能となる。すなわち、本実施の形態の帯状の開口パターン２２ａは１世代前のデザインルールと等価であることが特徴である。この効果はプロセスマージンの拡大のみならず、ＡｒＦに比べれば低コストのＫｒＦプロセスが使用可能となりコスト低減の効果も有する。
【００６１】
また、仮に図２４の平面パターンにて帯状の開口パターン２２ａを用いることを考えた場合、各活性領域上の開口パターンを繋いで連続的な帯状開口パターンにしようとすると、活性領域間の領域Ｓにおいていずれの導電領域にも電気的に接続されない導電層が他のプラグ導電層とともに形成されてしまう。このように領域Ｓに余分な導電層が形成されてしまうと、この導電層によって他の導電層同士がショートするおそれがある。このため、帯状の開口パターン２２ａは領域Ｓにおいて抜き（つまり開口されない領域）を設ける必要がある。
【００６２】
これに対して図２５の平面パターンにて帯状の開口パターン２２ａを用いる場合、上記のような抜きは不要であり、各活性領域上の開口パターンを繋いで連続的な帯状開口パターン２２ａを形成することができる。
【００６３】
また、キャップ膜（ハードマスク層）１２の上面とプラグ導電層２３ａ、２３ｂの各上面とが実質的に同一の平面を構成しているため、これらの上面間に段差は生じない。このため、キャップ膜１２とプラグ導電層２３ａ、２３ｂとの上方に形成した層の上面も平坦にすることが容易となり、その層の写真製版などによるパターニングなどが容易になる。このように次工程でのプロセスマージンが確保できる。
【００６４】
また、帯状の開口パターン２２ａ（図１４および図２３）を用いてビット線コンタクトとストレージノードコンタクトとの開口が可能となるため、従来のホールパターンを開口する方法に比べ、エッチングのマイクロローディング効果が低減され「開口不良」の少ないプロセスを提供することが可能となる。
【００６５】
また、帯状の開口パターン２２ａ（図１４および図２３）を用いてビット線コンタクトとストレージノードコンタクトとの開口が可能となるため、エッチングのマイクロローディング効果の低減が可能となるばかりか、窒化膜と酸化膜との選択比も大きく改善可能であり、ゲート電極とポリシリコン膜との電気的な「ショート」のプロセス裕度を確保することができる。
【００６６】
また、図２３に示すように帯状の開口パターン２２ａが非直線のパターンであるため、フォトレジストパターン２２の倒れにも強く安定した転写プロセスを提供することができる。
【００６７】
（実施の形態２）
実施の形態１では帯状の開口パターン２２ａが非直線状であり、その幅が均一ではないが、均一な幅の開口パターン２２ａが形成されてもよい。また、均一な幅の開口パターン２２ａとして、図２６の平面図に示すように直線状の帯状の開口パターン２２ａが形成されてもよい。これにより形成されるＤＲＡＭのメモリセルアレイ内の平面レイアウトは図２７に示すようになる。この図２７においては、キャパシタの図示は省略されている。
【００６８】
なお、本実施の形態の上記以外の製造方法および構成は、上述した実施の形態１の製造方法および構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００６９】
（実施の形態３）
実施の形態１では、図１７〜図１９の工程においてＣＭＰでキャップ膜（ハードマスク層）１２がストッパとして平坦化され、プラグ導電層２３ａ、２３ｂの各上面とキャップ膜（ハードマスク層）１２の上面とをシリコン基板４の表面と平行にしたが、図１７または図１８の工程からドライエッチングを施した後にＣＭＰを施して平坦化されてもよい。
【００７０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７１】
１ バッファ絶縁膜、２ シリコン窒化膜、３ シャロウトレンチ、４ シリコン基板、５ シリコン酸化膜、７ ｎ型ウェル、８ ｐ型ウェル、９ ゲート絶縁膜、１０ ｎ型ドープトポリシリコン膜、１１ 金属膜、１２ キャップ膜（ハードマスク層）、１３ａ，１３ｂ ソース／ドレイン領域、１３ｃ，１３ｄ ｎ型不純物拡散領域、１４ シリコン窒化膜、１５ ｎ型不純物拡散領域、１６ ｐ型不純物拡散領域、１７ 側壁絶縁膜、２０ エッチング阻止膜、２１ａ 開口、２１ ＢＰＴＥＯＳ酸化膜、２２ フォトレジストパターン、２２ａ 開口パターン、２３ａ，２３ｂ プラグ導電層、２３ ｎ型ドープトポリシリコン膜、２４ ビット線、２５ａ 孔、２５ 層間絶縁膜、２６ 埋め込み導電層、２７ ストレージノード、２８ キャパシタ誘電体膜、２９ セルプレート、５０ ゲート電極層（ワード線）、Ｃ キャパシタ、ＭＴ メモリトランジスタ。
【特許請求の範囲】
【請求項１】
素子分離構造によって囲まれた活性領域上を横切って延びるように、かつ前記活性領域の延びる方向に対して直交せずに傾斜して延びるように、ゲート電極層と第１の窒素を含む絶縁膜とが順に積層された積層パターンを形成する工程と、
前記活性領域の表面において前記ゲート電極層を挟むように１対の不純物拡散領域を形成する工程と、
前記ゲート電極層と前記１対の不純物拡散領域とを有するトランジスタ上を覆うようにシリコン酸化膜を形成する工程と、
前記活性領域全体の上方領域において、前記ゲート電極層の延在方向の断面において、前記活性領域の幅より大きく、かつ前記活性領域と前記活性領域に隣り合う他の活性領域との前記延在方向におけるピッチより小さい帯状の開口パターンを前記絶縁膜に形成し、前記開口パターンから前記１対の不純物拡散領域の各々を露出させる工程と、
前記開口パターンを導電層で埋め込む工程と、
前記第１の窒素を含む絶縁膜の上面が露出するまで前記導電層と前記シリコン酸化膜とを除去することにより、前記導電層から前記１対の不純物拡散領域の各々に電気的に接続された第１および第２のプラグ導電層を形成するとともに、前記第１および第２のプラグ導電層の各上面と前記第１の窒素を含む絶縁膜の上面とを実質的に同一平面とする工程とを備えた、半導体装置の製造方法。
【請求項２】
前記帯状の開口パターンは、直線状の平面パターンを有することを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記帯状の開口パターンは、非直線状の平面パターンを有することを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記不純物拡散領域を形成する工程の後、前記シリコン酸化膜を形成する工程の前に、前記ゲート電極層と前記１対の不純物拡散領域とを有するトランジスタ上を覆うように第２の窒素を含む絶縁層を形成する工程をさらに備え、
前記開口パターンから前記１対の不純物拡散領域の各々を露出させる工程は、
前記開口パターンから前記第２の窒素を含む絶縁層の上面を露出させる工程と、
前記開口パターンの幅を広げるように前記開口パターンの側壁のシリコン酸化膜をウェットエッチングにより除去する工程と、
前記開口パターン内に露出した前記第２の窒素を含む絶縁層を除去して、前記１対の不純物拡散領域の各々を露出させる工程とを含む、請求項４〜６のいずれかに記載の半導体装置の製造方法。
【請求項１】
素子分離構造によって囲まれた活性領域上を横切って延びるように、かつ前記活性領域の延びる方向に対して直交せずに傾斜して延びるように、ゲート電極層と第１の窒素を含む絶縁膜とが順に積層された積層パターンを形成する工程と、
前記活性領域の表面において前記ゲート電極層を挟むように１対の不純物拡散領域を形成する工程と、
前記ゲート電極層と前記１対の不純物拡散領域とを有するトランジスタ上を覆うようにシリコン酸化膜を形成する工程と、
前記活性領域全体の上方領域において、前記ゲート電極層の延在方向の断面において、前記活性領域の幅より大きく、かつ前記活性領域と前記活性領域に隣り合う他の活性領域との前記延在方向におけるピッチより小さい帯状の開口パターンを前記絶縁膜に形成し、前記開口パターンから前記１対の不純物拡散領域の各々を露出させる工程と、
前記開口パターンを導電層で埋め込む工程と、
前記第１の窒素を含む絶縁膜の上面が露出するまで前記導電層と前記シリコン酸化膜とを除去することにより、前記導電層から前記１対の不純物拡散領域の各々に電気的に接続された第１および第２のプラグ導電層を形成するとともに、前記第１および第２のプラグ導電層の各上面と前記第１の窒素を含む絶縁膜の上面とを実質的に同一平面とする工程とを備えた、半導体装置の製造方法。
【請求項２】
前記帯状の開口パターンは、直線状の平面パターンを有することを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記帯状の開口パターンは、非直線状の平面パターンを有することを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記不純物拡散領域を形成する工程の後、前記シリコン酸化膜を形成する工程の前に、前記ゲート電極層と前記１対の不純物拡散領域とを有するトランジスタ上を覆うように第２の窒素を含む絶縁層を形成する工程をさらに備え、
前記開口パターンから前記１対の不純物拡散領域の各々を露出させる工程は、
前記開口パターンから前記第２の窒素を含む絶縁層の上面を露出させる工程と、
前記開口パターンの幅を広げるように前記開口パターンの側壁のシリコン酸化膜をウェットエッチングにより除去する工程と、
前記開口パターン内に露出した前記第２の窒素を含む絶縁層を除去して、前記１対の不純物拡散領域の各々を露出させる工程とを含む、請求項４〜６のいずれかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公開番号】特開２０１０−２６７９８７（Ｐ２０１０−２６７９８７Ａ）
【公開日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願番号】特願２０１０−１５８０３３（Ｐ２０１０−１５８０３３）
【出願日】平成２２年７月１２日（２０１０．７．１２）
【分割の表示】特願２００３−３５３５９９（Ｐ２００３−３５３５９９）の分割
【原出願日】平成１５年１０月１４日（２００３．１０．１４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願日】平成２２年７月１２日（２０１０．７．１２）
【分割の表示】特願２００３−３５３５９９（Ｐ２００３−３５３５９９）の分割
【原出願日】平成１５年１０月１４日（２００３．１０．１４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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