【課題】製造工程を増加させることなく、基板構造物及び半導体装置の反りを調整することのできる基板構造物の製造方法、及び半導体装置の製造方法を提供する。
【解決手段】半導体基板１１の裏面１１ｂ側から半導体基板１１に、貫通電極接続用配線パターン３８を露出する貫通孔１５を形成し、次いで、半導体基板１１の裏面１１ｂ及び貫通孔１５を覆うと共に、第１及び第２のシード層７８，７９により構成された裏面シード層１６を形成し、次いで、第１のシード層７８が形成された貫通孔１５に、めっき法により貫通電極１７を形成し、次いで、第１のシード層７８と、貫通電極１７が形成されていない第２のシード層７９とを絶縁するように、エッチングにより、第１のシード層７８の周囲に位置する部分の裏面シード層１６を除去して、反り調整部材として機能する第２のシード層７９を残す。 （もっと読む）

【課題】１メモリセルが６トランジスタを有するＳＲＡＭにおいて、コンタクトの微細化をするとリークの発生を回避できる半導体記憶装置及びその製造方法を提供する。
【解決手段】１メモリセルが第１及び第２ドライバトランジスタ（ＤＴｒ１、ＤＴｒ２）、第１及び第２転送トランジスタ（ＴＴｒ１，ＴＴｒ２）並びに第１及び第２ロードトランジスタ（ＬＴＲ１，ＬＴｒ２）の６トランジスタを有するＳＲＡＭにおいて第１ドライバトランジスタと第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、第１ロードトランジスタと第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃの径が、共通コンタクトＣｓを除く他のコンタクト（Ｃｂ，Ｃｎ，Ｃｗ）の径より大きく形成された構成とする。 （もっと読む）

【課題】本発明は小型化を図ると共に、デバイス形成層を保護した状態で貫通孔及び貫通電極を形成することを課題とする。
【解決手段】デバイス形成層１８と電極パッド２０を有する半導体素子１４の電極パッド２０と半導体素子１４の他面側に形成された再配線パターン５２とを接続する貫通電極５６を有する半導体装置５０であって、半導体素子１４の上面側にデバイス形成層１８及び電極パッド２０を形成し、電極パッド２０及びデバイス形成層１８の表面に第１レジスト層６２を形成し、電極パッド２０にエッチングにより開口６４を形成し、開口６４に連通する位置に貫通孔５４をエッチングにより半導体素子１４に形成する。第１レジスト層６２によりデバイス形成層１８を保護すると共に、貫通電極５６を設けてフリップチップ接続を可能にして小型化を図る。 （もっと読む）

【課題】第１のＭＩＳトランジスタの閾値電圧が高くなることを防止する。
【解決手段】半導体装置は、第１，第２のＭＩＳトランジスタＴｒ１，Ｔｒ２を備えている。第１，第２のＭＩＳトランジスタは、第１，第２の活性領域１０ａ，１０ｂ上に形成され、第１，第２の高誘電率膜１３ａ，１３ｂを有する第１，第２のゲート絶縁膜１３Ａ，１４Ｂと、第１，第２のゲート絶縁膜上に形成された第１，第２のゲート電極１８Ａ，１８Ｂとを備えている。第１のゲート絶縁膜１３Ａと第２のゲート絶縁膜１４Ｂとは、第１の素子分離領域１１Ｌ上において分離されている。第１の素子分離領域１１Ｌを挟んで対向する第１の活性領域１０ａの一端と第２の活性領域１０ｂの一端との距離をｓとし、第１の活性領域１０ａの一端から第１の素子分離領域１１Ｌ上に位置する第１のゲート絶縁膜１３Ａの一端までの突き出し量をｄ１としたとき、ｄ１＜０．５ｓの関係式が成り立っている。 （もっと読む）

【課題】ＳＲＡＭ回路の動作速度を向上させる。
【解決手段】駆動ＭＩＳＦＥＴと転送ＭＩＳＦＥＴとそれらの上部に形成された縦型ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭにおいて、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続を、メモリセルの縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも下部に形成されるプラグ２８および中間導電層４６、４７で行うとともに、縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも上部に形成されるプラグ、第１および第２金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。 （もっと読む）

【課題】発熱に対して効率的に冷却を行うことができる、半導体装置を提供する。
【解決手段】半導体層の表面に形成された活性領域５，６と、Ｎ型の不純物を有する半導体から成るＮ型ゲート７Ｎと、Ｐ型の不純物を有する半導体から成るＰ型ゲート７Ｐと、Ｎ型ゲート７Ｎ及びＰ型ゲート７Ｐ及び活性領域５，６に接続された第１の金属配線１３と、Ｐ型ゲート７Ｐ及びＮ型ゲート７Ｎに接続された第２の金属配線と１５、第２の金属配線１５に接続され、熱を外部に放出するための放熱部１９とを含む冷却機構素子を備えた半導体装置を構成する。 （もっと読む）

【課題】第１の領域中の層間絶縁膜を湿式エッチングにより除去する際に、使用する薬液が第２の領域に浸透することを防止する。これにより、第２の領域の特性の劣化がない、高性能の半導体装置を提供する。
【解決手段】第１の領域と、第１の領域を囲むように設けられたガードリングと、ガードリングの外側に設けられた第２の領域と、を有する半導体装置。第１の領域は、導電性を有する第１の膜によって構成された第１の電極を有する。第1の領域中の第１の電極の表面は、第２の膜で覆われていない。ガードリングは、凹状の溝の内壁を覆う第１の膜と、凹状の溝の内部において少なくとも第１の膜の表面の一部を覆う絶縁性の第２の膜を有する。 （もっと読む）

トランジスタは、基板と、基板上の一対のスペーサと、基板上且つスペーサ対間のゲート誘電体層と、ゲート誘電体層上且つスペーサ対間のゲート電極層と、ゲート電極層上且つスペーサ対間の絶縁キャップ層と、スペーサ対に隣接する一対の拡散領域とを有する。絶縁キャップ層は、ゲートにセルフアラインされるエッチング停止構造を形成し、コンタクトエッチングがゲート電極を露出させることを防止し、それにより、ゲートとコンタクトとの間の短絡を防止する。絶縁キャップ層は、セルフアラインコンタクトを実現し、パターニング限界に対して一層ロバストな、より幅広なコンタクトを最初にパターニングすることを可能にする。
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【課題】磁気素子を備えた半導体装置の製造で、磁気素子のダメージを抑止し、下部電極膜の加工に灰化処理を用いないことで下層に存する導電部材の酸化を防止する。
【解決手段】半導体基板１０上で、上部電極膜４３上に形成したレジストマスク４４で上部電極膜４３をエッチングして上部電極４３ａとし、上部電極４３ａをマスクとしてＭＴＪ膜４２をエッチングしてＭＴＪ４２ａとし、上部電極４３ａ及びＭＴＪ４２ａを覆う保護膜４５ａを形成し、上部電極４３ａ及びＭＴＪ４２ａを保護膜４５ａを介して覆うように、保護膜４５ａ上にレジスト４６を形成し、レジストマスク４６で保護膜４５ａをエッチングし、保護膜４５ａをマスクとして下部電極膜４１エッチングして下部電極４１ａとし、上部電極４３ａ、ＭＴＪ４２ａ及び下部電極４１ａを覆うように保護膜４５ｂを形成して、保護膜４５ｂ上に層間絶縁膜４７を形成する。 （もっと読む）

【課題】ゲート電極にシリサイドを形成しつつ、拡散領域に接続するコンタクトとゲート電極の間隔を確保する。
【解決手段】被覆絶縁膜１２０は、ゲート電極１４０のチャネル幅方向における少なくとも一部上に形成されている。拡散領域１７０は素子形成領域１０４に位置する基板１００に形成され、トランジスタ１１０のソース及びドレインとなる。絶縁層２００は、素子形成領域１０４上、ゲート電極１４０上、及び被覆絶縁膜１２０上に形成されている。コンタクト２１０は絶縁層２００に形成され、拡散領域１７０に接続している。シリサイド層１４２は、ゲート電極１４０上に形成されている。サイドウォール１６０は、被覆絶縁膜１２０が形成されている領域においてはゲート電極１４０より高く形成されている。そしてコンタクト２１０は、ゲート電極１４０のうち被覆絶縁膜１２０が形成されている領域に面している。 （もっと読む）

【課題】温度変化に起因したパッシベーションクラックを適切に防止することができる半導体装置の提供。
【解決手段】本発明による半導体装置１は、絶縁膜１１と、絶縁膜１１上に形成されるバリア層１６と、バリア層１６上に配されるアルミ配線１２と、アルミ配線１２の上部に設けられるキャップメタル１８又は防腐処理部２１と、アルミ配線１２の側部に設けられるサイドウォール１７と、を備えることを特徴とする。 （もっと読む）

【課題】３Ｄピラートランジスタにおいて、ゲートコンタクトとシリコン基板との間のショートを抑制した半導体装置及びその製造方法を得るという課題があった。
【解決手段】半導体からなる基板１と、一面１ａから突出され、前記半導体からなる第１の突出部２と、一面１ａに設けられた溝部１ｃに充填された第１の絶縁体３と、第１の突出部２に隣接して一面３ａから突出され、第１の絶縁体３からなる第２の突出部４と、第１の突出部２の側面を覆うゲート絶縁膜５と、ゲート絶縁膜５を覆うゲート電極６と、第１の突出部２に設けられた上部拡散層１３と、下部拡散層１４と、第２の突出部４の側面を覆うとともにゲート電極６に接続された連結電極６０と、第１の突出部２及び第２の突出部４を覆う層間絶縁膜と、前記層間絶縁膜を貫通して連結電極６０に接するゲートコンタクト１０と、を有する半導体装置及びその製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

歪み材料を有する半導体デバイスが開示される。特定の実施形態では、半導体デバイスは、第１ドレインと第１ソースとの間に第１ゲートを含む第１セルを含む。半導体デバイスはまた、第１セルに隣接する第２セルを含む。第２セルは、第２ドレインと第２ソースとの間に第２ゲートを含む。半導体デバイスはさらに、第１ソースと第２ソースとの間にシャロートレンチ分離領域を含む。第１ソースおよび第２ソース上の第１量の歪み材料は、第１ドレインおよび第２ドレイン上の第２量の歪み材料より多い。
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【課題】ＭＲＡＭを含む半導体装置において、ＭＲＡＭの特性を向上することができる技術を提供する。
【解決手段】配線Ｌ３およびデジット配線ＤＬを形成した層間絶縁膜ＩＬ３の表面に対してプラズマ処理を実施する。まず、半導体基板１Ｓをチャンバ内に搬入し、窒素を含有する分子（アンモニアガス）と窒素を含有しない不活性分子（水素ガス、ヘリウム、アルゴン）とからなる混合ガスをチャンバ内に導入する。このとき、窒素を含有する分子の流量よりも窒素を含有しない不活性分子の流量が多い条件で、混合ガスを導入し、混合ガスをプラズマ化してプラズマ処理を実施する。 （もっと読む）

【課題】縦型ＭＯＳトランジスタを備えた半導体装置を形成する際のゲート電極とコンタクトプラグとの短絡を防止することが可能な半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、前記半導体基板上にシリコン窒化膜（ＳｉＮ膜）からなるマスク窒化膜のパターンを形成したのちに、溝および半導体ピラーを前記半導体基板に形成する第一工程と、前記マスク窒化膜を残存させたまま、前記溝を覆うゲート絶縁膜を形成したのちに前記半導体ピラーよりも低い高さのゲート電極を形成する第二工程と、前記溝を覆うように、シリコン酸窒化膜（ＳｉＯＮ膜）からなるライナー膜を形成したのちに、前記ライナー膜上を覆い、かつ、前記溝内を充填するように層間膜（ＳＯＤ膜）を形成する第三工程と、前記マスク窒化膜をエッチングにより選択的に除去する第四工程と、を採用する。 （もっと読む）

【課題】温度が上昇するほど電子又はホールの移動度を向上できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板中のＰウェル上に設けられたゲート電極と、前記ゲート電極を挟むように前記Ｐウェル中に隔離して設けられたソースまたはドレインと、前記ソースまたはドレイン上から前記ゲート電極上に亙って設けられ負の膨張係数を有しチャネル領域に引っ張り応力を加える第１絶縁層２０を備えたＮ型の絶縁ゲート型電界効果トランジスタＮ１と、半導体基板中のＮウェル上に設けられたゲート電極と、前記ゲート電極を挟むように前記Ｎウェル中に隔離して設けられたソースまたはドレインと、前記ソースまたはドレイン上から前記ゲート電極上に亙って設けられ正の膨張係数を有しチャネル領域に圧縮応力を加える第２絶縁層３０を備えたＰ型の絶縁ゲート型電界効果トランジスタＰ１とを具備する。 （もっと読む）

【課題】ＭＩＳＦＥＴのソース／ドレイン間の寄生容量を減少させる電極および配線を有したメモリや、メモリ混載のロジック等の半導体集積回路を提供する。
【解決手段】ゲート電極５より上方に少なくともキャパシタ電極１４，１６または情報記憶部の一部を有する半導体集積回路装置において、ＭＩＳＦＥＴは、ソース・ドレイン拡散層７に接続する少なくとも１つずつの第１のプラグ９を有する。ソース・ドレイン拡散層７のどちらか一方に、第１のプラグ９を介して接続し、キャパシタまたは情報記憶部の一部の下部電極１４と同一工程またはそれより前工程の配線層から成る第１の配線２１を設け、一方のソース・ドレイン拡散層７の上方に第１の配線２１と他の配線２２を接続するプラグを設けず、また、ソース・ドレイン拡散層７の他方の領域の上方に第１の配線２１と同一工程の配線を設けないようにする。 （もっと読む）

【課題】信頼性の高い半導体装置を高い製造歩留まりで提供し得る半導体装置の製造方法を提供することにある。
【解決手段】側壁にサイドウォール絶縁膜が形成されたゲート配線２０を形成する工程と、第１の応力膜３８を形成する工程と、第１の応力膜上にエッチングストッパ膜４０を形成する工程と、エッチングストッパ膜をエッチングし、第１の応力膜のうちのサイドウォール絶縁膜を覆う部分上にエッチングストッパ膜を選択的に残存させる工程と、第２の領域４を露出する第１のマスクを用いて第２の領域内の第１の応力膜をエッチングする工程と、第２の応力膜４２を形成する工程と、第１の領域２を露出する第２のマスクを用いて第１の領域内の第２の応力膜をエッチングする工程と、第１の領域と第２の領域との境界部におけるゲート配線に達するコンタクトホール４６ａを形成する工程とを有している。 （もっと読む）

【課題】側壁転写プロセスにより複数層に形成された配線層を有する電子部品を簡便且つ安価な方法で得ること。
【解決手段】パターン２７の側壁に沿った閉ループを有する側壁膜３０を形成し、このパターン２７を除去して前記側壁膜３０を残存させた後この側壁膜３０をマスクとして下地材料を選択的に除去する側壁転写プロセスを用いて下層配線層２１を形成する第１の工程と、前記下層配線層２１の上層に、前記側壁転写プロセスを用いて１層以上の上層配線層４１，５１を他の層２２，２３，２４，４２，４３，４４を介して形成する第２の工程と、前記下層配線層２１および前記上層配線層４１，５１のそれぞれを切断するエッチングを一括で行うことにより、前記下層配線層２１と前記上層配線層４１，５１に対して閉ループカットを施す第３の工程と、を含む。 （もっと読む）

【課題】導電ビア（ＴＳＶ）に接続されるウェハ背部の相互接続構造を有する集積回路構造を提供する。
【解決手段】集積回路構造は、正面と背面を有する半導体基板と、半導体基板を貫通する導電ビアと、半導体基板の背面上の金属構造と、を備える。金属構造は、導電ビアを被覆して、接触する金属パッド、及び、導電ビア上の金属線を含む。金属線は、デュアルダマシン構造を含む。集積回路構造は、更に、金属線上のバンプを具備する。 （もっと読む）