半導体記憶装置及びその製造方法
【課題】１メモリセルが６トランジスタを有するＳＲＡＭにおいて、コンタクトの微細化をするとリークの発生を回避できる半導体記憶装置及びその製造方法を提供する。
【解決手段】１メモリセルが第１及び第２ドライバトランジスタ（ＤＴｒ１、ＤＴｒ２）、第１及び第２転送トランジスタ（ＴＴｒ１，ＴＴｒ２）並びに第１及び第２ロードトランジスタ（ＬＴＲ１，ＬＴｒ２）の６トランジスタを有するＳＲＡＭにおいて第１ドライバトランジスタと第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、第１ロードトランジスタと第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃの径が、共通コンタクトＣｓを除く他のコンタクト（Ｃｂ，Ｃｎ，Ｃｗ）の径より大きく形成された構成とする。
【解決手段】１メモリセルが第１及び第２ドライバトランジスタ（ＤＴｒ１、ＤＴｒ２）、第１及び第２転送トランジスタ（ＴＴｒ１，ＴＴｒ２）並びに第１及び第２ロードトランジスタ（ＬＴＲ１，ＬＴｒ２）の６トランジスタを有するＳＲＡＭにおいて第１ドライバトランジスタと第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、第１ロードトランジスタと第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃの径が、共通コンタクトＣｓを除く他のコンタクト（Ｃｂ，Ｃｎ，Ｃｗ）の径より大きく形成された構成とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に、１メモリセルが６個のトランジスタを有するＳＲＡＭ（Static Random Access Memory）などの電界効果トランジスタを２個以上有する半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置としては、例えばＤＲＡＭ（Dynamic Random Access Memory）及びＳＲＡＭ（Static Random Access Memory）などが広く用いられている。
ＳＲＡＭのメモリセルは、いくつかのタイプが知られている。例えば、最小で2つのＰＭＯＳ（p-channel metal-oxide-semiconductor）トランジスタと4つのＮＭＯＳ（n-channel metal-oxide-semiconductor）トランジスタの計6つのＭＯＳＦＥＴ（MOS field effect transistor）から構成される。
【０００３】
ＳＲＡＭは、ＤＲＡＭのようなトランジスタ以外にメモリ専用のキャパシタなどが必要となる半導体記憶装置に比較して、ピュアロジックプロセスとの親和性も良い。また、ＤＲＡＭのような記憶データのリフレッシュ動作が不要で周辺回路を簡易化でき、高速アクセスが可能である利点を有し、キャッシュメモリや携帯端末のメモリなどの高速性や簡易性が要求される比較的小容量の記憶装置として広く使用されている。
【０００４】
図１４（ａ）は６つのＭＯＳＦＥＴ（以下トランジスタと称する）を有するＳＲＡＭメモリセルの等価回路図である。
例えば、第１ロードトランジスタＬＴｒ１、第２ロードトランジスタＬＴｒ２、第１ドライバトランジスタＤＴｒ１、第２ドライバトランジスタＤＴｒ２、第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２を有する。
例えば、第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２はＰＭＯＳトランジスタである。第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２はＮＭＯＳトランジスタである。第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２はＮＭＯＳトランジスタである。
【０００５】
第１ロードトランジスタＬＴｒ１と第１ドライバトランジスタＤＴｒ１は、ドレインが第１記憶ノードＮＤに、ゲートが第２記憶ノードＮＤ／にそれぞれ接続されている。第１ロードトランジスタＬＴｒ１のソースは電源電位Ｖｃに、第１ドライバトランジスタＤＴｒ１のソースは基準電位Ｖｓにそれぞれ接続されている。この第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によって、第２記憶ノードＮＤ／を入力、第１記憶ノードＮＤを出力とする１つのＣＭＯＳインバータが形成されている。
【０００６】
また、第２ロードトランジスタＬＴｒ２と第２ドライバトランジスタＤＴｒ２は、ドレインが第２記憶ノードＮＤ／に、ゲートが第１記憶ノードＮＤにそれぞれ接続されている。第２ロードトランジスタＬＴｒ２のソースは電源電位Ｖｃに、第２ドライバトランジスタＤＴｒ２のソースは基準電位Ｖｓにそれぞれ接続されている。この第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によって、第１記憶ノードＮＤを入力、第２記憶ノードＮＤ／を出力とする１つのＣＭＯＳインバータが形成されている。
【０００７】
第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によるＣＭＯＳインバータと、第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によるＣＭＯＳインバータとは、互いの入力及び出力がリング状に接続されている。これによりフリップフロップと称せられる１つの記憶回路が構成されている。
【０００８】
また、第１転送トランジスタＴＴｒ１は、ゲートがワードラインＷＬに、ドレインがビットラインＢＬに、ソースが第１記憶ノードＮＤにそれぞれ接続されている。もう１つの第２転送トランジスタＴＴｒ２は、ゲートがワードラインＷＬに、ドレインが反転ビットラインＢＬ／に、ソースが第２記憶ノードＮＤ／にそれぞれ接続されている。
【０００９】
図１４（ｂ）は、従来例に係るメモリセルのレイアウトを示す平面図であり、図面上６つのトランジスタを有する１個のメモリセルＭＣを示している。
例えば、第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２が素子分離絶縁膜Ｉで分離されている。
第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２は、例えばそれぞれ半導体基板に形成されたウェルで構成される。
【００１０】
上記の６個のトランジスタを構成する位置において、各半導体領域上を横切るように第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、第３ゲート電極Ｇ３、第４ゲート電極Ｇ４、第５ゲート電極Ｇ５、第６ゲート電極Ｇ６がそれぞれ図示のレイアウトで形成されている。
ここで、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２は、連続した導電層として構成されており、第４ゲート電極Ｇ４及び第５ゲート電極Ｇ５も同様である。
【００１１】
さらに、各ゲート電極の形成領域を除く領域の各半導体領域の表層部分にソースドレイン領域が形成されている。上記のようにして、第１ロードトランジスタＬＴｒ１、第２ロードトランジスタＬＴｒ２、第１ドライバトランジスタＤＴｒ１、第２ドライバトランジスタＤＴｒ２、第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２がそれぞれ構成されている。
以下において、第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２をまとめてロードトランジスタＬＴｒと称する。また、第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２をまとめてドライバトランジスタＤＴｒと称する。また、第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２をまとめて転送トランジスタＴＴｒと称する。
【００１２】
ここで、ＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１のソースドレイン領域から、第５ゲート電極Ｇ５に及ぶ領域までが連通して開口された共通コンタクトＣｓ１が形成されている。共通コンタクトＣｓ１は、第５ゲート電極Ｇ５と第１ロードトランジスタＬＴｒ１のソースドレイン領域を接続する。
【００１３】
また、第１ドライバトランジスタＤＴｒ１と第１転送トランジスタＴＴｒ１を接続するソースドレイン領域に開口部が形成されて、記憶ノードコンタクトＣｎ１が形成されている。
共通コンタクトＣｓ１と記憶ノードコンタクトＣｎ１は上層配線で接続され、この部分が図１４（ａ）に示す第１記憶ノードＮＤとなる。
【００１４】
また、ＰＭＯＳトランジスタである第２ロードトランジスタＬＴｒ２のソースドレイン領域から、第２ゲート電極Ｇ２に及ぶ領域までが連通して開口された共通コンタクトＣｓ２が形成されている。共通コンタクトＣｓ２は、第２ゲート電極Ｇ２と第２ロードトランジスタＬＴｒ２のソースドレイン領域を接続する。
【００１５】
また、第２ドライバトランジスタＤＴｒ２と第２転送トランジスタＴＴｒ２を接続するソースドレイン領域に開口部が形成されて、記憶ノードコンタクトＣｎ２が形成されている。
共通コンタクトＣｓ２と記憶ノードコンタクトＣｎ２は上記と同様に上層配線で接続され、この部分が図１４（ａ）に示す第２記憶ノードＮＤ／となる。
【００１６】
第１転送トランジスタＴＴｒ１の他方のソースドレイン領域にビットコンタクトＣｂ１が形成され、ビットラインＢＬに接続されている。
また、第２転送トランジスタＴＴｒ２の他方のソースドレイン領域にビットコンタクトＣｂ２が形成され、反転ビットラインＢＬ／に接続されている。
【００１７】
第１転送トランジスタＴＴｒ１を構成する第３ゲート電極Ｇ３にワードコンタクトＣｗ１が形成され、ワードラインＷＬに接続されている。
また、第２転送トランジスタＴＴｒ２を構成する第６ゲート電極Ｇ６にワードコンタクトＣｗ２が形成され、ワードラインＷＬに接続されている。
【００１８】
第１ドライバトランジスタＤＴｒ１の他方のソースドレイン領域に接地コンタクトＣｇ１が形成され、また、第２ドライバトランジスタＤＴｒ２の他方のソースドレイン領域に接地コンタクトＣｇ２が形成され、それぞれ基準電位Ｖｓが印加される。
第１ロードトランジスタＬＴｒ１の他方のソースドレイン領域に電源電位コンタクトＣｃ１が形成され、また、第２ロードトランジスタＬＴｒ２の他方のソースドレイン領域に電源電位コンタクトＣｃ２が形成され、それぞれ電源電位Ｖｃが印加される。
【００１９】
上記のようにして、１つのメモリセルＭＣが構成されている。
従来例に係るメモリセルＭＣの面積は、例えば図１４（ｂ）におけるＬ１が１．０μｍ、Ｌ２が０．４１μｍ程度である。
【００２０】
図１５は、従来例に係るメモリセルのレイアウトを示す平面図であり、図面上８つのメモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４，ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４を示している。
各メモリセルは、それぞれ図１４（ｂ）に示す構成を有するが、隣接するメモリセルに対して鏡面反転させたパターンとなっている。
図１５においては、ビットコンタクトＣｂ１とビットコンタクトＣｂ２をまとめてビットコンタクトＣｂと称する。また、記憶ノードコンタクトＣｎ１と記憶ノードコンタクトＣｎ２をまとめて記憶ノードコンタクトＣｎと称し、接地コンタクトＣｇ１と接地コンタクトＣｇ２をまとめて接地コンタクトＣｇと称する。
また、共通コンタクトＣｓ１と共通コンタクトＣｓ２をまとめて共通コンタクトＣｓと称し、電源電位コンタクトＣｃ１と電源電位コンタクトＣｃ２をまとめて電源電位コンタクトＣｃと称する。
また、ワードコンタクトＣｗ１とワードコンタクトＣｗ２をまとめてワードコンタクトＣｗと称する。
上記のビットコンタクトＣｂ、ワードコンタクトＣｗ、電源電位コンタクトＣｃ及び接地コンタクトＣｇは、それぞれ、隣接するメモリセル間で共有されている。
【００２１】
図１６（ａ）は、図１５中のＡ−Ａ’における断面図であり、図１６（ｂ）は図１５中のＢ−Ｂ’における断面図である。
図１６（ａ）は、ビットコンタクトＣｂ、記憶ノードコンタクトＣｎ及び接地コンタクトＣｇを含む面での断面であり、図１６（ｂ）は、共通コンタクトＣｓ及び電源電位コンタクトＣｃを含む面での断面である。
【００２２】
例えば、半導体基板に上記の第１Ｐ型半導体領域Ｐ１となるＰ型半導体領域１１０ａ及び第１Ｎ型半導体領域Ｎ１となるＮ型半導体領域１１０ｂが、それぞれウェルとして形成されている。Ｐ型半導体領域１１０ａ及びＮ型半導体領域１１０ｂは、ＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁膜１１１で区分されている。
【００２３】
Ｐ型半導体領域１１０ａ及びＮ型半導体領域１１０ｂにおいて、トランジスタのチャネル形成流域上における表層に酸化シリコンなどからなるゲート絶縁膜１２０がそれぞれ形成されている。その上層にポリシリコンなどからなり、上記の第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２となるゲート電極１２１ａが形成されている。
Ｐ型半導体領域１１０ａにおいて、ゲート絶縁膜１２０の上層にポリシリコンなどからなり、上記の第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２となるゲート電極１２１ａが形成されている。
また、Ｎ型半導体領域１１０ｂにおいて、ゲート絶縁膜１２０の上層にポリシリコンなどからなり、上記の第３ゲート電極Ｇ３及び第５ゲート電極Ｇ５となるゲート電極１２１ｂが形成されている。
【００２４】
また、ゲート電極１２１ａ及びゲート電極１２１ｂの側部における半導体基板上にサイドウォール絶縁膜１２２が形成されている。
Ｐ型半導体領域１１０ａにおいて、サイドウォール絶縁膜１２２の下部における半導体基板中にＮ型のエクステンション領域１１２ａあるいはＬＤＤ（Lightly Doped Drain）領域と称せられる浅い不純物領域が形成されている。さらにサイドウォール絶縁膜１２２の側部における半導体基板中にＮ型のソースドレイン領域１１３ａが形成されている。
Ｎ型半導体領域１１０ｂにおいて、サイドウォール絶縁膜１２２の下部における半導体基板中にＰ型のエクステンション領域１１２あるいはＬＤＤ領域が形成されている。さらにサイドウォール絶縁膜１２２の側部における半導体基板中にＰ型のソースドレイン領域１１３ｂが形成されている。
【００２５】
上記のようにして、ドライバトランジスタＤＴｒ、転送トランジスタＴＴｒ及びロードトランジスタＬＴｒが形成されている。
ドライバトランジスタＤＴｒ、転送トランジスタＴＴｒ及びロードトランジスタＬＴｒを被覆して、全面に酸化シリコンなどからなる層間絶縁膜１３０が形成されている。
【００２６】
Ｐ型半導体領域１１０ａにおいて、層間絶縁膜１３０に対して、隣接するメモリセルの転送トランジスタＴＴｒの間の領域へのビットコンタクトＣｂが開口されている。また、ドライバトランジスタＤＴｒと転送トランジスタＴＴｒの間の領域への記憶ノードコンタクトＣｎが開口されている。また、隣接するメモリセルのドライバトランジスタＤＴｒの間の領域への接地コンタクトＣｇが開口されている。
【００２７】
Ｎ型半導体領域１１０ｂにおいては、隣接するメモリセルのロードトランジスタＬＴｒの間の領域への電源電位コンタクトＣｃが開口されている。
また、ロードトランジスタＬＴｒのソースドレイン領域からと同一メモリセルの他方のロードトランジスタのゲート電極までを連通して開口する共通コンタクトＣｓが開口されている。
共通コンタクトＣｓ内のサイドウォール絶縁膜１２２は、他の部分のサイドウォール絶縁膜より後退している。
【００２８】
ビットコンタクトＣｂ、記憶ノードコンタクトＣｎ、接地コンタクトＣｇ、電源電位コンタクトＣｃ及び共通コンタクトＣｓの内部に、導電性材料によるプラグ１３１が埋め込まれている。
上記のプラグ１３１に接続して、パターニングされた導電性材料により上層配線１３２が形成されている。
上記の層間絶縁膜１３０及び上層配線１３２の上層に、さらなる絶縁膜及び配線が適宜積層されている。
【００２９】
例えば、第３ゲート電極Ｇ３のゲート長は４０ｎｍ程度であり、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２のゲート長は５０ｎｍ程度である。
接地コンタクトＣｇ、電源電位コンタクトＣｃ、ワードコンタクトＣｗ、記憶ノードコンタクトＣｎ、ビットコンタクトＣｂの各コンタクトは８０ｎｍ×８０ｎｍ程度の大きさである。
また、接地コンタクトＣｇ、電源電位コンタクトＣｃ、記憶ノードコンタクトＣｎ、ビットコンタクトＣｂと近接するゲート電極の間の距離は４０ｎｍ程度である。
【００３０】
ＬＳＩの微細化大容量化に伴い、ＳＲＡＭの面積縮小も重要な課題となっている。
そのためには、コンタクト径の縮小も必要になるが、接触面積低減によるコンタクト抵抗増大が避けられない状態である。コンタクト抵抗増大は、ＳＲＡＭの動作マージン、特に低電圧動作マージンに対して大きな問題が生じる。
【００３１】
コンタクト抵抗増大により、ＳＲＡＭの動作マージンが悪化する理由を簡単に説明する。図１７（ａ）〜（ｃ）は、ＳＲＡＭの代表的な特性であるＳＮＭ（Static-Noise-Margin）を示す模式図である。ＳＮＭはふたつの左右インバータ特性を掛け合わせたもので、例えば図１７（ａ）に標準的なＳＮＭを示す。２つの曲線内の面積（Ｓ１，Ｓ２）が大きいほど、外部からのノイズに強く、良好なメモリ保持特性を有する。
しかし、低電圧化すると、図１７（ｂ）に示すようにＸ軸Ｙ軸に示されるＶｄｄが小さくなり、それに伴いＳＮＭが小さくなり、メモリ動作が不安定となる。
【００３２】
また、図１７（ｃ）は、接地コンタクトＣｇ及び電源電位コンタクトＣｃのコンタクト抵抗が上昇した際のＳＮＭを示す。
図１７（ｃ）に示すように、コンタクト部で電圧低下が生じるとＳＲＡＭのＴｒに加わる実行的な電圧が低下し、よりＳＮＭが小さくなって低電圧動作不良を招くことになる。
【００３３】
このように、コンタクトの微細化によってコンタクト抵抗の増加が生じると、低電圧動作マージンの悪化を避けることは難しい。
よって、微細化がすすんだＳＲＡＭセルにおいてもコンタクト径を確保することが非常に重要となる。
【００３４】
共通コンタクトＣｓは、第２ゲート電極Ｇ２と第２Ｎ型半導体領域Ｎ２とを同電位とするため、また、第５ゲート電極Ｇ５と第１Ｎ型半導体領域Ｎ１とを同電位とするため、これらを連通した大きなコンタクトとされている。
一方、電源電位コンタクトＣｃ，接地コンタクトＣｇ，ビットコンタクトＣｂ，記憶ノードコンタクトＣｎは、ゲート電極及びサイドウォール絶縁膜に対してある程度マージンをもって設計されている。
このため、コンタクト径が小さくなってしまい、コンタクト抵抗上昇をもたらす。特に、前述したとおり、電源電位コンタクトＣｃ及び接地コンタクトＣｇのコンタクト抵抗増大は低電圧動作に大きな影響を与える。
【００３５】
例えば、特許文献１には、ＳＲＡＭセルアレイ内部に自己整合コンタクトを形成し、コンタクト径を確保する方法が提案されている。
【００３６】
また、例えば、特許文献２には、ＳＲＡＭのような高密度である特定箇所のゲートサイドウォールスペーサを選択的に除去し、コンタクトが形成しやすい方法が提案されている。
【００３７】
特許文献１及び特許文献２の方法は、ＳＲＡＭのコンタクト径を確保し、抵抗の悪化を回避するには有効ではあるが、通常のプロセスに対して、あきらかに複雑であり、工程数が大きく増加し、製造コスト増大や、歩留まり低下につながる。
【００３８】
図１４（ｂ）及び図１５に示すように、電源電位コンタクトＣｃ，接地コンタクトＣｇ，ビットコンタクトＣｂ，記憶ノードコンタクトＣｎの各コンタクトは、ゲート電極及びサイドウォール絶縁膜に対して、ある程度距離マージンをもって設計されている。これは、以下の理由による。
【００３９】
図１６（ａ）及び（ｂ）に示すように、サイドウォール絶縁膜１２２の下はエクステンション領域またはＬＤＤ領域と呼ばれる、浅い不純物領域で形成されており、コンタクトがサイドウォールを突き抜いてしまう可能性がある。コンタクトが浅い不純物領域をも突き抜くと電気的ショートが発生し、リークの原因となる。
【先行技術文献】
【特許文献】
【００４０】
【特許文献１】特開２０００−２３２０７６号公報
【特許文献２】特開２０００−９１４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【００４１】
本発明の課題は、上記のようなＳＲＡＭにおいて、コンタクトの微細化をするとリークの発生を回避することが困難であることである。
【課題を解決するための手段】
【００４２】
本発明の半導体記憶装置は、半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、前記第１記憶ノードに接続する第１転送トランジスタと、前記第２記憶ノードに接続する第２転送トランジスタとを有し、前記第１転送トランジスタを介してビットラインに、前記第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積されており、前記第１ドライバトランジスタと前記第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、前記第１ロードトランジスタと前記第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃの径が、前記第１ロードトランジスタのソースドレイン領域と前記第２ロードトランジスタのゲート電極を接続し、前記第２ロードトランジスタのソースドレイン領域と前記第１ロードトランジスタのゲート電極を接続する共通コンタクトＣｓを除く他のコンタクトの径より大きく形成されている。
【００４３】
上記の本発明の半導体記憶装置は、半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、第１記憶ノードに接続する第１転送トランジスタと、第２記憶ノードに接続する第２転送トランジスタとを有し、第１転送トランジスタを介してビットラインに、第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積された半導体記憶装置である。
ここで、第１ドライバトランジスタと第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、第１ロードトランジスタと第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃの径が、第１ロードトランジスタのソースドレイン領域と第２ロードトランジスタのゲート電極を接続し、第２ロードトランジスタのソースドレイン領域と第１ロードトランジスタのゲート電極を接続する共通コンタクトＣｓを除く他のコンタクトの径より大きく形成されている。
【００４４】
また、本発明の半導体記憶装置の製造方法は、半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、前記第１記憶ノードに接続する第１転送トランジスタと、前記第２記憶ノードに接続する第２転送トランジスタとを有し、前記第１転送トランジスタを介してビットラインに、前記第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積された半導体記憶装置を製造するために、前記半導体基板における前記第１ドライバトランジスタ、前記第１ロードトランジスタ、前記第１転送トランジスタ、前記第２ドライバトランジスタ、前記第２ロードトランジスタ及び前記第２転送トランジスタのチャネル形成領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側部における前記半導体基板にソースドレイン領域を形成する工程と、前記半導体基板における前記第１ドライバトランジスタ、前記第１ロードトランジスタ、前記第１転送トランジスタ、前記第２ドライバトランジスタ、前記第２ロードトランジスタ及び前記第２転送トランジスタを被覆する絶縁膜を形成する工程と、前記絶縁膜に対して、前記第１ドライバトランジスタと前記第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、前記第１ロードトランジスタと前記第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃと、前記第１ロードトランジスタのソースドレイン領域と前記第２ロードトランジスタのゲート電極を接続し、前記第２ロードトランジスタのソースドレイン領域と前記第１ロードトランジスタのゲート電極を接続する共通コンタクトＣｓを含むコンタクトを開口する工程とを有し、基準電位を印加するための前記接地コンタクトＣｇと、電源電位を印加するための前記電源電位コンタクトＣｃの径を、前記共通コンタクトＣｓを除く他のコンタクトの径より大きく形成する。
【００４５】
上記の本発明の半導体記憶装置の製造方法は、半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、第１記憶ノードに接続する第１転送トランジスタと、第２記憶ノードに接続する第２転送トランジスタとを有し、第１転送トランジスタを介してビットラインに、第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積された半導体記憶装置の製造方法である。
まず、半導体基板における第１ドライバトランジスタ、第１ロードトランジスタ、第１転送トランジスタ、第２ドライバトランジスタ、第２ロードトランジスタ及び第２転送トランジスタのチャネル形成領域上にゲート絶縁膜を形成する。
次に、ゲート絶縁膜上にゲート電極を形成する。
次に、ゲート電極の側部における半導体基板にソースドレイン領域を形成する。
次に、半導体基板における第１ドライバトランジスタ、第１ロードトランジスタ、第１転送トランジスタ、第２ドライバトランジスタ、第２ロードトランジスタ及び第２転送トランジスタを被覆する絶縁膜を形成する。
次に、絶縁膜に対して、第１ドライバトランジスタと第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、第１ロードトランジスタと第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃと、第１ロードトランジスタのソースドレイン領域と第２ロードトランジスタのゲート電極を接続し、第２ロードトランジスタのソースドレイン領域と第１ロードトランジスタのゲート電極を接続する共通コンタクトＣｓを含むコンタクトを開口する。
ここで、基準電位を印加するための前記接地コンタクトＣｇと、電源電位を印加するための前記電源電位コンタクトＣｃの径を、共通コンタクトＣｓを除く他のコンタクトの径より大きく形成する。
【発明の効果】
【００４６】
本発明の半導体記憶装置は、６トランジスタ型ＳＲＡＭにおいて、基準電位を印加するための接地コンタクトＣｇと、電源電位を印加するための前記電源電位コンタクトＣｃの径が、共通コンタクトＣｓを除く他のコンタクトの径より大きく形成されている。これにより、コンタクトの微細化が可能であり、接地コンタクトＣｇと電源電位コンタクトＣｃはエクステンション領域などの浅い不純物領域を突き抜けても突き抜けた部分の半導体領域と同電位で動作されるので、リークの発生を回避することができる。
【００４７】
本発明の半導体記憶装置の製造方法は、６トランジスタ型ＳＲＡＭにおいて、基準電位を印加するための接地コンタクトＣｇと、電源電位を印加するための前記電源電位コンタクトＣｃの径を、共通コンタクトＣｓを除く他のコンタクトの径より大きく形成する。このため、コンタクトの微細化が可能であり、接地コンタクトＣｇと電源電位コンタクトＣｃはエクステンション領域などの浅い不純物領域を突き抜けても突き抜けた部分の半導体領域と同電位で動作されるので、リークの発生を回避することができる。
【図面の簡単な説明】
【００４８】
【図１】図１（ａ）は本発明の第１実施形態に係る半導体記憶装置における６つのＭＯＳＦＥＴを有する１つのメモリセルの等価回路図であり、図１（ｂ）は第１実施形態に係る半導体記憶装置における１つのメモリセルのレイアウトを示す平面図である。
【図２】図２は本発明の第１実施形態に係る半導体記憶装置の８つのメモリセルのレイアウトを示す平面図である。
【図３】図３（ａ）は図２中のＡ−Ａ’における断面図であり、図３（ｂ）はＢ−Ｂ’における断面図である。
【図４】図４（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。
【図９】図９（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。
【図１０】図１０（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。
【図１１】図１１は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。
【図１２】図１２は本発明の第２実施形態に係る半導体記憶装置における１つのメモリセルのレイアウトを示す平面図である。
【図１３】図１３は本発明の第２実施形態に係る半導体記憶装置の８つのメモリセルのレイアウトを示す平面図である。
【図１４】図１４（ａ）は従来例に係る半導体記憶装置における６つのＭＯＳＦＥＴを有する１つのメモリセルの等価回路図であり、図１４（ｂ）は従来例に係る半導体記憶装置における１つのメモリセルのレイアウトを示す平面図である。
【図１５】図１５は従来例に係る半導体記憶装置の８つのメモリセルのレイアウトを示す平面図である。
【図１６】図１６（ａ）は図１５中のＡ−Ａ’における断面図であり、図１６（ｂ）はＢ−Ｂ’における断面図である。
【図１７】図１７（ａ）〜（ｃ）は、ＳＲＡＭの代表的な特性であるＳＮＭ（Static-Noise-Margin）を示す模式図である。
【発明を実施するための形態】
【００４９】
以下、本発明の実施形態に係る半導体記憶装置及びその製造方法について図面を参照して説明する。
【００５０】
尚、説明は以下の順序で行う。
１．第１実施形態（Ｃｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＜Ｃｓである形態）
２．第２実施形態（Ｃｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＝Ｃｓである形態）
【００５１】
＜第１実施形態＞
［半導体記憶装置のレイアウト］
本実施形態に係る半導体記憶装置はＳＲＡＭである。
図１（ａ）は、本実施形態に係るＳＲＡＭにおける６つのＭＯＳＦＥＴを有する１つのメモリセルの等価回路図である。本実施形態に係るＳＲＡＭは、この構成のメモリセルが複数個集積されている。
【００５２】
例えば、第１ロードトランジスタＬＴｒ１、第２ロードトランジスタＬＴｒ２、第１ドライバトランジスタＤＴｒ１、第２ドライバトランジスタＤＴｒ２、第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２を有する。
例えば、第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２はＰＭＯＳトランジスタである。第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２はＮＭＯＳトランジスタである。第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２はＮＭＯＳトランジスタである。
【００５３】
第１ロードトランジスタＬＴｒ１と第１ドライバトランジスタＤＴｒ１は、ドレインが第１記憶ノードＮＤに、ゲートが第２記憶ノードＮＤ／にそれぞれ接続されている。第１ロードトランジスタＬＴｒ１のソースは電源電位Ｖｃに、第１ドライバトランジスタＤＴｒ１のソースは基準電位Ｖｓにそれぞれ接続されている。この第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によって、第２記憶ノードＮＤ／を入力、第１記憶ノードＮＤを出力とする１つのＣＭＯＳインバータが形成されている。
【００５４】
また、第２ロードトランジスタＬＴｒ２と第２ドライバトランジスタＤＴｒ２は、ドレインが第２記憶ノードＮＤ／に、ゲートが第１記憶ノードＮＤにそれぞれ接続されている。第２ロードトランジスタＬＴｒ２のソースは電源電位Ｖｃに、第２ドライバトランジスタＤＴｒ２のソースは基準電位Ｖｓにそれぞれ接続されている。この第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によって、第１記憶ノードＮＤを入力、第２記憶ノードＮＤ／を出力とする１つのＣＭＯＳインバータが形成されている。
【００５５】
第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によるＣＭＯＳインバータと、第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によるＣＭＯＳインバータとは、互いの入力及び出力がリング状に接続されている。これによりフリップフロップと称せられる１つの記憶回路が構成されている。
【００５６】
また、第１転送トランジスタＴＴｒ１は、ゲートがワードラインＷＬに、ドレインがビットラインＢＬに、ソースが第１記憶ノードＮＤにそれぞれ接続されている。もう１つの第２転送トランジスタＴＴｒ２は、ゲートがワードラインＷＬに、ドレインが反転ビットラインＢＬ／に、ソースが第２記憶ノードＮＤ／にそれぞれ接続されている。
【００５７】
図１（ｂ）は、本実施形態に係るメモリセルのレイアウトを示す平面図であり、図面上６つのトランジスタを有する１個のメモリセルＭＣを示している。
例えば、第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２が素子分離絶縁膜Ｉで分離されている。
第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２は、例えばそれぞれ半導体基板に形成されたウェルで構成される。
【００５８】
上記の６個のトランジスタを構成する位置において、各半導体領域上を横切るように第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、第３ゲート電極Ｇ３、第４ゲート電極Ｇ４、第５ゲート電極Ｇ５、第６ゲート電極Ｇ６がそれぞれ図示のレイアウトで形成されている。ここで、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２は、連続した導電層として構成されており、第４ゲート電極Ｇ４及び第５ゲート電極Ｇ５も同様である。
【００５９】
さらに、各ゲート電極の形成領域を除く領域の各半導体領域の表層部分にソースドレイン領域が形成されている。上記のようにして、第１ロードトランジスタＬＴｒ１、第２ロードトランジスタＬＴｒ２、第１ドライバトランジスタＤＴｒ１、第２ドライバトランジスタＤＴｒ２、第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２がそれぞれ構成されている。
以下において、第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２をまとめてロードトランジスタＬＴｒと称する。また、第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２をまとめてドライバトランジスタＤＴｒと称する。また、第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２をまとめて転送トランジスタＴＴｒと称する。
【００６０】
ここで、ＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１のソースドレイン領域から、第５ゲート電極Ｇ５に及ぶ領域までが連通して開口された共通コンタクトＣｓ１が形成されている。共通コンタクトＣｓ１は、第５ゲート電極Ｇ５と第１ロードトランジスタＬＴｒ１のソースドレイン領域を接続する。
【００６１】
また、第１ドライバトランジスタＤＴｒ１と第１転送トランジスタＴＴｒ１を接続するソースドレイン領域に開口部が形成されて、記憶ノードコンタクトＣｎ１が形成されている。
共通コンタクトＣｓ１と記憶ノードコンタクトＣｎ１は上層配線で接続され、この部分が図１（ａ）に示す第１記憶ノードＮＤとなる。
【００６２】
また、ＰＭＯＳトランジスタである第２ロードトランジスタＬＴｒ２のソースドレイン領域から、第２ゲート電極Ｇ２に及ぶ領域までが連通して開口された共通コンタクトＣｓ２が形成されている。共通コンタクトＣｓ２は、第２ゲート電極Ｇ２と第２ロードトランジスタＬＴｒ２のソースドレイン領域を接続する。
【００６３】
また、第２ドライバトランジスタＤＴｒ２と第２転送トランジスタＴＴｒ２を接続するソースドレイン領域に開口部が形成されて、記憶ノードコンタクトＣｎ２が形成されている。
共通コンタクトＣｓ２と記憶ノードコンタクトＣｎ２は上記と同様に上層配線で接続され、この部分が図１（ａ）に示す第２記憶ノードＮＤ／となる。
【００６４】
第１転送トランジスタＴＴｒ１の他方のソースドレイン領域にビットコンタクトＣｂ１が形成され、ビットラインＢＬに接続されている。
また、第２転送トランジスタＴＴｒ２の他方のソースドレイン領域にビットコンタクトＣｂ２が形成され、反転ビットラインＢＬ／に接続されている。
【００６５】
第１転送トランジスタＴＴｒ１を構成する第３ゲート電極Ｇ３にワードコンタクトＣｗ１が形成され、ワードラインＷＬに接続されている。
また、第２転送トランジスタＴＴｒ２を構成する第６ゲート電極Ｇ６にワードコンタクトＣｗ２が形成され、ワードラインＷＬに接続されている。
【００６６】
第１ドライバトランジスタＤＴｒ１の他方のソースドレイン領域に接地コンタクトＣｇ１が形成され、また、第２ドライバトランジスタＤＴｒ２の他方のソースドレイン領域に接地コンタクトＣｇ２が形成され、それぞれ基準電位Ｖｓが印加される。
第１ロードトランジスタＬＴｒ１の他方のソースドレイン領域に電源電位コンタクトＣｃ１が形成され、また、第２ロードトランジスタＬＴｒ２の他方のソースドレイン領域に電源電位コンタクトＣｃ２が形成され、それぞれ電源電位Ｖｃが印加される。
【００６７】
以下においては、ビットコンタクトＣｂ１とビットコンタクトＣｂ２をまとめてビットコンタクトＣｂと称する。また、記憶ノードコンタクトＣｎ１と記憶ノードコンタクトＣｎ２をまとめて記憶ノードコンタクトＣｎと称する。また、接地コンタクトＣｇ１と接地コンタクトＣｇ２をまとめて接地コンタクトＣｇと称する。
また、共通コンタクトＣｓ１と共通コンタクトＣｓ２をまとめて共通コンタクトＣｓと称し、電源電位コンタクトＣｃ１と電源電位コンタクトＣｃ２をまとめて電源電位コンタクトＣｃと称する。
また、ワードコンタクトＣｗ１とワードコンタクトＣｗ２をまとめてワードコンタクトＣｗと称する。
【００６８】
上記のようにして、１つのメモリセルＭＣが構成されている。
本実施形態のメモリセルＭＣにおいては、上記の基準電位を印加するための接地コンタクトＣｇと、電源電位を印加するための電源電位コンタクトＣｃの径が、共通コンタクトＣｓを除く他のコンタクトの径より大きく形成されている。
具体的には、接地コンタクトＣｇ、電源電位コンタクトＣｃ、共通コンタクトＣｓ、記憶ノードコンタクトＣｎ、ビットコンタクトＣｂ、ワードコンタクトＣｗの径について、Ｃｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＜Ｃｓとなっている。
【００６９】
図２は、本実施形態に係るメモリセルのレイアウトを示す平面図であり、図面上８つのメモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４，ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４を示している。
各メモリセルは、それぞれ図１（ｂ）に示す構成を有するが、隣接するメモリセルに対して鏡面反転させたパターンとなっている。
上記のビットコンタクトＣｂ、ワードコンタクトＣｗ、電源電位コンタクトＣｃ及び接地コンタクトＣｇは、それぞれ、隣接するメモリセル間で共有されている。
【００７０】
［半導体記憶装置の断面構成］
図３（ａ）は、図２中のＡ−Ａ’における断面図であり、図３（ｂ）は図２中のＢ−Ｂ’における断面図である。
図３（ａ）は、ビットコンタクトＣｂ、記憶ノードコンタクトＣｎ及び接地コンタクトＣｇを含む面での断面であり、図３（ｂ）は、共通コンタクトＣｓ及び電源電位コンタクトＣｃを含む面での断面である。
【００７１】
例えば、半導体基板に上記の第１Ｐ型半導体領域Ｐ１となるＰ型半導体領域１０ａ及び第１Ｎ型半導体領域Ｎ１となるＮ型半導体領域１０ｂが、それぞれウェルとして形成されている。Ｐ型半導体領域１０ａ及びＮ型半導体領域１０ｂは、ＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁膜１１で区分されている。
【００７２】
Ｐ型半導体領域１０ａ及びＮ型半導体領域１０ｂにおいて、トランジスタのチャネル形成流域上における表層に酸化シリコンなどからなるゲート絶縁膜２０がそれぞれ形成されている。その上層にポリシリコンなどからなり、上記の第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２となるゲート電極２１ａが形成されている。
Ｐ型半導体領域１０ａにおいて、ゲート絶縁膜２０の上層にポリシリコンなどからなり、上記の第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２となるゲート電極２１ａが形成されている。
また、Ｎ型半導体領域１０ｂにおいて、ゲート絶縁膜２０の上層にポリシリコンなどからなり、上記の第３ゲート電極Ｇ３及び第５ゲート電極Ｇ５となるゲート電極２１ｂが形成されている。
【００７３】
また、ゲート電極２１ａ及びゲート電極２１ｂの側部における半導体基板上にサイドウォール絶縁膜２２が形成されている。
Ｐ型半導体領域１０ａにおいて、サイドウォール絶縁膜２２の下部における半導体基板中にＮ型のエクステンション領域１２ａあるいはＬＤＤ（Lightly Doped Drain）領域と称せられる浅い不純物領域が形成されている。さらにサイドウォール絶縁膜２２の側部における半導体基板中にＮ型のソースドレイン領域１３ａが形成されている。
Ｎ型半導体領域１０ｂにおいて、サイドウォール絶縁膜２２の下部における半導体基板中にＰ型のエクステンション領域１２あるいはＬＤＤ領域が形成されている。さらにサイドウォール絶縁膜２２の側部における半導体基板中にＰ型のソースドレイン領域１３ｂが形成されている。
【００７４】
上記のようにして、ドライバトランジスタＤＴｒ、転送トランジスタＴＴｒ及びロードトランジスタＬＴｒが形成されている。
ドライバトランジスタＤＴｒ、転送トランジスタＴＴｒ及びロードトランジスタＬＴｒを被覆して、全面に酸化シリコンなどからなる層間絶縁膜３０が形成されている。
【００７５】
Ｐ型半導体領域１０ａにおいて、層間絶縁膜３０に対して、隣接するメモリセルの転送トランジスタＴＴｒの間の領域へのビットコンタクトＣｂが開口されている。また、ドライバトランジスタＤＴｒと転送トランジスタＴＴｒの間の領域への記憶ノードコンタクトＣｎが開口されている。また、隣接するメモリセルのドライバトランジスタＤＴｒの間の領域への接地コンタクトＣｇが開口されている。
【００７６】
Ｎ型半導体領域１０ｂにおいては、隣接するメモリセルのロードトランジスタＬＴｒの間の領域への電源電位コンタクトＣｃが開口されている。
また、ロードトランジスタＬＴｒのソースドレイン領域からと同一メモリセルの他方のロードトランジスタのゲート電極までを連通して開口する共通コンタクトＣｓが開口されている。
共通コンタクトＣｓ内のサイドウォール絶縁膜２２は、他の部分のサイドウォール絶縁膜より後退している。
【００７７】
図１（ｂ）、図２及び図３に示すように、接地コンタクトＣｇと電源電位コンタクトＣｃがサイドウォール絶縁膜ＳＤ（２２）の形成領域と重なり領域を有する。
重なり領域におけるサイドウォール絶縁膜ＳＤ（２２）が除去されており、接地コンタクトＣｇと電源電位コンタクトＣｃが共通コンタクトＣｓを除く他のコンタクトより半導体基板と接する面積が大きく形成されている。
【００７８】
ビットコンタクトＣｂ、記憶ノードコンタクトＣｎ、接地コンタクトＣｇ、電源電位コンタクトＣｃ及び共通コンタクトＣｓの内部に、導電性材料によるプラグ３１が埋め込まれている。
上記のプラグ３１に接続して、パターニングされた導電性材料により上層配線３２が形成されている。
上記の層間絶縁膜３０及び上層配線３２の上層に、さらなる絶縁膜及び配線が適宜積層されている。
【００７９】
本実施形態に係るメモリセルＭＣの面積は、例えば図１（ｂ）におけるＬ１が１．０μｍ、Ｌ２が０．４１μｍ程度である。
【００８０】
例えば、第３ゲート電極Ｇ３のゲート長は４０ｎｍ程度であり、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２のゲート長は５０ｎｍ程度である。
例えば、ワードコンタクトＣｗ、記憶ノードコンタクトＣｎ及びビットコンタクトＣｂの各コンタクトは８０ｎｍ×８０ｎｍ程度の大きさである。
例えば、接地コンタクトＣｇ及び電源電位コンタクトＣｃの各コンタクトは１１０ｎｍ×８０ｎｍ程度の大きさである。
また、記憶ノードコンタクトＣｎ及びビットコンタクトＣｂと近接するゲート電極の間の距離は４０ｎｍ程度である。
また、接地コンタクトＣｇ及び電源電位コンタクトＣと近接するゲート電極の間の距離は２５ｎｍ程度である。
【００８１】
ＳＲＡＭ動作において、電源電位コンタクトＣｃ，接地コンタクトＣｇ，ビットコンタクトＣｂ，記憶ノードコンタクトＣｎの各コンタクトの動作電圧範囲は以下のように設定される。
Ｃｃ：Ｖｃｃで固定，Ｃｇ：０Ｖで固定，Ｃｂ：０Ｖ〜Ｖｃｃで変動，Ｃｎ：０Ｖ〜Ｖｃｃで変動
【００８２】
一方 、Ｐ型ウェルは０Ｖで固定され、Ｎ型ウェルはＶｃｃで固定される。
つまり、電源電位コンタクトＣｃとＮ型ウェル及び接地コンタクトＣｇとＰ型ウェルはＳＲＡＭ動作中、常に同電位であることになる。
【００８３】
本実施形態のＳＲＡＭは、低電圧動作確保のために、電源電位コンタクトＣｃ及び接地コンタクトＣｇのコンタクト径をワードコンタクトＣｗ、記憶ノードコンタクトＣｎ及びビットコンタクトＣｂより大きくしている。
上記の構成を実現するため、電源電位コンタクトＣｃ及び接地コンタクトＣｇにおいて、サイドウォール絶縁膜ＳＤ（２２）との重なり領域のサイドウォール絶縁膜ＳＤ（２２）が除去されている。
電源電位コンタクトＣｃ及び接地コンタクトＣｇと半導体基板の活性領域の接触面積を確保した構造となっている。
これにより、電源電位コンタクトＣｃと接地コンタクトＣｇのコンタクト抵抗の悪化を抑制でき、安定な低電圧動作を有するＳＲＡＭ特性が実現できる。
一方、電源電位コンタクトＣｃとＮ型半導体領域１０ｂはＳＲＡＭ動作中、電源電位Ｖｃで同電位である。また、接地コンタクトＣｇとＰ型半導体領域１０ａはＳＲＡＭ動作中、接地電位Ｖｓで同電位である。
このため、電源電位コンタクトＣｃと接地コンタクトＣｇがサイドウォール絶縁膜ＳＤ（２２）を突き抜き、その下のエクステンション領域などの浅い不純物領域を突き抜いたとしても、リークは発生せず、ＳＲＡＭ動作には影響しない。
【００８４】
本実施形態に係る半導体記憶装置によれば、ＳＲＡＭにおいて、基準電位を印加するための接地コンタクトＣｇと、電源電位を印加するための前記電源電位コンタクトＣｃの径が、共通コンタクトＣｓを除く他のコンタクトの径より大きく形成されている。
これにより、コンタクトの微細化が可能であり、接地コンタクトＣｇと電源電位コンタクトＣｃはエクステンション領域などの浅い不純物領域を突き抜けても突き抜けた部分の半導体領域と同電位で動作されるので、リークの発生を回避することができる。
【００８５】
電源電位コンタクトＣｃと接地コンタクトＣｇの径が共通コンタクトを除くコンタクトの径より大きい構成であればよく、コンタクト抵抗の悪化を招かない範囲で各コンタクトを縮小することでメモリセルＭＣ全体のサイズ縮小に寄与することができる。
【００８６】
［半導体記憶装置の製造方法］
次に、本実施形態に係る半導体記憶装置であるＳＲＡＭの製造方法について、図４（ａ）及び（ｂ）〜図１０（ａ）及び（ｂ）の製造方法の製造工程を示す断面図を参照して説明する。
図４（ａ）〜図１０（ａ）は図３（ａ）に対応する断面図であり、図４（ｂ）〜図１０（ｂ）は図３（ｂ）に対応する断面図である。
【００８７】
例えば、図４（ａ）及び（ｂ）に示すように、半導体基板にイオン注入などによりＰ型半導体領域とＮ型半導体領域となる領域を区分するように、ＳＴＩ（Shallow Trench Isolation）法による素子分離絶縁膜１１を形成する。
次に、素子分離絶縁膜１１で区分されたＰ型半導体領域となる領域にイオン注入によりＰ型不純物を導入し、Ｐ型半導体領域１０ａを形成する。また、Ｎ型半導体領域となる領域にイオン注入によりＮ型不純物を導入し、Ｎ型半導体領域１０ｂを形成する。
次に、トランジスタの閾値（Ｖｔｈ）調整のイオン注入を適宜行う。
【００８８】
次に、例えば熱酸化処理などによりゲート絶縁膜２０を形成し、ＣＶＤ（Chemical Vapor Deposition）法などによりポリシリコンなどの導電層を堆積する。次に、フォトリソグラフィによるゲート電極パターンのレジスト膜の形成及びドライエッチング処理などによるゲートパターニング加工を行い、ゲート電極のパターンに加工してゲート電極２１を形成する。
【００８９】
次に、例えば、図５（ａ）及び（ｂ）に示すように、ゲート電極２１をマスクとしてイオン注入を行い、ゲート電極２１の側部におけるＰ型半導体領域１０ａにおいてＮ型のエクステンション領域１２ａを形成する。また、ゲート電極２１の側部におけるＮ型半導体領域１０ｂにおいてＰ型のエクステンション領域１２ｂを形成する。
例えば、Ｎ型のエクステンション領域１２ａは、Ａｓを２ｋｅＶのエネルギーで１×１０１５ｃｍ−２のドーズ量でイオン注入して形成する。
例えば、Ｐ型のエクステンション領域１２ｂは、ＢＦ２を１．５ｋｅＶのエネルギーで１×１０１５ｃｍ−２のドーズ量でイオン注入して形成する。
【００９０】
次に、例えば、図６（ａ）及び（ｂ）に示すように、ＣＶＤ法により全面に酸化シリコンを堆積し、ゲート電極２１の側部を残すように前面にエッチバックして、サイドウォール絶縁膜２２を形成する。
【００９１】
次に、例えば、図７（ａ）及び（ｂ）に示すように、ゲート電極２１及びサイドウォール絶縁膜２２をマスクとしてイオン注入を行い、サイドウォール絶縁膜２２の側部におけるＰ型半導体領域１０ａにおいてＮ型のソースドレイン領域１３ａを形成する。また、サイドウォール絶縁膜２２の側部におけるＮ型半導体領域１０ｂにおいてＰ型のソースドレイン領域１３ｂを形成する。
例えば、Ｎ型のソースドレイン領域１３ａは、Ａｓを３０ｋｅＶのエネルギーで１×１０１５ｃｍ−２のドーズ量でイオン注入して形成する。
例えば、Ｐ型のソースドレイン領域１３ｂは、Ｂを５ｋｅＶのエネルギーで１×１０１５ｃｍ−２のドーズ量でイオン注入して形成する。
次に、ＲＴＡ（Rapid Thermal Annealing）熱処理を行い、不純物の活性化を行う。
上記のＮ型のソースドレイン領域１３ａを形成する工程により、Ｐ型半導体領域１０ａ上のゲート電極２１はＮ型のゲート電極２１ａとなる。また、Ｐ型のソースドレイン領域１３ｂを形成する工程により、Ｎ型半導体領域１０ｂ上のゲート電極２１はＰ型のゲート電極２１ｂとなる。
【００９２】
次に、例えば、図８（ａ）及び（ｂ）に示すように、スパッタリング法により全面に、コバルト、ニッケル、タングステンあるいはプラチナなどの高融点金属を堆積させ、自己整合的にシリサイド化処理を行う。
これにより、ゲート電極２１ａ及びゲート電極２１ｂの上面から高融点金属シリサイド化し、高融点金属シリサイド層２３が形成される。
また、Ｎ型のソースドレイン領域１３ａ及びＮ型半導体領域１０ｂの上面から高融点金属シリサイド化し、高融点金属シリサイド層１４が形成される。
シリサイド化処理の後、未反応の高融点金属は除去する。
【００９３】
次に、例えば、図９（ａ）及び（ｂ）に示すように、ＣＶＤ法により酸化シリコンを堆積させて層間絶縁膜３０を形成し、ＣＭＰ（Chemical Mechanical Polishing）処理により平坦化する。
【００９４】
次に、例えば、図１０（ａ）及び（ｂ）に示すように、フォトリソグラフィによるコンタクト開口パターンのレジスト膜の形成及びドライエッチング処理などによるコンタクト開口加工を行う。
上記により、ビットコンタクトＣｂ、記憶ノードコンタクトＣｎ、電源電位コンタクトＣｃ、接地コンタクトＣｇ、共通コンタクトＣｓ及びワードコンタクトＣｗ（不図示）を形成する。
【００９５】
上記のコンタクト形成工程において、ビットコンタクトＣｂと記憶ノードコンタクトＣｎは、サイドウォール絶縁膜ＳＤ（２２）を突き抜かないように、小さなコンタクトにする。
一方、電源電位コンタクトＣｃと接地コンタクトＣｇは、ビットコンタクトＣｂと記憶ノードコンタクトＣｎより大きいサイズのコンタクトを開口し、電源電位コンタクトＣｃと接地コンタクトＣｇと重なる領域におけるサイドウォール絶縁膜を除去する。
また、共通コンタクトＣｓは、ロードトランジスタＬＴｒのソースドレイン領域からと同一メモリセルの他方のロードトランジスタのゲート電極までを連通して開口する。即ち、インバータのゲート電極と記憶ノードとなる活性領域（Node Active Area）を連通するように開口する。共通コンタクトＣｓ内のサイドウォール絶縁膜２２はがエッチングされて後退し、縮小したサイドウォール絶縁膜２２ｂとなる。
ワードコンタクトＣｗは、ゲート電極上のコンタクトであり、ゲート電極と接続できれば寸法に制限はない。
【００９６】
必要なコンタクトの寸法の関係は、ビットコンタクトＣｂ、記憶ノードコンタクトＣｎ、電源電位コンタクトＣｃ及び接地コンタクトＣｇの各径について、Ｃｂ，Ｃｎ＜Ｃｃ，Ｃｇである。
共通コンタクトＣｓとワードコンタクトＣｗは上記目的に適えば寸法に制限はない。
【００９７】
次に、例えば、ビットコンタクトＣｂ、記憶ノードコンタクトＣｎ、電源電位コンタクトＣｃ、接地コンタクトＣｇ、共通コンタクトＣｓ及びワードコンタクトＣｗ内を埋め込むようにＣＶＤ法によりポリシリコンなどの導電体を堆積させる。次に、コンタクト外部の導電体をＣＭＰ処理などで平坦化除去し、プラグ３１を形成する。
次に、ＣＶＤ法によりポリシリコンなどの導電体を堆積させ、上層配線のパターンに加工して、プラグ３１に接続する上層配線３２を形成する。
上記の層間絶縁膜３０及び上層配線３２の上層に、さらなる絶縁膜及び配線を適宜積層する。
以上で、図１（ａ）及び（ｂ）、図２及び図３に示す構成の半導体記憶装置であるＳＲＡＭを製造することができる。
【００９８】
本実施形態に係る半導体記憶装置の製造方法によれば、基準電位を印加するための接地コンタクトＣｇと、電源電位を印加するための電源電位コンタクトＣｃの径を、共通コンタクトＣｓを除く他のコンタクトの径より大きく形成する。
このため、コンタクトの微細化が可能であり、接地コンタクトＣｇと電源電位コンタクトＣｃはエクステンション領域などの浅い不純物領域を突き抜けても突き抜けた部分の半導体領域と同電位で動作されるので、リークの発生を回避することができる。
【００９９】
図１１は、本実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図であり、接地コンタクトＣｇの開口工程を示す。
接地コンタクトＣｇの形成工程において、接地コンタクトＣｇがサイドウォール絶縁膜ＳＤ（２２）を突き抜き、図中Ｘで示すようにその下のエクステンション領域などの浅い不純物領域を突き抜いてしまう恐れがある。
この場合、接地コンタクトＣｇがＰ型半導体領域１０ａに接触することになる。しかしながら、接地コンタクトＣｇとＰ型半導体領域１０ａはＳＲＡＭ動作中、接地電位Ｖｓで同電位である。
このため、上記のように接地コンタクトＣｇがエクステンション領域などの浅い不純物領域を突き抜いたとしても、リークは発生せず、ＳＲＡＭ動作には影響しない。
【０１００】
また、電源電位コンタクトＣｃの形成においても電源電位コンタクトＣｃがサイドウォール絶縁膜ＳＤ（２２）を突き抜き、エクステンション領域などの浅い不純物領域を突き抜いてしまう恐れがある。
しかし、電源電位コンタクトＣｃとＮ型半導体領域１０ｂはＳＲＡＭ動作中、電源電位ＶＣで同電位である。
このため、上記のように電源電位コンタクトＣｃがエクステンション領域などの浅い不純物領域を突き抜いたとしても、リークは発生せず、ＳＲＡＭ動作には影響しない。
【０１０１】
＜第２実施形態＞
［半導体記憶装置のレイアウト］
本実施形態に係る半導体記憶装置はＳＲＡＭである。
図１２本実施形態に係るメモリセルのレイアウトを示す平面図であり、図面上６つのトランジスタを有する１個のメモリセルＭＣを示している。
また、図１３は、本実施形態に係るメモリセルのレイアウトを示す平面図であり、図面上８つのメモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４，ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４を示している。
本実施形態のＳＲＡＭは、接地コンタクトＣｇ、電源電位コンタクトＣｃ、共通コンタクトＣｓ、記憶ノードコンタクトＣｎ、ビットコンタクトＣｂ、ワードコンタクトＣｗの径について、Ｃｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＝Ｃｓとなっている。
上記を除いて、実質的に第１実施形態のＳＲＡＭと同様の構成である。
【０１０２】
本実施形態に係る半導体記憶装置によれば、ＳＲＡＭにおいて、基準電位を印加するための接地コンタクトＣｇと、電源電位を印加するための前記電源電位コンタクトＣｃの径が、共通コンタクトＣｓを除く他のコンタクトの径より大きく形成されている。
これにより、コンタクトの微細化が可能であり、接地コンタクトＣｇと電源電位コンタクトＣｃはエクステンション領域などの浅い不純物領域を突き抜けても突き抜けた部分の半導体領域と同電位で動作されるので、リークの発生を回避することができる。
【０１０３】
本実施形態のＳＲＡＭは、コンタクトの開口径をＣｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＝Ｃｓとすることを除いて、第１実施形態と同様に製造することができる。
【０１０４】
本実施形態に係る半導体記憶装置の製造方法によれば、基準電位を印加するための接地コンタクトＣｇと、電源電位を印加するための電源電位コンタクトＣｃの径を、共通コンタクトＣｓを除く他のコンタクトの径より大きく形成する。
このため、コンタクトの微細化が可能であり、接地コンタクトＣｇと電源電位コンタクトＣｃはエクステンション領域などの浅い不純物領域を突き抜けても突き抜けた部分の半導体領域と同電位で動作されるので、リークの発生を回避することができる。
【０１０５】
本発明は上記の実施形態に限定されない。
例えば、上記の実施形態においては、Ｃｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＜Ｃｓ、あるいは、Ｃｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＝Ｃｓとしているが、ＣｓについてはＣｃ及びＣｇと大きいサイズでもよく、同じサイズでもよい。Ｃｗについては特に限定はなく、Ｃｃ及びＣｇより小さいサイズでもよく、同じサイズでもよい。
その他、本発明の観点を逸脱しない範囲で、種々の変更が可能である。
【符号の説明】
【０１０６】
１０ａ ・・・Ｐ型半導体領域、１０ｂ ・・・Ｎ型半導体領域、１１ ・・・素子分離絶縁膜、１２ａ，１２ｂ ・・・エクステンション領域、１３ａ，１３ｂ ・・・ソースドレイン領域、１４ ・・・高融点金属シリサイド層、２０ ・・・ゲート絶縁膜、２１，２１ａ，２１ｂ ・・・ゲート電極、２２，２２ｂ ・・・サイドウォール絶縁膜、２３ ・・・高融点金属シリサイド層、３０ ・・・層間絶縁膜、３１ ・・・プラグ、３２ ・・・上層配線、ＭＣ，ＭＣ１１〜ＭＣ２４ ・・・メモリセル，Ｐ１ ・・・第１Ｐ型半導体領域、Ｐ２ ・・・第２Ｐ型半導体領域、Ｎ１ ・・・第１Ｎ型半導体領域、Ｎ２ ・・・第２Ｎ型半導体領域、ＬＴｒ ・・・ロードトランジスタ、ＬＴｒ１ ・・・第１ロードトランジスタ、ＬＴｒ２ ・・・第２ロードトランジスタ、ＤＴｒ ・・・ドライバトランジスタ、ＤＴｒ１ ・・・第１ドライバトランジスタ、ＤＴｒ２ ・・・第２ドライバトランジスタ、ＴＴｒ ・・・転送トランジスタ、ＴＴｒ１ ・・・第１転送トランジスタ、ＴＴｒ２ ・・・第２転送トランジスタ、Ｉ ・・・素子分離絶縁膜、Ｃｂ ・・・ビットコンタクト、Ｃｎ ・・・記憶ノードコンタクト、Ｃｗ ・・・ワードコンタクト、Ｃｃ ・・・電源電位コンタクト、Ｃｇ ・・・接地コンタクト、Ｃｓ ・・・共通コンタクト、ＷＬ ・・・ワードライン、ＢＬ ・・・ビットライン、ＢＬ／ ・・・反転ビットライン、ＮＤ ・・・第１記憶ノード、ＮＤ／ ・・・第２記憶ノード、Ｇ１ ・・・第１ゲート電極、Ｇ２ ・・・第２ゲート電極、Ｇ３ ・・・第３ゲート電極、Ｇ４ ・・・第４ゲート電極、Ｇ５ ・・・第５ゲート電極、Ｇ６ ・・・第６ゲート電極
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に、１メモリセルが６個のトランジスタを有するＳＲＡＭ（Static Random Access Memory）などの電界効果トランジスタを２個以上有する半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置としては、例えばＤＲＡＭ（Dynamic Random Access Memory）及びＳＲＡＭ（Static Random Access Memory）などが広く用いられている。
ＳＲＡＭのメモリセルは、いくつかのタイプが知られている。例えば、最小で2つのＰＭＯＳ（p-channel metal-oxide-semiconductor）トランジスタと4つのＮＭＯＳ（n-channel metal-oxide-semiconductor）トランジスタの計6つのＭＯＳＦＥＴ（MOS field effect transistor）から構成される。
【０００３】
ＳＲＡＭは、ＤＲＡＭのようなトランジスタ以外にメモリ専用のキャパシタなどが必要となる半導体記憶装置に比較して、ピュアロジックプロセスとの親和性も良い。また、ＤＲＡＭのような記憶データのリフレッシュ動作が不要で周辺回路を簡易化でき、高速アクセスが可能である利点を有し、キャッシュメモリや携帯端末のメモリなどの高速性や簡易性が要求される比較的小容量の記憶装置として広く使用されている。
【０００４】
図１４（ａ）は６つのＭＯＳＦＥＴ（以下トランジスタと称する）を有するＳＲＡＭメモリセルの等価回路図である。
例えば、第１ロードトランジスタＬＴｒ１、第２ロードトランジスタＬＴｒ２、第１ドライバトランジスタＤＴｒ１、第２ドライバトランジスタＤＴｒ２、第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２を有する。
例えば、第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２はＰＭＯＳトランジスタである。第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２はＮＭＯＳトランジスタである。第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２はＮＭＯＳトランジスタである。
【０００５】
第１ロードトランジスタＬＴｒ１と第１ドライバトランジスタＤＴｒ１は、ドレインが第１記憶ノードＮＤに、ゲートが第２記憶ノードＮＤ／にそれぞれ接続されている。第１ロードトランジスタＬＴｒ１のソースは電源電位Ｖｃに、第１ドライバトランジスタＤＴｒ１のソースは基準電位Ｖｓにそれぞれ接続されている。この第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によって、第２記憶ノードＮＤ／を入力、第１記憶ノードＮＤを出力とする１つのＣＭＯＳインバータが形成されている。
【０００６】
また、第２ロードトランジスタＬＴｒ２と第２ドライバトランジスタＤＴｒ２は、ドレインが第２記憶ノードＮＤ／に、ゲートが第１記憶ノードＮＤにそれぞれ接続されている。第２ロードトランジスタＬＴｒ２のソースは電源電位Ｖｃに、第２ドライバトランジスタＤＴｒ２のソースは基準電位Ｖｓにそれぞれ接続されている。この第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によって、第１記憶ノードＮＤを入力、第２記憶ノードＮＤ／を出力とする１つのＣＭＯＳインバータが形成されている。
【０００７】
第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によるＣＭＯＳインバータと、第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によるＣＭＯＳインバータとは、互いの入力及び出力がリング状に接続されている。これによりフリップフロップと称せられる１つの記憶回路が構成されている。
【０００８】
また、第１転送トランジスタＴＴｒ１は、ゲートがワードラインＷＬに、ドレインがビットラインＢＬに、ソースが第１記憶ノードＮＤにそれぞれ接続されている。もう１つの第２転送トランジスタＴＴｒ２は、ゲートがワードラインＷＬに、ドレインが反転ビットラインＢＬ／に、ソースが第２記憶ノードＮＤ／にそれぞれ接続されている。
【０００９】
図１４（ｂ）は、従来例に係るメモリセルのレイアウトを示す平面図であり、図面上６つのトランジスタを有する１個のメモリセルＭＣを示している。
例えば、第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２が素子分離絶縁膜Ｉで分離されている。
第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２は、例えばそれぞれ半導体基板に形成されたウェルで構成される。
【００１０】
上記の６個のトランジスタを構成する位置において、各半導体領域上を横切るように第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、第３ゲート電極Ｇ３、第４ゲート電極Ｇ４、第５ゲート電極Ｇ５、第６ゲート電極Ｇ６がそれぞれ図示のレイアウトで形成されている。
ここで、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２は、連続した導電層として構成されており、第４ゲート電極Ｇ４及び第５ゲート電極Ｇ５も同様である。
【００１１】
さらに、各ゲート電極の形成領域を除く領域の各半導体領域の表層部分にソースドレイン領域が形成されている。上記のようにして、第１ロードトランジスタＬＴｒ１、第２ロードトランジスタＬＴｒ２、第１ドライバトランジスタＤＴｒ１、第２ドライバトランジスタＤＴｒ２、第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２がそれぞれ構成されている。
以下において、第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２をまとめてロードトランジスタＬＴｒと称する。また、第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２をまとめてドライバトランジスタＤＴｒと称する。また、第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２をまとめて転送トランジスタＴＴｒと称する。
【００１２】
ここで、ＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１のソースドレイン領域から、第５ゲート電極Ｇ５に及ぶ領域までが連通して開口された共通コンタクトＣｓ１が形成されている。共通コンタクトＣｓ１は、第５ゲート電極Ｇ５と第１ロードトランジスタＬＴｒ１のソースドレイン領域を接続する。
【００１３】
また、第１ドライバトランジスタＤＴｒ１と第１転送トランジスタＴＴｒ１を接続するソースドレイン領域に開口部が形成されて、記憶ノードコンタクトＣｎ１が形成されている。
共通コンタクトＣｓ１と記憶ノードコンタクトＣｎ１は上層配線で接続され、この部分が図１４（ａ）に示す第１記憶ノードＮＤとなる。
【００１４】
また、ＰＭＯＳトランジスタである第２ロードトランジスタＬＴｒ２のソースドレイン領域から、第２ゲート電極Ｇ２に及ぶ領域までが連通して開口された共通コンタクトＣｓ２が形成されている。共通コンタクトＣｓ２は、第２ゲート電極Ｇ２と第２ロードトランジスタＬＴｒ２のソースドレイン領域を接続する。
【００１５】
また、第２ドライバトランジスタＤＴｒ２と第２転送トランジスタＴＴｒ２を接続するソースドレイン領域に開口部が形成されて、記憶ノードコンタクトＣｎ２が形成されている。
共通コンタクトＣｓ２と記憶ノードコンタクトＣｎ２は上記と同様に上層配線で接続され、この部分が図１４（ａ）に示す第２記憶ノードＮＤ／となる。
【００１６】
第１転送トランジスタＴＴｒ１の他方のソースドレイン領域にビットコンタクトＣｂ１が形成され、ビットラインＢＬに接続されている。
また、第２転送トランジスタＴＴｒ２の他方のソースドレイン領域にビットコンタクトＣｂ２が形成され、反転ビットラインＢＬ／に接続されている。
【００１７】
第１転送トランジスタＴＴｒ１を構成する第３ゲート電極Ｇ３にワードコンタクトＣｗ１が形成され、ワードラインＷＬに接続されている。
また、第２転送トランジスタＴＴｒ２を構成する第６ゲート電極Ｇ６にワードコンタクトＣｗ２が形成され、ワードラインＷＬに接続されている。
【００１８】
第１ドライバトランジスタＤＴｒ１の他方のソースドレイン領域に接地コンタクトＣｇ１が形成され、また、第２ドライバトランジスタＤＴｒ２の他方のソースドレイン領域に接地コンタクトＣｇ２が形成され、それぞれ基準電位Ｖｓが印加される。
第１ロードトランジスタＬＴｒ１の他方のソースドレイン領域に電源電位コンタクトＣｃ１が形成され、また、第２ロードトランジスタＬＴｒ２の他方のソースドレイン領域に電源電位コンタクトＣｃ２が形成され、それぞれ電源電位Ｖｃが印加される。
【００１９】
上記のようにして、１つのメモリセルＭＣが構成されている。
従来例に係るメモリセルＭＣの面積は、例えば図１４（ｂ）におけるＬ１が１．０μｍ、Ｌ２が０．４１μｍ程度である。
【００２０】
図１５は、従来例に係るメモリセルのレイアウトを示す平面図であり、図面上８つのメモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４，ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４を示している。
各メモリセルは、それぞれ図１４（ｂ）に示す構成を有するが、隣接するメモリセルに対して鏡面反転させたパターンとなっている。
図１５においては、ビットコンタクトＣｂ１とビットコンタクトＣｂ２をまとめてビットコンタクトＣｂと称する。また、記憶ノードコンタクトＣｎ１と記憶ノードコンタクトＣｎ２をまとめて記憶ノードコンタクトＣｎと称し、接地コンタクトＣｇ１と接地コンタクトＣｇ２をまとめて接地コンタクトＣｇと称する。
また、共通コンタクトＣｓ１と共通コンタクトＣｓ２をまとめて共通コンタクトＣｓと称し、電源電位コンタクトＣｃ１と電源電位コンタクトＣｃ２をまとめて電源電位コンタクトＣｃと称する。
また、ワードコンタクトＣｗ１とワードコンタクトＣｗ２をまとめてワードコンタクトＣｗと称する。
上記のビットコンタクトＣｂ、ワードコンタクトＣｗ、電源電位コンタクトＣｃ及び接地コンタクトＣｇは、それぞれ、隣接するメモリセル間で共有されている。
【００２１】
図１６（ａ）は、図１５中のＡ−Ａ’における断面図であり、図１６（ｂ）は図１５中のＢ−Ｂ’における断面図である。
図１６（ａ）は、ビットコンタクトＣｂ、記憶ノードコンタクトＣｎ及び接地コンタクトＣｇを含む面での断面であり、図１６（ｂ）は、共通コンタクトＣｓ及び電源電位コンタクトＣｃを含む面での断面である。
【００２２】
例えば、半導体基板に上記の第１Ｐ型半導体領域Ｐ１となるＰ型半導体領域１１０ａ及び第１Ｎ型半導体領域Ｎ１となるＮ型半導体領域１１０ｂが、それぞれウェルとして形成されている。Ｐ型半導体領域１１０ａ及びＮ型半導体領域１１０ｂは、ＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁膜１１１で区分されている。
【００２３】
Ｐ型半導体領域１１０ａ及びＮ型半導体領域１１０ｂにおいて、トランジスタのチャネル形成流域上における表層に酸化シリコンなどからなるゲート絶縁膜１２０がそれぞれ形成されている。その上層にポリシリコンなどからなり、上記の第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２となるゲート電極１２１ａが形成されている。
Ｐ型半導体領域１１０ａにおいて、ゲート絶縁膜１２０の上層にポリシリコンなどからなり、上記の第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２となるゲート電極１２１ａが形成されている。
また、Ｎ型半導体領域１１０ｂにおいて、ゲート絶縁膜１２０の上層にポリシリコンなどからなり、上記の第３ゲート電極Ｇ３及び第５ゲート電極Ｇ５となるゲート電極１２１ｂが形成されている。
【００２４】
また、ゲート電極１２１ａ及びゲート電極１２１ｂの側部における半導体基板上にサイドウォール絶縁膜１２２が形成されている。
Ｐ型半導体領域１１０ａにおいて、サイドウォール絶縁膜１２２の下部における半導体基板中にＮ型のエクステンション領域１１２ａあるいはＬＤＤ（Lightly Doped Drain）領域と称せられる浅い不純物領域が形成されている。さらにサイドウォール絶縁膜１２２の側部における半導体基板中にＮ型のソースドレイン領域１１３ａが形成されている。
Ｎ型半導体領域１１０ｂにおいて、サイドウォール絶縁膜１２２の下部における半導体基板中にＰ型のエクステンション領域１１２あるいはＬＤＤ領域が形成されている。さらにサイドウォール絶縁膜１２２の側部における半導体基板中にＰ型のソースドレイン領域１１３ｂが形成されている。
【００２５】
上記のようにして、ドライバトランジスタＤＴｒ、転送トランジスタＴＴｒ及びロードトランジスタＬＴｒが形成されている。
ドライバトランジスタＤＴｒ、転送トランジスタＴＴｒ及びロードトランジスタＬＴｒを被覆して、全面に酸化シリコンなどからなる層間絶縁膜１３０が形成されている。
【００２６】
Ｐ型半導体領域１１０ａにおいて、層間絶縁膜１３０に対して、隣接するメモリセルの転送トランジスタＴＴｒの間の領域へのビットコンタクトＣｂが開口されている。また、ドライバトランジスタＤＴｒと転送トランジスタＴＴｒの間の領域への記憶ノードコンタクトＣｎが開口されている。また、隣接するメモリセルのドライバトランジスタＤＴｒの間の領域への接地コンタクトＣｇが開口されている。
【００２７】
Ｎ型半導体領域１１０ｂにおいては、隣接するメモリセルのロードトランジスタＬＴｒの間の領域への電源電位コンタクトＣｃが開口されている。
また、ロードトランジスタＬＴｒのソースドレイン領域からと同一メモリセルの他方のロードトランジスタのゲート電極までを連通して開口する共通コンタクトＣｓが開口されている。
共通コンタクトＣｓ内のサイドウォール絶縁膜１２２は、他の部分のサイドウォール絶縁膜より後退している。
【００２８】
ビットコンタクトＣｂ、記憶ノードコンタクトＣｎ、接地コンタクトＣｇ、電源電位コンタクトＣｃ及び共通コンタクトＣｓの内部に、導電性材料によるプラグ１３１が埋め込まれている。
上記のプラグ１３１に接続して、パターニングされた導電性材料により上層配線１３２が形成されている。
上記の層間絶縁膜１３０及び上層配線１３２の上層に、さらなる絶縁膜及び配線が適宜積層されている。
【００２９】
例えば、第３ゲート電極Ｇ３のゲート長は４０ｎｍ程度であり、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２のゲート長は５０ｎｍ程度である。
接地コンタクトＣｇ、電源電位コンタクトＣｃ、ワードコンタクトＣｗ、記憶ノードコンタクトＣｎ、ビットコンタクトＣｂの各コンタクトは８０ｎｍ×８０ｎｍ程度の大きさである。
また、接地コンタクトＣｇ、電源電位コンタクトＣｃ、記憶ノードコンタクトＣｎ、ビットコンタクトＣｂと近接するゲート電極の間の距離は４０ｎｍ程度である。
【００３０】
ＬＳＩの微細化大容量化に伴い、ＳＲＡＭの面積縮小も重要な課題となっている。
そのためには、コンタクト径の縮小も必要になるが、接触面積低減によるコンタクト抵抗増大が避けられない状態である。コンタクト抵抗増大は、ＳＲＡＭの動作マージン、特に低電圧動作マージンに対して大きな問題が生じる。
【００３１】
コンタクト抵抗増大により、ＳＲＡＭの動作マージンが悪化する理由を簡単に説明する。図１７（ａ）〜（ｃ）は、ＳＲＡＭの代表的な特性であるＳＮＭ（Static-Noise-Margin）を示す模式図である。ＳＮＭはふたつの左右インバータ特性を掛け合わせたもので、例えば図１７（ａ）に標準的なＳＮＭを示す。２つの曲線内の面積（Ｓ１，Ｓ２）が大きいほど、外部からのノイズに強く、良好なメモリ保持特性を有する。
しかし、低電圧化すると、図１７（ｂ）に示すようにＸ軸Ｙ軸に示されるＶｄｄが小さくなり、それに伴いＳＮＭが小さくなり、メモリ動作が不安定となる。
【００３２】
また、図１７（ｃ）は、接地コンタクトＣｇ及び電源電位コンタクトＣｃのコンタクト抵抗が上昇した際のＳＮＭを示す。
図１７（ｃ）に示すように、コンタクト部で電圧低下が生じるとＳＲＡＭのＴｒに加わる実行的な電圧が低下し、よりＳＮＭが小さくなって低電圧動作不良を招くことになる。
【００３３】
このように、コンタクトの微細化によってコンタクト抵抗の増加が生じると、低電圧動作マージンの悪化を避けることは難しい。
よって、微細化がすすんだＳＲＡＭセルにおいてもコンタクト径を確保することが非常に重要となる。
【００３４】
共通コンタクトＣｓは、第２ゲート電極Ｇ２と第２Ｎ型半導体領域Ｎ２とを同電位とするため、また、第５ゲート電極Ｇ５と第１Ｎ型半導体領域Ｎ１とを同電位とするため、これらを連通した大きなコンタクトとされている。
一方、電源電位コンタクトＣｃ，接地コンタクトＣｇ，ビットコンタクトＣｂ，記憶ノードコンタクトＣｎは、ゲート電極及びサイドウォール絶縁膜に対してある程度マージンをもって設計されている。
このため、コンタクト径が小さくなってしまい、コンタクト抵抗上昇をもたらす。特に、前述したとおり、電源電位コンタクトＣｃ及び接地コンタクトＣｇのコンタクト抵抗増大は低電圧動作に大きな影響を与える。
【００３５】
例えば、特許文献１には、ＳＲＡＭセルアレイ内部に自己整合コンタクトを形成し、コンタクト径を確保する方法が提案されている。
【００３６】
また、例えば、特許文献２には、ＳＲＡＭのような高密度である特定箇所のゲートサイドウォールスペーサを選択的に除去し、コンタクトが形成しやすい方法が提案されている。
【００３７】
特許文献１及び特許文献２の方法は、ＳＲＡＭのコンタクト径を確保し、抵抗の悪化を回避するには有効ではあるが、通常のプロセスに対して、あきらかに複雑であり、工程数が大きく増加し、製造コスト増大や、歩留まり低下につながる。
【００３８】
図１４（ｂ）及び図１５に示すように、電源電位コンタクトＣｃ，接地コンタクトＣｇ，ビットコンタクトＣｂ，記憶ノードコンタクトＣｎの各コンタクトは、ゲート電極及びサイドウォール絶縁膜に対して、ある程度距離マージンをもって設計されている。これは、以下の理由による。
【００３９】
図１６（ａ）及び（ｂ）に示すように、サイドウォール絶縁膜１２２の下はエクステンション領域またはＬＤＤ領域と呼ばれる、浅い不純物領域で形成されており、コンタクトがサイドウォールを突き抜いてしまう可能性がある。コンタクトが浅い不純物領域をも突き抜くと電気的ショートが発生し、リークの原因となる。
【先行技術文献】
【特許文献】
【００４０】
【特許文献１】特開２０００−２３２０７６号公報
【特許文献２】特開２０００−９１４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【００４１】
本発明の課題は、上記のようなＳＲＡＭにおいて、コンタクトの微細化をするとリークの発生を回避することが困難であることである。
【課題を解決するための手段】
【００４２】
本発明の半導体記憶装置は、半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、前記第１記憶ノードに接続する第１転送トランジスタと、前記第２記憶ノードに接続する第２転送トランジスタとを有し、前記第１転送トランジスタを介してビットラインに、前記第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積されており、前記第１ドライバトランジスタと前記第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、前記第１ロードトランジスタと前記第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃの径が、前記第１ロードトランジスタのソースドレイン領域と前記第２ロードトランジスタのゲート電極を接続し、前記第２ロードトランジスタのソースドレイン領域と前記第１ロードトランジスタのゲート電極を接続する共通コンタクトＣｓを除く他のコンタクトの径より大きく形成されている。
【００４３】
上記の本発明の半導体記憶装置は、半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、第１記憶ノードに接続する第１転送トランジスタと、第２記憶ノードに接続する第２転送トランジスタとを有し、第１転送トランジスタを介してビットラインに、第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積された半導体記憶装置である。
ここで、第１ドライバトランジスタと第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、第１ロードトランジスタと第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃの径が、第１ロードトランジスタのソースドレイン領域と第２ロードトランジスタのゲート電極を接続し、第２ロードトランジスタのソースドレイン領域と第１ロードトランジスタのゲート電極を接続する共通コンタクトＣｓを除く他のコンタクトの径より大きく形成されている。
【００４４】
また、本発明の半導体記憶装置の製造方法は、半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、前記第１記憶ノードに接続する第１転送トランジスタと、前記第２記憶ノードに接続する第２転送トランジスタとを有し、前記第１転送トランジスタを介してビットラインに、前記第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積された半導体記憶装置を製造するために、前記半導体基板における前記第１ドライバトランジスタ、前記第１ロードトランジスタ、前記第１転送トランジスタ、前記第２ドライバトランジスタ、前記第２ロードトランジスタ及び前記第２転送トランジスタのチャネル形成領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側部における前記半導体基板にソースドレイン領域を形成する工程と、前記半導体基板における前記第１ドライバトランジスタ、前記第１ロードトランジスタ、前記第１転送トランジスタ、前記第２ドライバトランジスタ、前記第２ロードトランジスタ及び前記第２転送トランジスタを被覆する絶縁膜を形成する工程と、前記絶縁膜に対して、前記第１ドライバトランジスタと前記第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、前記第１ロードトランジスタと前記第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃと、前記第１ロードトランジスタのソースドレイン領域と前記第２ロードトランジスタのゲート電極を接続し、前記第２ロードトランジスタのソースドレイン領域と前記第１ロードトランジスタのゲート電極を接続する共通コンタクトＣｓを含むコンタクトを開口する工程とを有し、基準電位を印加するための前記接地コンタクトＣｇと、電源電位を印加するための前記電源電位コンタクトＣｃの径を、前記共通コンタクトＣｓを除く他のコンタクトの径より大きく形成する。
【００４５】
上記の本発明の半導体記憶装置の製造方法は、半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、第１記憶ノードに接続する第１転送トランジスタと、第２記憶ノードに接続する第２転送トランジスタとを有し、第１転送トランジスタを介してビットラインに、第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積された半導体記憶装置の製造方法である。
まず、半導体基板における第１ドライバトランジスタ、第１ロードトランジスタ、第１転送トランジスタ、第２ドライバトランジスタ、第２ロードトランジスタ及び第２転送トランジスタのチャネル形成領域上にゲート絶縁膜を形成する。
次に、ゲート絶縁膜上にゲート電極を形成する。
次に、ゲート電極の側部における半導体基板にソースドレイン領域を形成する。
次に、半導体基板における第１ドライバトランジスタ、第１ロードトランジスタ、第１転送トランジスタ、第２ドライバトランジスタ、第２ロードトランジスタ及び第２転送トランジスタを被覆する絶縁膜を形成する。
次に、絶縁膜に対して、第１ドライバトランジスタと第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、第１ロードトランジスタと第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃと、第１ロードトランジスタのソースドレイン領域と第２ロードトランジスタのゲート電極を接続し、第２ロードトランジスタのソースドレイン領域と第１ロードトランジスタのゲート電極を接続する共通コンタクトＣｓを含むコンタクトを開口する。
ここで、基準電位を印加するための前記接地コンタクトＣｇと、電源電位を印加するための前記電源電位コンタクトＣｃの径を、共通コンタクトＣｓを除く他のコンタクトの径より大きく形成する。
【発明の効果】
【００４６】
本発明の半導体記憶装置は、６トランジスタ型ＳＲＡＭにおいて、基準電位を印加するための接地コンタクトＣｇと、電源電位を印加するための前記電源電位コンタクトＣｃの径が、共通コンタクトＣｓを除く他のコンタクトの径より大きく形成されている。これにより、コンタクトの微細化が可能であり、接地コンタクトＣｇと電源電位コンタクトＣｃはエクステンション領域などの浅い不純物領域を突き抜けても突き抜けた部分の半導体領域と同電位で動作されるので、リークの発生を回避することができる。
【００４７】
本発明の半導体記憶装置の製造方法は、６トランジスタ型ＳＲＡＭにおいて、基準電位を印加するための接地コンタクトＣｇと、電源電位を印加するための前記電源電位コンタクトＣｃの径を、共通コンタクトＣｓを除く他のコンタクトの径より大きく形成する。このため、コンタクトの微細化が可能であり、接地コンタクトＣｇと電源電位コンタクトＣｃはエクステンション領域などの浅い不純物領域を突き抜けても突き抜けた部分の半導体領域と同電位で動作されるので、リークの発生を回避することができる。
【図面の簡単な説明】
【００４８】
【図１】図１（ａ）は本発明の第１実施形態に係る半導体記憶装置における６つのＭＯＳＦＥＴを有する１つのメモリセルの等価回路図であり、図１（ｂ）は第１実施形態に係る半導体記憶装置における１つのメモリセルのレイアウトを示す平面図である。
【図２】図２は本発明の第１実施形態に係る半導体記憶装置の８つのメモリセルのレイアウトを示す平面図である。
【図３】図３（ａ）は図２中のＡ−Ａ’における断面図であり、図３（ｂ）はＢ−Ｂ’における断面図である。
【図４】図４（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。
【図９】図９（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。
【図１０】図１０（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。
【図１１】図１１は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。
【図１２】図１２は本発明の第２実施形態に係る半導体記憶装置における１つのメモリセルのレイアウトを示す平面図である。
【図１３】図１３は本発明の第２実施形態に係る半導体記憶装置の８つのメモリセルのレイアウトを示す平面図である。
【図１４】図１４（ａ）は従来例に係る半導体記憶装置における６つのＭＯＳＦＥＴを有する１つのメモリセルの等価回路図であり、図１４（ｂ）は従来例に係る半導体記憶装置における１つのメモリセルのレイアウトを示す平面図である。
【図１５】図１５は従来例に係る半導体記憶装置の８つのメモリセルのレイアウトを示す平面図である。
【図１６】図１６（ａ）は図１５中のＡ−Ａ’における断面図であり、図１６（ｂ）はＢ−Ｂ’における断面図である。
【図１７】図１７（ａ）〜（ｃ）は、ＳＲＡＭの代表的な特性であるＳＮＭ（Static-Noise-Margin）を示す模式図である。
【発明を実施するための形態】
【００４９】
以下、本発明の実施形態に係る半導体記憶装置及びその製造方法について図面を参照して説明する。
【００５０】
尚、説明は以下の順序で行う。
１．第１実施形態（Ｃｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＜Ｃｓである形態）
２．第２実施形態（Ｃｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＝Ｃｓである形態）
【００５１】
＜第１実施形態＞
［半導体記憶装置のレイアウト］
本実施形態に係る半導体記憶装置はＳＲＡＭである。
図１（ａ）は、本実施形態に係るＳＲＡＭにおける６つのＭＯＳＦＥＴを有する１つのメモリセルの等価回路図である。本実施形態に係るＳＲＡＭは、この構成のメモリセルが複数個集積されている。
【００５２】
例えば、第１ロードトランジスタＬＴｒ１、第２ロードトランジスタＬＴｒ２、第１ドライバトランジスタＤＴｒ１、第２ドライバトランジスタＤＴｒ２、第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２を有する。
例えば、第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２はＰＭＯＳトランジスタである。第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２はＮＭＯＳトランジスタである。第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２はＮＭＯＳトランジスタである。
【００５３】
第１ロードトランジスタＬＴｒ１と第１ドライバトランジスタＤＴｒ１は、ドレインが第１記憶ノードＮＤに、ゲートが第２記憶ノードＮＤ／にそれぞれ接続されている。第１ロードトランジスタＬＴｒ１のソースは電源電位Ｖｃに、第１ドライバトランジスタＤＴｒ１のソースは基準電位Ｖｓにそれぞれ接続されている。この第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によって、第２記憶ノードＮＤ／を入力、第１記憶ノードＮＤを出力とする１つのＣＭＯＳインバータが形成されている。
【００５４】
また、第２ロードトランジスタＬＴｒ２と第２ドライバトランジスタＤＴｒ２は、ドレインが第２記憶ノードＮＤ／に、ゲートが第１記憶ノードＮＤにそれぞれ接続されている。第２ロードトランジスタＬＴｒ２のソースは電源電位Ｖｃに、第２ドライバトランジスタＤＴｒ２のソースは基準電位Ｖｓにそれぞれ接続されている。この第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によって、第１記憶ノードＮＤを入力、第２記憶ノードＮＤ／を出力とする１つのＣＭＯＳインバータが形成されている。
【００５５】
第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によるＣＭＯＳインバータと、第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によるＣＭＯＳインバータとは、互いの入力及び出力がリング状に接続されている。これによりフリップフロップと称せられる１つの記憶回路が構成されている。
【００５６】
また、第１転送トランジスタＴＴｒ１は、ゲートがワードラインＷＬに、ドレインがビットラインＢＬに、ソースが第１記憶ノードＮＤにそれぞれ接続されている。もう１つの第２転送トランジスタＴＴｒ２は、ゲートがワードラインＷＬに、ドレインが反転ビットラインＢＬ／に、ソースが第２記憶ノードＮＤ／にそれぞれ接続されている。
【００５７】
図１（ｂ）は、本実施形態に係るメモリセルのレイアウトを示す平面図であり、図面上６つのトランジスタを有する１個のメモリセルＭＣを示している。
例えば、第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２が素子分離絶縁膜Ｉで分離されている。
第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２は、例えばそれぞれ半導体基板に形成されたウェルで構成される。
【００５８】
上記の６個のトランジスタを構成する位置において、各半導体領域上を横切るように第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、第３ゲート電極Ｇ３、第４ゲート電極Ｇ４、第５ゲート電極Ｇ５、第６ゲート電極Ｇ６がそれぞれ図示のレイアウトで形成されている。ここで、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２は、連続した導電層として構成されており、第４ゲート電極Ｇ４及び第５ゲート電極Ｇ５も同様である。
【００５９】
さらに、各ゲート電極の形成領域を除く領域の各半導体領域の表層部分にソースドレイン領域が形成されている。上記のようにして、第１ロードトランジスタＬＴｒ１、第２ロードトランジスタＬＴｒ２、第１ドライバトランジスタＤＴｒ１、第２ドライバトランジスタＤＴｒ２、第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２がそれぞれ構成されている。
以下において、第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２をまとめてロードトランジスタＬＴｒと称する。また、第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２をまとめてドライバトランジスタＤＴｒと称する。また、第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２をまとめて転送トランジスタＴＴｒと称する。
【００６０】
ここで、ＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１のソースドレイン領域から、第５ゲート電極Ｇ５に及ぶ領域までが連通して開口された共通コンタクトＣｓ１が形成されている。共通コンタクトＣｓ１は、第５ゲート電極Ｇ５と第１ロードトランジスタＬＴｒ１のソースドレイン領域を接続する。
【００６１】
また、第１ドライバトランジスタＤＴｒ１と第１転送トランジスタＴＴｒ１を接続するソースドレイン領域に開口部が形成されて、記憶ノードコンタクトＣｎ１が形成されている。
共通コンタクトＣｓ１と記憶ノードコンタクトＣｎ１は上層配線で接続され、この部分が図１（ａ）に示す第１記憶ノードＮＤとなる。
【００６２】
また、ＰＭＯＳトランジスタである第２ロードトランジスタＬＴｒ２のソースドレイン領域から、第２ゲート電極Ｇ２に及ぶ領域までが連通して開口された共通コンタクトＣｓ２が形成されている。共通コンタクトＣｓ２は、第２ゲート電極Ｇ２と第２ロードトランジスタＬＴｒ２のソースドレイン領域を接続する。
【００６３】
また、第２ドライバトランジスタＤＴｒ２と第２転送トランジスタＴＴｒ２を接続するソースドレイン領域に開口部が形成されて、記憶ノードコンタクトＣｎ２が形成されている。
共通コンタクトＣｓ２と記憶ノードコンタクトＣｎ２は上記と同様に上層配線で接続され、この部分が図１（ａ）に示す第２記憶ノードＮＤ／となる。
【００６４】
第１転送トランジスタＴＴｒ１の他方のソースドレイン領域にビットコンタクトＣｂ１が形成され、ビットラインＢＬに接続されている。
また、第２転送トランジスタＴＴｒ２の他方のソースドレイン領域にビットコンタクトＣｂ２が形成され、反転ビットラインＢＬ／に接続されている。
【００６５】
第１転送トランジスタＴＴｒ１を構成する第３ゲート電極Ｇ３にワードコンタクトＣｗ１が形成され、ワードラインＷＬに接続されている。
また、第２転送トランジスタＴＴｒ２を構成する第６ゲート電極Ｇ６にワードコンタクトＣｗ２が形成され、ワードラインＷＬに接続されている。
【００６６】
第１ドライバトランジスタＤＴｒ１の他方のソースドレイン領域に接地コンタクトＣｇ１が形成され、また、第２ドライバトランジスタＤＴｒ２の他方のソースドレイン領域に接地コンタクトＣｇ２が形成され、それぞれ基準電位Ｖｓが印加される。
第１ロードトランジスタＬＴｒ１の他方のソースドレイン領域に電源電位コンタクトＣｃ１が形成され、また、第２ロードトランジスタＬＴｒ２の他方のソースドレイン領域に電源電位コンタクトＣｃ２が形成され、それぞれ電源電位Ｖｃが印加される。
【００６７】
以下においては、ビットコンタクトＣｂ１とビットコンタクトＣｂ２をまとめてビットコンタクトＣｂと称する。また、記憶ノードコンタクトＣｎ１と記憶ノードコンタクトＣｎ２をまとめて記憶ノードコンタクトＣｎと称する。また、接地コンタクトＣｇ１と接地コンタクトＣｇ２をまとめて接地コンタクトＣｇと称する。
また、共通コンタクトＣｓ１と共通コンタクトＣｓ２をまとめて共通コンタクトＣｓと称し、電源電位コンタクトＣｃ１と電源電位コンタクトＣｃ２をまとめて電源電位コンタクトＣｃと称する。
また、ワードコンタクトＣｗ１とワードコンタクトＣｗ２をまとめてワードコンタクトＣｗと称する。
【００６８】
上記のようにして、１つのメモリセルＭＣが構成されている。
本実施形態のメモリセルＭＣにおいては、上記の基準電位を印加するための接地コンタクトＣｇと、電源電位を印加するための電源電位コンタクトＣｃの径が、共通コンタクトＣｓを除く他のコンタクトの径より大きく形成されている。
具体的には、接地コンタクトＣｇ、電源電位コンタクトＣｃ、共通コンタクトＣｓ、記憶ノードコンタクトＣｎ、ビットコンタクトＣｂ、ワードコンタクトＣｗの径について、Ｃｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＜Ｃｓとなっている。
【００６９】
図２は、本実施形態に係るメモリセルのレイアウトを示す平面図であり、図面上８つのメモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４，ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４を示している。
各メモリセルは、それぞれ図１（ｂ）に示す構成を有するが、隣接するメモリセルに対して鏡面反転させたパターンとなっている。
上記のビットコンタクトＣｂ、ワードコンタクトＣｗ、電源電位コンタクトＣｃ及び接地コンタクトＣｇは、それぞれ、隣接するメモリセル間で共有されている。
【００７０】
［半導体記憶装置の断面構成］
図３（ａ）は、図２中のＡ−Ａ’における断面図であり、図３（ｂ）は図２中のＢ−Ｂ’における断面図である。
図３（ａ）は、ビットコンタクトＣｂ、記憶ノードコンタクトＣｎ及び接地コンタクトＣｇを含む面での断面であり、図３（ｂ）は、共通コンタクトＣｓ及び電源電位コンタクトＣｃを含む面での断面である。
【００７１】
例えば、半導体基板に上記の第１Ｐ型半導体領域Ｐ１となるＰ型半導体領域１０ａ及び第１Ｎ型半導体領域Ｎ１となるＮ型半導体領域１０ｂが、それぞれウェルとして形成されている。Ｐ型半導体領域１０ａ及びＮ型半導体領域１０ｂは、ＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁膜１１で区分されている。
【００７２】
Ｐ型半導体領域１０ａ及びＮ型半導体領域１０ｂにおいて、トランジスタのチャネル形成流域上における表層に酸化シリコンなどからなるゲート絶縁膜２０がそれぞれ形成されている。その上層にポリシリコンなどからなり、上記の第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２となるゲート電極２１ａが形成されている。
Ｐ型半導体領域１０ａにおいて、ゲート絶縁膜２０の上層にポリシリコンなどからなり、上記の第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２となるゲート電極２１ａが形成されている。
また、Ｎ型半導体領域１０ｂにおいて、ゲート絶縁膜２０の上層にポリシリコンなどからなり、上記の第３ゲート電極Ｇ３及び第５ゲート電極Ｇ５となるゲート電極２１ｂが形成されている。
【００７３】
また、ゲート電極２１ａ及びゲート電極２１ｂの側部における半導体基板上にサイドウォール絶縁膜２２が形成されている。
Ｐ型半導体領域１０ａにおいて、サイドウォール絶縁膜２２の下部における半導体基板中にＮ型のエクステンション領域１２ａあるいはＬＤＤ（Lightly Doped Drain）領域と称せられる浅い不純物領域が形成されている。さらにサイドウォール絶縁膜２２の側部における半導体基板中にＮ型のソースドレイン領域１３ａが形成されている。
Ｎ型半導体領域１０ｂにおいて、サイドウォール絶縁膜２２の下部における半導体基板中にＰ型のエクステンション領域１２あるいはＬＤＤ領域が形成されている。さらにサイドウォール絶縁膜２２の側部における半導体基板中にＰ型のソースドレイン領域１３ｂが形成されている。
【００７４】
上記のようにして、ドライバトランジスタＤＴｒ、転送トランジスタＴＴｒ及びロードトランジスタＬＴｒが形成されている。
ドライバトランジスタＤＴｒ、転送トランジスタＴＴｒ及びロードトランジスタＬＴｒを被覆して、全面に酸化シリコンなどからなる層間絶縁膜３０が形成されている。
【００７５】
Ｐ型半導体領域１０ａにおいて、層間絶縁膜３０に対して、隣接するメモリセルの転送トランジスタＴＴｒの間の領域へのビットコンタクトＣｂが開口されている。また、ドライバトランジスタＤＴｒと転送トランジスタＴＴｒの間の領域への記憶ノードコンタクトＣｎが開口されている。また、隣接するメモリセルのドライバトランジスタＤＴｒの間の領域への接地コンタクトＣｇが開口されている。
【００７６】
Ｎ型半導体領域１０ｂにおいては、隣接するメモリセルのロードトランジスタＬＴｒの間の領域への電源電位コンタクトＣｃが開口されている。
また、ロードトランジスタＬＴｒのソースドレイン領域からと同一メモリセルの他方のロードトランジスタのゲート電極までを連通して開口する共通コンタクトＣｓが開口されている。
共通コンタクトＣｓ内のサイドウォール絶縁膜２２は、他の部分のサイドウォール絶縁膜より後退している。
【００７７】
図１（ｂ）、図２及び図３に示すように、接地コンタクトＣｇと電源電位コンタクトＣｃがサイドウォール絶縁膜ＳＤ（２２）の形成領域と重なり領域を有する。
重なり領域におけるサイドウォール絶縁膜ＳＤ（２２）が除去されており、接地コンタクトＣｇと電源電位コンタクトＣｃが共通コンタクトＣｓを除く他のコンタクトより半導体基板と接する面積が大きく形成されている。
【００７８】
ビットコンタクトＣｂ、記憶ノードコンタクトＣｎ、接地コンタクトＣｇ、電源電位コンタクトＣｃ及び共通コンタクトＣｓの内部に、導電性材料によるプラグ３１が埋め込まれている。
上記のプラグ３１に接続して、パターニングされた導電性材料により上層配線３２が形成されている。
上記の層間絶縁膜３０及び上層配線３２の上層に、さらなる絶縁膜及び配線が適宜積層されている。
【００７９】
本実施形態に係るメモリセルＭＣの面積は、例えば図１（ｂ）におけるＬ１が１．０μｍ、Ｌ２が０．４１μｍ程度である。
【００８０】
例えば、第３ゲート電極Ｇ３のゲート長は４０ｎｍ程度であり、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２のゲート長は５０ｎｍ程度である。
例えば、ワードコンタクトＣｗ、記憶ノードコンタクトＣｎ及びビットコンタクトＣｂの各コンタクトは８０ｎｍ×８０ｎｍ程度の大きさである。
例えば、接地コンタクトＣｇ及び電源電位コンタクトＣｃの各コンタクトは１１０ｎｍ×８０ｎｍ程度の大きさである。
また、記憶ノードコンタクトＣｎ及びビットコンタクトＣｂと近接するゲート電極の間の距離は４０ｎｍ程度である。
また、接地コンタクトＣｇ及び電源電位コンタクトＣと近接するゲート電極の間の距離は２５ｎｍ程度である。
【００８１】
ＳＲＡＭ動作において、電源電位コンタクトＣｃ，接地コンタクトＣｇ，ビットコンタクトＣｂ，記憶ノードコンタクトＣｎの各コンタクトの動作電圧範囲は以下のように設定される。
Ｃｃ：Ｖｃｃで固定，Ｃｇ：０Ｖで固定，Ｃｂ：０Ｖ〜Ｖｃｃで変動，Ｃｎ：０Ｖ〜Ｖｃｃで変動
【００８２】
一方 、Ｐ型ウェルは０Ｖで固定され、Ｎ型ウェルはＶｃｃで固定される。
つまり、電源電位コンタクトＣｃとＮ型ウェル及び接地コンタクトＣｇとＰ型ウェルはＳＲＡＭ動作中、常に同電位であることになる。
【００８３】
本実施形態のＳＲＡＭは、低電圧動作確保のために、電源電位コンタクトＣｃ及び接地コンタクトＣｇのコンタクト径をワードコンタクトＣｗ、記憶ノードコンタクトＣｎ及びビットコンタクトＣｂより大きくしている。
上記の構成を実現するため、電源電位コンタクトＣｃ及び接地コンタクトＣｇにおいて、サイドウォール絶縁膜ＳＤ（２２）との重なり領域のサイドウォール絶縁膜ＳＤ（２２）が除去されている。
電源電位コンタクトＣｃ及び接地コンタクトＣｇと半導体基板の活性領域の接触面積を確保した構造となっている。
これにより、電源電位コンタクトＣｃと接地コンタクトＣｇのコンタクト抵抗の悪化を抑制でき、安定な低電圧動作を有するＳＲＡＭ特性が実現できる。
一方、電源電位コンタクトＣｃとＮ型半導体領域１０ｂはＳＲＡＭ動作中、電源電位Ｖｃで同電位である。また、接地コンタクトＣｇとＰ型半導体領域１０ａはＳＲＡＭ動作中、接地電位Ｖｓで同電位である。
このため、電源電位コンタクトＣｃと接地コンタクトＣｇがサイドウォール絶縁膜ＳＤ（２２）を突き抜き、その下のエクステンション領域などの浅い不純物領域を突き抜いたとしても、リークは発生せず、ＳＲＡＭ動作には影響しない。
【００８４】
本実施形態に係る半導体記憶装置によれば、ＳＲＡＭにおいて、基準電位を印加するための接地コンタクトＣｇと、電源電位を印加するための前記電源電位コンタクトＣｃの径が、共通コンタクトＣｓを除く他のコンタクトの径より大きく形成されている。
これにより、コンタクトの微細化が可能であり、接地コンタクトＣｇと電源電位コンタクトＣｃはエクステンション領域などの浅い不純物領域を突き抜けても突き抜けた部分の半導体領域と同電位で動作されるので、リークの発生を回避することができる。
【００８５】
電源電位コンタクトＣｃと接地コンタクトＣｇの径が共通コンタクトを除くコンタクトの径より大きい構成であればよく、コンタクト抵抗の悪化を招かない範囲で各コンタクトを縮小することでメモリセルＭＣ全体のサイズ縮小に寄与することができる。
【００８６】
［半導体記憶装置の製造方法］
次に、本実施形態に係る半導体記憶装置であるＳＲＡＭの製造方法について、図４（ａ）及び（ｂ）〜図１０（ａ）及び（ｂ）の製造方法の製造工程を示す断面図を参照して説明する。
図４（ａ）〜図１０（ａ）は図３（ａ）に対応する断面図であり、図４（ｂ）〜図１０（ｂ）は図３（ｂ）に対応する断面図である。
【００８７】
例えば、図４（ａ）及び（ｂ）に示すように、半導体基板にイオン注入などによりＰ型半導体領域とＮ型半導体領域となる領域を区分するように、ＳＴＩ（Shallow Trench Isolation）法による素子分離絶縁膜１１を形成する。
次に、素子分離絶縁膜１１で区分されたＰ型半導体領域となる領域にイオン注入によりＰ型不純物を導入し、Ｐ型半導体領域１０ａを形成する。また、Ｎ型半導体領域となる領域にイオン注入によりＮ型不純物を導入し、Ｎ型半導体領域１０ｂを形成する。
次に、トランジスタの閾値（Ｖｔｈ）調整のイオン注入を適宜行う。
【００８８】
次に、例えば熱酸化処理などによりゲート絶縁膜２０を形成し、ＣＶＤ（Chemical Vapor Deposition）法などによりポリシリコンなどの導電層を堆積する。次に、フォトリソグラフィによるゲート電極パターンのレジスト膜の形成及びドライエッチング処理などによるゲートパターニング加工を行い、ゲート電極のパターンに加工してゲート電極２１を形成する。
【００８９】
次に、例えば、図５（ａ）及び（ｂ）に示すように、ゲート電極２１をマスクとしてイオン注入を行い、ゲート電極２１の側部におけるＰ型半導体領域１０ａにおいてＮ型のエクステンション領域１２ａを形成する。また、ゲート電極２１の側部におけるＮ型半導体領域１０ｂにおいてＰ型のエクステンション領域１２ｂを形成する。
例えば、Ｎ型のエクステンション領域１２ａは、Ａｓを２ｋｅＶのエネルギーで１×１０１５ｃｍ−２のドーズ量でイオン注入して形成する。
例えば、Ｐ型のエクステンション領域１２ｂは、ＢＦ２を１．５ｋｅＶのエネルギーで１×１０１５ｃｍ−２のドーズ量でイオン注入して形成する。
【００９０】
次に、例えば、図６（ａ）及び（ｂ）に示すように、ＣＶＤ法により全面に酸化シリコンを堆積し、ゲート電極２１の側部を残すように前面にエッチバックして、サイドウォール絶縁膜２２を形成する。
【００９１】
次に、例えば、図７（ａ）及び（ｂ）に示すように、ゲート電極２１及びサイドウォール絶縁膜２２をマスクとしてイオン注入を行い、サイドウォール絶縁膜２２の側部におけるＰ型半導体領域１０ａにおいてＮ型のソースドレイン領域１３ａを形成する。また、サイドウォール絶縁膜２２の側部におけるＮ型半導体領域１０ｂにおいてＰ型のソースドレイン領域１３ｂを形成する。
例えば、Ｎ型のソースドレイン領域１３ａは、Ａｓを３０ｋｅＶのエネルギーで１×１０１５ｃｍ−２のドーズ量でイオン注入して形成する。
例えば、Ｐ型のソースドレイン領域１３ｂは、Ｂを５ｋｅＶのエネルギーで１×１０１５ｃｍ−２のドーズ量でイオン注入して形成する。
次に、ＲＴＡ（Rapid Thermal Annealing）熱処理を行い、不純物の活性化を行う。
上記のＮ型のソースドレイン領域１３ａを形成する工程により、Ｐ型半導体領域１０ａ上のゲート電極２１はＮ型のゲート電極２１ａとなる。また、Ｐ型のソースドレイン領域１３ｂを形成する工程により、Ｎ型半導体領域１０ｂ上のゲート電極２１はＰ型のゲート電極２１ｂとなる。
【００９２】
次に、例えば、図８（ａ）及び（ｂ）に示すように、スパッタリング法により全面に、コバルト、ニッケル、タングステンあるいはプラチナなどの高融点金属を堆積させ、自己整合的にシリサイド化処理を行う。
これにより、ゲート電極２１ａ及びゲート電極２１ｂの上面から高融点金属シリサイド化し、高融点金属シリサイド層２３が形成される。
また、Ｎ型のソースドレイン領域１３ａ及びＮ型半導体領域１０ｂの上面から高融点金属シリサイド化し、高融点金属シリサイド層１４が形成される。
シリサイド化処理の後、未反応の高融点金属は除去する。
【００９３】
次に、例えば、図９（ａ）及び（ｂ）に示すように、ＣＶＤ法により酸化シリコンを堆積させて層間絶縁膜３０を形成し、ＣＭＰ（Chemical Mechanical Polishing）処理により平坦化する。
【００９４】
次に、例えば、図１０（ａ）及び（ｂ）に示すように、フォトリソグラフィによるコンタクト開口パターンのレジスト膜の形成及びドライエッチング処理などによるコンタクト開口加工を行う。
上記により、ビットコンタクトＣｂ、記憶ノードコンタクトＣｎ、電源電位コンタクトＣｃ、接地コンタクトＣｇ、共通コンタクトＣｓ及びワードコンタクトＣｗ（不図示）を形成する。
【００９５】
上記のコンタクト形成工程において、ビットコンタクトＣｂと記憶ノードコンタクトＣｎは、サイドウォール絶縁膜ＳＤ（２２）を突き抜かないように、小さなコンタクトにする。
一方、電源電位コンタクトＣｃと接地コンタクトＣｇは、ビットコンタクトＣｂと記憶ノードコンタクトＣｎより大きいサイズのコンタクトを開口し、電源電位コンタクトＣｃと接地コンタクトＣｇと重なる領域におけるサイドウォール絶縁膜を除去する。
また、共通コンタクトＣｓは、ロードトランジスタＬＴｒのソースドレイン領域からと同一メモリセルの他方のロードトランジスタのゲート電極までを連通して開口する。即ち、インバータのゲート電極と記憶ノードとなる活性領域（Node Active Area）を連通するように開口する。共通コンタクトＣｓ内のサイドウォール絶縁膜２２はがエッチングされて後退し、縮小したサイドウォール絶縁膜２２ｂとなる。
ワードコンタクトＣｗは、ゲート電極上のコンタクトであり、ゲート電極と接続できれば寸法に制限はない。
【００９６】
必要なコンタクトの寸法の関係は、ビットコンタクトＣｂ、記憶ノードコンタクトＣｎ、電源電位コンタクトＣｃ及び接地コンタクトＣｇの各径について、Ｃｂ，Ｃｎ＜Ｃｃ，Ｃｇである。
共通コンタクトＣｓとワードコンタクトＣｗは上記目的に適えば寸法に制限はない。
【００９７】
次に、例えば、ビットコンタクトＣｂ、記憶ノードコンタクトＣｎ、電源電位コンタクトＣｃ、接地コンタクトＣｇ、共通コンタクトＣｓ及びワードコンタクトＣｗ内を埋め込むようにＣＶＤ法によりポリシリコンなどの導電体を堆積させる。次に、コンタクト外部の導電体をＣＭＰ処理などで平坦化除去し、プラグ３１を形成する。
次に、ＣＶＤ法によりポリシリコンなどの導電体を堆積させ、上層配線のパターンに加工して、プラグ３１に接続する上層配線３２を形成する。
上記の層間絶縁膜３０及び上層配線３２の上層に、さらなる絶縁膜及び配線を適宜積層する。
以上で、図１（ａ）及び（ｂ）、図２及び図３に示す構成の半導体記憶装置であるＳＲＡＭを製造することができる。
【００９８】
本実施形態に係る半導体記憶装置の製造方法によれば、基準電位を印加するための接地コンタクトＣｇと、電源電位を印加するための電源電位コンタクトＣｃの径を、共通コンタクトＣｓを除く他のコンタクトの径より大きく形成する。
このため、コンタクトの微細化が可能であり、接地コンタクトＣｇと電源電位コンタクトＣｃはエクステンション領域などの浅い不純物領域を突き抜けても突き抜けた部分の半導体領域と同電位で動作されるので、リークの発生を回避することができる。
【００９９】
図１１は、本実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図であり、接地コンタクトＣｇの開口工程を示す。
接地コンタクトＣｇの形成工程において、接地コンタクトＣｇがサイドウォール絶縁膜ＳＤ（２２）を突き抜き、図中Ｘで示すようにその下のエクステンション領域などの浅い不純物領域を突き抜いてしまう恐れがある。
この場合、接地コンタクトＣｇがＰ型半導体領域１０ａに接触することになる。しかしながら、接地コンタクトＣｇとＰ型半導体領域１０ａはＳＲＡＭ動作中、接地電位Ｖｓで同電位である。
このため、上記のように接地コンタクトＣｇがエクステンション領域などの浅い不純物領域を突き抜いたとしても、リークは発生せず、ＳＲＡＭ動作には影響しない。
【０１００】
また、電源電位コンタクトＣｃの形成においても電源電位コンタクトＣｃがサイドウォール絶縁膜ＳＤ（２２）を突き抜き、エクステンション領域などの浅い不純物領域を突き抜いてしまう恐れがある。
しかし、電源電位コンタクトＣｃとＮ型半導体領域１０ｂはＳＲＡＭ動作中、電源電位ＶＣで同電位である。
このため、上記のように電源電位コンタクトＣｃがエクステンション領域などの浅い不純物領域を突き抜いたとしても、リークは発生せず、ＳＲＡＭ動作には影響しない。
【０１０１】
＜第２実施形態＞
［半導体記憶装置のレイアウト］
本実施形態に係る半導体記憶装置はＳＲＡＭである。
図１２本実施形態に係るメモリセルのレイアウトを示す平面図であり、図面上６つのトランジスタを有する１個のメモリセルＭＣを示している。
また、図１３は、本実施形態に係るメモリセルのレイアウトを示す平面図であり、図面上８つのメモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４，ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４を示している。
本実施形態のＳＲＡＭは、接地コンタクトＣｇ、電源電位コンタクトＣｃ、共通コンタクトＣｓ、記憶ノードコンタクトＣｎ、ビットコンタクトＣｂ、ワードコンタクトＣｗの径について、Ｃｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＝Ｃｓとなっている。
上記を除いて、実質的に第１実施形態のＳＲＡＭと同様の構成である。
【０１０２】
本実施形態に係る半導体記憶装置によれば、ＳＲＡＭにおいて、基準電位を印加するための接地コンタクトＣｇと、電源電位を印加するための前記電源電位コンタクトＣｃの径が、共通コンタクトＣｓを除く他のコンタクトの径より大きく形成されている。
これにより、コンタクトの微細化が可能であり、接地コンタクトＣｇと電源電位コンタクトＣｃはエクステンション領域などの浅い不純物領域を突き抜けても突き抜けた部分の半導体領域と同電位で動作されるので、リークの発生を回避することができる。
【０１０３】
本実施形態のＳＲＡＭは、コンタクトの開口径をＣｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＝Ｃｓとすることを除いて、第１実施形態と同様に製造することができる。
【０１０４】
本実施形態に係る半導体記憶装置の製造方法によれば、基準電位を印加するための接地コンタクトＣｇと、電源電位を印加するための電源電位コンタクトＣｃの径を、共通コンタクトＣｓを除く他のコンタクトの径より大きく形成する。
このため、コンタクトの微細化が可能であり、接地コンタクトＣｇと電源電位コンタクトＣｃはエクステンション領域などの浅い不純物領域を突き抜けても突き抜けた部分の半導体領域と同電位で動作されるので、リークの発生を回避することができる。
【０１０５】
本発明は上記の実施形態に限定されない。
例えば、上記の実施形態においては、Ｃｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＜Ｃｓ、あるいは、Ｃｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＝Ｃｓとしているが、ＣｓについてはＣｃ及びＣｇと大きいサイズでもよく、同じサイズでもよい。Ｃｗについては特に限定はなく、Ｃｃ及びＣｇより小さいサイズでもよく、同じサイズでもよい。
その他、本発明の観点を逸脱しない範囲で、種々の変更が可能である。
【符号の説明】
【０１０６】
１０ａ ・・・Ｐ型半導体領域、１０ｂ ・・・Ｎ型半導体領域、１１ ・・・素子分離絶縁膜、１２ａ，１２ｂ ・・・エクステンション領域、１３ａ，１３ｂ ・・・ソースドレイン領域、１４ ・・・高融点金属シリサイド層、２０ ・・・ゲート絶縁膜、２１，２１ａ，２１ｂ ・・・ゲート電極、２２，２２ｂ ・・・サイドウォール絶縁膜、２３ ・・・高融点金属シリサイド層、３０ ・・・層間絶縁膜、３１ ・・・プラグ、３２ ・・・上層配線、ＭＣ，ＭＣ１１〜ＭＣ２４ ・・・メモリセル，Ｐ１ ・・・第１Ｐ型半導体領域、Ｐ２ ・・・第２Ｐ型半導体領域、Ｎ１ ・・・第１Ｎ型半導体領域、Ｎ２ ・・・第２Ｎ型半導体領域、ＬＴｒ ・・・ロードトランジスタ、ＬＴｒ１ ・・・第１ロードトランジスタ、ＬＴｒ２ ・・・第２ロードトランジスタ、ＤＴｒ ・・・ドライバトランジスタ、ＤＴｒ１ ・・・第１ドライバトランジスタ、ＤＴｒ２ ・・・第２ドライバトランジスタ、ＴＴｒ ・・・転送トランジスタ、ＴＴｒ１ ・・・第１転送トランジスタ、ＴＴｒ２ ・・・第２転送トランジスタ、Ｉ ・・・素子分離絶縁膜、Ｃｂ ・・・ビットコンタクト、Ｃｎ ・・・記憶ノードコンタクト、Ｃｗ ・・・ワードコンタクト、Ｃｃ ・・・電源電位コンタクト、Ｃｇ ・・・接地コンタクト、Ｃｓ ・・・共通コンタクト、ＷＬ ・・・ワードライン、ＢＬ ・・・ビットライン、ＢＬ／ ・・・反転ビットライン、ＮＤ ・・・第１記憶ノード、ＮＤ／ ・・・第２記憶ノード、Ｇ１ ・・・第１ゲート電極、Ｇ２ ・・・第２ゲート電極、Ｇ３ ・・・第３ゲート電極、Ｇ４ ・・・第４ゲート電極、Ｇ５ ・・・第５ゲート電極、Ｇ６ ・・・第６ゲート電極
【特許請求の範囲】
【請求項１】
半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、前記第１記憶ノードに接続する第１転送トランジスタと、前記第２記憶ノードに接続する第２転送トランジスタとを有し、前記第１転送トランジスタを介してビットラインに、前記第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積されており、
前記第１ドライバトランジスタと前記第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、前記第１ロードトランジスタと前記第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃの径が、前記第１ロードトランジスタのソースドレイン領域と前記第２ロードトランジスタのゲート電極を接続し、前記第２ロードトランジスタのソースドレイン領域と前記第１ロードトランジスタのゲート電極を接続する共通コンタクトＣｓを除く他のコンタクトの径より大きく形成されている
半導体記憶装置。
【請求項２】
前記第１ドライバトランジスタと前記第２ドライバトランジスタのゲート電極の側部における前記半導体基板上及び前記第１ロードトランジスタと前記第２ロードトランジスタのゲート電極の側部における前記半導体基板上にサイドウォール絶縁膜が形成されており、
基準電位を印加するための前記接地コンタクトＣｇと電源電位を印加するための前記電源電位コンタクトＣｃが前記サイドウォール絶縁膜の形成領域と重なり領域を有し、重なり領域におけるサイドウォール絶縁膜が除去されており、基準電位を印加するための前記接地コンタクトＣｇと電源電位を印加するための前記電源電位コンタクトＣｃが前記共通コンタクトＣｓを除く他のコンタクトより前記半導体基板と接する面積が大きく形成されている
請求項１に記載の半導体記憶装置。
【請求項３】
基準電位を印加するための前記接地コンタクトＣｇと、
電源電位を印加するための前記電源電位コンタクトＣｃと、
前記共通コンタクトＣｓと、
前記第１ドライバトランジスタと前記第１転送トランジスタの間のソースドレイン領域及び前記第２ドライバトランジスタと前記第２転送トランジスタの間のソースドレイン領域に接続する記憶ノードコンタクトＣｎと、
前記第１転送トランジスタと前記第２転送トランジスタのソースドレイン領域に接続するビットコンタクトＣｂと、
前記第１転送トランジスタと前記第２転送トランジスタのゲート電極に接続するワードコンタクトＣｗとにおいて、
コンタクトの径がＣｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＝Ｃｓとなっている
請求項１に記載の半導体記憶装置。
【請求項４】
半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、前記第１記憶ノードに接続する第１転送トランジスタと、前記第２記憶ノードに接続する第２転送トランジスタとを有し、前記第１転送トランジスタを介してビットラインに、前記第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積された半導体記憶装置を製造するために、
前記半導体基板における前記第１ドライバトランジスタ、前記第１ロードトランジスタ、前記第１転送トランジスタ、前記第２ドライバトランジスタ、前記第２ロードトランジスタ及び前記第２転送トランジスタのチャネル形成領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の側部における前記半導体基板にソースドレイン領域を形成する工程と、
前記半導体基板における前記第１ドライバトランジスタ、前記第１ロードトランジスタ、前記第１転送トランジスタ、前記第２ドライバトランジスタ、前記第２ロードトランジスタ及び前記第２転送トランジスタを被覆する絶縁膜を形成する工程と、
前記絶縁膜に対して、前記第１ドライバトランジスタと前記第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、前記第１ロードトランジスタと前記第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃと、前記第１ロードトランジスタのソースドレイン領域と前記第２ロードトランジスタのゲート電極を接続し、前記第２ロードトランジスタのソースドレイン領域と前記第１ロードトランジスタのゲート電極を接続する共通コンタクトＣｓを含むコンタクトを開口する工程と
を有し、
基準電位を印加するための前記接地コンタクトＣｇと、電源電位を印加するための前記電源電位コンタクトＣｃの径を、前記共通コンタクトＣｓを除く他のコンタクトの径より大きく形成する
半導体記憶装置の製造方法。
【請求項５】
前記ゲート絶縁膜上にゲート電極を形成する工程の後、前記ソースドレイン領域を形成する工程の前に、前記ゲート電極の側部における前記半導体基板に前記ゲート電極をマスクとして前記ソースドレイン領域より浅い不純物領域を形成する工程と、前記ゲート電極の側部における前記半導体基板上にサイドウォール絶縁膜を形成する工程をさらに有し、
前記ソースドレイン領域を形成する工程において、前記サイドウォール絶縁膜をマスクとして前記ソースドレイン領域を形成し、
前記コンタクトを開口する工程において、基準電位を印加するための前記接地コンタクトＣｇと電源電位を印加するための前記電源電位コンタクトＣｃが前記サイドウォール絶縁膜の形成領域と重なり領域を設けて、重なり領域における前記サイドウォール絶縁膜を除去し、基準電位を印加するための前記接地コンタクトＣｇと電源電位を印加するための前記電源電位コンタクトＣｃが前記共通コンタクトＣｓを除く他のコンタクトより前記半導体基板と接する面積が大きく形成する
請求項４に記載の半導体記憶装置の製造方法。
【請求項６】
前記コンタクトを開口する工程において、基準電位を印加するための前記接地コンタクトＣｇと、電源電位を印加するための前記電源電位コンタクトＣｃと、前記共通コンタクトＣｓと、前記第１ドライバトランジスタと前記第１転送トランジスタの間のソースドレイン領域及び前記第２ドライバトランジスタと前記第２転送トランジスタの間のソースドレイン領域に接続する記憶ノードコンタクトＣｎと、前記第１転送トランジスタと前記第２転送トランジスタのソースドレイン領域に接続するビットコンタクトＣｂと、前記第１転送トランジスタと前記第２転送トランジスタのゲート電極に接続するワードコンタクトＣｗとを、コンタクトの径がＣｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＝Ｃｓとなるように開口する
請求項４に記載の半導体記憶装置の製造方法。
【請求項１】
半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、前記第１記憶ノードに接続する第１転送トランジスタと、前記第２記憶ノードに接続する第２転送トランジスタとを有し、前記第１転送トランジスタを介してビットラインに、前記第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積されており、
前記第１ドライバトランジスタと前記第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、前記第１ロードトランジスタと前記第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃの径が、前記第１ロードトランジスタのソースドレイン領域と前記第２ロードトランジスタのゲート電極を接続し、前記第２ロードトランジスタのソースドレイン領域と前記第１ロードトランジスタのゲート電極を接続する共通コンタクトＣｓを除く他のコンタクトの径より大きく形成されている
半導体記憶装置。
【請求項２】
前記第１ドライバトランジスタと前記第２ドライバトランジスタのゲート電極の側部における前記半導体基板上及び前記第１ロードトランジスタと前記第２ロードトランジスタのゲート電極の側部における前記半導体基板上にサイドウォール絶縁膜が形成されており、
基準電位を印加するための前記接地コンタクトＣｇと電源電位を印加するための前記電源電位コンタクトＣｃが前記サイドウォール絶縁膜の形成領域と重なり領域を有し、重なり領域におけるサイドウォール絶縁膜が除去されており、基準電位を印加するための前記接地コンタクトＣｇと電源電位を印加するための前記電源電位コンタクトＣｃが前記共通コンタクトＣｓを除く他のコンタクトより前記半導体基板と接する面積が大きく形成されている
請求項１に記載の半導体記憶装置。
【請求項３】
基準電位を印加するための前記接地コンタクトＣｇと、
電源電位を印加するための前記電源電位コンタクトＣｃと、
前記共通コンタクトＣｓと、
前記第１ドライバトランジスタと前記第１転送トランジスタの間のソースドレイン領域及び前記第２ドライバトランジスタと前記第２転送トランジスタの間のソースドレイン領域に接続する記憶ノードコンタクトＣｎと、
前記第１転送トランジスタと前記第２転送トランジスタのソースドレイン領域に接続するビットコンタクトＣｂと、
前記第１転送トランジスタと前記第２転送トランジスタのゲート電極に接続するワードコンタクトＣｗとにおいて、
コンタクトの径がＣｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＝Ｃｓとなっている
請求項１に記載の半導体記憶装置。
【請求項４】
半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、前記第１記憶ノードに接続する第１転送トランジスタと、前記第２記憶ノードに接続する第２転送トランジスタとを有し、前記第１転送トランジスタを介してビットラインに、前記第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積された半導体記憶装置を製造するために、
前記半導体基板における前記第１ドライバトランジスタ、前記第１ロードトランジスタ、前記第１転送トランジスタ、前記第２ドライバトランジスタ、前記第２ロードトランジスタ及び前記第２転送トランジスタのチャネル形成領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の側部における前記半導体基板にソースドレイン領域を形成する工程と、
前記半導体基板における前記第１ドライバトランジスタ、前記第１ロードトランジスタ、前記第１転送トランジスタ、前記第２ドライバトランジスタ、前記第２ロードトランジスタ及び前記第２転送トランジスタを被覆する絶縁膜を形成する工程と、
前記絶縁膜に対して、前記第１ドライバトランジスタと前記第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、前記第１ロードトランジスタと前記第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃと、前記第１ロードトランジスタのソースドレイン領域と前記第２ロードトランジスタのゲート電極を接続し、前記第２ロードトランジスタのソースドレイン領域と前記第１ロードトランジスタのゲート電極を接続する共通コンタクトＣｓを含むコンタクトを開口する工程と
を有し、
基準電位を印加するための前記接地コンタクトＣｇと、電源電位を印加するための前記電源電位コンタクトＣｃの径を、前記共通コンタクトＣｓを除く他のコンタクトの径より大きく形成する
半導体記憶装置の製造方法。
【請求項５】
前記ゲート絶縁膜上にゲート電極を形成する工程の後、前記ソースドレイン領域を形成する工程の前に、前記ゲート電極の側部における前記半導体基板に前記ゲート電極をマスクとして前記ソースドレイン領域より浅い不純物領域を形成する工程と、前記ゲート電極の側部における前記半導体基板上にサイドウォール絶縁膜を形成する工程をさらに有し、
前記ソースドレイン領域を形成する工程において、前記サイドウォール絶縁膜をマスクとして前記ソースドレイン領域を形成し、
前記コンタクトを開口する工程において、基準電位を印加するための前記接地コンタクトＣｇと電源電位を印加するための前記電源電位コンタクトＣｃが前記サイドウォール絶縁膜の形成領域と重なり領域を設けて、重なり領域における前記サイドウォール絶縁膜を除去し、基準電位を印加するための前記接地コンタクトＣｇと電源電位を印加するための前記電源電位コンタクトＣｃが前記共通コンタクトＣｓを除く他のコンタクトより前記半導体基板と接する面積が大きく形成する
請求項４に記載の半導体記憶装置の製造方法。
【請求項６】
前記コンタクトを開口する工程において、基準電位を印加するための前記接地コンタクトＣｇと、電源電位を印加するための前記電源電位コンタクトＣｃと、前記共通コンタクトＣｓと、前記第１ドライバトランジスタと前記第１転送トランジスタの間のソースドレイン領域及び前記第２ドライバトランジスタと前記第２転送トランジスタの間のソースドレイン領域に接続する記憶ノードコンタクトＣｎと、前記第１転送トランジスタと前記第２転送トランジスタのソースドレイン領域に接続するビットコンタクトＣｂと、前記第１転送トランジスタと前記第２転送トランジスタのゲート電極に接続するワードコンタクトＣｗとを、コンタクトの径がＣｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＝Ｃｓとなるように開口する
請求項４に記載の半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１１−１６５８８２（Ｐ２０１１−１６５８８２Ａ）
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願番号】特願２０１０−２６８４９（Ｐ２０１０−２６８４９）
【出願日】平成２２年２月９日（２０１０．２．９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願日】平成２２年２月９日（２０１０．２．９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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