半導体装置およびその製造方法
【課題】第１の領域中の層間絶縁膜を湿式エッチングにより除去する際に、使用する薬液が第２の領域に浸透することを防止する。これにより、第２の領域の特性の劣化がない、高性能の半導体装置を提供する。
【解決手段】第１の領域と、第１の領域を囲むように設けられたガードリングと、ガードリングの外側に設けられた第２の領域と、を有する半導体装置。第１の領域は、導電性を有する第１の膜によって構成された第１の電極を有する。第1の領域中の第１の電極の表面は、第２の膜で覆われていない。ガードリングは、凹状の溝の内壁を覆う第１の膜と、凹状の溝の内部において少なくとも第１の膜の表面の一部を覆う絶縁性の第２の膜を有する。
【解決手段】第１の領域と、第１の領域を囲むように設けられたガードリングと、ガードリングの外側に設けられた第２の領域と、を有する半導体装置。第１の領域は、導電性を有する第１の膜によって構成された第１の電極を有する。第1の領域中の第１の電極の表面は、第２の膜で覆われていない。ガードリングは、凹状の溝の内壁を覆う第１の膜と、凹状の溝の内部において少なくとも第１の膜の表面の一部を覆う絶縁性の第２の膜を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化の進展に伴い、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子を構成するメモリセルの面積も縮小している。メモリセルを構成するキャパシタに十分な静電容量を確保するため、キャパシタを立体形状に形成することが一般に行われている。具体的には、特許文献１（特開平７−００７０８４号公報）に開示されているように、キャパシタの下部電極をシリンダー型（円筒型）として、下部電極の側壁をキャパシタとして利用することで表面積を拡大することが可能となる。
【０００３】
また、メモリセルの面積縮小に伴い、キャパシタの下部電極の底部の面積も縮小している。このため、湿式エッチングを用いてキャパシタの下部電極の外壁を露出させる製造工程において、下部電極が倒れて隣接する下部電極と短絡する現象（倒壊）が起き易くなっている。特許文献２及び３（特開２００３−２９７９５２号公報、及び特開２００８−２８３０２６号公報）には、この電極の倒壊を防止するために、下部電極間に支えとなるサポート膜を配置する技術が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−００７０８４号公報
【特許文献２】特開２００３−２９７９５２号公報
【特許文献３】特開２００８−２８３０２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
湿式エッチングを用いてキャパシタの下部電極の外壁を露出させる際には、キャパシタを配置していない領域に湿式エッチングの薬液が浸透するのを防止する必要がある。そのために、キャパシタを配置したメモリセル領域の外周に溝パターンを設け、下部電極を形成する際に同時に、溝パターンの内壁を下部電極の材料で覆ったガードリングが形成されている。
【０００６】
しかしながら、微細化の進展に伴ってキャパシタ底部の占有面積も減少するため、それに応じて下部電極の膜厚も薄くする必要があり、下部電極と同時に形成するガードリングにおいても電極材料の膜厚が薄くなっていた。このため、薄い膜厚のカードリングで、薬液の浸透を完全に防止することは困難であった。すなわち、カードリングの膜厚が薄くなることによって、下部電極を形成するための金属膜の結晶粒界を介した薬液の染み出しや、金属膜の成膜時にランダムに発生するピンホール状の欠陥を介した薬液の染み出しを防止することは困難であった。
【０００７】
この対策として、特許文献１に記載されているように、メモリセル領域を囲む溝パターンを２重にすると言う手段も考えられるが、余分なスペースによってチップサイズが増大すると言う問題が発生する。
【０００８】
このため、従来の方法では、チップサイズを増大させることなく、静電容量の大きなキャパシタを備えた高集積度のＤＲＡＭ素子を製造することが困難であった。
【課題を解決するための手段】
【０００９】
一実施形態は、
第１の領域と、
前記第１の領域を囲むように設けられたガードリングと、
前記ガードリングの外側に設けられた第２の領域と、
を有し、
前記第１の領域は、導電性を有する第１の膜によって構成された第１の電極を有し、
前記ガードリングは、凹状の溝の内壁を覆う第１の膜と、前記凹状の溝の内部において前記第１の膜の表面の少なくとも一部を覆う絶縁性の第２の膜と、
を有し、
前記第1の領域の前記第１の電極の表面は、前記第２の膜で覆われていないことを特徴とする半導体装置に関する。
【００１０】
他の実施形態は、
（１）半導体基板と、層間絶縁膜と、支持体膜とをこの順に有し、第１の領域及び前記第１の領域を囲むように第２の領域が区画された構造体を準備する工程と、
（２）前記第１の領域と第２の領域の境界部分の前記層間絶縁膜内に内壁が導電性の第１の膜によって覆われた凹状の溝を形成する工程と、
（３）前記第２の領域の凹状の溝の上部を閉塞しないように、前記第１の領域および前記第２の領域上に絶縁性の第５の膜を成膜する工程と、
（４）前記第２の領域の凹状の溝の内部において露出している前記１の膜の表面、および前記第５の膜の表面を覆うように、前記第１および第２の領域上に絶縁性の第２の膜を成膜する工程と、
（５）前記第２の領域の前記凹状の溝の内部にのみ前記第２の膜を残存させるように、前記第２の膜を除去する工程と、
（６）湿式エッチングにより、前記第１の領域の層間絶縁膜を除去する工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【００１１】
第１の領域中の層間絶縁膜を湿式エッチングにより除去する際に、使用する薬液が第２の領域に浸透することを防止できる。これにより、第２の領域の特性の劣化がない、高性能の半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の半導体装置の一例を示す図である。
【図２】本発明の半導体装置の一例を示す図である。
【図３】本発明の半導体装置の一例を示す図である。
【図４】本発明の半導体装置の一例を示す図である。
【図５Ａ】本発明の半導体装置の製造方法の一工程を示す図である。
【図５Ｂ】本発明の半導体装置の製造方法の一工程を示す図である。
【図６Ａ】本発明の半導体装置の製造方法の一工程を示す図である。
【図６Ｂ】本発明の半導体装置の製造方法の一工程を示す図である。
【図７Ａ】本発明の半導体装置の製造方法の一工程を示す図である。
【図７Ｂ】本発明の半導体装置の製造方法の一工程を示す図である。
【図８】本発明の半導体装置の製造方法の一工程を示す図である。
【図９】本発明の半導体装置の製造方法の一工程を示す図である。
【図１０】本発明の半導体装置の製造方法の一工程を示す図である。
【図１１】本発明の半導体装置の製造方法の一工程を示す図である。
【図１２】本発明の半導体装置の製造方法の一工程を示す図である。
【図１３】本発明の半導体装置の製造方法の一工程を示す図である。
【図１４】本発明の半導体装置の製造方法の一工程を示す図である。
【図１５】本発明の半導体装置の製造方法の一工程を示す図である。
【図１６】本発明の半導体装置の製造方法の一工程を示す図である。
【発明を実施するための形態】
【００１３】
本発明では、ガードリング用の凹状の溝上部の内壁側面上に、予め第２の膜を形成する。この結果、後の第１の領域中の層間絶縁膜を除去する湿式エッチング工程では、ガードリングを介したエッチング液の第２の領域への浸透を効果的に防止できる。そして、エッチング液によって第２の領域の特性が劣化することがない、高性能の半導体装置を提供することができる。また、第１の領域中の第１の電極表面には、第２の膜が形成されない。このため、第１の領域中の第１の電極を含む素子等の特性劣化を防止することができる。
【００１４】
以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【００１５】
なお、「凹状の溝の上部」とは、凹状の溝の伸長方向において、凹状の溝の底面と反対側に位置する凹状の溝の部分のことを表す。
「第１の電極の上部」とは、第１の電極の伸長方向において、第１の電極の底面と反対側に位置する第１の電極の部分のことを表す。
【００１６】
（第１実施例）
本実施例の半導体装置に係るＤＲＡＭ素子（チップ）は、メモリセル領域と周辺回路領域とから概略構成されている。図１は、ＤＲＡＭ素子の平面構造を示す概念図である。ＤＲＡＭ素子５０上には複数のメモリセル領域５１が配置されており、各メモリセル領域５１を囲むように周辺回路領域５２が配置されている。周辺回路領域５２には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。図１の配置は一例であり、メモリセル領域の数や、配置される位置は、図１のレイアウトには限定されない。
【００１７】
図２は、１つのメモリセル領域５１の領域全体の平面構造を示す概念図であり、メモリセル領域を構成する一部の要素のみを示している。メモリセル領域５１の外周部にはガードリング１２Ｂがメモリセル領域を囲むように配置されている。本発明においては、ガードリング１２Ｂで囲まれた内部の領域及びガードリング１２Ｂを併せた領域を「メモリセル領域」として定義する。また、ガードリング１２Ｂよりも外側の領域を「周辺回路領域」として定義する。なお、本実施例では、ガードリング１２Ｂで囲まれた内部の領域が第１の領域、ガードリング１２Ｂよりも外側の領域が第２の領域に相当する。
【００１８】
図２において、１２Ａは各メモリセルを構成するキャパシタ素子の下部電極（第１の電極）の位置を示す。１４は製造の途中工程におけるキャパシタ素子の下部電極の倒壊を防止するために配置されたサポート膜（支持体膜に相当する）であり、サポート膜１４には所定の間隔で開口１４Ａが設けられている。このサポート膜１４は、ガードリング１２Ｂで囲まれた領域内に設けられると共に、ガードリング１２Ｂの外周の領域にも所定の幅で設けられている。
【００１９】
周辺回路領域５２上には、製造工程の途中でサポート膜の機能を利用した後、ガードリング１２Ｂの外周から所定の幅の領域以外には、最終的に残存しないようにパターニングすることが好ましい。この理由については後述する。なお、図２のキャパシタの配置および開口１４Ａの配置は一例であり、キャパシタおよび開口の数、形状、配置される位置は、図２のレイアウトには限定されない。
【００２０】
メモリセル領域には、複数のメモリセルが所定の規則に従って配置されている。図３は、各メモリセルの平面構造を示すための概念図で、メモリセルを構成する一部の要素のみを示している。図３の右手側は、後述する、ワード配線Ｗとなるゲート電極５とサイドウォール５ｂとを切断する面を基準とした透過断面図として示している。キャパシタ素子の記載は図３においては省略し、断面図にのみ記載した。
【００２１】
図４は、図３（または図２）のＡ−Ａ’線に対応する断面模式図である。これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。各メモリセルは、図４に示すように、メモリセル用のＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１に複数のコンタクトプラグを介して接続されたキャパシタ素子（容量部）３０とから概略構成されている。
【００２２】
図４において、半導体基板１は所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、半導体基板１の表面にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法によりシリコン酸化膜（ＳｉＯ2）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施例では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【００２３】
本実施例では、図３に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されている。各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能する。ソース・ドレイン領域（不純物拡散層）の真上に配置されるように基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置が規定されている。なお、本発明では、活性領域Ｋの配列は図３のような配列に限定されない。活性領域Ｋの形状は、その他一般的なトランジスタに適用される活性領域の形状としてもよい。
【００２４】
図３の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線６が延設され、このビット配線６が図１の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図３の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図３の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図４に示されるゲート電極５を含むように構成されている。本実施例では、ＭＯＳトランジスタＴｒ１が、溝型のゲート電極を備えている場合を一例として示した。溝型のゲート電極を備えたＭＯＳトランジスタに代えて、プレーナ型のＭＯＳトランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したＭＯＳトランジスタを使用することも可能である。また、ピラー形状のチャネル領域を備えた縦型のＭＯＳトランジスタを用いてもよい。
【００２５】
図４の断面構造に示す如く、半導体基板１において素子分離領域３に区画された活性領域Ｋにソース・ドレイン領域として機能する不純物拡散層８が離間して形成され、個々の不純物拡散層８の間に、溝型のゲート電極５が形成されている。ゲート電極５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でＮ型またはＰ型の不純物をイオン注入法により導入してもよい。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００２６】
ゲート電極５と半導体基板１との間には、ゲート絶縁膜５ａが形成されている。また、ゲート電極５の側壁には窒化シリコン（Ｓｉ3Ｎ4）などの絶縁膜によるサイドウォール５ｂが形成され、ゲート電極５上にも、保護膜として窒化シリコンなどの絶縁膜５ｃが形成されている。
【００２７】
不純物拡散層８は、半導体基板１にＮ型不純物として、例えばリンを導入することで形成されている。ゲート電極間を充填するように、酸化シリコン等を用いたゲート層間絶縁膜（図４には図示せず。）が形成されている。不純物拡散層８と接触するように基板コンタクトプラグ９が形成されている。この基板コンタクトプラグ９は、図３に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール５ｂによって規定される、セルフアライン構造となっている。
【００２８】
ゲート電極上の絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように第１の層間絶縁膜４が形成され、第１の層間絶縁膜４を貫通するようにビット線コンタクトプラグ４Ａが形成されている。ビット線コンタクトプラグ４Ａは、基板コンタク部２０５ａの位置に配置され、基板コンタクトプラグ９と導通している。ビット線コンタクトプラグ４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ４Ａに接続するようにビット配線６が形成されている。ビット配線６は窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次、堆積した積層膜で構成されている。
【００２９】
ビット配線６を覆うように、第２の層間絶縁膜７が形成されている。第１の層間絶縁膜４及び第２の層間絶縁膜７を貫通して、基板コンタクトプラグ９に接続するように容量コンタクトプラグ７Ａが形成されている。容量コンタクトプラグ７Ａは、基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。
【００３０】
第２の層間絶縁膜７上には、容量コンタクトパッド１０が配置されており、容量コンタクトプラグ７Ａと導通している。容量コンタクトパッド１０は、窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次、堆積した積層膜で形成されている。容量コンタクトパッド１０を覆うように、窒化シリコンを用いた第３の層間絶縁膜１１が形成されている。容量コンタクトパッド１０と接続するようにキャパシタ素子３０が形成されている。
【００３１】
キャパシタ素子３０は下部電極１３と上部電極（第２の電極）１５の間に容量絶縁膜（図４には図示せず）を挟んだ構造となっており、下部電極１３が容量コンタクトパッド１０と接続している。また下部電極１３の上端部を保持するように形成されたサポート膜１４によって、製造工程の途中において倒壊しないように支持されている。
【００３２】
キャパシタ素子３０上には第５の層間絶縁膜２０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の金属配線層２１、表面保護膜２２が形成されている。
【００３３】
次に、本実施例の半導体装置の製造方法について、まず、容量コンタクトパッド１０を覆う第３の層間絶縁膜１１を形成するまでの工程について、図５〜図７を参照して説明する。
各図においてＡは各メモリセルのＡ−Ａ’線（図３）に対応する断面模式図であり、Ｂはメモリセル領域の外周近傍のＢ−Ｂ’線（図２）に対応する断面模式図である。尚、以下の説明では、特に断らない限り各図のＡ、Ｂを参照して、各メモリセルの製造工程及びメモリセル領域の外周近傍の製造工程を同時に説明する。
【００３４】
図５に示すように、Ｐ型のシリコンからなる半導体基板１の主面に活性領域Ｋを区画するため、ＳＴＩ法により、酸化シリコン（ＳｉＯ2）等の絶縁膜を埋設した素子分離領域３を、活性領域Ｋ以外の部分に形成した。次に、ＭＯＳトランジスタＴｒ１のゲート電極用の溝パターンを形成し、熱酸化法により半導体基板１のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ４ｎｍ程度のゲート絶縁膜５ａを形成した。ゲート絶縁膜としては、酸化シリコンと窒化シリコンの積層膜やＨｉｇｈ−Ｋ膜（高誘電体膜）を使用してもよい。
【００３５】
この後に、ゲート絶縁膜５ａ上にモノシラン（ＳｉＨ4）及びホスフィン（ＰＨ3）を原料ガスとしたＣＶＤ法により、Ｎ型の不純物を含有した多結晶シリコン膜を堆積した。この際に、ゲート電極用の溝パターンの内部が完全に多結晶シリコン膜で充填されるような膜厚に設定した。不純物を含まない多結晶シリコン膜を形成して、後の工程でＮ型またはＰ型の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステンシリサイド、窒化タングステン、タングステン等の高融点金属を５０ｎｍ程度の厚さに堆積させた。この多結晶シリコン膜及び金属は、後述する工程を経てゲート電極５の形状に形成された。
【００３６】
すなわち、ゲート電極５を構成することになる金属膜上に、プラズマＣＶＤ法により、窒化シリコンからなる絶縁膜５ｃを厚さ７０ｎｍ程度に堆積した。絶縁膜５ｃ、金属膜及び多結晶シリコン膜を順次パターニングし、ゲート電極５を形成した。ゲート電極５はワード線Ｗ（図３）として機能する。
【００３７】
次に、図６に示すように、Ｎ型不純物としてリンのイオン注入を行い、ゲート電極５で覆われていない活性領域に不純物拡散層８を形成した。この後に、ＣＶＤ法により、全面に窒化シリコン膜を２０〜５０ｎｍ程度の厚さに堆積し、エッチバックを行うことにより、ゲート電極５の側壁にサイドウォール５ｂを形成した。
【００３８】
次に、ゲート電極上の絶縁膜５ｃ及び側面の絶縁膜５ｂを覆うように、ＣＶＤ法により酸化シリコン等のゲート層間絶縁膜４０（図６Ａには図示せず）を形成した。この後に、ゲート電極５に由来する凹凸を平坦化するため、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、表面の研磨を行った。表面の研磨はゲート電極上の絶縁膜５ｃの上面が露出した時点で停止した。この後に、基板コンタクトプラグ９を形成した。
【００３９】
具体的には、まず、図３の基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置に開口を形成するように、フォトレジストで形成したパターンをマスクとしてエッチングを行った。次に、先に形成したゲート層間絶縁膜４０を除去し、半導体基板１の表面を露出させた。開口は窒化シリコンで形成されている絶縁膜５ｃ、５ｂを利用してセルフアライメントにてゲート電極５の間に設けることができる。この後に、ＣＶＤ法にてリンを含有した多結晶シリコン膜を堆積した。この後に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法にて研磨を行い、絶縁膜５ｃ上の多結晶シリコン膜を除去し、開口内に充填された基板コンタクトプラグ９とした。
【００４０】
この後に、ＣＶＤ法により、ゲート電極上の絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように、酸化シリコンからなる第１の層間絶縁膜４を、例えば６００ｎｍ程度の厚みで形成した。その後、ＣＭＰ法により、第１の層間絶縁膜４の表面を、例えば３００ｎｍ程度の厚みになるまで研磨して平坦化した。
【００４１】
次に、図６に示したように、第１の層間絶縁膜４を貫通するように、図３の基板コンタクト部２０５ａの位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させた。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、ビット線コンタクトプラグ４Ａを形成した。
【００４２】
この後に、ビット線コンタクト４Ａと接続するようにビット配線６を窒化タングステン及びタングステンからなる積層膜で形成した。ビット配線６を覆うように、酸化シリコン等で第２の層間絶縁膜７を形成した。
【００４３】
次に、図７に示したように、第１の層間絶縁膜４及び第２の層間絶縁膜７を貫通するように、図３の基板コンタクト部２０５ｂ、２０５ｃの位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させた。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、容量コンタクトプラグ７Ａを形成した。第２の層間絶縁膜７上に、窒化タングステン及びタングステンからなる積層膜を用いて、容量コンタクトパッド１０を形成した。容量コンタクトパッド１０は容量コンタクトプラグ７Ａと導通し、後に形成するキャパシタ素子の下部電極の底部のサイズよりも大きくなるようなサイズで配置した。メモリセル領域の外周近傍においても、図７Ｂに示したように、容量コンタクトパッド１０を配置した。図７Ｂに示したメモリセル領域の外周近傍に設けた容量コンタクトパッド１０は、図２に示した凹状の溝１２Ｂを形成する領域に配置されている。
【００４４】
この後に、容量コンタクトパッド１０を覆うように、窒化シリコンを用いて第３の層間絶縁膜１１を、例えば６０ｎｍの厚さで堆積した。第３の層間絶縁膜１１は後述の湿式エッチングの際に、薬液のストッパー膜として機能する。
【００４５】
以降の工程について、図２のＣ−Ｃ’部における断面図（図８〜図１６）を用いて説明する。各断面図には、簡略化のため、ビット配線よりも上層の部分のみを記載した。
【００４６】
図８において、左側部分がメモリセル領域で、右側部分が周辺回路領域となる（図９〜図１６も、同様の形態でメモリセル領域及び周辺回路領域を示す）。
容量コンタクトプラグ７Ａ、容量コンタクトパッド１０等は、図７で説明した通りに形成した。周辺回路領域には、容量コンタクトパッドと同じ層をパターニングすることにより、配線層１０Ｂが形成されている。また、配線層１０Ｂは、コンタクトプラグ７Ｂを介して、下層の不純物拡散層またはゲート電極と接続している。コンタクトプラグ７Ｂは、容量コンタクトプラグ７Ａと同時に形成して、オーバーエッチングによって必要な深さの貫通孔を形成してもよい。
【００４７】
酸化シリコン等で第４の層間絶縁膜１２を、例えば２μｍの厚さで堆積した。第４の層間絶縁膜１２上に、ホットウォール型ＬＰ−ＣＶＤ（減圧ＣＶＤ）法またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で堆積した窒化シリコンを用いて、膜厚５０ｎｍ程度のサポート膜１４を形成した。サポート膜１４上に、フォトレジスト膜を用いたマスクパターン３５を形成した。マスクパターン３５は、キャパシタの下部電極の形成場所（１２Ａ）および、メモリセル領域の外周を囲む凹状の溝（１２Ｂ）の位置に開口を有している。
【００４８】
図９に示したように、マスクパターン３５を用いて異方性ドライエッチングを行い、サポート膜１４、第４の層間絶縁膜１２、および第３の層間絶縁膜１１を貫通する開口を形成した。これにより、キャパシタの下部電極を形成するための開口１２Ａと、メモリセル領域を囲む凹状の溝１２Ｂが同時に形成され、容量コンタクトパッド１０の上面が露出した。開口１２Ａおよび凹状の溝１２Ｂの形成後に、マスクパターン３５を除去した。
【００４９】
図１０に示したように、ＣＶＤ法を用いて、下部電極を形成するための導電膜として、窒化チタン（ＴｉＮ）膜１３を、２０ｎｍ程度の膜厚で形成した。窒化チタン膜１３（第１の膜に相当する）は、開口１２Ａおよび凹状の溝１２Ｂの内壁を覆うように形成された。
【００５０】
次に、ステップカバレッジ（段差被服性）の悪い方法により、第１のシリコン窒化膜３１（第５の膜に相当する）を５０ｎｍ程度の膜厚に形成した。具体的には、平行平板型ＰＥ−ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法を用いて第１のシリコン窒化膜３１を形成した（以下、「プラズマＣＶＤ法」と記載）。プラズマＣＶＤ法にて形成した場合、シリコン窒化膜は５００℃以下の低温で成膜可能であるが、原料ガス中の水素原子が膜中に多く残存し、フッ酸に対する耐性が弱い膜しか形成することができない。従って、長時間フッ酸にさらされた場合には、膜が除去されてしまう。また、形成した膜のカバレッジが悪いことも知られている。本実施例では、第１のシリコン窒化膜３１を開口１２Ａを塞ぐためのキャップ膜として使用する。
【００５１】
本実施例では、プラズマＣＶＤ法を用い、ＳｉＨ4ガスおよびＮＨ3ガスを原料に用いて、第１のシリコン窒化膜３１を堆積した。設計ルール６０ｎｍよりも微細な基準でメモリセルをレイアウトした場合には、下部電極を形成するための開口１２Ａのサイズ（直径）は、概略１００ｎｍ以下となる。このような微細なサイズの開口では、プラズマＣＶＤ法のようにカバレッジの悪い方法でシリコン窒化膜を堆積した場合、上端の開口部で堆積した膜による閉塞が生じ、開口の内壁部分には、シリコン窒化膜がほとんど堆積されない状態となった。
【００５２】
また、凹状の溝１２Ｂにおいては、第１のシリコン窒化膜３１によって、上端の開口部が完全に閉塞してしまわないように、開口１２Ａの直径よりも若干大きい開口幅（開口１２Ａの１．２〜１．８倍程度）となるように、あらかじめ寸法を設定した。所定の方向に延在する距離の長い凹状の溝の形状の場合には、略円形の開口を備えたホールの場合に比べてもともと閉塞が発生しにくいので、その点も考慮して、開口幅を設定すればよい。
【００５３】
凹状の溝１２Ｂでは、開口部（上部）の閉塞は発生しないが、開口部の近傍において第１のシリコン窒化膜３１が厚く堆積して行き、凹状の溝１２Ｂの開口部の近傍を除く側面内壁部分へのシリコン窒化膜の堆積は抑制された。最終的に凹状の溝１２Ｂの開口幅の中央部分に、サイズの縮小した開口が残存するように形成された。
【００５４】
次に、カバレッジの優れた方法により、第２のシリコン窒化膜３２（第２の膜に相当する）を５０ｎｍ程度の膜厚に形成した。具体的には、ホットウォール型ＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法を用い、ＳｉＨ2Ｃｌ2ガスおよびＮＨ3ガスを原料に用いて、第２のシリコン窒化膜３２を堆積した（以下、「ＬＰ−ＣＶＤ法」と記載）。ＬＰ−ＣＶＤ法は、６５０〜８００℃程度の高温で原料ガスを熱反応させて堆積させる成膜方法で、フッ酸に対する耐性の優れたシリコン窒化膜を成膜できる。また、カバレッジの優れたシリコン窒化膜を成膜でき、開口を介して空洞の内壁部分をシリコン窒化膜で覆うことも容易である。
【００５５】
第２のシリコン窒化膜３２は第１のシリコン窒化膜３１の上面を覆うと共に、凹状の溝１２Ｂに残存している開口から凹状の溝１２Ｂの内部にも入り込み、凹状の溝１２Ｂの内壁部分を覆うように形成された。この際に、凹状の溝１２Ｂの内部に第２のシリコン窒化膜に囲まれた空洞部３３が残存してもかまわない。本発明では、先に第１のシリコン窒化膜３１を形成したことにより、下部電極を形成するための開口１２Ａの内部には第２のシリコン窒化膜３２が形成されない。一方、ガードリングの溝１２Ｂにおいては、第１のシリコン窒化膜３１による開口部の閉塞が生じていないので、溝１２Ｂの内壁を覆うように第２のシリコン窒化膜３２が形成される。
【００５６】
次に、フォトレジスト膜３４を用いて、マスクパターンを形成した。フォトレジスト膜３４は、メモリセル領域の開口１４Ａ（図２）を形成する位置に開口パターンを有している。
【００５７】
図１１に示したように、フォトレジスト膜３４をマスクに用いてドライエッチングを行い、開口１４Ａの領域に位置している第２のシリコン窒化膜３２、第１のシリコン窒化膜３１、窒化チタン膜１３を順次、除去した。エッチング終了後に、フォトレジスト膜３４は除去した。
【００５８】
図１２に示したように、シリコン窒化膜のエッチバックを行い、窒化チタン膜１３の上面を露出させた。この際に、図１１の工程ですでに窒化チタン膜１３が除去されている領域（開口１４Ａの領域）では、シリコン窒化膜で形成されているサポート膜１４が露出しているので、エッチングが同時に進行し、最終的にサポート膜１４を貫通する開口１４Ａが形成された。この際に、開口１４Ａの領域の第４の層間絶縁膜１２が多少、エッチングされても問題ない。また、窒化チタン膜１３の上面が露出した時点でエッチバックを停止することにより、凹状の溝１２Ｂ内には、第２のシリコン窒化膜３２および第１のシリコン窒化膜３１が残存した。
【００５９】
引き続き、窒化チタン膜１３のエッチバックを行い、サポート膜１４の上面に露出している窒化チタン膜１３を除去し、開口１２Ａおよび凹状の溝１２Ｂの側面内壁部分に窒化チタン膜１３を残存させた。この際に、開口１２Ａのアスペクト比が十分に大きい場合には、開口１２Ａ底部での窒化チタンのエッチングは進行しないため、開口１２Ａ底部の窒化チタン膜１３もダメージを与えることなく残存させることができる。
【００６０】
必要に応じて、フォトレジスト膜で開口１２Ａ内を充填することで、開口１２Ａ底部の窒化チタン膜を保護した状態でエッチバックを行い、その後に充填したフォトレジスト膜を除去してもよい。
【００６１】
図１３に示したように、希フッ酸（ＨＦ）を用いた湿式エッチングを行い、メモリセル領域内の第４の層間絶縁膜１２を選択的に除去して、開口１２Ａ内に設けた窒化チタン膜１３の外壁を露出させた。これによって、開口１２Ａの位置に、窒化チタン膜１３を用いたキャパシタ素子の下部電極が形成された。
【００６２】
シリコン窒化膜で形成した第３の層間絶縁膜１１は、湿式エッチングの際のストッパー膜として機能し、第３の層間絶縁膜よりも下層部分に薬液が浸透するのを防止する。また、凹状の溝１２Ｂ内は、図１２に示したように、湿式エッチング開始時において、上部が第１のシリコン窒化膜３１及び第２のシリコン窒化膜３２によって完全に閉塞されている。また、凹状の溝の上部内壁側面を構成する窒化チタン膜１３は、第２のシリコン窒化膜３２および第１のシリコン窒化膜３１で覆われている。このため、湿式エッチング時に薬液が凹状の溝１２Ｂを介して周辺回路領域に浸透するのを防止できる。
【００６３】
また、周辺回路領域上は、シリコン窒化膜からなるサポート膜１４で覆われている。このため、周辺回路領域の上面から薬液が浸透することも防止できる。
【００６４】
なお、プラズマＣＶＤ法で形成した第１のシリコン窒化膜３１は、希フッ酸に対する耐性が、ＬＰ−ＣＶＤ法で形成した第２のシリコン窒化膜３２よりも劣る。従って湿式エッチングで薬液にさらされる時間が長い場合には、凹状の溝１２Ｂ内の第１のシリコン窒化膜３１は最終的に除去され、第２のシリコン窒化膜３２が凹状の溝１２Ｂ内に残存する形状となるが、その場合でも薬液が凹状の溝１２Ｂ内の窒化チタン膜１３に接触するまでの時間を遅らせることができるので、薬液の浸透を抑制することができる。
【００６５】
図１４に示したように、窒化チタン膜（下部電極）１３の表面上に、容量絶縁膜１６（第３の膜に相当する）を形成した。この後に、上部電極（プレート電極）１５（第４の膜に相当する）として、窒化チタン膜を形成した。開口１２Ａ内には第２のシリコン窒化膜３２が成膜されないため、下部電極（１３）と上部電極（１５）が容量絶縁膜１６を介して対向することにより、キャパシタ素子として機能する。容量絶縁膜としては、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）等の高誘電体膜や、それらの積層膜を使用できる。また、上部電極は、窒化チタン膜を１０ｎｍ程度の膜厚で形成した後に、不純物をドープしたポリシリコン膜を積層して、隣接する下部電極間の空洞部を充填し、さらにその上にタングステン（Ｗ）を１００ｎｍ程度成膜した積層構造としてもよい。なお、凹状の溝１２Ｂは、周辺回路領域への薬液浸透を防止するために設けたものであり、キャパシタ素子としては機能しないので、内部に第２のシリコン窒化膜３２が残存したままで問題ない。次に、上部電極のパターニングのために、フォトレジスト膜１７を用いたマスクパターンを形成した。
【００６６】
図１５に示したように、フォトレジスト膜１７をマスクとしたドライエッチングによって、周辺回路領域上の不要な膜（上部電極１５、容量絶縁膜１６、サポート膜１４）を除去した。エッチング後にフォトレジスト膜１７は除去した。
【００６７】
図１６に示したように、第５の層間絶縁膜２０で上部電極１５を覆った後、ＣＭＰによって第５の層間絶縁膜２０上を平坦化した。周辺回路領域に、配線層１０Ｂまで到達するコンタクトプラグ２５および、上層の金属配線層２１を形成した。周辺回路領域上に残存しているサポート膜１４を、図１５に示したように除去しておくことにより、配線層１０Ｂまで到達する深いコンタクトホールをドライエッチングで容易に形成することが可能となる。
【００６８】
コンタクトプラグ２５にはタングステン等が利用できる。また、金属配線層２１には、アルミニウム（Ａｌ）や銅（Ｃｕ）等が利用できる。また、上部電極１５に所定の電位を与えるための回路と接続するための金属配線層およびコンタクトプラグを、図示していない領域で形成する。上部電極に接続するコンタクトプラグと周辺回路領域に設けたコンタクトプラグ２５は同時に形成してもよい。この後に表面保護膜２２（図４）を形成することにより、ＤＲＡＭ素子が完成した。
【００６９】
本実施例の半導体装置では、上記のように、ＤＲＡＭ素子のメモリセル領域に、シリンダー型下部電極の外壁と内壁の双方を電極として使用するキャパシタを設けた。この際、キャパシタ内には、第２のシリコン窒化膜が成膜されないようにした。ガードリングによって、キャパシタの外壁部分を露出させる湿式エッチングで使用する薬液が、メモリセル領域以外に浸透することを防止できる。これにより、微細化しても大きな静電容量を備えたキャパシタ素子を容易に形成することができるため、リフレッシュ特性に優れた高集積度のＤＲＡＭ素子を製造することが可能となる。
【００７０】
（第２実施例）
本実施例では、溝１２Ｂ内を覆う、第２のシリコン窒化膜３２をカバレッジの優れた方法で形成する方法として、第１実施例のＬＰ−ＣＶＤ法の代わりに、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いる点が異なる。
【００７１】
ＡＬＤ法を用いる場合には、ＳｉＨ2Ｃｌ2ガスおよびＮＨ3ガスを原料に用いて、５００℃〜５５０℃の温度に設定した半導体基板上に、ＳｉＨ2Ｃｌ2ガスの供給と窒素ガス供給によるパージ、ＮＨ3ガスの供給と窒素ガスによるパージを交互に繰り返しておこなうことにより、必要な膜厚のシリコン窒化膜をカバレッジよく堆積することができる。また、ＡＬＤ法で形成したシリコン窒化膜もフッ酸に対する耐性を備えているので、ガードリング内を覆って薬液の浸透を防止するための第２の膜として用いることができる。
【符号の説明】
【００７２】
１ 半導体基板
３ 素子分離領域
４ 第１の層間絶縁膜
４Ａ ビット線コンタクトプラグ
５ ゲート電極
５ａ ゲート絶縁膜
５ｂ サイドウォール
５ｃ 保護膜
６ ビット配線
７ 第２の層間絶縁膜
７Ａ 容量コンタクトプラグ
８ ソース・ドレイン領域
９ 基板コンタクトプラグ
１０ 容量コンタクトパッド
１０Ｂ 配線層
１１ 第３の層間絶縁膜
１２ 第４の層間絶縁膜
１２Ａ 開口
１２Ｂ ガードリング
１３ 下部電極
１４ サポート膜
１４Ａ 開口
１５ 上部電極
１６ 容量絶縁膜
１７ フォトレジスト膜
２０ 第５の層間絶縁膜
２１ 金属配線層
２２ 表面保護膜
２５ コンタクトプラグ
３０ キャパシタ素子
３１ 第１のシリコン窒化膜
３２ 第２のシリコン窒化膜
３３ 空洞部
３４ フォトレジスト膜
３５ マスクパターン
４０ ゲート層間絶縁膜
５０ ＤＲＡＭ素子
５１ メモリセル領域
５２ 周辺回路領域
２０５ａ、２０５ｂ、２０５ｃ 基板コンタクト部
Ｋ 活性領域
Ｔｒ１ ＭＯＳトランジスタ
Ｗ ワード配線
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化の進展に伴い、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子を構成するメモリセルの面積も縮小している。メモリセルを構成するキャパシタに十分な静電容量を確保するため、キャパシタを立体形状に形成することが一般に行われている。具体的には、特許文献１（特開平７−００７０８４号公報）に開示されているように、キャパシタの下部電極をシリンダー型（円筒型）として、下部電極の側壁をキャパシタとして利用することで表面積を拡大することが可能となる。
【０００３】
また、メモリセルの面積縮小に伴い、キャパシタの下部電極の底部の面積も縮小している。このため、湿式エッチングを用いてキャパシタの下部電極の外壁を露出させる製造工程において、下部電極が倒れて隣接する下部電極と短絡する現象（倒壊）が起き易くなっている。特許文献２及び３（特開２００３−２９７９５２号公報、及び特開２００８−２８３０２６号公報）には、この電極の倒壊を防止するために、下部電極間に支えとなるサポート膜を配置する技術が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−００７０８４号公報
【特許文献２】特開２００３−２９７９５２号公報
【特許文献３】特開２００８−２８３０２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
湿式エッチングを用いてキャパシタの下部電極の外壁を露出させる際には、キャパシタを配置していない領域に湿式エッチングの薬液が浸透するのを防止する必要がある。そのために、キャパシタを配置したメモリセル領域の外周に溝パターンを設け、下部電極を形成する際に同時に、溝パターンの内壁を下部電極の材料で覆ったガードリングが形成されている。
【０００６】
しかしながら、微細化の進展に伴ってキャパシタ底部の占有面積も減少するため、それに応じて下部電極の膜厚も薄くする必要があり、下部電極と同時に形成するガードリングにおいても電極材料の膜厚が薄くなっていた。このため、薄い膜厚のカードリングで、薬液の浸透を完全に防止することは困難であった。すなわち、カードリングの膜厚が薄くなることによって、下部電極を形成するための金属膜の結晶粒界を介した薬液の染み出しや、金属膜の成膜時にランダムに発生するピンホール状の欠陥を介した薬液の染み出しを防止することは困難であった。
【０００７】
この対策として、特許文献１に記載されているように、メモリセル領域を囲む溝パターンを２重にすると言う手段も考えられるが、余分なスペースによってチップサイズが増大すると言う問題が発生する。
【０００８】
このため、従来の方法では、チップサイズを増大させることなく、静電容量の大きなキャパシタを備えた高集積度のＤＲＡＭ素子を製造することが困難であった。
【課題を解決するための手段】
【０００９】
一実施形態は、
第１の領域と、
前記第１の領域を囲むように設けられたガードリングと、
前記ガードリングの外側に設けられた第２の領域と、
を有し、
前記第１の領域は、導電性を有する第１の膜によって構成された第１の電極を有し、
前記ガードリングは、凹状の溝の内壁を覆う第１の膜と、前記凹状の溝の内部において前記第１の膜の表面の少なくとも一部を覆う絶縁性の第２の膜と、
を有し、
前記第1の領域の前記第１の電極の表面は、前記第２の膜で覆われていないことを特徴とする半導体装置に関する。
【００１０】
他の実施形態は、
（１）半導体基板と、層間絶縁膜と、支持体膜とをこの順に有し、第１の領域及び前記第１の領域を囲むように第２の領域が区画された構造体を準備する工程と、
（２）前記第１の領域と第２の領域の境界部分の前記層間絶縁膜内に内壁が導電性の第１の膜によって覆われた凹状の溝を形成する工程と、
（３）前記第２の領域の凹状の溝の上部を閉塞しないように、前記第１の領域および前記第２の領域上に絶縁性の第５の膜を成膜する工程と、
（４）前記第２の領域の凹状の溝の内部において露出している前記１の膜の表面、および前記第５の膜の表面を覆うように、前記第１および第２の領域上に絶縁性の第２の膜を成膜する工程と、
（５）前記第２の領域の前記凹状の溝の内部にのみ前記第２の膜を残存させるように、前記第２の膜を除去する工程と、
（６）湿式エッチングにより、前記第１の領域の層間絶縁膜を除去する工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【００１１】
第１の領域中の層間絶縁膜を湿式エッチングにより除去する際に、使用する薬液が第２の領域に浸透することを防止できる。これにより、第２の領域の特性の劣化がない、高性能の半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の半導体装置の一例を示す図である。
【図２】本発明の半導体装置の一例を示す図である。
【図３】本発明の半導体装置の一例を示す図である。
【図４】本発明の半導体装置の一例を示す図である。
【図５Ａ】本発明の半導体装置の製造方法の一工程を示す図である。
【図５Ｂ】本発明の半導体装置の製造方法の一工程を示す図である。
【図６Ａ】本発明の半導体装置の製造方法の一工程を示す図である。
【図６Ｂ】本発明の半導体装置の製造方法の一工程を示す図である。
【図７Ａ】本発明の半導体装置の製造方法の一工程を示す図である。
【図７Ｂ】本発明の半導体装置の製造方法の一工程を示す図である。
【図８】本発明の半導体装置の製造方法の一工程を示す図である。
【図９】本発明の半導体装置の製造方法の一工程を示す図である。
【図１０】本発明の半導体装置の製造方法の一工程を示す図である。
【図１１】本発明の半導体装置の製造方法の一工程を示す図である。
【図１２】本発明の半導体装置の製造方法の一工程を示す図である。
【図１３】本発明の半導体装置の製造方法の一工程を示す図である。
【図１４】本発明の半導体装置の製造方法の一工程を示す図である。
【図１５】本発明の半導体装置の製造方法の一工程を示す図である。
【図１６】本発明の半導体装置の製造方法の一工程を示す図である。
【発明を実施するための形態】
【００１３】
本発明では、ガードリング用の凹状の溝上部の内壁側面上に、予め第２の膜を形成する。この結果、後の第１の領域中の層間絶縁膜を除去する湿式エッチング工程では、ガードリングを介したエッチング液の第２の領域への浸透を効果的に防止できる。そして、エッチング液によって第２の領域の特性が劣化することがない、高性能の半導体装置を提供することができる。また、第１の領域中の第１の電極表面には、第２の膜が形成されない。このため、第１の領域中の第１の電極を含む素子等の特性劣化を防止することができる。
【００１４】
以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【００１５】
なお、「凹状の溝の上部」とは、凹状の溝の伸長方向において、凹状の溝の底面と反対側に位置する凹状の溝の部分のことを表す。
「第１の電極の上部」とは、第１の電極の伸長方向において、第１の電極の底面と反対側に位置する第１の電極の部分のことを表す。
【００１６】
（第１実施例）
本実施例の半導体装置に係るＤＲＡＭ素子（チップ）は、メモリセル領域と周辺回路領域とから概略構成されている。図１は、ＤＲＡＭ素子の平面構造を示す概念図である。ＤＲＡＭ素子５０上には複数のメモリセル領域５１が配置されており、各メモリセル領域５１を囲むように周辺回路領域５２が配置されている。周辺回路領域５２には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。図１の配置は一例であり、メモリセル領域の数や、配置される位置は、図１のレイアウトには限定されない。
【００１７】
図２は、１つのメモリセル領域５１の領域全体の平面構造を示す概念図であり、メモリセル領域を構成する一部の要素のみを示している。メモリセル領域５１の外周部にはガードリング１２Ｂがメモリセル領域を囲むように配置されている。本発明においては、ガードリング１２Ｂで囲まれた内部の領域及びガードリング１２Ｂを併せた領域を「メモリセル領域」として定義する。また、ガードリング１２Ｂよりも外側の領域を「周辺回路領域」として定義する。なお、本実施例では、ガードリング１２Ｂで囲まれた内部の領域が第１の領域、ガードリング１２Ｂよりも外側の領域が第２の領域に相当する。
【００１８】
図２において、１２Ａは各メモリセルを構成するキャパシタ素子の下部電極（第１の電極）の位置を示す。１４は製造の途中工程におけるキャパシタ素子の下部電極の倒壊を防止するために配置されたサポート膜（支持体膜に相当する）であり、サポート膜１４には所定の間隔で開口１４Ａが設けられている。このサポート膜１４は、ガードリング１２Ｂで囲まれた領域内に設けられると共に、ガードリング１２Ｂの外周の領域にも所定の幅で設けられている。
【００１９】
周辺回路領域５２上には、製造工程の途中でサポート膜の機能を利用した後、ガードリング１２Ｂの外周から所定の幅の領域以外には、最終的に残存しないようにパターニングすることが好ましい。この理由については後述する。なお、図２のキャパシタの配置および開口１４Ａの配置は一例であり、キャパシタおよび開口の数、形状、配置される位置は、図２のレイアウトには限定されない。
【００２０】
メモリセル領域には、複数のメモリセルが所定の規則に従って配置されている。図３は、各メモリセルの平面構造を示すための概念図で、メモリセルを構成する一部の要素のみを示している。図３の右手側は、後述する、ワード配線Ｗとなるゲート電極５とサイドウォール５ｂとを切断する面を基準とした透過断面図として示している。キャパシタ素子の記載は図３においては省略し、断面図にのみ記載した。
【００２１】
図４は、図３（または図２）のＡ−Ａ’線に対応する断面模式図である。これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。各メモリセルは、図４に示すように、メモリセル用のＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１に複数のコンタクトプラグを介して接続されたキャパシタ素子（容量部）３０とから概略構成されている。
【００２２】
図４において、半導体基板１は所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、半導体基板１の表面にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法によりシリコン酸化膜（ＳｉＯ2）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施例では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【００２３】
本実施例では、図３に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されている。各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能する。ソース・ドレイン領域（不純物拡散層）の真上に配置されるように基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置が規定されている。なお、本発明では、活性領域Ｋの配列は図３のような配列に限定されない。活性領域Ｋの形状は、その他一般的なトランジスタに適用される活性領域の形状としてもよい。
【００２４】
図３の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線６が延設され、このビット配線６が図１の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図３の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図３の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図４に示されるゲート電極５を含むように構成されている。本実施例では、ＭＯＳトランジスタＴｒ１が、溝型のゲート電極を備えている場合を一例として示した。溝型のゲート電極を備えたＭＯＳトランジスタに代えて、プレーナ型のＭＯＳトランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したＭＯＳトランジスタを使用することも可能である。また、ピラー形状のチャネル領域を備えた縦型のＭＯＳトランジスタを用いてもよい。
【００２５】
図４の断面構造に示す如く、半導体基板１において素子分離領域３に区画された活性領域Ｋにソース・ドレイン領域として機能する不純物拡散層８が離間して形成され、個々の不純物拡散層８の間に、溝型のゲート電極５が形成されている。ゲート電極５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でＮ型またはＰ型の不純物をイオン注入法により導入してもよい。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００２６】
ゲート電極５と半導体基板１との間には、ゲート絶縁膜５ａが形成されている。また、ゲート電極５の側壁には窒化シリコン（Ｓｉ3Ｎ4）などの絶縁膜によるサイドウォール５ｂが形成され、ゲート電極５上にも、保護膜として窒化シリコンなどの絶縁膜５ｃが形成されている。
【００２７】
不純物拡散層８は、半導体基板１にＮ型不純物として、例えばリンを導入することで形成されている。ゲート電極間を充填するように、酸化シリコン等を用いたゲート層間絶縁膜（図４には図示せず。）が形成されている。不純物拡散層８と接触するように基板コンタクトプラグ９が形成されている。この基板コンタクトプラグ９は、図３に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール５ｂによって規定される、セルフアライン構造となっている。
【００２８】
ゲート電極上の絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように第１の層間絶縁膜４が形成され、第１の層間絶縁膜４を貫通するようにビット線コンタクトプラグ４Ａが形成されている。ビット線コンタクトプラグ４Ａは、基板コンタク部２０５ａの位置に配置され、基板コンタクトプラグ９と導通している。ビット線コンタクトプラグ４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ４Ａに接続するようにビット配線６が形成されている。ビット配線６は窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次、堆積した積層膜で構成されている。
【００２９】
ビット配線６を覆うように、第２の層間絶縁膜７が形成されている。第１の層間絶縁膜４及び第２の層間絶縁膜７を貫通して、基板コンタクトプラグ９に接続するように容量コンタクトプラグ７Ａが形成されている。容量コンタクトプラグ７Ａは、基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。
【００３０】
第２の層間絶縁膜７上には、容量コンタクトパッド１０が配置されており、容量コンタクトプラグ７Ａと導通している。容量コンタクトパッド１０は、窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次、堆積した積層膜で形成されている。容量コンタクトパッド１０を覆うように、窒化シリコンを用いた第３の層間絶縁膜１１が形成されている。容量コンタクトパッド１０と接続するようにキャパシタ素子３０が形成されている。
【００３１】
キャパシタ素子３０は下部電極１３と上部電極（第２の電極）１５の間に容量絶縁膜（図４には図示せず）を挟んだ構造となっており、下部電極１３が容量コンタクトパッド１０と接続している。また下部電極１３の上端部を保持するように形成されたサポート膜１４によって、製造工程の途中において倒壊しないように支持されている。
【００３２】
キャパシタ素子３０上には第５の層間絶縁膜２０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の金属配線層２１、表面保護膜２２が形成されている。
【００３３】
次に、本実施例の半導体装置の製造方法について、まず、容量コンタクトパッド１０を覆う第３の層間絶縁膜１１を形成するまでの工程について、図５〜図７を参照して説明する。
各図においてＡは各メモリセルのＡ−Ａ’線（図３）に対応する断面模式図であり、Ｂはメモリセル領域の外周近傍のＢ−Ｂ’線（図２）に対応する断面模式図である。尚、以下の説明では、特に断らない限り各図のＡ、Ｂを参照して、各メモリセルの製造工程及びメモリセル領域の外周近傍の製造工程を同時に説明する。
【００３４】
図５に示すように、Ｐ型のシリコンからなる半導体基板１の主面に活性領域Ｋを区画するため、ＳＴＩ法により、酸化シリコン（ＳｉＯ2）等の絶縁膜を埋設した素子分離領域３を、活性領域Ｋ以外の部分に形成した。次に、ＭＯＳトランジスタＴｒ１のゲート電極用の溝パターンを形成し、熱酸化法により半導体基板１のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ４ｎｍ程度のゲート絶縁膜５ａを形成した。ゲート絶縁膜としては、酸化シリコンと窒化シリコンの積層膜やＨｉｇｈ−Ｋ膜（高誘電体膜）を使用してもよい。
【００３５】
この後に、ゲート絶縁膜５ａ上にモノシラン（ＳｉＨ4）及びホスフィン（ＰＨ3）を原料ガスとしたＣＶＤ法により、Ｎ型の不純物を含有した多結晶シリコン膜を堆積した。この際に、ゲート電極用の溝パターンの内部が完全に多結晶シリコン膜で充填されるような膜厚に設定した。不純物を含まない多結晶シリコン膜を形成して、後の工程でＮ型またはＰ型の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステンシリサイド、窒化タングステン、タングステン等の高融点金属を５０ｎｍ程度の厚さに堆積させた。この多結晶シリコン膜及び金属は、後述する工程を経てゲート電極５の形状に形成された。
【００３６】
すなわち、ゲート電極５を構成することになる金属膜上に、プラズマＣＶＤ法により、窒化シリコンからなる絶縁膜５ｃを厚さ７０ｎｍ程度に堆積した。絶縁膜５ｃ、金属膜及び多結晶シリコン膜を順次パターニングし、ゲート電極５を形成した。ゲート電極５はワード線Ｗ（図３）として機能する。
【００３７】
次に、図６に示すように、Ｎ型不純物としてリンのイオン注入を行い、ゲート電極５で覆われていない活性領域に不純物拡散層８を形成した。この後に、ＣＶＤ法により、全面に窒化シリコン膜を２０〜５０ｎｍ程度の厚さに堆積し、エッチバックを行うことにより、ゲート電極５の側壁にサイドウォール５ｂを形成した。
【００３８】
次に、ゲート電極上の絶縁膜５ｃ及び側面の絶縁膜５ｂを覆うように、ＣＶＤ法により酸化シリコン等のゲート層間絶縁膜４０（図６Ａには図示せず）を形成した。この後に、ゲート電極５に由来する凹凸を平坦化するため、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、表面の研磨を行った。表面の研磨はゲート電極上の絶縁膜５ｃの上面が露出した時点で停止した。この後に、基板コンタクトプラグ９を形成した。
【００３９】
具体的には、まず、図３の基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置に開口を形成するように、フォトレジストで形成したパターンをマスクとしてエッチングを行った。次に、先に形成したゲート層間絶縁膜４０を除去し、半導体基板１の表面を露出させた。開口は窒化シリコンで形成されている絶縁膜５ｃ、５ｂを利用してセルフアライメントにてゲート電極５の間に設けることができる。この後に、ＣＶＤ法にてリンを含有した多結晶シリコン膜を堆積した。この後に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法にて研磨を行い、絶縁膜５ｃ上の多結晶シリコン膜を除去し、開口内に充填された基板コンタクトプラグ９とした。
【００４０】
この後に、ＣＶＤ法により、ゲート電極上の絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように、酸化シリコンからなる第１の層間絶縁膜４を、例えば６００ｎｍ程度の厚みで形成した。その後、ＣＭＰ法により、第１の層間絶縁膜４の表面を、例えば３００ｎｍ程度の厚みになるまで研磨して平坦化した。
【００４１】
次に、図６に示したように、第１の層間絶縁膜４を貫通するように、図３の基板コンタクト部２０５ａの位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させた。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、ビット線コンタクトプラグ４Ａを形成した。
【００４２】
この後に、ビット線コンタクト４Ａと接続するようにビット配線６を窒化タングステン及びタングステンからなる積層膜で形成した。ビット配線６を覆うように、酸化シリコン等で第２の層間絶縁膜７を形成した。
【００４３】
次に、図７に示したように、第１の層間絶縁膜４及び第２の層間絶縁膜７を貫通するように、図３の基板コンタクト部２０５ｂ、２０５ｃの位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させた。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、容量コンタクトプラグ７Ａを形成した。第２の層間絶縁膜７上に、窒化タングステン及びタングステンからなる積層膜を用いて、容量コンタクトパッド１０を形成した。容量コンタクトパッド１０は容量コンタクトプラグ７Ａと導通し、後に形成するキャパシタ素子の下部電極の底部のサイズよりも大きくなるようなサイズで配置した。メモリセル領域の外周近傍においても、図７Ｂに示したように、容量コンタクトパッド１０を配置した。図７Ｂに示したメモリセル領域の外周近傍に設けた容量コンタクトパッド１０は、図２に示した凹状の溝１２Ｂを形成する領域に配置されている。
【００４４】
この後に、容量コンタクトパッド１０を覆うように、窒化シリコンを用いて第３の層間絶縁膜１１を、例えば６０ｎｍの厚さで堆積した。第３の層間絶縁膜１１は後述の湿式エッチングの際に、薬液のストッパー膜として機能する。
【００４５】
以降の工程について、図２のＣ−Ｃ’部における断面図（図８〜図１６）を用いて説明する。各断面図には、簡略化のため、ビット配線よりも上層の部分のみを記載した。
【００４６】
図８において、左側部分がメモリセル領域で、右側部分が周辺回路領域となる（図９〜図１６も、同様の形態でメモリセル領域及び周辺回路領域を示す）。
容量コンタクトプラグ７Ａ、容量コンタクトパッド１０等は、図７で説明した通りに形成した。周辺回路領域には、容量コンタクトパッドと同じ層をパターニングすることにより、配線層１０Ｂが形成されている。また、配線層１０Ｂは、コンタクトプラグ７Ｂを介して、下層の不純物拡散層またはゲート電極と接続している。コンタクトプラグ７Ｂは、容量コンタクトプラグ７Ａと同時に形成して、オーバーエッチングによって必要な深さの貫通孔を形成してもよい。
【００４７】
酸化シリコン等で第４の層間絶縁膜１２を、例えば２μｍの厚さで堆積した。第４の層間絶縁膜１２上に、ホットウォール型ＬＰ−ＣＶＤ（減圧ＣＶＤ）法またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で堆積した窒化シリコンを用いて、膜厚５０ｎｍ程度のサポート膜１４を形成した。サポート膜１４上に、フォトレジスト膜を用いたマスクパターン３５を形成した。マスクパターン３５は、キャパシタの下部電極の形成場所（１２Ａ）および、メモリセル領域の外周を囲む凹状の溝（１２Ｂ）の位置に開口を有している。
【００４８】
図９に示したように、マスクパターン３５を用いて異方性ドライエッチングを行い、サポート膜１４、第４の層間絶縁膜１２、および第３の層間絶縁膜１１を貫通する開口を形成した。これにより、キャパシタの下部電極を形成するための開口１２Ａと、メモリセル領域を囲む凹状の溝１２Ｂが同時に形成され、容量コンタクトパッド１０の上面が露出した。開口１２Ａおよび凹状の溝１２Ｂの形成後に、マスクパターン３５を除去した。
【００４９】
図１０に示したように、ＣＶＤ法を用いて、下部電極を形成するための導電膜として、窒化チタン（ＴｉＮ）膜１３を、２０ｎｍ程度の膜厚で形成した。窒化チタン膜１３（第１の膜に相当する）は、開口１２Ａおよび凹状の溝１２Ｂの内壁を覆うように形成された。
【００５０】
次に、ステップカバレッジ（段差被服性）の悪い方法により、第１のシリコン窒化膜３１（第５の膜に相当する）を５０ｎｍ程度の膜厚に形成した。具体的には、平行平板型ＰＥ−ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法を用いて第１のシリコン窒化膜３１を形成した（以下、「プラズマＣＶＤ法」と記載）。プラズマＣＶＤ法にて形成した場合、シリコン窒化膜は５００℃以下の低温で成膜可能であるが、原料ガス中の水素原子が膜中に多く残存し、フッ酸に対する耐性が弱い膜しか形成することができない。従って、長時間フッ酸にさらされた場合には、膜が除去されてしまう。また、形成した膜のカバレッジが悪いことも知られている。本実施例では、第１のシリコン窒化膜３１を開口１２Ａを塞ぐためのキャップ膜として使用する。
【００５１】
本実施例では、プラズマＣＶＤ法を用い、ＳｉＨ4ガスおよびＮＨ3ガスを原料に用いて、第１のシリコン窒化膜３１を堆積した。設計ルール６０ｎｍよりも微細な基準でメモリセルをレイアウトした場合には、下部電極を形成するための開口１２Ａのサイズ（直径）は、概略１００ｎｍ以下となる。このような微細なサイズの開口では、プラズマＣＶＤ法のようにカバレッジの悪い方法でシリコン窒化膜を堆積した場合、上端の開口部で堆積した膜による閉塞が生じ、開口の内壁部分には、シリコン窒化膜がほとんど堆積されない状態となった。
【００５２】
また、凹状の溝１２Ｂにおいては、第１のシリコン窒化膜３１によって、上端の開口部が完全に閉塞してしまわないように、開口１２Ａの直径よりも若干大きい開口幅（開口１２Ａの１．２〜１．８倍程度）となるように、あらかじめ寸法を設定した。所定の方向に延在する距離の長い凹状の溝の形状の場合には、略円形の開口を備えたホールの場合に比べてもともと閉塞が発生しにくいので、その点も考慮して、開口幅を設定すればよい。
【００５３】
凹状の溝１２Ｂでは、開口部（上部）の閉塞は発生しないが、開口部の近傍において第１のシリコン窒化膜３１が厚く堆積して行き、凹状の溝１２Ｂの開口部の近傍を除く側面内壁部分へのシリコン窒化膜の堆積は抑制された。最終的に凹状の溝１２Ｂの開口幅の中央部分に、サイズの縮小した開口が残存するように形成された。
【００５４】
次に、カバレッジの優れた方法により、第２のシリコン窒化膜３２（第２の膜に相当する）を５０ｎｍ程度の膜厚に形成した。具体的には、ホットウォール型ＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法を用い、ＳｉＨ2Ｃｌ2ガスおよびＮＨ3ガスを原料に用いて、第２のシリコン窒化膜３２を堆積した（以下、「ＬＰ−ＣＶＤ法」と記載）。ＬＰ−ＣＶＤ法は、６５０〜８００℃程度の高温で原料ガスを熱反応させて堆積させる成膜方法で、フッ酸に対する耐性の優れたシリコン窒化膜を成膜できる。また、カバレッジの優れたシリコン窒化膜を成膜でき、開口を介して空洞の内壁部分をシリコン窒化膜で覆うことも容易である。
【００５５】
第２のシリコン窒化膜３２は第１のシリコン窒化膜３１の上面を覆うと共に、凹状の溝１２Ｂに残存している開口から凹状の溝１２Ｂの内部にも入り込み、凹状の溝１２Ｂの内壁部分を覆うように形成された。この際に、凹状の溝１２Ｂの内部に第２のシリコン窒化膜に囲まれた空洞部３３が残存してもかまわない。本発明では、先に第１のシリコン窒化膜３１を形成したことにより、下部電極を形成するための開口１２Ａの内部には第２のシリコン窒化膜３２が形成されない。一方、ガードリングの溝１２Ｂにおいては、第１のシリコン窒化膜３１による開口部の閉塞が生じていないので、溝１２Ｂの内壁を覆うように第２のシリコン窒化膜３２が形成される。
【００５６】
次に、フォトレジスト膜３４を用いて、マスクパターンを形成した。フォトレジスト膜３４は、メモリセル領域の開口１４Ａ（図２）を形成する位置に開口パターンを有している。
【００５７】
図１１に示したように、フォトレジスト膜３４をマスクに用いてドライエッチングを行い、開口１４Ａの領域に位置している第２のシリコン窒化膜３２、第１のシリコン窒化膜３１、窒化チタン膜１３を順次、除去した。エッチング終了後に、フォトレジスト膜３４は除去した。
【００５８】
図１２に示したように、シリコン窒化膜のエッチバックを行い、窒化チタン膜１３の上面を露出させた。この際に、図１１の工程ですでに窒化チタン膜１３が除去されている領域（開口１４Ａの領域）では、シリコン窒化膜で形成されているサポート膜１４が露出しているので、エッチングが同時に進行し、最終的にサポート膜１４を貫通する開口１４Ａが形成された。この際に、開口１４Ａの領域の第４の層間絶縁膜１２が多少、エッチングされても問題ない。また、窒化チタン膜１３の上面が露出した時点でエッチバックを停止することにより、凹状の溝１２Ｂ内には、第２のシリコン窒化膜３２および第１のシリコン窒化膜３１が残存した。
【００５９】
引き続き、窒化チタン膜１３のエッチバックを行い、サポート膜１４の上面に露出している窒化チタン膜１３を除去し、開口１２Ａおよび凹状の溝１２Ｂの側面内壁部分に窒化チタン膜１３を残存させた。この際に、開口１２Ａのアスペクト比が十分に大きい場合には、開口１２Ａ底部での窒化チタンのエッチングは進行しないため、開口１２Ａ底部の窒化チタン膜１３もダメージを与えることなく残存させることができる。
【００６０】
必要に応じて、フォトレジスト膜で開口１２Ａ内を充填することで、開口１２Ａ底部の窒化チタン膜を保護した状態でエッチバックを行い、その後に充填したフォトレジスト膜を除去してもよい。
【００６１】
図１３に示したように、希フッ酸（ＨＦ）を用いた湿式エッチングを行い、メモリセル領域内の第４の層間絶縁膜１２を選択的に除去して、開口１２Ａ内に設けた窒化チタン膜１３の外壁を露出させた。これによって、開口１２Ａの位置に、窒化チタン膜１３を用いたキャパシタ素子の下部電極が形成された。
【００６２】
シリコン窒化膜で形成した第３の層間絶縁膜１１は、湿式エッチングの際のストッパー膜として機能し、第３の層間絶縁膜よりも下層部分に薬液が浸透するのを防止する。また、凹状の溝１２Ｂ内は、図１２に示したように、湿式エッチング開始時において、上部が第１のシリコン窒化膜３１及び第２のシリコン窒化膜３２によって完全に閉塞されている。また、凹状の溝の上部内壁側面を構成する窒化チタン膜１３は、第２のシリコン窒化膜３２および第１のシリコン窒化膜３１で覆われている。このため、湿式エッチング時に薬液が凹状の溝１２Ｂを介して周辺回路領域に浸透するのを防止できる。
【００６３】
また、周辺回路領域上は、シリコン窒化膜からなるサポート膜１４で覆われている。このため、周辺回路領域の上面から薬液が浸透することも防止できる。
【００６４】
なお、プラズマＣＶＤ法で形成した第１のシリコン窒化膜３１は、希フッ酸に対する耐性が、ＬＰ−ＣＶＤ法で形成した第２のシリコン窒化膜３２よりも劣る。従って湿式エッチングで薬液にさらされる時間が長い場合には、凹状の溝１２Ｂ内の第１のシリコン窒化膜３１は最終的に除去され、第２のシリコン窒化膜３２が凹状の溝１２Ｂ内に残存する形状となるが、その場合でも薬液が凹状の溝１２Ｂ内の窒化チタン膜１３に接触するまでの時間を遅らせることができるので、薬液の浸透を抑制することができる。
【００６５】
図１４に示したように、窒化チタン膜（下部電極）１３の表面上に、容量絶縁膜１６（第３の膜に相当する）を形成した。この後に、上部電極（プレート電極）１５（第４の膜に相当する）として、窒化チタン膜を形成した。開口１２Ａ内には第２のシリコン窒化膜３２が成膜されないため、下部電極（１３）と上部電極（１５）が容量絶縁膜１６を介して対向することにより、キャパシタ素子として機能する。容量絶縁膜としては、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）等の高誘電体膜や、それらの積層膜を使用できる。また、上部電極は、窒化チタン膜を１０ｎｍ程度の膜厚で形成した後に、不純物をドープしたポリシリコン膜を積層して、隣接する下部電極間の空洞部を充填し、さらにその上にタングステン（Ｗ）を１００ｎｍ程度成膜した積層構造としてもよい。なお、凹状の溝１２Ｂは、周辺回路領域への薬液浸透を防止するために設けたものであり、キャパシタ素子としては機能しないので、内部に第２のシリコン窒化膜３２が残存したままで問題ない。次に、上部電極のパターニングのために、フォトレジスト膜１７を用いたマスクパターンを形成した。
【００６６】
図１５に示したように、フォトレジスト膜１７をマスクとしたドライエッチングによって、周辺回路領域上の不要な膜（上部電極１５、容量絶縁膜１６、サポート膜１４）を除去した。エッチング後にフォトレジスト膜１７は除去した。
【００６７】
図１６に示したように、第５の層間絶縁膜２０で上部電極１５を覆った後、ＣＭＰによって第５の層間絶縁膜２０上を平坦化した。周辺回路領域に、配線層１０Ｂまで到達するコンタクトプラグ２５および、上層の金属配線層２１を形成した。周辺回路領域上に残存しているサポート膜１４を、図１５に示したように除去しておくことにより、配線層１０Ｂまで到達する深いコンタクトホールをドライエッチングで容易に形成することが可能となる。
【００６８】
コンタクトプラグ２５にはタングステン等が利用できる。また、金属配線層２１には、アルミニウム（Ａｌ）や銅（Ｃｕ）等が利用できる。また、上部電極１５に所定の電位を与えるための回路と接続するための金属配線層およびコンタクトプラグを、図示していない領域で形成する。上部電極に接続するコンタクトプラグと周辺回路領域に設けたコンタクトプラグ２５は同時に形成してもよい。この後に表面保護膜２２（図４）を形成することにより、ＤＲＡＭ素子が完成した。
【００６９】
本実施例の半導体装置では、上記のように、ＤＲＡＭ素子のメモリセル領域に、シリンダー型下部電極の外壁と内壁の双方を電極として使用するキャパシタを設けた。この際、キャパシタ内には、第２のシリコン窒化膜が成膜されないようにした。ガードリングによって、キャパシタの外壁部分を露出させる湿式エッチングで使用する薬液が、メモリセル領域以外に浸透することを防止できる。これにより、微細化しても大きな静電容量を備えたキャパシタ素子を容易に形成することができるため、リフレッシュ特性に優れた高集積度のＤＲＡＭ素子を製造することが可能となる。
【００７０】
（第２実施例）
本実施例では、溝１２Ｂ内を覆う、第２のシリコン窒化膜３２をカバレッジの優れた方法で形成する方法として、第１実施例のＬＰ−ＣＶＤ法の代わりに、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いる点が異なる。
【００７１】
ＡＬＤ法を用いる場合には、ＳｉＨ2Ｃｌ2ガスおよびＮＨ3ガスを原料に用いて、５００℃〜５５０℃の温度に設定した半導体基板上に、ＳｉＨ2Ｃｌ2ガスの供給と窒素ガス供給によるパージ、ＮＨ3ガスの供給と窒素ガスによるパージを交互に繰り返しておこなうことにより、必要な膜厚のシリコン窒化膜をカバレッジよく堆積することができる。また、ＡＬＤ法で形成したシリコン窒化膜もフッ酸に対する耐性を備えているので、ガードリング内を覆って薬液の浸透を防止するための第２の膜として用いることができる。
【符号の説明】
【００７２】
１ 半導体基板
３ 素子分離領域
４ 第１の層間絶縁膜
４Ａ ビット線コンタクトプラグ
５ ゲート電極
５ａ ゲート絶縁膜
５ｂ サイドウォール
５ｃ 保護膜
６ ビット配線
７ 第２の層間絶縁膜
７Ａ 容量コンタクトプラグ
８ ソース・ドレイン領域
９ 基板コンタクトプラグ
１０ 容量コンタクトパッド
１０Ｂ 配線層
１１ 第３の層間絶縁膜
１２ 第４の層間絶縁膜
１２Ａ 開口
１２Ｂ ガードリング
１３ 下部電極
１４ サポート膜
１４Ａ 開口
１５ 上部電極
１６ 容量絶縁膜
１７ フォトレジスト膜
２０ 第５の層間絶縁膜
２１ 金属配線層
２２ 表面保護膜
２５ コンタクトプラグ
３０ キャパシタ素子
３１ 第１のシリコン窒化膜
３２ 第２のシリコン窒化膜
３３ 空洞部
３４ フォトレジスト膜
３５ マスクパターン
４０ ゲート層間絶縁膜
５０ ＤＲＡＭ素子
５１ メモリセル領域
５２ 周辺回路領域
２０５ａ、２０５ｂ、２０５ｃ 基板コンタクト部
Ｋ 活性領域
Ｔｒ１ ＭＯＳトランジスタ
Ｗ ワード配線
【特許請求の範囲】
【請求項１】
第１の領域と、
前記第１の領域を囲むように設けられたガードリングと、
前記ガードリングの外側に設けられた第２の領域と、
を有し、
前記第１の領域は、導電性を有する第１の膜によって構成された第１の電極を有し、
前記ガードリングは、凹状の溝の内壁を覆う第１の膜と、前記凹状の溝の内部において前記第１の膜の表面の少なくとも一部を覆う絶縁性の第２の膜と、
を有し、
前記第1の領域の前記第１の電極の表面は、前記第２の膜で覆われていないことを特徴とする半導体装置。
【請求項２】
前記ガードリングにおいて、
前記第２の膜は、前記凹状の溝の上部以外の側面および底面上の第１の膜を覆うように設けられると共に、前記第２の膜は前記凹状の溝の上部において凹状の溝の側面上の第１の膜と離間して内側に反るように設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の領域は更に、前記第１の電極の表面を覆う絶縁性の第３の膜と、前記第３の膜を介して前記第１の電極と対向する導電性の第４の膜から構成される第２の電極と、を有し、
前記ガードリングは更に、前記第２の膜の表面上に設けられた第３の膜と、前記第２および第３の膜を介して前記第１の膜と対向する部分を有する第４の膜と、を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の領域及びガードリングはメモリセル領域を構成し、
前記第１および第２の電極、並びに前記第３の膜はキャパシタを構成し、
前記第２の領域は周辺回路領域を構成し、
前記半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記メモリセル領域は、
トランジスタと、
前記トランジスタのソース／ドレイン領域の一方に接続されたビット線と、
を有し、
前記トランジスタのソース／ドレイン領域の他方に前記第１の電極が接続されている請求項４に記載の半導体装置。
【請求項６】
前記第２の膜は、シリコン窒化膜である、請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
（１）半導体基板と、層間絶縁膜と、支持体膜とをこの順に有し、第１の領域及び前記第１の領域を囲むように第２の領域が区画された構造体を準備する工程と、
（２）前記第１の領域と第２の領域の境界部分の前記層間絶縁膜内に内壁が導電性の第１の膜によって覆われた凹状の溝を形成する工程と、
（３）前記凹状の溝の上部を閉塞しないように、前記第１の領域および前記第２の領域上と前記凹状の溝内に絶縁性の第５の膜を成膜する工程と、
（４）前記凹状の溝の内部において露出している前記１の膜の表面、および前記第５の膜の表面を覆うように、前記第１および第２の領域上と前記凹状の溝内に絶縁性の第２の膜を成膜する工程と、
（５）前記凹状の溝の内部にのみ前記第２の膜を残存させるように、前記第２の膜を除去する工程と、
（６）湿式エッチングにより、前記第１の領域の層間絶縁膜を除去する工程と、
を有する半導体装置の製造方法。
【請求項８】
前記工程（３）において、
平行平板型プラズマＣＶＤ（ＰＥ−ＣＶＤ）法により、シリコン窒化膜から構成される前記第５の膜を形成する請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（４）において、
ホットウォール型ＬＰ−ＣＶＤ法またはＡＬＤ法により、シリコン窒化膜から構成される前記第２の膜を形成する請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（２）において、
前記凹状の溝の形成と同時に、前記第１の領域に第１の膜から構成される筒型の側壁を有する第１の電極を形成し、
前記工程（３）において、
前記第１の電極の上部を閉塞するように前記第５の膜を成膜し、
前記工程（６）において、
前記湿式エッチングにより、前記第１の電極の外側面を露出させる、
ことを特徴とする請求項７〜９の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
前記工程（５）と（６）の間に更に、
前記支持体膜によって前記第１の電極の側面の一部が保持されるように、前記支持体膜内に開口を設ける工程を有し、
前記工程（６）において、
前記開口を設けた支持体膜をマスクに用いて前記湿式エッチングを行うことを特徴とする、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（２）において、
第５の膜によって凹状の溝の上部が閉塞しない幅を有するように、前記凹状の溝を形成し、
第５の膜によって第１の電極の上部が閉塞する幅を有するように、前記第１の領域に第１の電極を形成することを特徴とする、請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（６）の後に、
（７）前記第１の電極の表面を覆う絶縁性の第３の膜を成膜する工程と、
（８）前記第３の膜上に導電性の第４の膜を成膜することによって、前記第３の膜を介して前記第１の電極と対向する第２の電極を形成する工程と、
をさらに備えていることを特徴とする請求項１０〜１２の何れか１項に記載の半導体装置の製造方法。
【請求項１４】
前記工程（７）において、
前記第１の電極の表面を覆う前記第３の膜の成膜と同時に、前記凹状の溝の内部に残存している第２の膜上に前記第３の膜を成膜し、
前記工程（８）において、
前記第３の膜上への第４の膜の成膜と同時に、前記凹状の溝の内部において、前記第２および第３の膜を介して前記第１の膜と対向する部分を有する前記第４の膜を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（１）において、
トランジスタを有する前記構造体を形成し、
前記工程（２）において、
前記トランジスタのソース領域またはドレイン領域に接続されるように、前記第１の電極を形成することを特徴とする請求項１０〜１４の何れか１項に記載の半導体装置の製造方法。
【請求項１６】
前記工程（１）において、
ホットウォール型ＬＰ−ＣＶＤ法またはＡＬＤ法により、シリコン窒化膜から構成される前記支持体膜を形成することを特徴とする、請求項７〜１５の何れか１項に記載の半導体装置の製造方法。
【請求項１７】
前記工程（５）は、前記第１および第２の領域における前記第２の膜および前記第５の膜をドライエッチングによって除去する工程を含むことを特徴とする請求項７〜１６の何れか１項に記載の半導体装置の製造方法。
【請求項１】
第１の領域と、
前記第１の領域を囲むように設けられたガードリングと、
前記ガードリングの外側に設けられた第２の領域と、
を有し、
前記第１の領域は、導電性を有する第１の膜によって構成された第１の電極を有し、
前記ガードリングは、凹状の溝の内壁を覆う第１の膜と、前記凹状の溝の内部において前記第１の膜の表面の少なくとも一部を覆う絶縁性の第２の膜と、
を有し、
前記第1の領域の前記第１の電極の表面は、前記第２の膜で覆われていないことを特徴とする半導体装置。
【請求項２】
前記ガードリングにおいて、
前記第２の膜は、前記凹状の溝の上部以外の側面および底面上の第１の膜を覆うように設けられると共に、前記第２の膜は前記凹状の溝の上部において凹状の溝の側面上の第１の膜と離間して内側に反るように設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の領域は更に、前記第１の電極の表面を覆う絶縁性の第３の膜と、前記第３の膜を介して前記第１の電極と対向する導電性の第４の膜から構成される第２の電極と、を有し、
前記ガードリングは更に、前記第２の膜の表面上に設けられた第３の膜と、前記第２および第３の膜を介して前記第１の膜と対向する部分を有する第４の膜と、を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の領域及びガードリングはメモリセル領域を構成し、
前記第１および第２の電極、並びに前記第３の膜はキャパシタを構成し、
前記第２の領域は周辺回路領域を構成し、
前記半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記メモリセル領域は、
トランジスタと、
前記トランジスタのソース／ドレイン領域の一方に接続されたビット線と、
を有し、
前記トランジスタのソース／ドレイン領域の他方に前記第１の電極が接続されている請求項４に記載の半導体装置。
【請求項６】
前記第２の膜は、シリコン窒化膜である、請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
（１）半導体基板と、層間絶縁膜と、支持体膜とをこの順に有し、第１の領域及び前記第１の領域を囲むように第２の領域が区画された構造体を準備する工程と、
（２）前記第１の領域と第２の領域の境界部分の前記層間絶縁膜内に内壁が導電性の第１の膜によって覆われた凹状の溝を形成する工程と、
（３）前記凹状の溝の上部を閉塞しないように、前記第１の領域および前記第２の領域上と前記凹状の溝内に絶縁性の第５の膜を成膜する工程と、
（４）前記凹状の溝の内部において露出している前記１の膜の表面、および前記第５の膜の表面を覆うように、前記第１および第２の領域上と前記凹状の溝内に絶縁性の第２の膜を成膜する工程と、
（５）前記凹状の溝の内部にのみ前記第２の膜を残存させるように、前記第２の膜を除去する工程と、
（６）湿式エッチングにより、前記第１の領域の層間絶縁膜を除去する工程と、
を有する半導体装置の製造方法。
【請求項８】
前記工程（３）において、
平行平板型プラズマＣＶＤ（ＰＥ−ＣＶＤ）法により、シリコン窒化膜から構成される前記第５の膜を形成する請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（４）において、
ホットウォール型ＬＰ−ＣＶＤ法またはＡＬＤ法により、シリコン窒化膜から構成される前記第２の膜を形成する請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（２）において、
前記凹状の溝の形成と同時に、前記第１の領域に第１の膜から構成される筒型の側壁を有する第１の電極を形成し、
前記工程（３）において、
前記第１の電極の上部を閉塞するように前記第５の膜を成膜し、
前記工程（６）において、
前記湿式エッチングにより、前記第１の電極の外側面を露出させる、
ことを特徴とする請求項７〜９の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
前記工程（５）と（６）の間に更に、
前記支持体膜によって前記第１の電極の側面の一部が保持されるように、前記支持体膜内に開口を設ける工程を有し、
前記工程（６）において、
前記開口を設けた支持体膜をマスクに用いて前記湿式エッチングを行うことを特徴とする、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（２）において、
第５の膜によって凹状の溝の上部が閉塞しない幅を有するように、前記凹状の溝を形成し、
第５の膜によって第１の電極の上部が閉塞する幅を有するように、前記第１の領域に第１の電極を形成することを特徴とする、請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（６）の後に、
（７）前記第１の電極の表面を覆う絶縁性の第３の膜を成膜する工程と、
（８）前記第３の膜上に導電性の第４の膜を成膜することによって、前記第３の膜を介して前記第１の電極と対向する第２の電極を形成する工程と、
をさらに備えていることを特徴とする請求項１０〜１２の何れか１項に記載の半導体装置の製造方法。
【請求項１４】
前記工程（７）において、
前記第１の電極の表面を覆う前記第３の膜の成膜と同時に、前記凹状の溝の内部に残存している第２の膜上に前記第３の膜を成膜し、
前記工程（８）において、
前記第３の膜上への第４の膜の成膜と同時に、前記凹状の溝の内部において、前記第２および第３の膜を介して前記第１の膜と対向する部分を有する前記第４の膜を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（１）において、
トランジスタを有する前記構造体を形成し、
前記工程（２）において、
前記トランジスタのソース領域またはドレイン領域に接続されるように、前記第１の電極を形成することを特徴とする請求項１０〜１４の何れか１項に記載の半導体装置の製造方法。
【請求項１６】
前記工程（１）において、
ホットウォール型ＬＰ−ＣＶＤ法またはＡＬＤ法により、シリコン窒化膜から構成される前記支持体膜を形成することを特徴とする、請求項７〜１５の何れか１項に記載の半導体装置の製造方法。
【請求項１７】
前記工程（５）は、前記第１および第２の領域における前記第２の膜および前記第５の膜をドライエッチングによって除去する工程を含むことを特徴とする請求項７〜１６の何れか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１１−１４６４２８（Ｐ２０１１−１４６４２８Ａ）
【公開日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願番号】特願２０１０−３９７６（Ｐ２０１０−３９７６）
【出願日】平成２２年１月１２日（２０１０．１．１２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願日】平成２２年１月１２日（２０１０．１．１２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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