【課題】レーザートリミング加工を行うヒューズ素子を有する半導体集積回路装置の信頼性を向上させる。
【解決手段】隣り合うヒューズ素子に接続する第１層目のアルミニウム配線間のスペース幅を第１層目の金属間絶縁膜の側壁厚さの２倍未満とすることで、吸湿性のＳＯＧの露出を防止する。また、第１層目のアルミニウム配線側面にサイドスペーサーを設けることでより一層の信頼性向上を図る。 （もっと読む）

【課題】ゲート電極周辺の寄生容量を低減させることのできる半導体装置の製造方法を提供する。
【解決手段】半導体基板上にゲート絶縁膜を形成する。ゲート絶縁膜上に、その上部に絶縁膜を有するゲート電極を形成する。ゲート電極を形成した後、半導体基板とゲート電極を覆う第１シリコン酸化膜を形成する。第１シリコン酸化膜を形成した後、第１シリコン酸化膜を覆う第１シリコン窒化膜を形成する。第１シリコン窒化膜を形成した後、第１シリコン窒化膜を覆う第２シリコン酸化膜を形成する。第２シリコン酸化膜を形成した後、第２シリコン酸化膜をエッチングして、第２シリコン酸化膜をゲート電極の側壁部に残す。第２シリコン酸化膜をゲート電極の側壁部に残す工程の後、半導体基板に不純物拡散層を形成する。不純物拡散層を形成した後、第２シリコン酸化膜を除去する。第２シリコン酸化膜を除去した後、半導体基板を覆う第２シリコン窒化膜を形成する。 （もっと読む）

【課題】ＭＩＰＳ構造を採るメタル膜とコンタクトプラグとの界面抵抗を低減できるようにする。
【解決手段】まず、半導体基板１の上に、ゲート絶縁膜３を形成し、形成したゲート絶縁膜３の上に、ＴｉＮ膜４及びポリシリコン膜５を順次形成する。続いて、ポリシリコン膜５にＴｉＮ膜４を露出するコンタクトホール５ａを形成する。続いて、ポリシリコン膜５における第１のコンタクトホール５ａの少なくとも底面及び壁面上に金属膜７を形成する。 （もっと読む）

【課題】プログラム後の誤読み出しを抑制でき、高い信頼性を備える半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板１上のチャンネル領域に形成されたゲート酸化膜３と、前記ゲート酸化膜３上に形成されたゲート電極４と、前記チャンネル領域の少なくとも一部に形成されたシリサイド層２と、を有し、前記シリサイド層２は、前記チャンネル領域のうち前記ゲート電極４の全体を除く領域の少なくとも一部を被覆する。 （もっと読む）

【課題】一定の静電容量を確保すると同時に、小型化を図ることが可能なキャパシタを備える半導体装置を提供する。
【解決手段】半導体装置は、金属膜を含むキャパシタ下部電極３ａと、キャパシタ下部電極３ａの上部表面上に配置され、キャパシタ下部電極３ａの厚みより薄い厚みを有する誘電体膜４ａと、誘電体膜４ａ上に配置され、金属膜を含むキャパシタ上部電極６ａと、キャパシタ上部電極６ａと同一レベルの層により構成される下部配線部分６ｂと、下部配線部分６ｂ上に配置される層間絶縁膜８と、層間絶縁膜８上に配置される上部配線部分１２ｂとを備える。 （もっと読む）

【課題】従来の半導体装置は、通常のコンタクトとシェアードコンタクトとを同時に形成することが難しくなり、接合リーク不良やコンタクト抵抗の上昇が発生する等の課題があった。
【解決手段】ロジックＳＲＡＭ部のゲート配線６の側壁に形成するサイドウォール９と、拡散層１１の表面に形成するシリサイド層１３とゲート配線６のシリサイド層１５とを電気的に接続するドープトポリシリコン１８と、ドープトポリシリコン１８と第１層アルミ配線とを電気的に接続するＷプラグ２６と、ロジックＳＲＡＭ部の拡散層１１の表面のシリサイド層と第１層アルミ配線とを電気的に接続するＷプラグ２５とを備えるものである。 （もっと読む）

【課題】溝内に配線を埋め込む際に層間絶縁膜の表面に深い凹部が生じるのを防止し得る半導体装置の設計方法等を提供する。
【解決手段】単位面積当たりの配線パターンの周囲長の総和を各々の単位領域毎に算出するステップＳ６と、単位領域内における配線パターンの周囲長の総和が第１の値以上である第１の領域と第２の値以下である第２の領域とを抽出するステップＳ７，Ｓ８と、第１の領域に隣接する第３の領域内に単位面積当たりの周囲長の総和が第３の値である第１のダミーパターンを配置し、第２の領域に隣接する第４の領域内に単位面積当たりの周囲長の総和が第４の値である第２のダミーパターンを配置するステップＳ９，Ｓ１０と、第３の領域と第４の領域との間の第５の領域内に単位面積当たりの周囲長の総和が第３の値より小さく、第４の値より大きい第５の値である第３のダミーパターンを配置するステップＳ１１とを有している。 （もっと読む）

【課題】ヒューズのカットばらつきを防ぐとともに腐食（酸化等も含む）を良好に防ぐ。
【解決手段】半導体装置１００は、基板１０２と、基板１０２上に形成されたヒューズ配線１１６と、少なくともヒューズ配線１１６の側壁を保護するように形成された耐湿性絶縁膜１２０と、を含む。耐湿性絶縁膜１２０は、ヒューズ配線１１６の上面には形成されていないか、またはヒューズ配線１１６の上面における積層方向の膜厚ｄ１がヒューズ配線１１６の側壁における積層方向に垂直な方向の膜厚ｄ２よりも薄くなるように形成されている。 （もっと読む）

【課題】 バリア膜形成による配線の抵抗値増大及びボイドの発生を防ぐことができる半導体装置、その製造方法及びその製造方法に用いるスパッタリングターゲットを提供すること。
【解決手段】 Ｓｉ酸化物を含む絶縁膜１にＣｕの配線が設けられている半導体装置であって、絶縁膜１に設けられた溝状の開口部１ａの内面に形成されたバリア膜４と、開口部１ａ内であってバリア膜４上に形成されたＣｕからなる配線本体２と、を備え、バリア膜４が、バリア膜４が、少なくとも絶縁膜１上に形成されたＢａ酸化物及びＳｒ酸化物の少なくとも一方を含有するＣｕ合金下地層を有し、該Ｃｕ合金下地層と絶縁膜１との界面にＢａＳｉ酸化物及びＳｒＳｉ酸化物の少なくとも一方が偏析している。 （もっと読む）

【課題】同一の半導体基板上に、高性能な低電圧ＭＩＳＦＥＴ、高信頼なＭＯＮＯＳ型不揮発性メモリおよび高電圧ＭＩＳＦＥＴを形成する。
【解決手段】ロジック回路などに使用される低電圧ＭＩＳＦＥＴの形成領域において、キャップ酸化膜をマスクにすることによってダミーゲート電極上にシリサイドが形成されるのを防ぎ、ダマシンプロセスを用いて低電圧ＭＩＳＦＥＴのゲートをｈｉｇｈ−ｋ膜１８およびメタルゲート電極２０で形成する際の形成工程を簡略化する。また、ダミーゲート電極除去時のＲＩＥによりダメージを受けたゲート絶縁膜を一旦除去し、新たにゲート酸化膜１７を形成することで素子の信頼性を確保する。 （もっと読む）

【課題】ソース／ドレイン領域のＰＮ接合部とコンタクト間のリーク電流を抑制する。
【解決手段】半導体基板（１）と、半導体基板（１）に形成されたＳＴＩ（Shallow Trench Isolation）構造（２）と、半導体基板（１）に形成され、ＳＴＩ構造（２）に隣接する拡散領域（１２）と、層間絶縁膜（１５）を貫通して拡散領域（１２）とＳＴＩ構造（２）とに到達する接続コンタクト（２０）と、拡散領域（１２）の側面と拡散領域（１２）の下の半導体基板（１）の側面に形成され、接続コンタクト（２０）と拡散領域（１２）の側面とを電気的に絶縁し、かつ、接続コンタクト（２０）と半導体基板（１）の側面とを電気的に絶縁する酸化膜（１９）とを具備する半導体装置を構成する。その半導体装置では、ＳＴＩ素子分離とソース／ドレイン領域のＰＮ接合部分の間のみに選択的に絶縁膜（酸化膜）を形成している。 （もっと読む）

【課題】配線の設計自由度が高く、ゲート電極及びソース／ドレイン領域に接続されるコンタクト部の形成に問題が生じ難く、微細化プロセスに適した半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、（ａ）基体２１上にゲート電極３１を形成し、基体にソース／ドレイン領域３７及びチャネル形成領域３５を形成し、ソース／ドレイン領域３７上にゲート電極３１の頂面と同一平面内に頂面を有する第１層間絶縁層４１を形成した後、（ｂ）第１層間絶縁層４１に溝状の第１コンタクト部４３を形成し、（ｃ）全面に第２層間絶縁層５１を形成した後、（ｄ）第１コンタクト部４３の上の第２層間絶縁層５１の部分に孔状の第２コンタクト部５３を形成し、その後、（ｅ）第２層間絶縁層５１上に、第２コンタクト部５３と接続された配線６１を形成する各工程から成る。 （もっと読む）

【課題】貫通電極を有し縦方向に積層される半導体装置であって、設計の自由度を拡大することができる半導体装置およびその製造方法を提供することを目的とする。
【解決手段】半導体基板１と、相互に離間して第１の主表面１０から半導体基板１の深さ方向に向かって設けられた電極３０ａおよび電極３０ｂと、電極３０ａおよび電極３０ｂ同士の間を結び半導体基板１を貫通することなく第１の主表面１０から半導体基板１の深さ方向に向かって設けられた配線部４０ａとを備えている。電極３０ａは、半導体基板１を貫通して第２の主表面２０に達する貫通電極となっている。貫通電極を有し縦方向に積層される半導体装置において、配線部４０ａを備えていることにより設計の自由度を拡大することができる。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１上に複数のロジック用ｐチャネル型ＭＩＳＦＥＴＱｐ１と、複数のロジック用ｎチャネル型ＭＩＳＦＥＴＱｎ１と、複数のメモリ用ｐチャネル型ＭＩＳＦＥＴＱｐ２と、複数のメモリ用ｎチャネル型ＭＩＳＦＥＴＱｎ２とが混載されている。複数のロジック用ｐチャネル型ＭＩＳＦＥＴＱｐ１のうちの少なくとも一部は、シリコンゲルマニウムで構成されたソース・ドレイン領域を有し、複数のロジック用ｎチャネル型ＭＩＳＦＥＴＱｎ１の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有している。複数のメモリ用ｐチャネル型ＭＩＳＦＥＴＱｐ２の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有し、複数のメモリ用ｎチャネル型ＭＩＳＦＥＴＱｎ２の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有している。 （もっと読む）

【課題】半導体装置の製造過程において生じるウエハ外周部分からのパーティクルの発生を防止し、十分な歩留りを実現する。
【解決手段】ウエハにゲート電極となる導電膜４、５を形成する第一工程と、導電膜４、５の中の、ウエハの外周部分に形成された導電膜４、５の上に選択的に保護膜７を形成する第二工程と、導電膜４、５の上に第一レジストパターンを形成し、前記第一レジストパターンをマスクとして導電膜４、５をエッチングすることにより、ゲート電極を形成する第三工程と、前記ゲート電極を覆う層間絶縁膜を形成する第四工程と、前記層間絶縁膜の上に第二レジストパターンを形成し、前記第二レジストパターンをマスクとして前記層間絶縁膜をエッチングすることにより、コンタクトホールを形成する第五工程と、を有する半導体装置の製造方法を提供する。 （もっと読む）

【課題】縦型トランジスタにおいて、柱状半導体層上のコンタクトと柱状半導体層の周囲に形成されるゲート電極のショートの抑制。
【解決手段】上方に平面状半導体層及び該平面状半導体層上の柱状半導体層が形成された基板に対して、柱状半導体層の上部に第２のドレイン／ソース領域を形成し、コンタクトストッパー膜を成膜し、コンタクト層間膜を成膜し、第２のドレイン／ソース領域上にコンタクトを形成し、ここでコンタクトの形成は、コンタクトのパターンを形成し、コンタクトのパターンを用いてコンタクト層間膜をコンタクトストッパー膜までエッチングすることにより、コンタクト用のコンタクト孔を形成し、コンタクト用のコンタクト孔の底部に残存するコンタクトストッパー膜をエッチングにより除去することを含み、コンタクト用のコンタクト孔の底面の基板への投影面は、柱状半導体層の上面及び側面に形成されたコンタクトストッパー膜の基板への投影形状の外周内に位置する。 （もっと読む）

【課題】 金属膜やＨｉｇｈ−ｋ膜の膜質の劣化を抑制できる半導体装置の製造方法を提供すること。
【解決手段】 第１の薄膜２上に、第１の薄膜２とは異なる第２の薄膜３を形成し、第２の薄膜３上に、第２の薄膜３とは異なる膜からなる犠牲膜５を形成し、犠牲膜５をエッチングにより所望の間隔を持つパターンに加工し、犠牲膜パターンを形成し、シリコン含有プリカーサー、酸素含有ガスを基板上に間欠的に供給して、犠牲膜パターンにシリコン酸化膜６を被覆し、シリコン酸化膜６をエッチングにより犠牲膜５の側壁上に側壁スペーサー６ａを形成し、犠牲膜５を除去し、側壁スペーサー６ａをマスクとして用いて第１の薄膜２および第２の薄膜３を加工する。 （もっと読む）

【課題】
太幅配線の添加元素を細幅配線の添加元素とは独立に制御する。
【解決手段】
層間絶縁膜に、第１の幅を有する第１の配線溝および第１の幅より広い第２の幅を有する第２の配線溝を形成し、第１の配線溝および第２の配線溝内に、第１の添加元素を含む第１のシード層を形成し、第１のシード層上に第１の銅層を形成し、第１の配線溝内の第１の銅層および第１のシード層を残存させつつ、第２の配線溝内の第１の銅層および第１のシード層を除去し、その後、第２の配線溝内に、第２の添加元素を含む又は添加元素を含まない第２のシード層を形成し、第２のシード層の上に第２の銅層を形成する。 （もっと読む）

【課題】
微細化したＭＯＳトランジスタを含む半導体装置において、リーク／ショートの可能性を抑制する。
【解決手段】
半導体装置の製造方法は、活性領域上に、ゲート絶縁膜とシリコン膜とを形成し、シリコン膜上方にゲート電極用レジストパターンを形成し、レジストパターンをマスクとして、シリコン膜を厚さの途中までエッチングしてレジストパターン下方に凸部を残し、レジストパターンを除去した後シリコン膜を覆うダミー膜を形成し、ダミー膜を異方性エッチングして、凸部の側壁にダミー膜を残存させつつ、平坦面上のダミー膜を除去し、ダミー膜をマスクとして、シリコン膜の残りの厚さをエッチングしてゲート電極を形成し、ゲート電極両側の半導体基板に、ソース／ドレイン領域を形成し、シリコン領域にシリサイドを形成する。 （もっと読む）

【課題】ゲート電極間を埋め込む膜に吸湿性の高い膜を用いた半導体装置において、金属配線の信頼性劣化を防ぐ。
【解決手段】半導体装置５０は、基板１上に形成された複数のゲート電極２と、複数のゲート電極２上を含む基板上を覆う第１の層間絶縁膜５と、第１の層間絶縁膜５上を覆う第２の層間絶縁膜６と、第１の層間絶縁膜５及び第２の層間絶縁膜６を貫通し、それぞれ基板１上の所定箇所又は複数のゲート電極２のいずれか一つに達する複数のコンタクトプラグ７と、第２の層間絶縁膜６上に形成され、コンタクトプラグ７に接続された金属配線９を含む配線形成層８とを備える。第１の層間絶縁膜５は、少なくとも一つのゲート電極２上方に第１の凹部５ａを有すると共に、複数のゲート電極２及び基板１に接する下部膜３と、第１の凹部５ａ以外の部分において下部膜３上に配置された上部膜４とを有し、第１の凹部５ａ内に、第２の層間絶縁膜６が埋め込まれている。 （もっと読む）