半導体装置及びその製造方法
【課題】配線の設計自由度が高く、ゲート電極及びソース/ドレイン領域に接続されるコンタクト部の形成に問題が生じ難く、微細化プロセスに適した半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、(a)基体21上にゲート電極31を形成し、基体にソース/ドレイン領域37及びチャネル形成領域35を形成し、ソース/ドレイン領域37上にゲート電極31の頂面と同一平面内に頂面を有する第1層間絶縁層41を形成した後、(b)第1層間絶縁層41に溝状の第1コンタクト部43を形成し、(c)全面に第2層間絶縁層51を形成した後、(d)第1コンタクト部43の上の第2層間絶縁層51の部分に孔状の第2コンタクト部53を形成し、その後、(e)第2層間絶縁層51上に、第2コンタクト部53と接続された配線61を形成する各工程から成る。
【解決手段】半導体装置の製造方法は、(a)基体21上にゲート電極31を形成し、基体にソース/ドレイン領域37及びチャネル形成領域35を形成し、ソース/ドレイン領域37上にゲート電極31の頂面と同一平面内に頂面を有する第1層間絶縁層41を形成した後、(b)第1層間絶縁層41に溝状の第1コンタクト部43を形成し、(c)全面に第2層間絶縁層51を形成した後、(d)第1コンタクト部43の上の第2層間絶縁層51の部分に孔状の第2コンタクト部53を形成し、その後、(e)第2層間絶縁層51上に、第2コンタクト部53と接続された配線61を形成する各工程から成る。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年の半導体装置あるいは半導体集積回路では、素子の微細化に伴い、コンタクト抵抗の増加が問題となっている。また、回路を構成するトランジスタの特性向上を目的として、応力印加材料を用いてチャネル形成領域へ応力を印加することで、キャリア移動度を増加させる技術が盛んに用いられている。
【0003】
コンタクト抵抗の増加に対処するために、例えば、"45 nm High-k + Metal Gate Strain-Enhanced Transistors", C. Auth et al., VLSI Sym. Tech. Dig., pp.128, (2008) [以下、非特許文献1と呼ぶ]には、溝状(トレンチ状)のコンタクト部が開示されている。更には、内部応力を有する金属材料からコンタクト部を構成することによって、キャリア移動度の向上を図っている。
【0004】
また、特開2001−291770には、コンタクト抵抗を低減するために、ソース/ドレイン領域を囲むように下層の層間絶縁層に絶縁壁を形成しておき、絶縁壁及び制御電極の側面に設けられた第1のサイドウオールスペーサの上にコンタクトプラグを形成する技術が開示されている。このコンタクトプラグは、全面に形成された上層の層間絶縁層の上に設けられた配線とメタルプラグによって接続されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2001−291770
【非特許文献】
【0006】
【非特許文献1】"45 nm High-k + Metal Gate Strain-Enhanced Transistors", C. Auth et al., VLSI Sym. Tech. Dig., pp.128, (2008)
【発明の概要】
【発明が解決しようとする課題】
【0007】
ところで、非特許文献1にあっては、半導体装置の模式的な一部断面図を図26の(A)に示し、層間絶縁層を上から眺めたときの模式図を図26の(B)に示すように、全面に形成された層間絶縁層に、ソース/ドレイン領域と接する溝状の第1コンタクト部を形成し、併せて、ゲート電極の頂面と接する溝状の第2コンタクト部を形成する。ここで、図26の(B)にあっては、コンタクト部及び層間絶縁層を明示するために、これらに異なる斜線を付した。ここで、層間絶縁層の頂面には溝状の第1コンタクト部及び第2コンタクト部が露出した状態となっている。従って、層間絶縁層上で、配線を、溝状のコンタクト部を迂回するように配置する必要がある。それ故、配線の設計自由度が低くなるし、配線の距離が長くなってしまうので、配線抵抗や容量の増加、回路ブロックの面積増大といった問題が生じる。また、ゲート電極上、及び、ソース/ドレイン領域上に溝状の第2コンタクト部及び第1コンタクト部を同時に形成する場合、エッチングする層間絶縁層の膜厚が異なる。そのため、ソース/ドレイン領域よりもゲート電極の方がオーバーエッチング時間が長くなり、ゲート電極にエッチングダメージが生じる虞がある。
【0008】
また、特開2001−291770に開示された技術にあっては、コンタクトプラグと制御電極との間には、第1のサイドウオールスペーサが存在するだけなので、コンタクトプラグと制御電極との間に短絡が生じ易い。また、コンタクトプラグがサイドウオール状に形成されているので、コンタクトプラグと、それに接続されるメタルプラグとの間に位置合わせズレが生じ易い。しかも、回路の微細化に伴い素子分離領域の幅を狭くすると、素子分離領域に隣接して設けられたコンタクトプラグに接続されるメタルプラグとメタルプラグとの間の距離も短くなるので、メタルプラグ間の短絡が発生し易くなる。以上のことから、特開2001−291770に開示された技術は、微細化プロセスに適しておらず、回路面積の縮小は困難である。
【0009】
従って、本発明の目的は、配線の設計自由度が高く、ゲート電極と接続されるコンタクト部及びソース/ドレイン領域と接続されるコンタクト部の形成に問題が生じ難く、微細化プロセスに適した半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0010】
上記の目的を達成するための本発明の第1の態様に係る半導体装置は、
(A)基体に形成されたソース/ドレイン領域及びチャネル形成領域、
(B)チャネル形成領域の上方にゲート絶縁膜を介して設けられたゲート電極、
(C)ソース/ドレイン領域上に形成された第1層間絶縁層、
(D)第1層間絶縁層に形成され、ソース/ドレイン領域に接続された第1コンタクト部、
(E)ゲート電極、第1層間絶縁層及び第1コンタクト部上に形成された第2層間絶縁層、
(F)第1コンタクト部の上の第2層間絶縁層の部分に形成された第2コンタクト部、並びに、
(G)第2層間絶縁層上に形成され、第2コンタクト部と接続された配線、
を備えており、
ゲート電極の頂面、第1コンタクト部の頂面及び第1層間絶縁層の頂面は同一平面内にあり、
第1コンタクト部は溝状の形状を有し、第2コンタクト部は孔状の形状を有する。
【0011】
上記の目的を達成するための本発明の第2の態様に係る半導体装置は、所謂デュアルゲート構造を有するCMOS型の半導体装置であり、
nチャネル型半導体装置及びpチャネル型半導体装置から成り、
nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれは、
(A)基体に形成されたソース/ドレイン領域及びチャネル形成領域、
(B)チャネル形成領域の上方にゲート絶縁膜を介して設けられたゲート電極、
(C)ソース/ドレイン領域上に形成された第1層間絶縁層、
(D)第1層間絶縁層に形成され、ソース/ドレイン領域に接続された第1コンタクト部、
(E)ゲート電極、第1層間絶縁層及び第1コンタクト部上に形成された第2層間絶縁層、
(F)第1コンタクト部の上の第2層間絶縁層の部分に形成された第2コンタクト部、並びに、
(G)第2層間絶縁層上に形成され、第2コンタクト部と接続された配線、
を備えており、
ゲート電極の頂面、第1コンタクト部の頂面及び第1層間絶縁層の頂面は同一平面内にあり、
nチャネル型半導体装置の第1コンタクト部とpチャネル型半導体装置の第1コンタクト部とは繋がっており、溝状の形状を有し、
nチャネル型半導体装置の第2コンタクト部及びpチャネル型半導体装置の第2コンタクト部は、孔状の形状を有し、
nチャネル型半導体装置の第1コンタクト部は引っ張り応力を有し、
pチャネル型半導体装置の第1コンタクト部は圧縮応力を有する。
【0012】
上記の目的を達成するための本発明の第1の態様に係る半導体装置の製造方法は、
(a)基体上にゲート電極を形成し、基体にソース/ドレイン領域及びチャネル形成領域を形成し、ソース/ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第1層間絶縁層を形成した後、
(b)第1層間絶縁層に、ソース/ドレイン領域に接続された溝状の第1コンタクト部を形成し、次いで、
(c)全面に第2層間絶縁層を形成した後、
(d)第1コンタクト部の上の第2層間絶縁層の部分に、孔状の第2コンタクト部を形成し、その後、
(e)第2層間絶縁層上に、第2コンタクト部と接続された配線を形成する、
各工程から成る。
【0013】
上記の目的を達成するための本発明の第2の態様に係る半導体装置の製造方法は、デュアルゲート構造を有するCMOS型の半導体装置の製造方法であり、
(a)基体上にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのゲート電極を形成し、基体にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域及びチャネル形成領域を形成し、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第1層間絶縁層を形成した後、
(b)nチャネル型半導体装置のソース/ドレイン領域上の第1層間絶縁層の部分からpチャネル型半導体装置のソース/ドレイン領域上の第1層間絶縁層の部分まで延びる溝状の第1コンタクト部を第1層間絶縁層に形成し、次いで、
(c)全面に第2層間絶縁層を形成した後、
(d)第1コンタクト部の上の第2層間絶縁層の部分に孔状の第2コンタクト部を形成し、その後、
(e)第2層間絶縁層上に、第2コンタクト部と接続された配線を形成する、
各工程から成り、
nチャネル型半導体装置の第1コンタクト部は引っ張り応力を有し、
pチャネル型半導体装置の第1コンタクト部は圧縮応力を有する。
【発明の効果】
【0014】
本発明の第1の態様あるいは第2の態様に係る半導体装置若しくは半導体装置の製造方法にあっては、ソース/ドレイン領域に接続された溝状の第1コンタクト部が設けられる。従って、ソース/ドレイン領域と第1コンタクト部との間のコンタクト抵抗の減少を図ることができる。しかも、第1コンタクト部に接続された孔状の第2コンタクト部が設けられる。それ故、第2層間絶縁層の頂面に孔状の第2コンタクト部が露出するので、第2層間絶縁層上に形成する配線の設計自由度が低くなることが無いし、配線の距離が長くなることも無い。更には、ゲート電極の頂面、第1コンタクト部の頂面及び第1層間絶縁層の頂面は同一平面内にあるが故に、ゲート電極上、及び、ソース/ドレイン領域上に孔状の第2コンタクト部を同時に形成するとき、エッチングする第2層間絶縁層の膜厚は同じである。従って、ゲート電極にエッチングダメージが生じる虞が無い。しかも、溝状の第1コンタクト部上に孔状の第2コンタクト部を設けるので、これらに位置合わせズレが生じ難い。また、回路の微細化に伴いコンタクト部同士の短絡が発生し易くなることも無く、微細化プロセスに適しており、回路面積の縮小を図ることができる。以上のように、本発明により、配線の設計に制約が少なく、ゲート電極と接続されるコンタクト部及びソース/ドレイン領域と接続されるコンタクト部の形成に問題が生じ難く、微細化プロセスに適した半導体装置及びその製造方法を提供することができる。更には、nチャネル型半導体装置の第1コンタクト部は引っ張り応力を有し、pチャネル型半導体装置の第1コンタクト部は圧縮応力を有するので、各半導体装置における移動度の向上を図ることができる。
【図面の簡単な説明】
【0015】
【図1】図1の(A)及び(B)は、それぞれ、実施例1の半導体装置のゲート長の方向に沿った模式的な一部端面図、及び、実施例1の半導体装置を上から眺めたときの各構成要素の配置を模式的に示す図であり、図1の(A)は、図1の(B)の矢印A−Aに沿った模式的な一部端面図である。
【図2】図2の(A)、(B)、(C)は、実施例1の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図3】図3の(A)、(B)、(C)は、図2の(C)に引き続き、実施例1の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図4】図4の(A)、(B)、(C)は、図3の(C)に引き続き、実施例1の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図5】図5の(A)、(B)、(C)は、図4の(C)に引き続き、実施例1の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図6】図6の(A)、(B)は、図5の(C)に引き続き、実施例1の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図7】図7の(A)、(B)は、図6の(B)に引き続き、実施例1の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図8】図8の(A)、(B)、(C)は、実施例2の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図9】図9の(A)、(B)、(C)は、図8の(C)に引き続き、実施例2の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図10】図10の(A)、(B)、(C)は、図9の(C)に引き続き、実施例2の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図11】図11の(A)、(B)、(C)は、図10の(C)に引き続き、実施例2の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図12】図12の(A)、(B)は、図11の(C)に引き続き、実施例2の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図13】図13は、実施例3の半導体装置を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図14】図14は、実施例3の半導体装置の製造方法を説明するために、実施例3の半導体装置の各構成要素の配置を模式的に示す図である。
【図15】図15は、図14に引き続き、実施例3の半導体装置の製造方法を説明するために、実施例3の半導体装置の各構成要素の配置を模式的に示す図である。
【図16】図16は、図15に引き続き、実施例3の半導体装置の製造方法を説明するために、実施例3の半導体装置の各構成要素の配置を模式的に示す図である。
【図17】図17は、図16に引き続き、実施例3の半導体装置の製造方法を説明するために、実施例3の半導体装置の各構成要素の配置を模式的に示す図である。
【図18】図18は、図17に引き続き、実施例3の半導体装置の製造方法を説明するために、実施例3の半導体装置の各構成要素の配置を模式的に示す図である。
【図19】図19は、実施例1の半導体装置の変形例を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図20】図20は、実施例1の半導体装置の別の変形例を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図21】図21は、実施例3の半導体装置の変形例を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図22】図22は、実施例3の半導体装置の別の変形例を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図23】図23は、実施例3の半導体装置の更に別の変形例を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図24】図24は、実施例3の半導体装置の更に別の変形例を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図25】図25は、実施例3の半導体装置の更に別の変形例を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図26】図26の(A)及び(B)は、非特許文献1に開示された半導体装置の模式的な一部断面図、及び、層間絶縁層を上から眺めたときの模式図である。
【発明を実施するための形態】
【0016】
以下、図面を参照して、実施例に基づき本発明を説明するが、本発明は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
1.本発明の半導体装置及びその製造方法、全般に関する説明
2.実施例1(本発明の第1の態様に係る半導体装置及びその製造方法)
3.実施例2(実施例1の変形)
4.実施例3(本発明の第2の態様に係る半導体装置及びその製造方法)
5.実施例4(実施例3の変形、その他)
【0017】
[本発明の半導体装置及びその製造方法、全般に関する説明]
本発明の第1の態様に係る半導体装置あるいはその製造方法において、nチャネル型半導体装置から成り、第1コンタクト部は引っ張り応力を有する構成とすることができる。あるいは又、pチャネル型半導体装置から成り、第1コンタクト部は圧縮応力を有する構成とすることができる。
【0018】
上記の好ましい構成を含む本発明の第1の態様に係る半導体装置にあっては、ソース/ドレイン領域に応力印加膜が形成されている形態とすることができるし、上記の好ましい構成を含む本発明の第1の態様に係る半導体装置の製造方法にあっては、前記工程(a)において、ソース/ドレイン領域に応力印加膜を形成する形態とすることができる。また、本発明の第2の態様に係る半導体装置の製造方法にあっては、前記工程(a)において、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域に応力印加膜を形成する形態とすることができる。
【0019】
更には、以上に説明した好ましい構成、形態を含む本発明の第1の態様に係る半導体装置にあっては、ゲート電極、第1層間絶縁層及び第1コンタクト部と第2層間絶縁層との間には、エッチングストップ層が形成されている形態とすることができるし、以上に説明した好ましい構成、形態を含む本発明の第1の態様に係る半導体装置の製造方法にあっては、前記工程(b)と工程(c)の間で、ゲート電極、第1層間絶縁層及び第1コンタクト部と第2層間絶縁層との間に(即ち、全面に)エッチングストップ層を形成し、前記工程(c)において、エッチングストップ層上に第2層間絶縁層を形成する形態とすることができる。また、以上に説明した好ましい形態を含む本発明の第2の態様に係る半導体装置の製造方法にあっては、前記工程(b)と工程(c)の間で、全面にエッチングストップ層を形成し、前記工程(c)において、エッチングストップ層上に第2層間絶縁層を形成する形態とすることができる。
【0020】
以上に説明した好ましい構成、形態を含む本発明の第1の態様に係る半導体装置にあっては、第1層間絶縁層とゲート電極との間に、ゲート絶縁膜が延在している形態とすることができる。また、本発明の第2の態様に係る半導体装置にあっては、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれにおいて、第1層間絶縁層とゲート電極との間に、ゲート絶縁膜が延在している形態とすることができる。即ち、これらの形態の半導体装置において、ゲート電極は、所謂ゲートラストプロセスにて形成される。
【0021】
また、以上に説明した好ましい構成、形態を含む本発明の第1の態様に係る半導体装置の製造方法にあっては、前記工程(a)において、基体にソース/ドレイン領域及びチャネル形成領域を形成した後、ソース/ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第1層間絶縁層を形成し、次いで、基体上にゲート電極を形成する形態とすることができる。また、以上に説明した好ましい形態を含む本発明の第2の態様に係る半導体装置の製造方法にあっては、前記工程(a)において、基体にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域及びチャネル形成領域を形成した後、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第1層間絶縁層を形成し、次いで、基体上にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのゲート電極を形成する形態とすることができる。尚、前記工程(a)におけるこれらの方法を、便宜上、『第1の形態のゲート電極の形成方法』と呼ぶ。第1の形態のゲート電極の形成方法は、ゲートラストプロセスである。
【0022】
あるいは又、以上に説明した好ましい構成、形態を含む本発明の第1の態様に係る半導体装置の製造方法にあっては、前記工程(a)において、基体上にゲート電極を形成した後、基体にソース/ドレイン領域及びチャネル形成領域を形成し、次いで、ソース/ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第1層間絶縁層を形成する形態とすることができる。また、以上に説明した好ましい形態を含む本発明の第2の態様に係る半導体装置の製造方法にあっては、前記工程(a)において、基体上にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのゲート電極を形成した後、基体にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域及びチャネル形成領域を形成し、次いで、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第1層間絶縁層を形成する形態とすることができる。尚、前記工程(a)におけるこれらの方法を、便宜上、『第2の形態のゲート電極の形成方法』と呼ぶ。
【0023】
ここで、「チャネル形成領域」とは、チャネルが形成され得る領域を意味し、現実にチャネルが形成されている領域のみを示すものではない。例えば、ゲート電極に対向して位置する基体の部分は、「チャネル形成領域」に該当する。また、「ゲート電極」には、「チャネル形成領域」と対向する電極の部分の他、この電極の部分から延在する引き出し電極の部分も含まれる。
【0024】
基体として、半導体基板(例えば、シリコン半導体基板)の他、表面に半導体層が形成された支持体(例えば、ガラス基板、石英基板、表面に絶縁層が形成されたシリコン基板、プラスチック基板、プラスチックフィルム等)を例示することができる。半導体装置は、例えば、半導体基板や半導体層のウェル領域等に形成される。半導体装置と半導体装置との間には、例えばトレンチ構造の素子分離領域が形成されていてもよい。素子分離領域は、LOCOS構造を有していてもよいし、トレンチ構造とLOCOS構造の組合せとしてもよい。更には、SIMOX法や基板貼合せ法によって得られたSOI構造を有する基体を用いてもよい。
【0025】
ゲート絶縁膜を構成する材料として、酸化シリコン(SiO2)等のSiOX系材料、SiOF系材料あるいはSiN系材料、SiON系材料の他、比誘電率k(=ε/ε0)が概ね4.0以上の所謂高比誘電率材料を挙げることができる。高比誘電率材料として、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化アルミニウム(Al2O3)、酸化アルミニウム・ハフニウム(HfAlO2)、酸化シリコン・ハフニウム(HfSiO)、酸化タンタル(Ta2O5)、酸化イットリウム(Y2O3)、酸化ランタン(La2O)を挙げることができる。ゲート絶縁膜は、1種類の材料から形成されていてもよいし、複数種類の材料から形成されていてもよい。また、ゲート絶縁膜は、単一膜(複数の材料から成る複合膜を含む)であってもよいし、積層膜であってもよい。nチャネル型半導体装置とpチャネル型半導体装置のゲート絶縁膜は、同一材料から成る構成とすることもできるし、それぞれ異なる材料から成る構成とすることもできる。ゲート絶縁膜は広く周知の方法により形成することができる。特に、上述した高比誘電率材料から成るゲート絶縁膜を形成する方法として、ALD(Atomic Layer Deposition)法、MOCVD(Metal Organic Chemical Vapor Deposition)法等を例示することができる。
【0026】
ゲート電極を構成する材料として、多結晶シリコンや金属、金属化合物を挙げることができる。金属あるいは金属化合物として、チタン、ニッケル、ハフニウム、タングステン、タンタル、コバルト、モリブデン、ルテニウム、イリジウム、白金(これらの金属から成る合金をも含む):これらの金属の窒化物(例えば窒化チタン)やこれらの金属の炭化物(例えばTaC)といった金属化合物;チタンシリサイド、ニッケルシリサイド、ハフニウムシリサイド、タンタルシリサイド、窒化タンタルシリコン、コバルトシリサイドといった金属シリサイド(金属と半導体材料との化合物)等を挙げることができる。閾値電圧や抵抗値の調整のために、これらの材料から成る層を積層することでゲート電極を構成してもよい。ゲート電極は、例えば、各種のPVD(Physical Vapor Deposition)法;ALD法や有機金属化学的気相成長法(MOCVD法)を含む各種のCVD法;電解めっき法、無電解めっき法を単独で行うか、あるいは、適宜組み合わせて行うことにより、形成することができる。また、ゲート電極は、これらの成膜法と、リソグラフィ技術及びエッチング技術の組合せに基づき形成することもできるし、あるいは又、第1層間絶縁層に設けられたゲート電極形成用開口部を導電材料で埋め込み、次いで、化学的・機械的研磨法(CMP法)等により平坦化処理を行う周知のダマシンプロセスにより形成することもできる。
【0027】
ゲート絶縁膜及びゲート電極の両側面には、サイドウオールを形成することが好ましく、サイドウオールを構成する材料として、酸化シリコンや窒化シリコンを挙げることができるし、ゲート容量を低減するために層間絶縁層に用いられる低誘電率膜(所謂Low−k膜)を用いることもできる。nチャネル型半導体装置のソース/ドレイン領域に含まれるn型不純物として、リン(P)やヒ素(As)等を挙げることができるし、pチャネル型半導体装置のソース/ドレイン領域に含まれるp型不純物として、ボロン(B)、フッ化ボロン(BF2)やインジウム(In)等を挙げることができる。ソース/ドレイン領域の上部には、第1コンタクト部との間のコンタクト抵抗を低減するために、シリサイド層を形成してもよい。ここで、シリサイド層は、例えば、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、白金シリサイド等から構成すればよい。ソース/ドレイン領域に応力印加膜を形成する場合、シリサイド層の形成のために、応力印加膜上に先ずシリコン層を形成することが望ましい。
【0028】
第1コンタクト部を構成する材料として、例えば、タングステンを挙げることができる。タングステンのスパッタリング法に基づく成膜条件(例えば、パワーや、プロセスガスの種類、流量等)を適切に選択することで、あるいは又、WF6を使用したタングステンのCVD法に基づく成膜条件(例えば、原料ガスの組成、形成温度、形成雰囲気の圧力)を適切に選択することで、nチャネル型半導体装置の第1コンタクト部に引っ張り応力を与えることができる。また、タングステンのスパッタリング法に基づく成膜条件(例えば、パワーや、プロセスガスの種類、流量等)を適切に選択することで、pチャネル型半導体装置の第1コンタクト部に圧縮応力を与えることができる。タングステン層の下に、密着層やバリアメタル層として機能するTi層やTiN層を下地層として形成してもよい。尚、第1コンタクト部に引っ張り応力を与え得る材料として、その他、銅、タンタル、窒化タンタルを挙げることができる。
【0029】
第2コンタクト部を構成する材料として、例えば、タングステン、銅、タンタル、窒化タンタルを挙げることができる。第2コンタクト部を単層構造としてもよいし、これらの材料から成る層の積層構造としてもよい。また、密着層やバリアメタル層として機能するTi層やTiN層を下地層として形成してもよい。
【0030】
コンタクト部は、層間絶縁層にコンタクト部形成用の開口部をRIE法等により形成した後、周知の方法により開口部内を上述した材料で埋め込むことにより形成することができる。例えば、スパッタリング法や、ブランケットCVD法等のCVD法により開口部内にタングステンを埋め込み、次いで、層間絶縁層上の余剰のタングステン層を除去することによりコンタクト部を形成することができる。尚、上述したとおり、密着層及びバリアメタル層としてのTi層及びTiN層を開口部内に形成した後、スパッタリング法や、ブランケットCVD法等のCVD法により開口部内にタングステンを埋め込む形態を採用してもよい。
【0031】
配線は、周知の材料から構成することができ、例えば、アルミニウム、銅、タングステン、タンタル、窒化タンタル、窒化チタンを挙げることができる。配線を例えばタングステン(W)から構成する場合、その下に、Ti層やTiN層から成る密着層を形成してもよい。配線を、成膜技術、リソグラフィ技術及びエッチング技術の組合せに基づき形成することもできるし、第2層間絶縁層に配線用溝部を設けた後、配線用溝部を導電材料層で埋め込み、次いで、第2層間絶縁層上の導電材料層を除去する工程から成る、所謂ダマシンプロセスに基づき形成することもできる。
【0032】
第1層間絶縁層、第2層間絶縁層を構成する材料として、SiOX系材料、SiN系材料、SiON、SiOF、SiC、誘電率k(=ε/ε0)が例えば3.5以下の有機SOG、ポリイミド系樹脂、フッ素系樹脂といった低誘電率絶縁材料(例えば、フルオロカーボン、アモルファス・テトラフルオロエチレン、ポリアリールエーテル、フッ化アリールエーテル、フッ化ポリイミド、パリレン、ベンゾシクロブテン、アモルファス・カーボン、シクロパーフルオロカーボンポリマー、フッ化フラーレン)を挙げることができ、あるいは又、第1層間絶縁層、第2層間絶縁層をこれらの材料の積層体から構成することもできる。
【0033】
ゲート電極、第1層間絶縁層及び第1コンタクト部と第2層間絶縁層との間にエッチングストップ層を形成する場合、エッチングストップ層を構成する材料として、窒化シリコン(SiN)を例示することができる。また、ソース/ドレイン領域に応力印加膜を形成する場合、応力印加膜を構成する材料として、SiC(引っ張り応力の印加)やSiGe(圧縮応力の印加)を挙げることができる。チャネル形成領域に加えるべき応力に応じて、SiC膜におけるC含有率、SiGe膜におけるGe含有率を制御すればよい。サイドウオール及びソース/ドレイン領域を覆うように、第2の応力印加膜(ストレス・ライナー層)を形成してもよい。ここで、第2の応力印加膜を構成する材料として、例えば、窒化シリコン(SiN)を例示することができ、nチャネル型半導体装置にあっては、1.5GPa程度の引っ張り応力を有する第2の応力印加膜を形成し、pチャネル型半導体装置にあっては、2.0GPa程度の圧縮応力を有する第2の応力印加膜を形成することが望ましい。例えば、プラズマCVD法における成膜条件を適宜、選択することで、引っ張り応力を有するSiNから成る第2の応力印加膜、圧縮応力を有するSiNから成る第2の応力印加膜を得ることができる。
【実施例1】
【0034】
実施例1は、本発明の第1の態様に係る半導体装置及びその製造方法に関する。尚、実施例1にあっては、第1の形態のゲート電極の形成方法を採用する。実施例1の半導体装置のゲート長の方向に沿った模式的な一部端面図を図1の(A)に示し、実施例1の半導体装置を上から眺めたときの各構成要素の配置を模式的に図1の(B)に示す。尚、図1の(A)は、図1の(B)の矢印A−Aに沿った模式的な一部端面図である。
【0035】
実施例1の半導体装置10は、
(A)基体(具体的には、シリコン半導体基板21)に形成されたソース/ドレイン領域37及びチャネル形成領域35、
(B)チャネル形成領域35の上方にゲート絶縁膜32を介して設けられたゲート電極31、
(C)ソース/ドレイン領域37上に形成された第1層間絶縁層41、
(D)第1層間絶縁層41に形成され、ソース/ドレイン領域37に接続された第1コンタクト部43、
(E)ゲート電極31、第1層間絶縁層41及び第1コンタクト部43上に形成された第2層間絶縁層51、
(F)第1コンタクト部43の上の第2層間絶縁層51の部分に形成された第2コンタクト部53、並びに、
(G)第2層間絶縁層51上に形成され、第2コンタクト部53と接続された配線61、
を備えている。
【0036】
そして、ゲート電極31の頂面、第1コンタクト部43の頂面及び第1層間絶縁層41の頂面は同一平面内にあり、第1コンタクト部43は溝状の形状を有し、第2コンタクト部53は孔状の形状を有する。
【0037】
実施例1にあっては、半導体装置10をnチャネル型半導体装置から構成する場合、第1コンタクト部43は引っ張り応力を有する。一方、半導体装置10をpチャネル型半導体装置から構成する場合、第1コンタクト部43は圧縮応力を有する。ここで、第1コンタクト部43を構成する材料をタングステン(W)とした。
【0038】
実施例1にあっては、ゲート電極31は窒化チタン(TiN)から成り、ゲート絶縁膜32は酸化ハフニウム(HfO2)から成る。nチャネル型半導体装置とpチャネル型半導体装置におけるゲート電極を構成する材料を異ならせてもよく、この場合、例えば、nチャネル型半導体装置においてはゲート電極をハフニウムシリサイド(HfSix)から構成し、pチャネル型半導体装置においてはゲート電極31は窒化チタン(TiN)から構成することができる。ここで、第1層間絶縁層41とゲート電極31との間には、ゲート絶縁膜32が延在している。即ち、ゲート電極31は、ゲートラストプロセスにて形成される。更には、例えば、第1層間絶縁層41及び第2層間絶縁層51はSiO2(具体的には、TEOS膜)から成り、第2コンタクト部53はタングステン(W)から成り、配線61は銅(Cu)から成る。
【0039】
ゲート絶縁膜32及びゲート電極31の両側面には、サイドウオール33,34が形成されている。ソース/ドレイン領域37には応力印加膜(以下、便宜上、『第1の応力印加膜38』と呼ぶ)が形成されており、ソース/ドレイン領域37の上部にはシリサイド層39が形成されており、サイドウオール33,34及びソース/ドレイン領域37を覆うように、第2の応力印加膜(ストレス・ライナー層)42が形成されている。更には、ゲート電極31、第1層間絶縁層41及び第1コンタクト部43と第2層間絶縁層51との間には、エッチングストップ層52が形成されている。尚、参照番号22は、シャロートレンチ(STI)型の素子分離領域であり、参照番号36はエクステンション領域であり、参照番号62は、第2層間絶縁層51上に形成された絶縁層である。
【0040】
以下、基体等の模式的な一部端面図である図2の(A)、(B)、(C)、図3の(A)、(B)、(C)、図4の(A)、(B)、(C)、図5の(A)、(B)、(C)、図6の(A)、(B)、図7の(A)、(B)を参照して、実施例1の半導体装置の製造方法を説明する。
【0041】
[工程−100]
先ず、基体(シリコン半導体基板21)上にゲート電極31を形成し、基体(シリコン半導体基板21)にソース/ドレイン領域37及びチャネル形成領域35を形成し、ソース/ドレイン領域37上にゲート電極31の頂面と同一平面内に頂面を有する第1層間絶縁層41を形成する。尚、実施例1にあっては、上述したとおり、第1の形態のゲート電極の形成方法を採用している。即ち、基体(シリコン半導体基板21)にソース/ドレイン領域37及びチャネル形成領域35を形成した後、ソース/ドレイン領域37上にゲート電極31の頂面と同一平面内に頂面を有する第1層間絶縁層41を形成し、次いで、基体上にゲート電極31を形成する。即ち、実施例1においては、ゲートラストプロセスを採用している。
【0042】
[工程−100A]
具体的には、実施例1においてはゲートラストプロセスを採用しているので、先ず、シリコン半導体基板21に素子分離領域22、及び、素子分離領域22によって囲まれた活性領域23を周知の方法で形成した後、周知の方法で、シリコン半導体基板21の表面にダミーゲート絶縁膜72、ダミーゲート電極71、ハードマスク膜73を形成する。ダミーゲート絶縁膜72は、例えば、厚さ1nm〜3nmのSiO2層から成り、熱酸化法やCVD法にて形成することができる。ダミーゲート電極71は、例えば、厚さ80nm〜150nmのポリシリコン層から成り、CVD法にて形成することができる。ハードマスク膜73は、例えば、厚さ50nm〜150nm程度の窒化シリコン膜から成り、CVD法にて形成することができる。次いで、リソグラフィ技術及びエッチング技術に基づき、窒化シリコン膜、ポリシリコン層及びダミーゲート絶縁膜72をパターニングすることで、ダミーゲート絶縁膜72、ダミーゲート電極71及びハードマスク膜73から成る積層構造を得ることができる。この状態を、図2の(A)に示す。具体的には、レジスト層をエッチング用マスクとしてドライエッチング法等によりハードマスク膜73をエッチングした後、レジスト層を除去し、ハードマスク膜73をエッチング用マスクとしてポリシリコン層及びダミーゲート絶縁膜72をエッチングすればよい。このとき、レジスト層を除去せずに、ハードマスク膜73、ポリシリコン層、ダミーゲート絶縁膜72をエッチングしてもよい。
【0043】
[工程−100B]
次に、絶縁膜を全面に形成した後、エッチバックして、ダミーゲート絶縁膜72、ダミーゲート電極71及びハードマスク膜73の側面に絶縁膜を残すことで、ダミー側面絶縁膜81を得ることができる(図2の(B)参照)。絶縁膜は、例えば、厚さ50nm〜150nm程度のSiN膜やSiO2膜から成り、CVD法にて成膜することができる。
【0044】
[工程−100C]
その後、シリコン半導体基板21の表面を、ドライエッチング法等により、深さ50nm〜100nm程度、エッチングする(図2の(C)参照)。このとき、シリコン半導体基板21に対してハードマスク膜73及びダミー側面絶縁膜81の選択比を高くすることで、シリコン半導体基板21のみをエッチングすることができる。また、素子分離領域22が形成されている場合には、素子分離領域22を構成する材料との選択比も出来るだけ高くしておくことが望ましい。その後、シリコン半導体基板21のエッチングした領域上に、選択的に第1の応力印加膜38を形成する(図3の(A)参照)。第1の応力印加膜38は、例えば、圧縮応力を導入する際にはシリコンゲルマニウム (SiGe)から成り、引っ張り応力を導入する際には炭化シリコン(SiC)から成り、選択エピタキシャル成長法にて、厚さ50nm〜200nm程度形成すればよい。
【0045】
尚、第1の応力印加膜38を形成しない場合には、ダミー側面絶縁膜81を形成する必要は無く、また、シリコン半導体基板21のエッチングも不要である。
【0046】
[工程−100D]
次に、ソース/ドレイン領域37を形成する。
【0047】
そのために、先ず、ダミー側面絶縁膜81をウェットエッチング法にて除去した後、全面に絶縁膜を形成し、次いで、エッチバックし、ダミーゲート絶縁膜72、ダミーゲート電極71及びハードマスク膜73の側面に絶縁膜を残すことで、第1のサイドウオール33を形成する(図3の(B)参照)。絶縁膜は、例えば、2nm〜10nm程度の厚さのSiN膜やSiO2膜から成り、CVD法にて形成することができる。尚、第1のサイドウオール33を形成しない場合もある。
【0048】
その後、イオン注入法にてエクステンション領域36を形成する(図3の(C)参照)。エクステンション領域36の形成において、nチャネル型半導体装置の場合にはn型不純物、pチャネル型半導体装置の場合にはp型不純物を導入する。このとき、エクステンション領域36の導電型と反対の導電型を有する不純物をエクステンション領域36よりも深い位置にイオン注入することで、エクステンション領域36の深さ方向の不純物プロファイルを更に急峻にすることもできる。
【0049】
次に、全面に絶縁膜を形成し、エッチバックすることで、第1のサイドウオール33上に第2のサイドウオール34を形成する(図4の(A)参照)。絶縁膜は、例えば、20nm〜100nm程度の厚さのSiN膜やSiO2膜から成り、CVD法にて形成することができる。尚、第2のサイドウオール34は、複数の膜を積層することで形成してもよい。
【0050】
その後、ソース/ドレイン領域37を形成するために、イオン注入を行う。ソース/ドレイン領域37の形成において、nチャネル型半導体装置の場合にはn型不純物、pチャネル型半導体装置の場合にはp型不純物を導入する。こうして、図4の(B)に示す構造を得ることができる。その後、エクステンション領域36、ソース/ドレイン領域37に注入された不純物をアニール処理により活性化する。この活性化アニールは、例えば1000゜C〜11000゜C程度の急速熱処理(RTA)法に基づき行うことができる。また、レーザーアニール法を用いてもよい。尚、ソース/ドレイン領域形成のために、第1の応力印加膜38にn型不純物やp型不純物を含有されてもよい。
【0051】
[工程−100E]
次に、サリサイドプロセス技術により、ソース/ドレイン領域37の上部に、厚さ20nm〜70nm程度のシリサイド層39を形成した後、全面に第2の応力印加膜42を形成する(図4の(C)参照)。第2の応力印加膜42は、例えば、厚さ30nm〜70nm程度の窒化シリコン膜から成り、1.5GPa〜2.2GPa程度の引っ張り応力や圧縮応力を有する膜である。例えば、プラズマCVD法における成膜条件を適宜、選択することで、引っ張り応力を有するSiNから成る第2の応力印加膜42、圧縮応力を有するSiNから成る第2の応力印加膜42を得ることができる。但し、第2の応力印加膜42の形成は必須ではない。また、シリサイド層39の形成のために、第1の応力印加膜38上に、先ず、厚さ30nm〜50nm程度のシリコン層を形成することが望ましく、これによって、サリサイドプロセス技術により金属層とシリコン層との反応に基づき、低抵抗で結晶欠陥が少ないシリサイド層を形成することができる。
【0052】
[工程−100F]
次に、全面に第1層間絶縁層41を、CVD法に基づき形成する。第1層間絶縁層41は、例えば、TEOS膜から成る。そして、ダミーゲート電極71の頂面が露出するまで、第1層間絶縁層41、第2の応力印加膜42、ハードマスク膜73を、CMP法にて除去する(図5の(A)参照)。
【0053】
[工程−100G]
その後、ダミーゲート電極71及びダミーゲート絶縁膜72を除去して、ゲート電極形成用の溝部82を得る(図5の(B)参照)。ダミーゲート電極71は、例えば、ドライエッチング法を用いて選択的に除去することができる。また、ダミーゲート絶縁膜72は、例えば、ドライエッチング法やウェットエッチング法を用いて選択的に除去することができる。
【0054】
[工程−100H]
次いで、ゲート電極形成用の溝部82内にゲート絶縁膜32及びゲート電極31を形成する。具体的には、全面に厚さ1nm〜3nm程度の酸化ハフニウム(HfO2)膜を成膜し、更に、ゲート電極31を形成するための導電材料層を成膜した後、第1層間絶縁層41、第1のサイドウオール33、第2のサイドウオール34の上の導電材料層及び酸化ハフニウム膜をCMP法にて除去する。こうして、図5の(C)に示す構造を得ることができる。ここで、ゲート電極31の頂面と第1層間絶縁層41の頂面とは同一平面内にある。
【0055】
[工程−110I]
その後、第1層間絶縁層41に、ソース/ドレイン領域37に接続された溝状の第1コンタクト部43を形成する。具体的には、第1層間絶縁層41の上にレジスト層を形成し、このレジスト層にリソグラフィ技術に基づき溝状の開口部を形成し、レジスト層をエッチング用マスクとして第1層間絶縁層41をエッチングし、レジスト層を除去する。こうして、図6の(A)に示すように、第1層間絶縁層41に、第1コンタクト部43を形成するための溝状の形状を有する開口部43Aを形成することができる。
【0056】
次いで、スパッタリング法にて、全面にTi層、TiN層、タングステン層を、順次、形成し、第1層間絶縁層41上のタングステン層、TiN層、Ti層をCMP法にて除去することで、溝状の形状を有する開口部43A内に、ソース/ドレイン領域37に接続された溝状の第1コンタクト部43を形成することができる(図6の(B)参照)。尚、図面においては、第1コンタクト部43、第2コンタクト部を1層で表している。ここで、ゲート電極31の頂面、第1コンタクト部43の頂面及び第1層間絶縁層41の頂面は同一平面内にある。nチャネル型半導体装置の場合、pチャネル型半導体装置の場合のそれぞれにおけるタングステン層のスパッタリング法に基づく成膜条件を、以下に示す。尚、第1コンタクト部43は、素子分離領域22上にまで延在してもよいし、ソース/ドレイン領域37の上のみに形成されていてもよい。尚、第1コンタクト部43を素子分離領域22上にまで延在させることで、素子分離領域22と接するシリコン半導体基板21に生じた欠陥によってリーク電流が発生することを抑制することができる。
【0057】
[nチャネル型半導体装置]
パワー :1kW
プロセスガス:アルゴンガス/45sccm
引っ張り応力:1.5GPa
[pチャネル型半導体装置]
パワー :9kW
プロセスガス:アルゴンガス/45sccm
圧縮応力 :1.0GPa
【0058】
[工程−120]
その後、全面に、SiNから成り、厚さ20nm〜50nm程度のエッチングストップ層52を形成し、更に、SiO2から成る第2層間絶縁層51を形成する。尚、エッチングストップ層52の形成は必須ではない。
【0059】
[工程−130]
次いで、第2層間絶縁層51の上にレジスト層を形成し、このレジスト層にリソグラフィ技術に基づき孔状の開口部を形成し、レジスト層をエッチング用マスクとして第2層間絶縁層51及びエッチングストップ層52をエッチングし、レジスト層を除去する。こうして、図7の(A)に示すように、第1コンタクト部43の上方の第2層間絶縁層51の部分に、第2コンタクト部53を形成するための孔状の形状を有する開口部53Aを形成することができる。同時に、ゲート電極31の上方の第2層間絶縁層51の部分に、第3コンタクト部54を形成するための孔状の形状を有する開口部54Aを形成することができる。
【0060】
次いで、スパッタリング法にてTi層、TiN層を、順次、全面に形成し、更に、CVD法にて全面にタングステン層を形成した後、第2層間絶縁層51上のタングステン層、TiN層、Ti層をCMP法にて除去することで、孔状の形状を有する開口部53A内に、第1コンタクト部43に接続された孔状の第2コンタクト部53を形成することができる(図7の(B)参照)。同時に、孔状の形状を有する開口部54A内に、ゲート電極31に接続された孔状の第3コンタクト部54を形成することができる。
【0061】
[工程−140]
その後、周知の方法で、第2層間絶縁層51上に、第2コンタクト部53、第3コンタクト部54と接続された配線61を、ダマシンプロセスに基づき形成する。
【0062】
実施例1の半導体装置若しくは半導体装置の製造方法にあっては、ソース/ドレイン領域37に接続された溝状の第1コンタクト部43が設けられているので、ソース/ドレイン領域37と第1コンタクト部43との間のコンタクト抵抗の減少を図ることができる。しかも、第1コンタクト部43に接続された孔状の第2コンタクト部53が設けられており、第2層間絶縁層51の頂面に孔状の第2コンタクト部53が露出するので、第2層間絶縁層51上に形成する配線61の設計自由度が低くなることが無いし、配線61の距離が長くなることも無い。しかも、ゲート電極31の頂面、第1コンタクト部43の頂面及び第1層間絶縁層41の頂面は同一平面内にあるが故に、ゲート電極31上及びソース/ドレイン領域37上に孔状の第3コンタクト部54及び第2コンタクト部53を同時に形成する場合、エッチングする第2層間絶縁層51の膜厚は同じである。従って、ゲート電極31にエッチングダメージが生じる虞が無い。しかも、溝状の第1コンタクト部43上に孔状の第2コンタクト部53を設けるので、これらに位置合わせズレが生じ難い。また、回路の微細化に伴いコンタクト部同士の短絡が発生し易くなることも無く、微細化プロセスに適しており、回路面積の縮小を図ることができる。更には、nチャネル型半導体装置の第1コンタクト部は引っ張り応力を有し、pチャネル型半導体装置の第1コンタクト部は圧縮応力を有する構成とすれば、各半導体装置における移動度の向上を図ることができる。
【実施例2】
【0063】
実施例2は、実施例1の半導体装置の製造方法の変形である。実施例2にあっては、第2の形態のゲート電極の形成方法を採用している。即ち、基体(シリコン半導体基板)上にゲート電極131を形成した後、基体にソース/ドレイン領域37及びチャネル形成領域35を形成し、次いで、ソース/ドレイン領域37上にゲート電極131の頂面と同一平面内に頂面を有する第1層間絶縁層41を形成する。尚、実施例2にあっては、実施例1と異なり、第1層間絶縁層41とゲート電極131との間に、ゲート絶縁膜132は延在していない。
【0064】
以下、基体等の模式的な一部端面図である図8の(A)、(B)、(C)、図9の(A)、(B)、(C)、図10の(A)、(B)、(C)、図11の(A)、(B)、(C)、図12の(A)、(B)を参照して、実施例2の半導体装置の製造方法を説明する。
【0065】
[工程−200]
先ず、基体(シリコン半導体基板21)上にゲート電極131を形成し、基体(シリコン半導体基板21)にソース/ドレイン領域37及びチャネル形成領域35を形成し、ソース/ドレイン領域37上にゲート電極131の頂面と同一平面内に頂面を有する第1層間絶縁層41を形成する。
【0066】
[工程−200A]
具体的には、先ず、シリコン半導体基板21に素子分離領域22、及び、素子分離領域22によって囲まれた活性領域23を周知の方法で形成した後、周知の方法で、シリコン半導体基板21の表面にゲート絶縁膜132、ゲート電極131、ハードマスク膜73を形成する(図8の(A)参照)。尚、この工程は、ダミーゲート絶縁膜72をゲート絶縁膜132と読み替え、ダミーゲート電極71をゲート電極131と読み替える点を除き、実質的に、実施例1の[工程−100A]と同様の工程とすることができる。
【0067】
[工程−200B]
次に、実施例1の[工程−100B]と同様にして、絶縁膜を全面に形成した後、エッチバックして、ゲート絶縁膜132、ゲート電極131及びハードマスク膜73の側面に絶縁膜を残すことで、ダミー側面絶縁膜81を得ることができる(図8の(B)参照)。
【0068】
[工程−200C]
その後、実施例1の[工程−100C]と同様にして、シリコン半導体基板21の表面を、ドライエッチング法等により、深さ50nm〜100nm程度、エッチングし(図8の(C)参照)、その後、シリコン半導体基板21のエッチングした領域上に、選択的に、第1の応力印加膜38を形成する(図9の(A)参照)。
【0069】
[工程−200D]
次に、ソース/ドレイン領域37を形成する。そのために、実施例1の[工程−100D]と同様にして、先ず、ダミー側面絶縁膜81をウェットエッチング法にて除去した後、全面に絶縁膜を形成し、次いで、エッチバックし、ゲート絶縁膜132、ゲート電極131及びハードマスク膜73の側面に絶縁膜を残すことで、第1のサイドウオール33を形成する(図9の(B)参照)。その後、イオン注入法にてエクステンション領域36を形成する(図9の(C)参照)。次に、全面に絶縁膜を形成し、エッチバックすることで、第1のサイドウオール33上に第2のサイドウオール34を形成する(図10の(A)参照)。その後、ソース/ドレイン領域37を形成するために、イオン注入を行う。こうして、図10の(B)に示す構造を得ることができる。その後、エクステンション領域36、ソース/ドレイン領域37に注入された不純物をアニール処理により活性化する。
【0070】
[工程−200E]
次に、実施例1の[工程−100E]と同様にして、サリサイドプロセス技術により、ソース/ドレイン領域37の上部に、厚さ20nm〜70nm程度のシリサイド層39を周知の方法で形成した後、全面に第2の応力印加膜42を形成する(図10の(C)参照)。
【0071】
[工程−200F]
次に、実施例1の[工程−100F]と同様にして、全面に第1層間絶縁層41を、CVD法に基づき形成する。そして、ゲート電極131の頂面が露出するまで、第1層間絶縁層41、第2の応力印加膜42、ハードマスク膜73を、CMP法にて除去する(図11の(A)参照)。
【0072】
[工程−210]
その後、実施例2においては、ゲート電極131及びゲート絶縁膜132を除去すること無く、実施例1の[工程−110I]と同様にして、第1層間絶縁層41に形成された溝状の開口部43A内に、ソース/ドレイン領域37に接続された溝状の第1コンタクト部43を形成する(図11の(B)、(C)参照)。ここで、ゲート電極131の頂面、第1コンタクト部43の頂面及び第1層間絶縁層41の頂面は同一平面内にある。尚、第1コンタクト部43は、素子分離領域22上にまで延在してもよいし、ソース/ドレイン領域37の上のみに形成されていてもよい。
【0073】
[工程−220]
その後、実施例1の[工程−120]と同様にして、全面に、SiNから成り、厚さ20nm〜50nm程度のエッチングストップ層52を形成し、更に、SiO2から成る第2層間絶縁層51を形成する。尚、エッチングストップ層52の形成は必須ではない。
【0074】
[工程−230]
次いで、実施例1の[工程−130]と同様にして、孔状の形状を有する開口部53A内に、第1コンタクト部43に接続された孔状の第2コンタクト部53を形成し(図12の(A)、(B)参照)。同時に、孔状の形状を有する開口部54A内に、ゲート電極131に接続された孔状の第3コンタクト部54を形成することができる。
【0075】
[工程−240]
その後、周知の方法で、第2層間絶縁層51上に、第2コンタクト部53、第3コンタクト部54と接続された配線61を、ダマシンプロセスに基づき形成する。
【実施例3】
【0076】
実施例3は、本発明の第2の態様に係る半導体装置及びその製造方法に関する。実施例3にあっては、第1の形態のゲート電極の形成方法を採用する。実施例3の半導体装置は、デュアルゲート構造を有するCMOS型の半導体装置であり、nチャネル型半導体装置及びpチャネル型半導体装置から成る。ここで、これらのnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれは、実施例1にて説明した半導体装置10と同じ構造、構成を有するので、詳細な説明は省略する。
【0077】
そして、実施例3の半導体装置を上から眺めたときの各構成要素の配置を模式的に図13に示すように、nチャネル型半導体装置10Nの第1コンタクト部43Nとpチャネル型半導体装置10Pの第1コンタクト部43Pとは素子分離領域22上で繋がっており、溝状の形状を有し、nチャネル型半導体装置10Nの第2コンタクト部53N及びpチャネル型半導体装置10Pの第2コンタクト部53Pは、孔状の形状を有する。更には、nチャネル型半導体装置10Nの第1コンタクト部43Nは引っ張り応力を有し、pチャネル型半導体装置10Pの第1コンタクト部43Pは圧縮応力を有する。
【0078】
尚、実施例3にあっても、実施例1と同様に、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのソース/ドレイン領域37N,37Pと第1層間絶縁層41との間に応力印加膜を形成する。また、第1層間絶縁層41上にエッチングストップ層を形成し、エッチングストップ層上に第2層間絶縁層51を形成する。
【0079】
以下、実施例3の半導体装置を上から眺めたときの各構成要素の配置を模式的に示す図14〜図18を参照して、実施例3の半導体装置の製造方法を説明する。
【0080】
[工程−300]
先ず、基体(シリコン半導体基板21)上にnチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのゲート電極31を形成し、基体にnチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのソース/ドレイン領域37N,37P及びチャネル形成領域を形成し、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのソース/ドレイン領域37N,37P上にゲート電極31の頂面と同一平面内に頂面を有する第1層間絶縁層41を形成する。
【0081】
尚、実施例3にあっては、上述したとおり、第1の形態のゲート電極の形成方法を採用している。即ち、基体(シリコン半導体基板)にnチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのソース/ドレイン領域37N,37P及びチャネル形成領域を形成した後、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのソース/ドレイン領域37N,37P上にゲート電極31の頂面と同一平面内に頂面を有する第1層間絶縁層41を形成し、次いで、基体上にnチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのゲート電極31を形成する。
【0082】
具体的には、実施例1にて説明した[工程−100A]〜[工程−100H]を、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pの製造に関して、適切に実行すればよい。即ち、[工程−100A]と同様の工程において、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのために、素子分離領域22及び活性領域23を周知の方法で形成した後、周知の方法で、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのために、シリコン半導体基板21の表面にダミーゲート絶縁膜、ダミーゲート電極、ハードマスク膜を形成する。次いで、[工程−100B]と同様の工程において、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのために、ダミー側面絶縁膜を形成し、[工程−100C]と同様の工程において、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのために、第1の応力印加膜を形成する。その後、[工程−100D]と同様の工程において、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのために、ソース/ドレイン領域37N,37Pを形成する。そして、[工程−100E]と同様の工程において、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのために、ソース/ドレイン領域37N,37Pの上部にシリサイド層を周知の方法で形成した後、全面に第2の応力印加膜を形成する。次いで、[工程−100F]と同様の工程において、全面に第1層間絶縁層41を形成する。そして、[工程−100G]と同様の工程において、ダミーゲート電極及びダミーゲート絶縁膜を除去して、ゲート電極形成用の溝部を得る。その後、[工程−100H]と同様の工程において、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのために、ゲート電極形成用の溝部内にゲート絶縁膜32及びゲート電極31を形成する。
【0083】
[工程−310]
その後、[工程−110I]と同様の工程において、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのために、第1層間絶縁層41に、ソース/ドレイン領域37N,37Pに接続された溝状の第1コンタクト部43N,43Pを形成する。
【0084】
具体的には、第1層間絶縁層41の上にレジスト層を形成し、このレジスト層にリソグラフィ技術に基づき溝状の開口部を形成し、レジスト層をエッチング用マスクとして第1層間絶縁層41をエッチングし、レジスト層を除去する。こうして、図14に示すように、第1層間絶縁層41に、nチャネル型半導体装置10Nの第1コンタクト部43Nを形成するための溝状の形状を有する開口部43Anを形成することができる。
【0085】
次いで、スパッタリング法にて、全面にTi層、TiN層、タングステン層を、順次、形成し、第1層間絶縁層41上のタングステン層、TiN層、Ti層をCMP法にて除去することで、溝状の形状を有する開口部43An内に、ソース/ドレイン領域37Nに接続された溝状の第1コンタクト部43Nを形成することができる(図15参照)。
【0086】
その後、第1層間絶縁層41の上に再びレジスト層を形成し、このレジスト層にリソグラフィ技術に基づき溝状の開口部を形成し、レジスト層をエッチング用マスクとして第1層間絶縁層41をエッチングし、レジスト層を除去する。こうして、図16に示すように、第1層間絶縁層41に、pチャネル型半導体装置10Pの第1コンタクト部43Pを形成するための溝状の形状を有する開口部43Apを形成することができる。
【0087】
次いで、スパッタリング法にて、全面にTi層、TiN層、タングステン層を、順次、形成し、第1層間絶縁層41上のタングステン層、TiN層、Ti層をCMP法にて除去することで、溝状の形状を有する開口部43Ap内に、ソース/ドレイン領域37Pに接続された溝状の第1コンタクト部43Pを形成することができる(図17参照)。
【0088】
ここで、ゲート電極31の頂面、第1コンタクト部43の頂面及び第1層間絶縁層41の頂面は同一平面内にある。nチャネル型半導体装置10Nの場合、pチャネル型半導体装置10Pの場合のそれぞれにおけるタングステン層のスパッタリング法に基づく成膜条件は、実施例1にて説明したと同様とすればよい。また、第1コンタクト部43Nと第1コンタクト部43Pの形成順序は、本質的に任意である。
【0089】
[工程−320]
その後、実施例1の[工程−120]と同様にして、全面に、SiNから成り、厚さ20nm〜50nm程度のエッチングストップ層を形成し、更に、SiO2から成る第2層間絶縁層51を形成する。
【0090】
[工程−330]
次いで、実施例1の[工程−130]と同様にして、第2層間絶縁層51の上にレジスト層を形成し、このレジスト層にリソグラフィ技術に基づき孔状の開口部を形成し、レジスト層をエッチング用マスクとして第2層間絶縁層51及びエッチングストップ層をエッチングし、レジスト層を除去する。こうして、第1コンタクト部43N、43Pの上方の第2層間絶縁層51の部分に、第2コンタクト部53N,53Pを形成するための孔状の形状を有する開口部を形成することができる。同時に、ゲート電極31の上方の第2層間絶縁層51の部分に、第3コンタクト部54を形成するための孔状の形状を有する開口部を形成することができる。
【0091】
次いで、スパッタリング法にてTi層、TiN層を、順次、全面に形成し、更に、CVD法にて全面にタングステン層を形成した後、第2層間絶縁層51上のタングステン層、TiN層、Ti層をCMP法にて除去することで、孔状の形状を有する開口部内に、第1コンタクト部43N,43Pに接続された孔状の第2コンタクト部53N,53Pを形成することができる(図18参照)。同時に、孔状の形状を有する開口部内に、ゲート電極31に接続された孔状の第3コンタクト部54を形成することができる。
【0092】
[工程−340]
その後、周知の方法で、第2層間絶縁層51上に、第2コンタクト部53N,53P、第3コンタクト部54と接続された配線を、ダマシンプロセスに基づき形成する。
【実施例4】
【0093】
実施例4は、実施例3の半導体装置の製造方法の変形である。実施例4にあっては、第2の形態のゲート電極の形成方法を採用している。即ち、基体(シリコン半導体基板)上にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのゲート電極を形成した後、基体にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域及びチャネル形成領域を形成し、次いで、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第1層間絶縁層を形成する。尚、実施例4にあっては、実施例3と異なり、第1層間絶縁層とゲート電極との間に、ゲート絶縁膜は延在していない。
【0094】
以下、実施例4の半導体装置の製造方法を説明する。
【0095】
[工程−400]
先ず、実施例2の[工程−200]と同様の工程において、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのために、基体(シリコン半導体基板)上にゲート電極を形成し、基体にソース/ドレイン領域及びチャネル形成領域を形成し、ソース/ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第1層間絶縁層を形成する。
【0096】
具体的には、実施例2にて説明した[工程−200A]〜[工程−200F]を、nチャネル型半導体装置及びpチャネル型半導体装置の製造に関して、適切に実行すればよい。即ち、実施例2の[工程−200A]と同様の工程において、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのために、シリコン半導体基板に素子分離領域及び活性領域を周知の方法で形成した後、周知の方法で、シリコン半導体基板の表面にゲート絶縁膜、ゲート電極、ハードマスク膜を形成する。次いで、実施例2の[工程−200B]と同様の工程において、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのために、絶縁膜を全面に形成した後、エッチバックして、ゲート絶縁膜、ゲート電極及びハードマスク膜の側面に絶縁膜を残すことで、ダミー側面絶縁膜を得る。その後、実施例2の[工程−200C]と同様の工程において、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのために、第1の応力印加膜を形成し、実施例2の[工程−200D]と同様の工程において、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのために、ソース/ドレイン領域を形成する。その後、実施例2の[工程−200E]と同様の工程において、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのために、ソース/ドレイン領域の上部にシリサイド層を周知の方法で形成した後、全面に第2の応力印加膜を形成する。次いで、実施例2の[工程−200F]と同様の工程において、全面に第1層間絶縁層を、CVD法に基づき形成する。そして、ゲート電極の頂面が露出するまで、第1層間絶縁層、第2の応力印加膜、ハードマスク膜を、CMP法にて除去する。
【0097】
[工程−410]
その後、実施例4においては、ゲート電極及びゲート絶縁膜を除去すること無く、実施例3の[工程−310]と同様にして、第1層間絶縁層に、ソース/ドレイン領域に接続された溝状の第1コンタクト部を形成する。ここで、ゲート電極の頂面、第1コンタクト部の頂面及び第1層間絶縁層の頂面は同一平面内にある。
【0098】
[工程−420]
その後、実施例3の[工程−320]〜[工程−340]と同様の工程を実行することで、実施例4の半導体装置を得ることができる。
【0099】
以上、本発明を好ましい実施例に基づき説明したが、本発明は、これらの実施例に限定されるものではない。実施例において説明した半導体装置の構造、構成は例示であり、適宜、変更することができるし、実施例において説明した半導体装置の製造工程や製造条件、使用した材料等も例示であり、適宜、変更することができる。
【0100】
実施例1にあっては、第2コンタクト部53、第3コンタクト部54を、横一列に並ぶように配置した。また、実施例1にあっては、ゲート電極31上の第3コンタクト部54が活性領域23の上方に位置している。これに対して、図19に示す例にあっては、第2コンタクト部53、第3コンタクト部54を、横一列に並ばないように配置している。このような配置にすることで、配線61をゲート電極31の延びる方向に対して直角の方向に配置する場合、それぞれの配線が重ならなくなり、配線の長さを短くすることができる。また、図20に示す例にあっては、ゲート電極31上の第3コンタクト部54が素子分離領域22の上方に位置している。ゲート電極31の幅が第3コンタクト部54の径よりも狭くなってくると、第3コンタクト部54とゲート電極31との間のコンタクト抵抗が高くなってしまう。しかし、図20に示す配置を採用することで、コンタクト抵抗の上昇を抑えることができる。
【0101】
以下、実施例3の半導体装置の変形例を説明する。図21に示す変形例にあっては、第1コンタクト部43N,43Pには、1つの第2コンタクト部が接続されている。また、図22に示す変形例にあっては、第2コンタクト部53N,53P、第3コンタクト部54を、横一列に並ばないように配置している。図23、図24に示す変形例にあっては、素子分離領域22の上方において、ゲート電極31の幅を広げている。図25に示す変形例にあっては、第1コンタクト部43N,43Pには、3つの第2コンタクト部53,53N,53Pが接続されている。
【0102】
実施例においては、第2コンタクト部、第3コンタクト部を形成した後、配線を形成したが、所謂、デュアルダマシンプロセスに基づき、第2コンタクト部、第3コンタクト部及び配線を同時に形成することもできる。
【0103】
実施例1あるいは実施例3にて説明した半導体装置の製造方法にあっては、場合によっては、[工程−100A]、[工程−300]において、ダミーゲート絶縁膜を形成する代わりに、例えば、HfO2から成るゲート絶縁膜を形成し、その上にダミーゲート電極を形成し、[工程−100G]においては、ダミーゲート電極71のみを除去して、[工程−100H]において、ゲート電極形成用の溝部82内にゲート電極31を形成するといった工程を採用してもよい。また、実施例3あるいは実施例4の半導体装置及びその製造方法にあっては、nチャネル型半導体装置の一方のソース/ドレイン領域とpチャネル型半導体装置の一方のソース/ドレイン領域とは、溝状の形状を有する第1コンタクト部によって繋がっており、nチャネル型半導体装置の他方のソース/ドレイン領域及びpチャネル型半導体装置の他方のソース/ドレイン領域上には、溝状の形状を有する第1コンタクト部が設けられているが、nチャネル型半導体装置の他方のソース/ドレイン領域とpチャネル型半導体装置の他方のソース/ドレイン領域とは第1コンタクト部によっては繋がっていない構造とすることもできる。
【符号の説明】
【0104】
10・・・半導体装置、21・・・シリコン半導体基板(基体)、22・・・素子分離領域、23・・・活性領域、31・・・ゲート電極、32・・・ゲート絶縁膜、33・・・第1のサイドウオール、34・・・第2サイドウオール、35・・・チャネル形成領域、36・・・エクステンション領域、37,37N,37P・・・・ソース/ドレイン領域、38・・・応力印加膜、39・・・シリサイド層、41・・・第1層間絶縁層、42・・・第2の応力印加膜、43,43N,43P・・・第1コンタクト部、43A・・・レジスト層に設けられた溝状の形状を有する開口部、51・・・第2層間絶縁層、52・・・エッチングストップ層、53,53N,53P・・・第2コンタクト部、53A,54A・・・レジスト層に設けられた孔状の形状を有する開口部、54・・・第3コンタクト部、61・・・配線、71・・・ダミーゲート電極、72・・・ダミーゲート絶縁膜、73・・・ハードマスク膜、81・・・ダミー側面絶縁膜、82・・・ゲート電極形成用の溝部
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年の半導体装置あるいは半導体集積回路では、素子の微細化に伴い、コンタクト抵抗の増加が問題となっている。また、回路を構成するトランジスタの特性向上を目的として、応力印加材料を用いてチャネル形成領域へ応力を印加することで、キャリア移動度を増加させる技術が盛んに用いられている。
【0003】
コンタクト抵抗の増加に対処するために、例えば、"45 nm High-k + Metal Gate Strain-Enhanced Transistors", C. Auth et al., VLSI Sym. Tech. Dig., pp.128, (2008) [以下、非特許文献1と呼ぶ]には、溝状(トレンチ状)のコンタクト部が開示されている。更には、内部応力を有する金属材料からコンタクト部を構成することによって、キャリア移動度の向上を図っている。
【0004】
また、特開2001−291770には、コンタクト抵抗を低減するために、ソース/ドレイン領域を囲むように下層の層間絶縁層に絶縁壁を形成しておき、絶縁壁及び制御電極の側面に設けられた第1のサイドウオールスペーサの上にコンタクトプラグを形成する技術が開示されている。このコンタクトプラグは、全面に形成された上層の層間絶縁層の上に設けられた配線とメタルプラグによって接続されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2001−291770
【非特許文献】
【0006】
【非特許文献1】"45 nm High-k + Metal Gate Strain-Enhanced Transistors", C. Auth et al., VLSI Sym. Tech. Dig., pp.128, (2008)
【発明の概要】
【発明が解決しようとする課題】
【0007】
ところで、非特許文献1にあっては、半導体装置の模式的な一部断面図を図26の(A)に示し、層間絶縁層を上から眺めたときの模式図を図26の(B)に示すように、全面に形成された層間絶縁層に、ソース/ドレイン領域と接する溝状の第1コンタクト部を形成し、併せて、ゲート電極の頂面と接する溝状の第2コンタクト部を形成する。ここで、図26の(B)にあっては、コンタクト部及び層間絶縁層を明示するために、これらに異なる斜線を付した。ここで、層間絶縁層の頂面には溝状の第1コンタクト部及び第2コンタクト部が露出した状態となっている。従って、層間絶縁層上で、配線を、溝状のコンタクト部を迂回するように配置する必要がある。それ故、配線の設計自由度が低くなるし、配線の距離が長くなってしまうので、配線抵抗や容量の増加、回路ブロックの面積増大といった問題が生じる。また、ゲート電極上、及び、ソース/ドレイン領域上に溝状の第2コンタクト部及び第1コンタクト部を同時に形成する場合、エッチングする層間絶縁層の膜厚が異なる。そのため、ソース/ドレイン領域よりもゲート電極の方がオーバーエッチング時間が長くなり、ゲート電極にエッチングダメージが生じる虞がある。
【0008】
また、特開2001−291770に開示された技術にあっては、コンタクトプラグと制御電極との間には、第1のサイドウオールスペーサが存在するだけなので、コンタクトプラグと制御電極との間に短絡が生じ易い。また、コンタクトプラグがサイドウオール状に形成されているので、コンタクトプラグと、それに接続されるメタルプラグとの間に位置合わせズレが生じ易い。しかも、回路の微細化に伴い素子分離領域の幅を狭くすると、素子分離領域に隣接して設けられたコンタクトプラグに接続されるメタルプラグとメタルプラグとの間の距離も短くなるので、メタルプラグ間の短絡が発生し易くなる。以上のことから、特開2001−291770に開示された技術は、微細化プロセスに適しておらず、回路面積の縮小は困難である。
【0009】
従って、本発明の目的は、配線の設計自由度が高く、ゲート電極と接続されるコンタクト部及びソース/ドレイン領域と接続されるコンタクト部の形成に問題が生じ難く、微細化プロセスに適した半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0010】
上記の目的を達成するための本発明の第1の態様に係る半導体装置は、
(A)基体に形成されたソース/ドレイン領域及びチャネル形成領域、
(B)チャネル形成領域の上方にゲート絶縁膜を介して設けられたゲート電極、
(C)ソース/ドレイン領域上に形成された第1層間絶縁層、
(D)第1層間絶縁層に形成され、ソース/ドレイン領域に接続された第1コンタクト部、
(E)ゲート電極、第1層間絶縁層及び第1コンタクト部上に形成された第2層間絶縁層、
(F)第1コンタクト部の上の第2層間絶縁層の部分に形成された第2コンタクト部、並びに、
(G)第2層間絶縁層上に形成され、第2コンタクト部と接続された配線、
を備えており、
ゲート電極の頂面、第1コンタクト部の頂面及び第1層間絶縁層の頂面は同一平面内にあり、
第1コンタクト部は溝状の形状を有し、第2コンタクト部は孔状の形状を有する。
【0011】
上記の目的を達成するための本発明の第2の態様に係る半導体装置は、所謂デュアルゲート構造を有するCMOS型の半導体装置であり、
nチャネル型半導体装置及びpチャネル型半導体装置から成り、
nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれは、
(A)基体に形成されたソース/ドレイン領域及びチャネル形成領域、
(B)チャネル形成領域の上方にゲート絶縁膜を介して設けられたゲート電極、
(C)ソース/ドレイン領域上に形成された第1層間絶縁層、
(D)第1層間絶縁層に形成され、ソース/ドレイン領域に接続された第1コンタクト部、
(E)ゲート電極、第1層間絶縁層及び第1コンタクト部上に形成された第2層間絶縁層、
(F)第1コンタクト部の上の第2層間絶縁層の部分に形成された第2コンタクト部、並びに、
(G)第2層間絶縁層上に形成され、第2コンタクト部と接続された配線、
を備えており、
ゲート電極の頂面、第1コンタクト部の頂面及び第1層間絶縁層の頂面は同一平面内にあり、
nチャネル型半導体装置の第1コンタクト部とpチャネル型半導体装置の第1コンタクト部とは繋がっており、溝状の形状を有し、
nチャネル型半導体装置の第2コンタクト部及びpチャネル型半導体装置の第2コンタクト部は、孔状の形状を有し、
nチャネル型半導体装置の第1コンタクト部は引っ張り応力を有し、
pチャネル型半導体装置の第1コンタクト部は圧縮応力を有する。
【0012】
上記の目的を達成するための本発明の第1の態様に係る半導体装置の製造方法は、
(a)基体上にゲート電極を形成し、基体にソース/ドレイン領域及びチャネル形成領域を形成し、ソース/ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第1層間絶縁層を形成した後、
(b)第1層間絶縁層に、ソース/ドレイン領域に接続された溝状の第1コンタクト部を形成し、次いで、
(c)全面に第2層間絶縁層を形成した後、
(d)第1コンタクト部の上の第2層間絶縁層の部分に、孔状の第2コンタクト部を形成し、その後、
(e)第2層間絶縁層上に、第2コンタクト部と接続された配線を形成する、
各工程から成る。
【0013】
上記の目的を達成するための本発明の第2の態様に係る半導体装置の製造方法は、デュアルゲート構造を有するCMOS型の半導体装置の製造方法であり、
(a)基体上にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのゲート電極を形成し、基体にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域及びチャネル形成領域を形成し、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第1層間絶縁層を形成した後、
(b)nチャネル型半導体装置のソース/ドレイン領域上の第1層間絶縁層の部分からpチャネル型半導体装置のソース/ドレイン領域上の第1層間絶縁層の部分まで延びる溝状の第1コンタクト部を第1層間絶縁層に形成し、次いで、
(c)全面に第2層間絶縁層を形成した後、
(d)第1コンタクト部の上の第2層間絶縁層の部分に孔状の第2コンタクト部を形成し、その後、
(e)第2層間絶縁層上に、第2コンタクト部と接続された配線を形成する、
各工程から成り、
nチャネル型半導体装置の第1コンタクト部は引っ張り応力を有し、
pチャネル型半導体装置の第1コンタクト部は圧縮応力を有する。
【発明の効果】
【0014】
本発明の第1の態様あるいは第2の態様に係る半導体装置若しくは半導体装置の製造方法にあっては、ソース/ドレイン領域に接続された溝状の第1コンタクト部が設けられる。従って、ソース/ドレイン領域と第1コンタクト部との間のコンタクト抵抗の減少を図ることができる。しかも、第1コンタクト部に接続された孔状の第2コンタクト部が設けられる。それ故、第2層間絶縁層の頂面に孔状の第2コンタクト部が露出するので、第2層間絶縁層上に形成する配線の設計自由度が低くなることが無いし、配線の距離が長くなることも無い。更には、ゲート電極の頂面、第1コンタクト部の頂面及び第1層間絶縁層の頂面は同一平面内にあるが故に、ゲート電極上、及び、ソース/ドレイン領域上に孔状の第2コンタクト部を同時に形成するとき、エッチングする第2層間絶縁層の膜厚は同じである。従って、ゲート電極にエッチングダメージが生じる虞が無い。しかも、溝状の第1コンタクト部上に孔状の第2コンタクト部を設けるので、これらに位置合わせズレが生じ難い。また、回路の微細化に伴いコンタクト部同士の短絡が発生し易くなることも無く、微細化プロセスに適しており、回路面積の縮小を図ることができる。以上のように、本発明により、配線の設計に制約が少なく、ゲート電極と接続されるコンタクト部及びソース/ドレイン領域と接続されるコンタクト部の形成に問題が生じ難く、微細化プロセスに適した半導体装置及びその製造方法を提供することができる。更には、nチャネル型半導体装置の第1コンタクト部は引っ張り応力を有し、pチャネル型半導体装置の第1コンタクト部は圧縮応力を有するので、各半導体装置における移動度の向上を図ることができる。
【図面の簡単な説明】
【0015】
【図1】図1の(A)及び(B)は、それぞれ、実施例1の半導体装置のゲート長の方向に沿った模式的な一部端面図、及び、実施例1の半導体装置を上から眺めたときの各構成要素の配置を模式的に示す図であり、図1の(A)は、図1の(B)の矢印A−Aに沿った模式的な一部端面図である。
【図2】図2の(A)、(B)、(C)は、実施例1の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図3】図3の(A)、(B)、(C)は、図2の(C)に引き続き、実施例1の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図4】図4の(A)、(B)、(C)は、図3の(C)に引き続き、実施例1の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図5】図5の(A)、(B)、(C)は、図4の(C)に引き続き、実施例1の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図6】図6の(A)、(B)は、図5の(C)に引き続き、実施例1の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図7】図7の(A)、(B)は、図6の(B)に引き続き、実施例1の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図8】図8の(A)、(B)、(C)は、実施例2の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図9】図9の(A)、(B)、(C)は、図8の(C)に引き続き、実施例2の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図10】図10の(A)、(B)、(C)は、図9の(C)に引き続き、実施例2の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図11】図11の(A)、(B)、(C)は、図10の(C)に引き続き、実施例2の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図12】図12の(A)、(B)は、図11の(C)に引き続き、実施例2の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図13】図13は、実施例3の半導体装置を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図14】図14は、実施例3の半導体装置の製造方法を説明するために、実施例3の半導体装置の各構成要素の配置を模式的に示す図である。
【図15】図15は、図14に引き続き、実施例3の半導体装置の製造方法を説明するために、実施例3の半導体装置の各構成要素の配置を模式的に示す図である。
【図16】図16は、図15に引き続き、実施例3の半導体装置の製造方法を説明するために、実施例3の半導体装置の各構成要素の配置を模式的に示す図である。
【図17】図17は、図16に引き続き、実施例3の半導体装置の製造方法を説明するために、実施例3の半導体装置の各構成要素の配置を模式的に示す図である。
【図18】図18は、図17に引き続き、実施例3の半導体装置の製造方法を説明するために、実施例3の半導体装置の各構成要素の配置を模式的に示す図である。
【図19】図19は、実施例1の半導体装置の変形例を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図20】図20は、実施例1の半導体装置の別の変形例を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図21】図21は、実施例3の半導体装置の変形例を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図22】図22は、実施例3の半導体装置の別の変形例を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図23】図23は、実施例3の半導体装置の更に別の変形例を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図24】図24は、実施例3の半導体装置の更に別の変形例を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図25】図25は、実施例3の半導体装置の更に別の変形例を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図26】図26の(A)及び(B)は、非特許文献1に開示された半導体装置の模式的な一部断面図、及び、層間絶縁層を上から眺めたときの模式図である。
【発明を実施するための形態】
【0016】
以下、図面を参照して、実施例に基づき本発明を説明するが、本発明は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
1.本発明の半導体装置及びその製造方法、全般に関する説明
2.実施例1(本発明の第1の態様に係る半導体装置及びその製造方法)
3.実施例2(実施例1の変形)
4.実施例3(本発明の第2の態様に係る半導体装置及びその製造方法)
5.実施例4(実施例3の変形、その他)
【0017】
[本発明の半導体装置及びその製造方法、全般に関する説明]
本発明の第1の態様に係る半導体装置あるいはその製造方法において、nチャネル型半導体装置から成り、第1コンタクト部は引っ張り応力を有する構成とすることができる。あるいは又、pチャネル型半導体装置から成り、第1コンタクト部は圧縮応力を有する構成とすることができる。
【0018】
上記の好ましい構成を含む本発明の第1の態様に係る半導体装置にあっては、ソース/ドレイン領域に応力印加膜が形成されている形態とすることができるし、上記の好ましい構成を含む本発明の第1の態様に係る半導体装置の製造方法にあっては、前記工程(a)において、ソース/ドレイン領域に応力印加膜を形成する形態とすることができる。また、本発明の第2の態様に係る半導体装置の製造方法にあっては、前記工程(a)において、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域に応力印加膜を形成する形態とすることができる。
【0019】
更には、以上に説明した好ましい構成、形態を含む本発明の第1の態様に係る半導体装置にあっては、ゲート電極、第1層間絶縁層及び第1コンタクト部と第2層間絶縁層との間には、エッチングストップ層が形成されている形態とすることができるし、以上に説明した好ましい構成、形態を含む本発明の第1の態様に係る半導体装置の製造方法にあっては、前記工程(b)と工程(c)の間で、ゲート電極、第1層間絶縁層及び第1コンタクト部と第2層間絶縁層との間に(即ち、全面に)エッチングストップ層を形成し、前記工程(c)において、エッチングストップ層上に第2層間絶縁層を形成する形態とすることができる。また、以上に説明した好ましい形態を含む本発明の第2の態様に係る半導体装置の製造方法にあっては、前記工程(b)と工程(c)の間で、全面にエッチングストップ層を形成し、前記工程(c)において、エッチングストップ層上に第2層間絶縁層を形成する形態とすることができる。
【0020】
以上に説明した好ましい構成、形態を含む本発明の第1の態様に係る半導体装置にあっては、第1層間絶縁層とゲート電極との間に、ゲート絶縁膜が延在している形態とすることができる。また、本発明の第2の態様に係る半導体装置にあっては、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれにおいて、第1層間絶縁層とゲート電極との間に、ゲート絶縁膜が延在している形態とすることができる。即ち、これらの形態の半導体装置において、ゲート電極は、所謂ゲートラストプロセスにて形成される。
【0021】
また、以上に説明した好ましい構成、形態を含む本発明の第1の態様に係る半導体装置の製造方法にあっては、前記工程(a)において、基体にソース/ドレイン領域及びチャネル形成領域を形成した後、ソース/ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第1層間絶縁層を形成し、次いで、基体上にゲート電極を形成する形態とすることができる。また、以上に説明した好ましい形態を含む本発明の第2の態様に係る半導体装置の製造方法にあっては、前記工程(a)において、基体にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域及びチャネル形成領域を形成した後、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第1層間絶縁層を形成し、次いで、基体上にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのゲート電極を形成する形態とすることができる。尚、前記工程(a)におけるこれらの方法を、便宜上、『第1の形態のゲート電極の形成方法』と呼ぶ。第1の形態のゲート電極の形成方法は、ゲートラストプロセスである。
【0022】
あるいは又、以上に説明した好ましい構成、形態を含む本発明の第1の態様に係る半導体装置の製造方法にあっては、前記工程(a)において、基体上にゲート電極を形成した後、基体にソース/ドレイン領域及びチャネル形成領域を形成し、次いで、ソース/ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第1層間絶縁層を形成する形態とすることができる。また、以上に説明した好ましい形態を含む本発明の第2の態様に係る半導体装置の製造方法にあっては、前記工程(a)において、基体上にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのゲート電極を形成した後、基体にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域及びチャネル形成領域を形成し、次いで、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第1層間絶縁層を形成する形態とすることができる。尚、前記工程(a)におけるこれらの方法を、便宜上、『第2の形態のゲート電極の形成方法』と呼ぶ。
【0023】
ここで、「チャネル形成領域」とは、チャネルが形成され得る領域を意味し、現実にチャネルが形成されている領域のみを示すものではない。例えば、ゲート電極に対向して位置する基体の部分は、「チャネル形成領域」に該当する。また、「ゲート電極」には、「チャネル形成領域」と対向する電極の部分の他、この電極の部分から延在する引き出し電極の部分も含まれる。
【0024】
基体として、半導体基板(例えば、シリコン半導体基板)の他、表面に半導体層が形成された支持体(例えば、ガラス基板、石英基板、表面に絶縁層が形成されたシリコン基板、プラスチック基板、プラスチックフィルム等)を例示することができる。半導体装置は、例えば、半導体基板や半導体層のウェル領域等に形成される。半導体装置と半導体装置との間には、例えばトレンチ構造の素子分離領域が形成されていてもよい。素子分離領域は、LOCOS構造を有していてもよいし、トレンチ構造とLOCOS構造の組合せとしてもよい。更には、SIMOX法や基板貼合せ法によって得られたSOI構造を有する基体を用いてもよい。
【0025】
ゲート絶縁膜を構成する材料として、酸化シリコン(SiO2)等のSiOX系材料、SiOF系材料あるいはSiN系材料、SiON系材料の他、比誘電率k(=ε/ε0)が概ね4.0以上の所謂高比誘電率材料を挙げることができる。高比誘電率材料として、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化アルミニウム(Al2O3)、酸化アルミニウム・ハフニウム(HfAlO2)、酸化シリコン・ハフニウム(HfSiO)、酸化タンタル(Ta2O5)、酸化イットリウム(Y2O3)、酸化ランタン(La2O)を挙げることができる。ゲート絶縁膜は、1種類の材料から形成されていてもよいし、複数種類の材料から形成されていてもよい。また、ゲート絶縁膜は、単一膜(複数の材料から成る複合膜を含む)であってもよいし、積層膜であってもよい。nチャネル型半導体装置とpチャネル型半導体装置のゲート絶縁膜は、同一材料から成る構成とすることもできるし、それぞれ異なる材料から成る構成とすることもできる。ゲート絶縁膜は広く周知の方法により形成することができる。特に、上述した高比誘電率材料から成るゲート絶縁膜を形成する方法として、ALD(Atomic Layer Deposition)法、MOCVD(Metal Organic Chemical Vapor Deposition)法等を例示することができる。
【0026】
ゲート電極を構成する材料として、多結晶シリコンや金属、金属化合物を挙げることができる。金属あるいは金属化合物として、チタン、ニッケル、ハフニウム、タングステン、タンタル、コバルト、モリブデン、ルテニウム、イリジウム、白金(これらの金属から成る合金をも含む):これらの金属の窒化物(例えば窒化チタン)やこれらの金属の炭化物(例えばTaC)といった金属化合物;チタンシリサイド、ニッケルシリサイド、ハフニウムシリサイド、タンタルシリサイド、窒化タンタルシリコン、コバルトシリサイドといった金属シリサイド(金属と半導体材料との化合物)等を挙げることができる。閾値電圧や抵抗値の調整のために、これらの材料から成る層を積層することでゲート電極を構成してもよい。ゲート電極は、例えば、各種のPVD(Physical Vapor Deposition)法;ALD法や有機金属化学的気相成長法(MOCVD法)を含む各種のCVD法;電解めっき法、無電解めっき法を単独で行うか、あるいは、適宜組み合わせて行うことにより、形成することができる。また、ゲート電極は、これらの成膜法と、リソグラフィ技術及びエッチング技術の組合せに基づき形成することもできるし、あるいは又、第1層間絶縁層に設けられたゲート電極形成用開口部を導電材料で埋め込み、次いで、化学的・機械的研磨法(CMP法)等により平坦化処理を行う周知のダマシンプロセスにより形成することもできる。
【0027】
ゲート絶縁膜及びゲート電極の両側面には、サイドウオールを形成することが好ましく、サイドウオールを構成する材料として、酸化シリコンや窒化シリコンを挙げることができるし、ゲート容量を低減するために層間絶縁層に用いられる低誘電率膜(所謂Low−k膜)を用いることもできる。nチャネル型半導体装置のソース/ドレイン領域に含まれるn型不純物として、リン(P)やヒ素(As)等を挙げることができるし、pチャネル型半導体装置のソース/ドレイン領域に含まれるp型不純物として、ボロン(B)、フッ化ボロン(BF2)やインジウム(In)等を挙げることができる。ソース/ドレイン領域の上部には、第1コンタクト部との間のコンタクト抵抗を低減するために、シリサイド層を形成してもよい。ここで、シリサイド層は、例えば、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、白金シリサイド等から構成すればよい。ソース/ドレイン領域に応力印加膜を形成する場合、シリサイド層の形成のために、応力印加膜上に先ずシリコン層を形成することが望ましい。
【0028】
第1コンタクト部を構成する材料として、例えば、タングステンを挙げることができる。タングステンのスパッタリング法に基づく成膜条件(例えば、パワーや、プロセスガスの種類、流量等)を適切に選択することで、あるいは又、WF6を使用したタングステンのCVD法に基づく成膜条件(例えば、原料ガスの組成、形成温度、形成雰囲気の圧力)を適切に選択することで、nチャネル型半導体装置の第1コンタクト部に引っ張り応力を与えることができる。また、タングステンのスパッタリング法に基づく成膜条件(例えば、パワーや、プロセスガスの種類、流量等)を適切に選択することで、pチャネル型半導体装置の第1コンタクト部に圧縮応力を与えることができる。タングステン層の下に、密着層やバリアメタル層として機能するTi層やTiN層を下地層として形成してもよい。尚、第1コンタクト部に引っ張り応力を与え得る材料として、その他、銅、タンタル、窒化タンタルを挙げることができる。
【0029】
第2コンタクト部を構成する材料として、例えば、タングステン、銅、タンタル、窒化タンタルを挙げることができる。第2コンタクト部を単層構造としてもよいし、これらの材料から成る層の積層構造としてもよい。また、密着層やバリアメタル層として機能するTi層やTiN層を下地層として形成してもよい。
【0030】
コンタクト部は、層間絶縁層にコンタクト部形成用の開口部をRIE法等により形成した後、周知の方法により開口部内を上述した材料で埋め込むことにより形成することができる。例えば、スパッタリング法や、ブランケットCVD法等のCVD法により開口部内にタングステンを埋め込み、次いで、層間絶縁層上の余剰のタングステン層を除去することによりコンタクト部を形成することができる。尚、上述したとおり、密着層及びバリアメタル層としてのTi層及びTiN層を開口部内に形成した後、スパッタリング法や、ブランケットCVD法等のCVD法により開口部内にタングステンを埋め込む形態を採用してもよい。
【0031】
配線は、周知の材料から構成することができ、例えば、アルミニウム、銅、タングステン、タンタル、窒化タンタル、窒化チタンを挙げることができる。配線を例えばタングステン(W)から構成する場合、その下に、Ti層やTiN層から成る密着層を形成してもよい。配線を、成膜技術、リソグラフィ技術及びエッチング技術の組合せに基づき形成することもできるし、第2層間絶縁層に配線用溝部を設けた後、配線用溝部を導電材料層で埋め込み、次いで、第2層間絶縁層上の導電材料層を除去する工程から成る、所謂ダマシンプロセスに基づき形成することもできる。
【0032】
第1層間絶縁層、第2層間絶縁層を構成する材料として、SiOX系材料、SiN系材料、SiON、SiOF、SiC、誘電率k(=ε/ε0)が例えば3.5以下の有機SOG、ポリイミド系樹脂、フッ素系樹脂といった低誘電率絶縁材料(例えば、フルオロカーボン、アモルファス・テトラフルオロエチレン、ポリアリールエーテル、フッ化アリールエーテル、フッ化ポリイミド、パリレン、ベンゾシクロブテン、アモルファス・カーボン、シクロパーフルオロカーボンポリマー、フッ化フラーレン)を挙げることができ、あるいは又、第1層間絶縁層、第2層間絶縁層をこれらの材料の積層体から構成することもできる。
【0033】
ゲート電極、第1層間絶縁層及び第1コンタクト部と第2層間絶縁層との間にエッチングストップ層を形成する場合、エッチングストップ層を構成する材料として、窒化シリコン(SiN)を例示することができる。また、ソース/ドレイン領域に応力印加膜を形成する場合、応力印加膜を構成する材料として、SiC(引っ張り応力の印加)やSiGe(圧縮応力の印加)を挙げることができる。チャネル形成領域に加えるべき応力に応じて、SiC膜におけるC含有率、SiGe膜におけるGe含有率を制御すればよい。サイドウオール及びソース/ドレイン領域を覆うように、第2の応力印加膜(ストレス・ライナー層)を形成してもよい。ここで、第2の応力印加膜を構成する材料として、例えば、窒化シリコン(SiN)を例示することができ、nチャネル型半導体装置にあっては、1.5GPa程度の引っ張り応力を有する第2の応力印加膜を形成し、pチャネル型半導体装置にあっては、2.0GPa程度の圧縮応力を有する第2の応力印加膜を形成することが望ましい。例えば、プラズマCVD法における成膜条件を適宜、選択することで、引っ張り応力を有するSiNから成る第2の応力印加膜、圧縮応力を有するSiNから成る第2の応力印加膜を得ることができる。
【実施例1】
【0034】
実施例1は、本発明の第1の態様に係る半導体装置及びその製造方法に関する。尚、実施例1にあっては、第1の形態のゲート電極の形成方法を採用する。実施例1の半導体装置のゲート長の方向に沿った模式的な一部端面図を図1の(A)に示し、実施例1の半導体装置を上から眺めたときの各構成要素の配置を模式的に図1の(B)に示す。尚、図1の(A)は、図1の(B)の矢印A−Aに沿った模式的な一部端面図である。
【0035】
実施例1の半導体装置10は、
(A)基体(具体的には、シリコン半導体基板21)に形成されたソース/ドレイン領域37及びチャネル形成領域35、
(B)チャネル形成領域35の上方にゲート絶縁膜32を介して設けられたゲート電極31、
(C)ソース/ドレイン領域37上に形成された第1層間絶縁層41、
(D)第1層間絶縁層41に形成され、ソース/ドレイン領域37に接続された第1コンタクト部43、
(E)ゲート電極31、第1層間絶縁層41及び第1コンタクト部43上に形成された第2層間絶縁層51、
(F)第1コンタクト部43の上の第2層間絶縁層51の部分に形成された第2コンタクト部53、並びに、
(G)第2層間絶縁層51上に形成され、第2コンタクト部53と接続された配線61、
を備えている。
【0036】
そして、ゲート電極31の頂面、第1コンタクト部43の頂面及び第1層間絶縁層41の頂面は同一平面内にあり、第1コンタクト部43は溝状の形状を有し、第2コンタクト部53は孔状の形状を有する。
【0037】
実施例1にあっては、半導体装置10をnチャネル型半導体装置から構成する場合、第1コンタクト部43は引っ張り応力を有する。一方、半導体装置10をpチャネル型半導体装置から構成する場合、第1コンタクト部43は圧縮応力を有する。ここで、第1コンタクト部43を構成する材料をタングステン(W)とした。
【0038】
実施例1にあっては、ゲート電極31は窒化チタン(TiN)から成り、ゲート絶縁膜32は酸化ハフニウム(HfO2)から成る。nチャネル型半導体装置とpチャネル型半導体装置におけるゲート電極を構成する材料を異ならせてもよく、この場合、例えば、nチャネル型半導体装置においてはゲート電極をハフニウムシリサイド(HfSix)から構成し、pチャネル型半導体装置においてはゲート電極31は窒化チタン(TiN)から構成することができる。ここで、第1層間絶縁層41とゲート電極31との間には、ゲート絶縁膜32が延在している。即ち、ゲート電極31は、ゲートラストプロセスにて形成される。更には、例えば、第1層間絶縁層41及び第2層間絶縁層51はSiO2(具体的には、TEOS膜)から成り、第2コンタクト部53はタングステン(W)から成り、配線61は銅(Cu)から成る。
【0039】
ゲート絶縁膜32及びゲート電極31の両側面には、サイドウオール33,34が形成されている。ソース/ドレイン領域37には応力印加膜(以下、便宜上、『第1の応力印加膜38』と呼ぶ)が形成されており、ソース/ドレイン領域37の上部にはシリサイド層39が形成されており、サイドウオール33,34及びソース/ドレイン領域37を覆うように、第2の応力印加膜(ストレス・ライナー層)42が形成されている。更には、ゲート電極31、第1層間絶縁層41及び第1コンタクト部43と第2層間絶縁層51との間には、エッチングストップ層52が形成されている。尚、参照番号22は、シャロートレンチ(STI)型の素子分離領域であり、参照番号36はエクステンション領域であり、参照番号62は、第2層間絶縁層51上に形成された絶縁層である。
【0040】
以下、基体等の模式的な一部端面図である図2の(A)、(B)、(C)、図3の(A)、(B)、(C)、図4の(A)、(B)、(C)、図5の(A)、(B)、(C)、図6の(A)、(B)、図7の(A)、(B)を参照して、実施例1の半導体装置の製造方法を説明する。
【0041】
[工程−100]
先ず、基体(シリコン半導体基板21)上にゲート電極31を形成し、基体(シリコン半導体基板21)にソース/ドレイン領域37及びチャネル形成領域35を形成し、ソース/ドレイン領域37上にゲート電極31の頂面と同一平面内に頂面を有する第1層間絶縁層41を形成する。尚、実施例1にあっては、上述したとおり、第1の形態のゲート電極の形成方法を採用している。即ち、基体(シリコン半導体基板21)にソース/ドレイン領域37及びチャネル形成領域35を形成した後、ソース/ドレイン領域37上にゲート電極31の頂面と同一平面内に頂面を有する第1層間絶縁層41を形成し、次いで、基体上にゲート電極31を形成する。即ち、実施例1においては、ゲートラストプロセスを採用している。
【0042】
[工程−100A]
具体的には、実施例1においてはゲートラストプロセスを採用しているので、先ず、シリコン半導体基板21に素子分離領域22、及び、素子分離領域22によって囲まれた活性領域23を周知の方法で形成した後、周知の方法で、シリコン半導体基板21の表面にダミーゲート絶縁膜72、ダミーゲート電極71、ハードマスク膜73を形成する。ダミーゲート絶縁膜72は、例えば、厚さ1nm〜3nmのSiO2層から成り、熱酸化法やCVD法にて形成することができる。ダミーゲート電極71は、例えば、厚さ80nm〜150nmのポリシリコン層から成り、CVD法にて形成することができる。ハードマスク膜73は、例えば、厚さ50nm〜150nm程度の窒化シリコン膜から成り、CVD法にて形成することができる。次いで、リソグラフィ技術及びエッチング技術に基づき、窒化シリコン膜、ポリシリコン層及びダミーゲート絶縁膜72をパターニングすることで、ダミーゲート絶縁膜72、ダミーゲート電極71及びハードマスク膜73から成る積層構造を得ることができる。この状態を、図2の(A)に示す。具体的には、レジスト層をエッチング用マスクとしてドライエッチング法等によりハードマスク膜73をエッチングした後、レジスト層を除去し、ハードマスク膜73をエッチング用マスクとしてポリシリコン層及びダミーゲート絶縁膜72をエッチングすればよい。このとき、レジスト層を除去せずに、ハードマスク膜73、ポリシリコン層、ダミーゲート絶縁膜72をエッチングしてもよい。
【0043】
[工程−100B]
次に、絶縁膜を全面に形成した後、エッチバックして、ダミーゲート絶縁膜72、ダミーゲート電極71及びハードマスク膜73の側面に絶縁膜を残すことで、ダミー側面絶縁膜81を得ることができる(図2の(B)参照)。絶縁膜は、例えば、厚さ50nm〜150nm程度のSiN膜やSiO2膜から成り、CVD法にて成膜することができる。
【0044】
[工程−100C]
その後、シリコン半導体基板21の表面を、ドライエッチング法等により、深さ50nm〜100nm程度、エッチングする(図2の(C)参照)。このとき、シリコン半導体基板21に対してハードマスク膜73及びダミー側面絶縁膜81の選択比を高くすることで、シリコン半導体基板21のみをエッチングすることができる。また、素子分離領域22が形成されている場合には、素子分離領域22を構成する材料との選択比も出来るだけ高くしておくことが望ましい。その後、シリコン半導体基板21のエッチングした領域上に、選択的に第1の応力印加膜38を形成する(図3の(A)参照)。第1の応力印加膜38は、例えば、圧縮応力を導入する際にはシリコンゲルマニウム (SiGe)から成り、引っ張り応力を導入する際には炭化シリコン(SiC)から成り、選択エピタキシャル成長法にて、厚さ50nm〜200nm程度形成すればよい。
【0045】
尚、第1の応力印加膜38を形成しない場合には、ダミー側面絶縁膜81を形成する必要は無く、また、シリコン半導体基板21のエッチングも不要である。
【0046】
[工程−100D]
次に、ソース/ドレイン領域37を形成する。
【0047】
そのために、先ず、ダミー側面絶縁膜81をウェットエッチング法にて除去した後、全面に絶縁膜を形成し、次いで、エッチバックし、ダミーゲート絶縁膜72、ダミーゲート電極71及びハードマスク膜73の側面に絶縁膜を残すことで、第1のサイドウオール33を形成する(図3の(B)参照)。絶縁膜は、例えば、2nm〜10nm程度の厚さのSiN膜やSiO2膜から成り、CVD法にて形成することができる。尚、第1のサイドウオール33を形成しない場合もある。
【0048】
その後、イオン注入法にてエクステンション領域36を形成する(図3の(C)参照)。エクステンション領域36の形成において、nチャネル型半導体装置の場合にはn型不純物、pチャネル型半導体装置の場合にはp型不純物を導入する。このとき、エクステンション領域36の導電型と反対の導電型を有する不純物をエクステンション領域36よりも深い位置にイオン注入することで、エクステンション領域36の深さ方向の不純物プロファイルを更に急峻にすることもできる。
【0049】
次に、全面に絶縁膜を形成し、エッチバックすることで、第1のサイドウオール33上に第2のサイドウオール34を形成する(図4の(A)参照)。絶縁膜は、例えば、20nm〜100nm程度の厚さのSiN膜やSiO2膜から成り、CVD法にて形成することができる。尚、第2のサイドウオール34は、複数の膜を積層することで形成してもよい。
【0050】
その後、ソース/ドレイン領域37を形成するために、イオン注入を行う。ソース/ドレイン領域37の形成において、nチャネル型半導体装置の場合にはn型不純物、pチャネル型半導体装置の場合にはp型不純物を導入する。こうして、図4の(B)に示す構造を得ることができる。その後、エクステンション領域36、ソース/ドレイン領域37に注入された不純物をアニール処理により活性化する。この活性化アニールは、例えば1000゜C〜11000゜C程度の急速熱処理(RTA)法に基づき行うことができる。また、レーザーアニール法を用いてもよい。尚、ソース/ドレイン領域形成のために、第1の応力印加膜38にn型不純物やp型不純物を含有されてもよい。
【0051】
[工程−100E]
次に、サリサイドプロセス技術により、ソース/ドレイン領域37の上部に、厚さ20nm〜70nm程度のシリサイド層39を形成した後、全面に第2の応力印加膜42を形成する(図4の(C)参照)。第2の応力印加膜42は、例えば、厚さ30nm〜70nm程度の窒化シリコン膜から成り、1.5GPa〜2.2GPa程度の引っ張り応力や圧縮応力を有する膜である。例えば、プラズマCVD法における成膜条件を適宜、選択することで、引っ張り応力を有するSiNから成る第2の応力印加膜42、圧縮応力を有するSiNから成る第2の応力印加膜42を得ることができる。但し、第2の応力印加膜42の形成は必須ではない。また、シリサイド層39の形成のために、第1の応力印加膜38上に、先ず、厚さ30nm〜50nm程度のシリコン層を形成することが望ましく、これによって、サリサイドプロセス技術により金属層とシリコン層との反応に基づき、低抵抗で結晶欠陥が少ないシリサイド層を形成することができる。
【0052】
[工程−100F]
次に、全面に第1層間絶縁層41を、CVD法に基づき形成する。第1層間絶縁層41は、例えば、TEOS膜から成る。そして、ダミーゲート電極71の頂面が露出するまで、第1層間絶縁層41、第2の応力印加膜42、ハードマスク膜73を、CMP法にて除去する(図5の(A)参照)。
【0053】
[工程−100G]
その後、ダミーゲート電極71及びダミーゲート絶縁膜72を除去して、ゲート電極形成用の溝部82を得る(図5の(B)参照)。ダミーゲート電極71は、例えば、ドライエッチング法を用いて選択的に除去することができる。また、ダミーゲート絶縁膜72は、例えば、ドライエッチング法やウェットエッチング法を用いて選択的に除去することができる。
【0054】
[工程−100H]
次いで、ゲート電極形成用の溝部82内にゲート絶縁膜32及びゲート電極31を形成する。具体的には、全面に厚さ1nm〜3nm程度の酸化ハフニウム(HfO2)膜を成膜し、更に、ゲート電極31を形成するための導電材料層を成膜した後、第1層間絶縁層41、第1のサイドウオール33、第2のサイドウオール34の上の導電材料層及び酸化ハフニウム膜をCMP法にて除去する。こうして、図5の(C)に示す構造を得ることができる。ここで、ゲート電極31の頂面と第1層間絶縁層41の頂面とは同一平面内にある。
【0055】
[工程−110I]
その後、第1層間絶縁層41に、ソース/ドレイン領域37に接続された溝状の第1コンタクト部43を形成する。具体的には、第1層間絶縁層41の上にレジスト層を形成し、このレジスト層にリソグラフィ技術に基づき溝状の開口部を形成し、レジスト層をエッチング用マスクとして第1層間絶縁層41をエッチングし、レジスト層を除去する。こうして、図6の(A)に示すように、第1層間絶縁層41に、第1コンタクト部43を形成するための溝状の形状を有する開口部43Aを形成することができる。
【0056】
次いで、スパッタリング法にて、全面にTi層、TiN層、タングステン層を、順次、形成し、第1層間絶縁層41上のタングステン層、TiN層、Ti層をCMP法にて除去することで、溝状の形状を有する開口部43A内に、ソース/ドレイン領域37に接続された溝状の第1コンタクト部43を形成することができる(図6の(B)参照)。尚、図面においては、第1コンタクト部43、第2コンタクト部を1層で表している。ここで、ゲート電極31の頂面、第1コンタクト部43の頂面及び第1層間絶縁層41の頂面は同一平面内にある。nチャネル型半導体装置の場合、pチャネル型半導体装置の場合のそれぞれにおけるタングステン層のスパッタリング法に基づく成膜条件を、以下に示す。尚、第1コンタクト部43は、素子分離領域22上にまで延在してもよいし、ソース/ドレイン領域37の上のみに形成されていてもよい。尚、第1コンタクト部43を素子分離領域22上にまで延在させることで、素子分離領域22と接するシリコン半導体基板21に生じた欠陥によってリーク電流が発生することを抑制することができる。
【0057】
[nチャネル型半導体装置]
パワー :1kW
プロセスガス:アルゴンガス/45sccm
引っ張り応力:1.5GPa
[pチャネル型半導体装置]
パワー :9kW
プロセスガス:アルゴンガス/45sccm
圧縮応力 :1.0GPa
【0058】
[工程−120]
その後、全面に、SiNから成り、厚さ20nm〜50nm程度のエッチングストップ層52を形成し、更に、SiO2から成る第2層間絶縁層51を形成する。尚、エッチングストップ層52の形成は必須ではない。
【0059】
[工程−130]
次いで、第2層間絶縁層51の上にレジスト層を形成し、このレジスト層にリソグラフィ技術に基づき孔状の開口部を形成し、レジスト層をエッチング用マスクとして第2層間絶縁層51及びエッチングストップ層52をエッチングし、レジスト層を除去する。こうして、図7の(A)に示すように、第1コンタクト部43の上方の第2層間絶縁層51の部分に、第2コンタクト部53を形成するための孔状の形状を有する開口部53Aを形成することができる。同時に、ゲート電極31の上方の第2層間絶縁層51の部分に、第3コンタクト部54を形成するための孔状の形状を有する開口部54Aを形成することができる。
【0060】
次いで、スパッタリング法にてTi層、TiN層を、順次、全面に形成し、更に、CVD法にて全面にタングステン層を形成した後、第2層間絶縁層51上のタングステン層、TiN層、Ti層をCMP法にて除去することで、孔状の形状を有する開口部53A内に、第1コンタクト部43に接続された孔状の第2コンタクト部53を形成することができる(図7の(B)参照)。同時に、孔状の形状を有する開口部54A内に、ゲート電極31に接続された孔状の第3コンタクト部54を形成することができる。
【0061】
[工程−140]
その後、周知の方法で、第2層間絶縁層51上に、第2コンタクト部53、第3コンタクト部54と接続された配線61を、ダマシンプロセスに基づき形成する。
【0062】
実施例1の半導体装置若しくは半導体装置の製造方法にあっては、ソース/ドレイン領域37に接続された溝状の第1コンタクト部43が設けられているので、ソース/ドレイン領域37と第1コンタクト部43との間のコンタクト抵抗の減少を図ることができる。しかも、第1コンタクト部43に接続された孔状の第2コンタクト部53が設けられており、第2層間絶縁層51の頂面に孔状の第2コンタクト部53が露出するので、第2層間絶縁層51上に形成する配線61の設計自由度が低くなることが無いし、配線61の距離が長くなることも無い。しかも、ゲート電極31の頂面、第1コンタクト部43の頂面及び第1層間絶縁層41の頂面は同一平面内にあるが故に、ゲート電極31上及びソース/ドレイン領域37上に孔状の第3コンタクト部54及び第2コンタクト部53を同時に形成する場合、エッチングする第2層間絶縁層51の膜厚は同じである。従って、ゲート電極31にエッチングダメージが生じる虞が無い。しかも、溝状の第1コンタクト部43上に孔状の第2コンタクト部53を設けるので、これらに位置合わせズレが生じ難い。また、回路の微細化に伴いコンタクト部同士の短絡が発生し易くなることも無く、微細化プロセスに適しており、回路面積の縮小を図ることができる。更には、nチャネル型半導体装置の第1コンタクト部は引っ張り応力を有し、pチャネル型半導体装置の第1コンタクト部は圧縮応力を有する構成とすれば、各半導体装置における移動度の向上を図ることができる。
【実施例2】
【0063】
実施例2は、実施例1の半導体装置の製造方法の変形である。実施例2にあっては、第2の形態のゲート電極の形成方法を採用している。即ち、基体(シリコン半導体基板)上にゲート電極131を形成した後、基体にソース/ドレイン領域37及びチャネル形成領域35を形成し、次いで、ソース/ドレイン領域37上にゲート電極131の頂面と同一平面内に頂面を有する第1層間絶縁層41を形成する。尚、実施例2にあっては、実施例1と異なり、第1層間絶縁層41とゲート電極131との間に、ゲート絶縁膜132は延在していない。
【0064】
以下、基体等の模式的な一部端面図である図8の(A)、(B)、(C)、図9の(A)、(B)、(C)、図10の(A)、(B)、(C)、図11の(A)、(B)、(C)、図12の(A)、(B)を参照して、実施例2の半導体装置の製造方法を説明する。
【0065】
[工程−200]
先ず、基体(シリコン半導体基板21)上にゲート電極131を形成し、基体(シリコン半導体基板21)にソース/ドレイン領域37及びチャネル形成領域35を形成し、ソース/ドレイン領域37上にゲート電極131の頂面と同一平面内に頂面を有する第1層間絶縁層41を形成する。
【0066】
[工程−200A]
具体的には、先ず、シリコン半導体基板21に素子分離領域22、及び、素子分離領域22によって囲まれた活性領域23を周知の方法で形成した後、周知の方法で、シリコン半導体基板21の表面にゲート絶縁膜132、ゲート電極131、ハードマスク膜73を形成する(図8の(A)参照)。尚、この工程は、ダミーゲート絶縁膜72をゲート絶縁膜132と読み替え、ダミーゲート電極71をゲート電極131と読み替える点を除き、実質的に、実施例1の[工程−100A]と同様の工程とすることができる。
【0067】
[工程−200B]
次に、実施例1の[工程−100B]と同様にして、絶縁膜を全面に形成した後、エッチバックして、ゲート絶縁膜132、ゲート電極131及びハードマスク膜73の側面に絶縁膜を残すことで、ダミー側面絶縁膜81を得ることができる(図8の(B)参照)。
【0068】
[工程−200C]
その後、実施例1の[工程−100C]と同様にして、シリコン半導体基板21の表面を、ドライエッチング法等により、深さ50nm〜100nm程度、エッチングし(図8の(C)参照)、その後、シリコン半導体基板21のエッチングした領域上に、選択的に、第1の応力印加膜38を形成する(図9の(A)参照)。
【0069】
[工程−200D]
次に、ソース/ドレイン領域37を形成する。そのために、実施例1の[工程−100D]と同様にして、先ず、ダミー側面絶縁膜81をウェットエッチング法にて除去した後、全面に絶縁膜を形成し、次いで、エッチバックし、ゲート絶縁膜132、ゲート電極131及びハードマスク膜73の側面に絶縁膜を残すことで、第1のサイドウオール33を形成する(図9の(B)参照)。その後、イオン注入法にてエクステンション領域36を形成する(図9の(C)参照)。次に、全面に絶縁膜を形成し、エッチバックすることで、第1のサイドウオール33上に第2のサイドウオール34を形成する(図10の(A)参照)。その後、ソース/ドレイン領域37を形成するために、イオン注入を行う。こうして、図10の(B)に示す構造を得ることができる。その後、エクステンション領域36、ソース/ドレイン領域37に注入された不純物をアニール処理により活性化する。
【0070】
[工程−200E]
次に、実施例1の[工程−100E]と同様にして、サリサイドプロセス技術により、ソース/ドレイン領域37の上部に、厚さ20nm〜70nm程度のシリサイド層39を周知の方法で形成した後、全面に第2の応力印加膜42を形成する(図10の(C)参照)。
【0071】
[工程−200F]
次に、実施例1の[工程−100F]と同様にして、全面に第1層間絶縁層41を、CVD法に基づき形成する。そして、ゲート電極131の頂面が露出するまで、第1層間絶縁層41、第2の応力印加膜42、ハードマスク膜73を、CMP法にて除去する(図11の(A)参照)。
【0072】
[工程−210]
その後、実施例2においては、ゲート電極131及びゲート絶縁膜132を除去すること無く、実施例1の[工程−110I]と同様にして、第1層間絶縁層41に形成された溝状の開口部43A内に、ソース/ドレイン領域37に接続された溝状の第1コンタクト部43を形成する(図11の(B)、(C)参照)。ここで、ゲート電極131の頂面、第1コンタクト部43の頂面及び第1層間絶縁層41の頂面は同一平面内にある。尚、第1コンタクト部43は、素子分離領域22上にまで延在してもよいし、ソース/ドレイン領域37の上のみに形成されていてもよい。
【0073】
[工程−220]
その後、実施例1の[工程−120]と同様にして、全面に、SiNから成り、厚さ20nm〜50nm程度のエッチングストップ層52を形成し、更に、SiO2から成る第2層間絶縁層51を形成する。尚、エッチングストップ層52の形成は必須ではない。
【0074】
[工程−230]
次いで、実施例1の[工程−130]と同様にして、孔状の形状を有する開口部53A内に、第1コンタクト部43に接続された孔状の第2コンタクト部53を形成し(図12の(A)、(B)参照)。同時に、孔状の形状を有する開口部54A内に、ゲート電極131に接続された孔状の第3コンタクト部54を形成することができる。
【0075】
[工程−240]
その後、周知の方法で、第2層間絶縁層51上に、第2コンタクト部53、第3コンタクト部54と接続された配線61を、ダマシンプロセスに基づき形成する。
【実施例3】
【0076】
実施例3は、本発明の第2の態様に係る半導体装置及びその製造方法に関する。実施例3にあっては、第1の形態のゲート電極の形成方法を採用する。実施例3の半導体装置は、デュアルゲート構造を有するCMOS型の半導体装置であり、nチャネル型半導体装置及びpチャネル型半導体装置から成る。ここで、これらのnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれは、実施例1にて説明した半導体装置10と同じ構造、構成を有するので、詳細な説明は省略する。
【0077】
そして、実施例3の半導体装置を上から眺めたときの各構成要素の配置を模式的に図13に示すように、nチャネル型半導体装置10Nの第1コンタクト部43Nとpチャネル型半導体装置10Pの第1コンタクト部43Pとは素子分離領域22上で繋がっており、溝状の形状を有し、nチャネル型半導体装置10Nの第2コンタクト部53N及びpチャネル型半導体装置10Pの第2コンタクト部53Pは、孔状の形状を有する。更には、nチャネル型半導体装置10Nの第1コンタクト部43Nは引っ張り応力を有し、pチャネル型半導体装置10Pの第1コンタクト部43Pは圧縮応力を有する。
【0078】
尚、実施例3にあっても、実施例1と同様に、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのソース/ドレイン領域37N,37Pと第1層間絶縁層41との間に応力印加膜を形成する。また、第1層間絶縁層41上にエッチングストップ層を形成し、エッチングストップ層上に第2層間絶縁層51を形成する。
【0079】
以下、実施例3の半導体装置を上から眺めたときの各構成要素の配置を模式的に示す図14〜図18を参照して、実施例3の半導体装置の製造方法を説明する。
【0080】
[工程−300]
先ず、基体(シリコン半導体基板21)上にnチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのゲート電極31を形成し、基体にnチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのソース/ドレイン領域37N,37P及びチャネル形成領域を形成し、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのソース/ドレイン領域37N,37P上にゲート電極31の頂面と同一平面内に頂面を有する第1層間絶縁層41を形成する。
【0081】
尚、実施例3にあっては、上述したとおり、第1の形態のゲート電極の形成方法を採用している。即ち、基体(シリコン半導体基板)にnチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのソース/ドレイン領域37N,37P及びチャネル形成領域を形成した後、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのソース/ドレイン領域37N,37P上にゲート電極31の頂面と同一平面内に頂面を有する第1層間絶縁層41を形成し、次いで、基体上にnチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのゲート電極31を形成する。
【0082】
具体的には、実施例1にて説明した[工程−100A]〜[工程−100H]を、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pの製造に関して、適切に実行すればよい。即ち、[工程−100A]と同様の工程において、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのために、素子分離領域22及び活性領域23を周知の方法で形成した後、周知の方法で、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのために、シリコン半導体基板21の表面にダミーゲート絶縁膜、ダミーゲート電極、ハードマスク膜を形成する。次いで、[工程−100B]と同様の工程において、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのために、ダミー側面絶縁膜を形成し、[工程−100C]と同様の工程において、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのために、第1の応力印加膜を形成する。その後、[工程−100D]と同様の工程において、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのために、ソース/ドレイン領域37N,37Pを形成する。そして、[工程−100E]と同様の工程において、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのために、ソース/ドレイン領域37N,37Pの上部にシリサイド層を周知の方法で形成した後、全面に第2の応力印加膜を形成する。次いで、[工程−100F]と同様の工程において、全面に第1層間絶縁層41を形成する。そして、[工程−100G]と同様の工程において、ダミーゲート電極及びダミーゲート絶縁膜を除去して、ゲート電極形成用の溝部を得る。その後、[工程−100H]と同様の工程において、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのために、ゲート電極形成用の溝部内にゲート絶縁膜32及びゲート電極31を形成する。
【0083】
[工程−310]
その後、[工程−110I]と同様の工程において、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのために、第1層間絶縁層41に、ソース/ドレイン領域37N,37Pに接続された溝状の第1コンタクト部43N,43Pを形成する。
【0084】
具体的には、第1層間絶縁層41の上にレジスト層を形成し、このレジスト層にリソグラフィ技術に基づき溝状の開口部を形成し、レジスト層をエッチング用マスクとして第1層間絶縁層41をエッチングし、レジスト層を除去する。こうして、図14に示すように、第1層間絶縁層41に、nチャネル型半導体装置10Nの第1コンタクト部43Nを形成するための溝状の形状を有する開口部43Anを形成することができる。
【0085】
次いで、スパッタリング法にて、全面にTi層、TiN層、タングステン層を、順次、形成し、第1層間絶縁層41上のタングステン層、TiN層、Ti層をCMP法にて除去することで、溝状の形状を有する開口部43An内に、ソース/ドレイン領域37Nに接続された溝状の第1コンタクト部43Nを形成することができる(図15参照)。
【0086】
その後、第1層間絶縁層41の上に再びレジスト層を形成し、このレジスト層にリソグラフィ技術に基づき溝状の開口部を形成し、レジスト層をエッチング用マスクとして第1層間絶縁層41をエッチングし、レジスト層を除去する。こうして、図16に示すように、第1層間絶縁層41に、pチャネル型半導体装置10Pの第1コンタクト部43Pを形成するための溝状の形状を有する開口部43Apを形成することができる。
【0087】
次いで、スパッタリング法にて、全面にTi層、TiN層、タングステン層を、順次、形成し、第1層間絶縁層41上のタングステン層、TiN層、Ti層をCMP法にて除去することで、溝状の形状を有する開口部43Ap内に、ソース/ドレイン領域37Pに接続された溝状の第1コンタクト部43Pを形成することができる(図17参照)。
【0088】
ここで、ゲート電極31の頂面、第1コンタクト部43の頂面及び第1層間絶縁層41の頂面は同一平面内にある。nチャネル型半導体装置10Nの場合、pチャネル型半導体装置10Pの場合のそれぞれにおけるタングステン層のスパッタリング法に基づく成膜条件は、実施例1にて説明したと同様とすればよい。また、第1コンタクト部43Nと第1コンタクト部43Pの形成順序は、本質的に任意である。
【0089】
[工程−320]
その後、実施例1の[工程−120]と同様にして、全面に、SiNから成り、厚さ20nm〜50nm程度のエッチングストップ層を形成し、更に、SiO2から成る第2層間絶縁層51を形成する。
【0090】
[工程−330]
次いで、実施例1の[工程−130]と同様にして、第2層間絶縁層51の上にレジスト層を形成し、このレジスト層にリソグラフィ技術に基づき孔状の開口部を形成し、レジスト層をエッチング用マスクとして第2層間絶縁層51及びエッチングストップ層をエッチングし、レジスト層を除去する。こうして、第1コンタクト部43N、43Pの上方の第2層間絶縁層51の部分に、第2コンタクト部53N,53Pを形成するための孔状の形状を有する開口部を形成することができる。同時に、ゲート電極31の上方の第2層間絶縁層51の部分に、第3コンタクト部54を形成するための孔状の形状を有する開口部を形成することができる。
【0091】
次いで、スパッタリング法にてTi層、TiN層を、順次、全面に形成し、更に、CVD法にて全面にタングステン層を形成した後、第2層間絶縁層51上のタングステン層、TiN層、Ti層をCMP法にて除去することで、孔状の形状を有する開口部内に、第1コンタクト部43N,43Pに接続された孔状の第2コンタクト部53N,53Pを形成することができる(図18参照)。同時に、孔状の形状を有する開口部内に、ゲート電極31に接続された孔状の第3コンタクト部54を形成することができる。
【0092】
[工程−340]
その後、周知の方法で、第2層間絶縁層51上に、第2コンタクト部53N,53P、第3コンタクト部54と接続された配線を、ダマシンプロセスに基づき形成する。
【実施例4】
【0093】
実施例4は、実施例3の半導体装置の製造方法の変形である。実施例4にあっては、第2の形態のゲート電極の形成方法を採用している。即ち、基体(シリコン半導体基板)上にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのゲート電極を形成した後、基体にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域及びチャネル形成領域を形成し、次いで、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第1層間絶縁層を形成する。尚、実施例4にあっては、実施例3と異なり、第1層間絶縁層とゲート電極との間に、ゲート絶縁膜は延在していない。
【0094】
以下、実施例4の半導体装置の製造方法を説明する。
【0095】
[工程−400]
先ず、実施例2の[工程−200]と同様の工程において、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのために、基体(シリコン半導体基板)上にゲート電極を形成し、基体にソース/ドレイン領域及びチャネル形成領域を形成し、ソース/ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第1層間絶縁層を形成する。
【0096】
具体的には、実施例2にて説明した[工程−200A]〜[工程−200F]を、nチャネル型半導体装置及びpチャネル型半導体装置の製造に関して、適切に実行すればよい。即ち、実施例2の[工程−200A]と同様の工程において、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのために、シリコン半導体基板に素子分離領域及び活性領域を周知の方法で形成した後、周知の方法で、シリコン半導体基板の表面にゲート絶縁膜、ゲート電極、ハードマスク膜を形成する。次いで、実施例2の[工程−200B]と同様の工程において、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのために、絶縁膜を全面に形成した後、エッチバックして、ゲート絶縁膜、ゲート電極及びハードマスク膜の側面に絶縁膜を残すことで、ダミー側面絶縁膜を得る。その後、実施例2の[工程−200C]と同様の工程において、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのために、第1の応力印加膜を形成し、実施例2の[工程−200D]と同様の工程において、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのために、ソース/ドレイン領域を形成する。その後、実施例2の[工程−200E]と同様の工程において、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのために、ソース/ドレイン領域の上部にシリサイド層を周知の方法で形成した後、全面に第2の応力印加膜を形成する。次いで、実施例2の[工程−200F]と同様の工程において、全面に第1層間絶縁層を、CVD法に基づき形成する。そして、ゲート電極の頂面が露出するまで、第1層間絶縁層、第2の応力印加膜、ハードマスク膜を、CMP法にて除去する。
【0097】
[工程−410]
その後、実施例4においては、ゲート電極及びゲート絶縁膜を除去すること無く、実施例3の[工程−310]と同様にして、第1層間絶縁層に、ソース/ドレイン領域に接続された溝状の第1コンタクト部を形成する。ここで、ゲート電極の頂面、第1コンタクト部の頂面及び第1層間絶縁層の頂面は同一平面内にある。
【0098】
[工程−420]
その後、実施例3の[工程−320]〜[工程−340]と同様の工程を実行することで、実施例4の半導体装置を得ることができる。
【0099】
以上、本発明を好ましい実施例に基づき説明したが、本発明は、これらの実施例に限定されるものではない。実施例において説明した半導体装置の構造、構成は例示であり、適宜、変更することができるし、実施例において説明した半導体装置の製造工程や製造条件、使用した材料等も例示であり、適宜、変更することができる。
【0100】
実施例1にあっては、第2コンタクト部53、第3コンタクト部54を、横一列に並ぶように配置した。また、実施例1にあっては、ゲート電極31上の第3コンタクト部54が活性領域23の上方に位置している。これに対して、図19に示す例にあっては、第2コンタクト部53、第3コンタクト部54を、横一列に並ばないように配置している。このような配置にすることで、配線61をゲート電極31の延びる方向に対して直角の方向に配置する場合、それぞれの配線が重ならなくなり、配線の長さを短くすることができる。また、図20に示す例にあっては、ゲート電極31上の第3コンタクト部54が素子分離領域22の上方に位置している。ゲート電極31の幅が第3コンタクト部54の径よりも狭くなってくると、第3コンタクト部54とゲート電極31との間のコンタクト抵抗が高くなってしまう。しかし、図20に示す配置を採用することで、コンタクト抵抗の上昇を抑えることができる。
【0101】
以下、実施例3の半導体装置の変形例を説明する。図21に示す変形例にあっては、第1コンタクト部43N,43Pには、1つの第2コンタクト部が接続されている。また、図22に示す変形例にあっては、第2コンタクト部53N,53P、第3コンタクト部54を、横一列に並ばないように配置している。図23、図24に示す変形例にあっては、素子分離領域22の上方において、ゲート電極31の幅を広げている。図25に示す変形例にあっては、第1コンタクト部43N,43Pには、3つの第2コンタクト部53,53N,53Pが接続されている。
【0102】
実施例においては、第2コンタクト部、第3コンタクト部を形成した後、配線を形成したが、所謂、デュアルダマシンプロセスに基づき、第2コンタクト部、第3コンタクト部及び配線を同時に形成することもできる。
【0103】
実施例1あるいは実施例3にて説明した半導体装置の製造方法にあっては、場合によっては、[工程−100A]、[工程−300]において、ダミーゲート絶縁膜を形成する代わりに、例えば、HfO2から成るゲート絶縁膜を形成し、その上にダミーゲート電極を形成し、[工程−100G]においては、ダミーゲート電極71のみを除去して、[工程−100H]において、ゲート電極形成用の溝部82内にゲート電極31を形成するといった工程を採用してもよい。また、実施例3あるいは実施例4の半導体装置及びその製造方法にあっては、nチャネル型半導体装置の一方のソース/ドレイン領域とpチャネル型半導体装置の一方のソース/ドレイン領域とは、溝状の形状を有する第1コンタクト部によって繋がっており、nチャネル型半導体装置の他方のソース/ドレイン領域及びpチャネル型半導体装置の他方のソース/ドレイン領域上には、溝状の形状を有する第1コンタクト部が設けられているが、nチャネル型半導体装置の他方のソース/ドレイン領域とpチャネル型半導体装置の他方のソース/ドレイン領域とは第1コンタクト部によっては繋がっていない構造とすることもできる。
【符号の説明】
【0104】
10・・・半導体装置、21・・・シリコン半導体基板(基体)、22・・・素子分離領域、23・・・活性領域、31・・・ゲート電極、32・・・ゲート絶縁膜、33・・・第1のサイドウオール、34・・・第2サイドウオール、35・・・チャネル形成領域、36・・・エクステンション領域、37,37N,37P・・・・ソース/ドレイン領域、38・・・応力印加膜、39・・・シリサイド層、41・・・第1層間絶縁層、42・・・第2の応力印加膜、43,43N,43P・・・第1コンタクト部、43A・・・レジスト層に設けられた溝状の形状を有する開口部、51・・・第2層間絶縁層、52・・・エッチングストップ層、53,53N,53P・・・第2コンタクト部、53A,54A・・・レジスト層に設けられた孔状の形状を有する開口部、54・・・第3コンタクト部、61・・・配線、71・・・ダミーゲート電極、72・・・ダミーゲート絶縁膜、73・・・ハードマスク膜、81・・・ダミー側面絶縁膜、82・・・ゲート電極形成用の溝部
【特許請求の範囲】
【請求項1】
(a)基体上にゲート電極を形成し、基体にソース/ドレイン領域及びチャネル形成領域を形成し、ソース/ドレイン領域上にゲート電極と同じ高さを有する第1層間絶縁層を形成した後、
(b)第1層間絶縁層に、ソース/ドレイン領域に接続された溝状の第1コンタクト部を形成し、次いで、
(c)全面に第2層間絶縁層を形成した後、
(d)第1コンタクト部の上の第2層間絶縁層の部分に、孔状の第2コンタクト部を形成し、その後、
(e)第2層間絶縁層上に、第2コンタクト部と接続された配線を形成する、
各工程から成る半導体装置の製造方法。
【請求項2】
nチャネル型半導体装置から成り、
第1コンタクト部は引っ張り応力を有する請求項1に記載の半導体装置の製造方法。
【請求項3】
pチャネル型半導体装置から成り、
第1コンタクト部は圧縮応力を有する請求項1に記載の半導体装置の製造方法。
【請求項4】
前記工程(a)において、ソース/ドレイン領域に応力印加膜を形成する請求項1に記載の半導体装置。
【請求項5】
前記工程(b)と工程(c)の間で、ゲート電極、第1層間絶縁層及び第1コンタクト部と第2層間絶縁層との間にエッチングストップ層を形成し、
前記工程(c)において、エッチングストップ層上に第2層間絶縁層を形成する請求項1に記載の半導体装置の製造方法。
【請求項6】
前記工程(a)においては、基体にソース/ドレイン領域及びチャネル形成領域を形成した後、ソース/ドレイン領域上にゲート電極と同じ高さを有する第1層間絶縁層を形成し、次いで、基体上にゲート電極を形成する請求項1に記載の半導体装置の製造方法。
【請求項7】
前記工程(a)においては、基体上にゲート電極を形成した後、基体にソース/ドレイン領域及びチャネル形成領域を形成し、次いで、ソース/ドレイン領域上にゲート電極と同じ高さを有する第1層間絶縁層を形成する請求項1に記載の半導体装置の製造方法。
【請求項8】
(a)基体上にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのゲート電極を形成し、基体にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域及びチャネル形成領域を形成し、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域上にゲート電極と同じ高さを有する第1層間絶縁層を形成した後、
(b)nチャネル型半導体装置のソース/ドレイン領域上の第1層間絶縁層の部分からpチャネル型半導体装置のソース/ドレイン領域上の第1層間絶縁層の部分まで延びる溝状の第1コンタクト部を第1層間絶縁層に形成し、次いで、
(c)全面に第2層間絶縁層を形成した後、
(d)第1コンタクト部の上の第2層間絶縁層の部分に孔状の第2コンタクト部を形成し、その後、
(e)第2層間絶縁層上に、第2コンタクト部と接続された配線を形成する、
各工程から成り、
nチャネル型半導体装置の第1コンタクト部は引っ張り応力を有し、
pチャネル型半導体装置の第1コンタクト部は圧縮応力を有する半導体装置の製造方法。
【請求項9】
前記工程(a)において、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域に応力印加膜を形成する請求項8に記載の半導体装置。
【請求項10】
前記工程(b)と工程(c)の間で、全面にエッチングストップ層を形成し、
前記工程(c)において、エッチングストップ層上に第2層間絶縁層を形成する請求項8に記載の半導体装置の製造方法。
【請求項11】
前記工程(a)においては、基体にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域及びチャネル形成領域を形成した後、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域上にゲート電極と同じ高さを有する第1層間絶縁層を形成し、次いで、基体上にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのゲート電極を形成する請求項8に記載の半導体装置の製造方法。
【請求項12】
前記工程(a)においては、基体上にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのゲート電極を形成した後、基体にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域及びチャネル形成領域を形成し、次いで、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域上にゲート電極と同じ高さを有する第1層間絶縁層を形成する請求項8に記載の半導体装置の製造方法。
【請求項13】
(A)基体に形成されたソース/ドレイン領域及びチャネル形成領域、
(B)チャネル形成領域の上方にゲート絶縁膜を介して設けられたゲート電極、
(C)ソース/ドレイン領域上に形成された第1層間絶縁層、
(D)第1層間絶縁層に形成され、ソース/ドレイン領域に接続された第1コンタクト部、
(E)ゲート電極、第1層間絶縁層及び第1コンタクト部上に形成された第2層間絶縁層、
(F)第1コンタクト部の上の第2層間絶縁層の部分に形成された第2コンタクト部、並びに、
(G)第2層間絶縁層上に形成され、第2コンタクト部と接続された配線、
を備えており、
ゲート電極の頂面、第1コンタクト部の頂面及び第1層間絶縁層の高さは同じであり、
第1コンタクト部は溝状の形状を有し、第2コンタクト部は孔状の形状を有する半導体装置。
【請求項14】
nチャネル型半導体装置から成り、
第1コンタクト部は引っ張り応力を有する請求項13に記載の半導体装置。
【請求項15】
pチャネル型半導体装置から成り、
第1コンタクト部は圧縮応力を有する請求項13に記載の半導体装置。
【請求項16】
ソース/ドレイン領域に応力印加膜が形成されている請求項13に記載の半導体装置。
【請求項17】
ゲート電極、第1層間絶縁層及び第1コンタクト部と第2層間絶縁層との間には、エッチングストップ層が形成されている請求項13に記載の半導体装置。
【請求項18】
第1層間絶縁層とゲート電極との間に、ゲート絶縁膜が延在している請求項13に記載の半導体装置。
【請求項19】
nチャネル型半導体装置及びpチャネル型半導体装置から成り、
nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれは、
(A)基体に形成されたソース/ドレイン領域及びチャネル形成領域、
(B)チャネル形成領域の上方にゲート絶縁膜を介して設けられたゲート電極、
(C)ソース/ドレイン領域上に形成された第1層間絶縁層、
(D)第1層間絶縁層に形成され、ソース/ドレイン領域に接続された第1コンタクト部、
(E)ゲート電極、第1層間絶縁層及び第1コンタクト部上に形成された第2層間絶縁層、
(F)第1コンタクト部の上の第2層間絶縁層の部分に形成された第2コンタクト部、並びに、
(G)第2層間絶縁層上に形成され、第2コンタクト部と接続された配線、
を備えており、
ゲート電極の頂面、第1コンタクト部の頂面及び第1層間絶縁層の高さは同じであり、
nチャネル型半導体装置の第1コンタクト部とpチャネル型半導体装置の第1コンタクト部とは繋がっており、溝状の形状を有し、
nチャネル型半導体装置の第2コンタクト部及びpチャネル型半導体装置の第2コンタクト部は、孔状の形状を有し、
nチャネル型半導体装置の第1コンタクト部は引っ張り応力を有し、
pチャネル型半導体装置の第1コンタクト部は圧縮応力を有する半導体装置。
【請求項20】
nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれにおいて、第1層間絶縁層とゲート電極との間に、ゲート絶縁膜が延在している請求項19に記載の半導体装置。
【請求項1】
(a)基体上にゲート電極を形成し、基体にソース/ドレイン領域及びチャネル形成領域を形成し、ソース/ドレイン領域上にゲート電極と同じ高さを有する第1層間絶縁層を形成した後、
(b)第1層間絶縁層に、ソース/ドレイン領域に接続された溝状の第1コンタクト部を形成し、次いで、
(c)全面に第2層間絶縁層を形成した後、
(d)第1コンタクト部の上の第2層間絶縁層の部分に、孔状の第2コンタクト部を形成し、その後、
(e)第2層間絶縁層上に、第2コンタクト部と接続された配線を形成する、
各工程から成る半導体装置の製造方法。
【請求項2】
nチャネル型半導体装置から成り、
第1コンタクト部は引っ張り応力を有する請求項1に記載の半導体装置の製造方法。
【請求項3】
pチャネル型半導体装置から成り、
第1コンタクト部は圧縮応力を有する請求項1に記載の半導体装置の製造方法。
【請求項4】
前記工程(a)において、ソース/ドレイン領域に応力印加膜を形成する請求項1に記載の半導体装置。
【請求項5】
前記工程(b)と工程(c)の間で、ゲート電極、第1層間絶縁層及び第1コンタクト部と第2層間絶縁層との間にエッチングストップ層を形成し、
前記工程(c)において、エッチングストップ層上に第2層間絶縁層を形成する請求項1に記載の半導体装置の製造方法。
【請求項6】
前記工程(a)においては、基体にソース/ドレイン領域及びチャネル形成領域を形成した後、ソース/ドレイン領域上にゲート電極と同じ高さを有する第1層間絶縁層を形成し、次いで、基体上にゲート電極を形成する請求項1に記載の半導体装置の製造方法。
【請求項7】
前記工程(a)においては、基体上にゲート電極を形成した後、基体にソース/ドレイン領域及びチャネル形成領域を形成し、次いで、ソース/ドレイン領域上にゲート電極と同じ高さを有する第1層間絶縁層を形成する請求項1に記載の半導体装置の製造方法。
【請求項8】
(a)基体上にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのゲート電極を形成し、基体にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域及びチャネル形成領域を形成し、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域上にゲート電極と同じ高さを有する第1層間絶縁層を形成した後、
(b)nチャネル型半導体装置のソース/ドレイン領域上の第1層間絶縁層の部分からpチャネル型半導体装置のソース/ドレイン領域上の第1層間絶縁層の部分まで延びる溝状の第1コンタクト部を第1層間絶縁層に形成し、次いで、
(c)全面に第2層間絶縁層を形成した後、
(d)第1コンタクト部の上の第2層間絶縁層の部分に孔状の第2コンタクト部を形成し、その後、
(e)第2層間絶縁層上に、第2コンタクト部と接続された配線を形成する、
各工程から成り、
nチャネル型半導体装置の第1コンタクト部は引っ張り応力を有し、
pチャネル型半導体装置の第1コンタクト部は圧縮応力を有する半導体装置の製造方法。
【請求項9】
前記工程(a)において、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域に応力印加膜を形成する請求項8に記載の半導体装置。
【請求項10】
前記工程(b)と工程(c)の間で、全面にエッチングストップ層を形成し、
前記工程(c)において、エッチングストップ層上に第2層間絶縁層を形成する請求項8に記載の半導体装置の製造方法。
【請求項11】
前記工程(a)においては、基体にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域及びチャネル形成領域を形成した後、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域上にゲート電極と同じ高さを有する第1層間絶縁層を形成し、次いで、基体上にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのゲート電極を形成する請求項8に記載の半導体装置の製造方法。
【請求項12】
前記工程(a)においては、基体上にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのゲート電極を形成した後、基体にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域及びチャネル形成領域を形成し、次いで、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域上にゲート電極と同じ高さを有する第1層間絶縁層を形成する請求項8に記載の半導体装置の製造方法。
【請求項13】
(A)基体に形成されたソース/ドレイン領域及びチャネル形成領域、
(B)チャネル形成領域の上方にゲート絶縁膜を介して設けられたゲート電極、
(C)ソース/ドレイン領域上に形成された第1層間絶縁層、
(D)第1層間絶縁層に形成され、ソース/ドレイン領域に接続された第1コンタクト部、
(E)ゲート電極、第1層間絶縁層及び第1コンタクト部上に形成された第2層間絶縁層、
(F)第1コンタクト部の上の第2層間絶縁層の部分に形成された第2コンタクト部、並びに、
(G)第2層間絶縁層上に形成され、第2コンタクト部と接続された配線、
を備えており、
ゲート電極の頂面、第1コンタクト部の頂面及び第1層間絶縁層の高さは同じであり、
第1コンタクト部は溝状の形状を有し、第2コンタクト部は孔状の形状を有する半導体装置。
【請求項14】
nチャネル型半導体装置から成り、
第1コンタクト部は引っ張り応力を有する請求項13に記載の半導体装置。
【請求項15】
pチャネル型半導体装置から成り、
第1コンタクト部は圧縮応力を有する請求項13に記載の半導体装置。
【請求項16】
ソース/ドレイン領域に応力印加膜が形成されている請求項13に記載の半導体装置。
【請求項17】
ゲート電極、第1層間絶縁層及び第1コンタクト部と第2層間絶縁層との間には、エッチングストップ層が形成されている請求項13に記載の半導体装置。
【請求項18】
第1層間絶縁層とゲート電極との間に、ゲート絶縁膜が延在している請求項13に記載の半導体装置。
【請求項19】
nチャネル型半導体装置及びpチャネル型半導体装置から成り、
nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれは、
(A)基体に形成されたソース/ドレイン領域及びチャネル形成領域、
(B)チャネル形成領域の上方にゲート絶縁膜を介して設けられたゲート電極、
(C)ソース/ドレイン領域上に形成された第1層間絶縁層、
(D)第1層間絶縁層に形成され、ソース/ドレイン領域に接続された第1コンタクト部、
(E)ゲート電極、第1層間絶縁層及び第1コンタクト部上に形成された第2層間絶縁層、
(F)第1コンタクト部の上の第2層間絶縁層の部分に形成された第2コンタクト部、並びに、
(G)第2層間絶縁層上に形成され、第2コンタクト部と接続された配線、
を備えており、
ゲート電極の頂面、第1コンタクト部の頂面及び第1層間絶縁層の高さは同じであり、
nチャネル型半導体装置の第1コンタクト部とpチャネル型半導体装置の第1コンタクト部とは繋がっており、溝状の形状を有し、
nチャネル型半導体装置の第2コンタクト部及びpチャネル型半導体装置の第2コンタクト部は、孔状の形状を有し、
nチャネル型半導体装置の第1コンタクト部は引っ張り応力を有し、
pチャネル型半導体装置の第1コンタクト部は圧縮応力を有する半導体装置。
【請求項20】
nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれにおいて、第1層間絶縁層とゲート電極との間に、ゲート絶縁膜が延在している請求項19に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【公開番号】特開2011−44517(P2011−44517A)
【公開日】平成23年3月3日(2011.3.3)
【国際特許分類】
【出願番号】特願2009−190645(P2009−190645)
【出願日】平成21年8月20日(2009.8.20)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成23年3月3日(2011.3.3)
【国際特許分類】
【出願日】平成21年8月20日(2009.8.20)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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