半導体装置
【課題】従来の半導体装置は、通常のコンタクトとシェアードコンタクトとを同時に形成することが難しくなり、接合リーク不良やコンタクト抵抗の上昇が発生する等の課題があった。
【解決手段】ロジックＳＲＡＭ部のゲート配線６の側壁に形成するサイドウォール９と、拡散層１１の表面に形成するシリサイド層１３とゲート配線６のシリサイド層１５とを電気的に接続するドープトポリシリコン１８と、ドープトポリシリコン１８と第１層アルミ配線とを電気的に接続するＷプラグ２６と、ロジックＳＲＡＭ部の拡散層１１の表面のシリサイド層と第１層アルミ配線とを電気的に接続するＷプラグ２５とを備えるものである。
【解決手段】ロジックＳＲＡＭ部のゲート配線６の側壁に形成するサイドウォール９と、拡散層１１の表面に形成するシリサイド層１３とゲート配線６のシリサイド層１５とを電気的に接続するドープトポリシリコン１８と、ドープトポリシリコン１８と第１層アルミ配線とを電気的に接続するＷプラグ２６と、ロジックＳＲＡＭ部の拡散層１１の表面のシリサイド層と第１層アルミ配線とを電気的に接続するＷプラグ２５とを備えるものである。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＤＲＡＭとＳＲＡＭとが混載する半導体装置において、特にＳＲＡＭのセル面積を縮小するのに有効なシェアードコンタクトを容易に形成できる構造を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
図９は、従来の半導体装置に用いられるＳＲＡＭのメモリセルを示す回路図である。図９において、１０１，１０２は負荷の役割をするＰＭＯＳロードトランジスタ、１０３，１０４は電荷を引き抜く役割をするＮＭＯＳドライブトランジスタ、１０５，１０６は情報をビット線に引き出す役割をするＮＭＯＳアクセストランジスタ、Ｖｃｃは電源ライン、ＧＮＤはグランドライン、ＷＬはワード線である。また、ＮＭＯＳアクセストランジスタ１０５がビット線‘ＢＬ’に接続し、ＮＭＯＳアクセストランジスタ１０６がビットバー線‘／ＢＬ’に接続している。
【０００３】
図１０は、従来の半導体装置に用いられるＳＲＡＭのメモリセルを示すレイアウト図であり、図９に示された回路図をレイアウトした一例を示している。図１０において、図９と同一符号は同一または相当部分を示すのでその説明を省略する。１１１はＰＭＯＳロードトランジスタ１０１及びＮＭＯＳドライブトランジスタ１０３のゲート、１１２はＰＭＯＳロードトランジスタ１０２及びＮＭＯＳドライブトランジスタ１０４のゲート、１１３はＮＭＯＳアクセストランジスタ１０５のゲート、１１４はＮＭＯＳアクセストランジスタ１０６のゲートである。
【０００４】
また、図１０において、１１５はＮＭＯＳドライブトランジスタ１０３及びＮＭＯＳアクセストランジスタ１０５の活性領域上コンタクト、１１６はＰＭＯＳロードトランジスタ１０２及びＮＭＯＳドライブトランジスタ１０４のゲート上コンタクト、１１７はＰＭＯＳロードトランジスタ１０１の活性領域上コンタクト、１１８はＰＭＯＳロードトランジスタ１０２の活性領域上コンタクト、１１９はＰＭＯＳロードトランジスタ１０１及びＮＭＯＳドライブトランジスタ１０３のゲート上コンタクト、１２０はＮＭＯＳドライブトランジスタ１０４及びＮＭＯＳアクセストランジスタ１０６の活性領域上コンタクト、１２１は活性領域上コンタクト１１５，１１７及びゲート上コンタクト１１６を接続する第１層アルミ配線、１２２は活性領域上コンタクト１１８，１２０及びゲート上コンタクト１１９を接続する第１層アルミ配線、１２３はＰＭＯＳロードトランジスタ１０１に接続する第１層アルミ配線、１２４はＰＭＯＳロードトランジスタ１０２の活性領域上コンタクト、１２５は活性領域上コンタクト１２４に接続する第１層アルミ配線である。
【０００５】
なお、第１層アルミ配線１２１は、ＰＭＯＳロードトランジスタ１０１及びＮＭＯＳドライブトランジスタ１０３の出力をＰＭＯＳロードトランジスタ１０２及びＮＭＯＳドライブトランジスタ１０４のゲート１１２につなぐクロスカップル部であり、第１層アルミ配線１２２は、ＰＭＯＳロードトランジスタ１０２及びＮＭＯＳドライブトランジスタ１０４の出力をＰＭＯＳロードトランジスタ１０１及びＮＭＯＳドライブトランジスタ１０３のゲート１１１につなぐクロスカップル部である。また、スルーホール及び第２層以上のアルミ配線は、図示を省略している。図１０に示されたレイアウトの一例では、各コンタクト１１５〜１２０，１２４はそれぞれ単独で配置されている。この明細書において、これら単独で配置される各コンタクト１１５〜１２０，１２４を通常のコンタクトと称する場合がある。
【０００６】
図１１は、従来の半導体装置に用いられるＳＲＡＭのメモリセルを示すレイアウト図であり、図１０に示されたレイアウト図に対しシェアードコンタクトを用いてセル面積を縮小した一例を示している。図１１において、図１０と同一符号は同一または相当部分を示すのでその説明を省略する。１３１はゲート上コンタクト１１６及び活性領域上コンタクト１１７を一つのコンタクトによって形成するシェアードコンタクト、１３２はゲート上コンタクト１１９及び活性領域上コンタクト１１８を一つのコンタクトによって形成するシェアードコンタクトである。図１１に示されたように、ゲート幅方向のセル寸法が短くなるので、ＳＲＡＭのセル面積を縮小することができる。
【０００７】
図１２は、従来の半導体装置におけるＳＲＡＭの製造工程を示す断面図であり、図１１に示されたＡ−Ａ’線における断面図に相当する。図１２において、２０１はシリコン基板内ウェル部、２０２は分離酸化膜、２０３はゲート酸化膜、２０４はゲート１１２に相当するゲート電極、２０５はゲート１１１の配線部に相当するゲート配線、２０６はゲート電極２０４の側壁に形成するサイドウォール、２０７はゲート配線２０５の側壁に形成するサイドウォール、２０８はソースドレインの拡散層、２０９は拡散層２０８上のシリサイド層、２１０はゲート電極２０４上のシリサイド層、２１１はゲート配線２０５上のシリサイド層、２１２はシリコン窒化膜である。
【０００８】
また、図１２において、２１３はシリコン酸化膜で形成するコンタクト層間膜、２１４，２１５はコンタクトの底面および側壁に形成するバリアメタル、２１６，２１７はコンタクトホール内に形成するタングステンプラグ（以下、Ｗプラグと表記する）、２１８，２１９はバリアメタル、２２０，２２１はアルミ配線、２２２，２２３はフォトリソグラフィ工程における反射防止膜として形成するＡＲＣ（Ａｎｔｉ Ｒｅｆｌｅｃｔｉｖｅ Ｃｏａｔ）膜である。なお、活性領域上コンタクト１２４はバリアメタル２１４とＷプラグ２１６とを形成する部分に相当し、シェアードコンタクト１３２はバリアメタル２１５とＷプラグ２１７とを形成する部分に相当し、第１層アルミ配線１２２はバリアメタル２１８，アルミ配線２２０，ＡＲＣ膜２２２を形成する部分に相当し、第１層アルミ配線１２５はバリアメタル２１９，アルミ配線２２１，ＡＲＣ膜２２３を形成する部分に相当する。また、活性領域上コンタクト１２４とシェアードコンタクト１３２は、同じ工程で形成されるものであり、それぞれ別々のフォトリソグラフィ工程，エッチング工程等を経て形成されるものではない。なお、断面図には記載されていないが、ゲート１１３，１１４上のコンタクトも、活性領域上コンタクト１２４やシェアードコンタクト１３２と同じ工程で形成される。
【０００９】
上述したような、従来の半導体装置が開示されている文献としては、例えば、特許文献１および特許文献２がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第３０６４９９９号公報
【特許文献２】ＵＳＰ６，０３１，２７１
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従来の半導体装置は以上のように構成されているので、ＤＲＡＭとＳＲＡＭとが混載するシステムＬＳＩにおいて、ＤＲＡＭのキャパシタ層を形成するためにコンタクト層間膜の膜厚が厚くなるので、通常のコンタクトとシェアードコンタクトとを同時に形成することが難しくなり、接合リーク不良やコンタクト抵抗の上昇が発生する等の課題があった。
【００１２】
従来技術の問題点について詳細に説明する。図１２に示された従来の半導体装置におけるＳＲＡＭの製造工程において、コンタクト層間膜２１３の膜厚は０．５〜０．８μｍであり、活性領域上コンタクト１２４とシェアードコンタクト１３２とを同時に形成することが可能である。一方、ＤＲＡＭとＳＲＡＭとが混載するシステムＬＳＩの製造工程において、ＤＲＡＭのキャパシタ層を形成するためにコンタクト層間膜２１３の膜厚が１．０μｍ〜３．０μｍになるので、活性領域上コンタクト１２４とシェアードコンタクト１３２とを同時に形成することが難しくなる。
【００１３】
また、図１２において、シリコン窒化膜２１２は、シリコン酸化膜で形成するコンタクト層間膜２１３に対して例えばドライエッチング法を用いて活性領域上コンタクト１２４とシェアードコンタクト１３２とを形成する際に、エッチングレートの差を利用した選択エッチング法によってコンタクト層間膜２１３のエッチングを止める役割を持つ。即ち、シリコン窒化膜２１２はエッチング工程のストッパ層である。しかし、シリコン窒化膜２１２は、サイドウォール２０７を覆うように堆積している部分が、平坦な部分に比べてシリコン酸化膜との選択比が低く、更に、コンタクト層間膜２１３の膜厚が厚い場合には、シェアードコンタクト１３２を形成するエッチング工程においてオーバーエッチング時間が長くなるので、シリコン窒化膜２１２のサイドウォール２０７を覆うように堆積している部分は、ほとんど除去される。また、コンタクト層間膜２１３のエッチング工程の後に行うシリコン窒化膜２１２のエッチング工程において、サイドウォール（シリコン窒化膜で形成されている）２０７は、ほとんど除去される。
【００１４】
このため、シェアードコンタクト１３２のＷプラグ２１７およびバリアメタル２１５が、シリサイド層２０９とゲート配線２０５との間にあるサイドウォール２０７と電気的に接続することになる。この部分の拡散層はＬＤＤ構造のため濃度が薄く、シリサイド化されていないので、接合リーク不良の原因になるという課題があった。また、コンタクト層間膜２１３に活性領域上コンタクト１２４とシェアードコンタクト１３２とを形成するエッチング工程において、シリコン窒化膜２１２に対する選択比を高くするエッチング条件によってエッチングを行った場合には、活性領域上コンタクト１２４及びシェアードコンタクト１３２のテーパ角が９０°より減り極端な順テーパとなる。このため、コンタクト層間膜２１３の膜厚が厚い場合には、コンタクト１２４，１３２のボトム径が小さくなるから、コンタクト抵抗の上昇が発生し、更には、活性領域上コンタクト１２４，シェアードコンタクト１３２が未開口となる不良が発生する等の課題があった。
【００１５】
この発明は上記のような課題を解決するためになされたもので、ＤＲＡＭとＳＲＡＭとが混載するシステムＬＳＩにおいて、ＤＲＡＭのキャパシタ層を形成するためにコンタクト層間膜の膜厚が厚い場合でも、通常のコンタクトとシェアードコンタクトとを同時に形成することが可能であり、接合リーク不良やコンタクト抵抗の上昇を抑制することができる半導体装置を得ることを目的とする。
【課題を解決するための手段】
【００１６】
この発明に係る半導体装置は、ＤＲＡＭとＳＲＡＭとが混載する半導体装置であって、ＳＲＡＭのゲート電極側壁に形成するサイドウォールと、サイドウォールと同一のコンタクトホール内に形成する拡散層表面の第１のシリサイド層とゲート電極表面の第２のシリサイド層とを電気的に接続する第１のプラグを有する第１のコンタクトと、第１のコンタクトと第１の配線層との間に第２のプラグを有し第１のコンタクトと第１の配線層とを電気的に接続する第２のコンタクトと、ＳＲＡＭの拡散層表面の第３のシリサイド層と第２の配線層との間に第２のプラグを有し第３のシリサイド層と第２の配線層とを電気的に接続する第３のコンタクトとを備えるものである。
【００１７】
この発明に係る半導体装置は、ＤＲＡＭとＳＲＡＭとが混載する半導体装置であって、ＳＲＡＭのゲート電極側壁に形成するサイドウォールと、サイドウォールと同一のコンタクトホール内に形成する拡散層表面の第１のシリサイド層とゲート電極表面の第２のシリサイド層とを電気的に接続する第１のプラグを有する第１のコンタクトと、第１のコンタクトと第１の配線層との間に第２のプラグを有し第１のコンタクトと第１の配線層とを電気的に接続する第２のコンタクトと、ＳＲＡＭの拡散層表面の第３のシリサイド層に電気的に接続する第１のプラグを有する第４のコンタクトと、第４のコンタクトと第２の配線層との間に第２のプラグを有し第４のコンタクトと第２の配線層とを電気的に接続する第５のコンタクトとを備えるものである。
【００１８】
この発明に係る半導体装置は、第１のコンタクトが、ＤＲＡＭの下部コンタクトと同じ工程において形成するようにしたものである。
【００１９】
この発明に係る半導体装置は、第１のコンタクト又は第４のコンタクトが、ＤＲＡＭの下部コンタクトと同じ工程において形成するようにしたものである。
【００２０】
この発明に係る半導体装置は、第２のコンタクト又は第３のコンタクトが、ＤＲＡＭの上部コンタクトと同じ工程において形成するようにしたものである。
【００２１】
この発明に係る半導体装置は、第２のコンタクト又は第５のコンタクトが、ＤＲＡＭの上部コンタクトと同じ工程において形成するようにしたものである。
【００２２】
この発明に係る半導体装置は、第１のプラグが、タングステンを含む金属を用いて形成するようにしたものである。
【００２３】
この発明に係る半導体装置は、第２のコンタクト又は第５のコンタクトが、第１の絶縁膜と当該第１の絶縁膜上に積層する第２の絶縁膜に対して、第１の絶縁膜と第２の絶縁膜とを選択エッチングすることにより形成するコンタクトの開口部を有するようにしたものである。
【００２４】
この発明に係る半導体装置の製造方法は、ＤＲＡＭとＳＲＡＭとが混載する半導体装置の製造方法であって、ゲート電極側壁にサイドウォールを形成する工程と、拡散層表面及びゲート電極表面をシリサイド化する工程と、第１のコンタクト層間膜を形成する工程と、第１のコンタクト層間膜にＤＲＡＭの下部コンタクトの開口部とＳＲＡＭの第１のコンタクトの開口部とを形成する工程と、ＤＲＡＭの下部コンタクトの開口部とＳＲＡＭの第１のコンタクトの開口部に第１のプラグを形成する工程と、ＤＲＡＭに選択エッチングを行うための絶縁膜を形成する工程と、ＤＲＡＭにキャパシタ層を形成すると共にＳＲＡＭに第２のコンタクト層間膜を形成する工程と、ＤＲＡＭの上部コンタクトの開口部とＳＲＡＭの第２のコンタクトの開口部とＳＲＡＭの第３のコンタクトの開口部とを形成する工程と、ＤＲＡＭの上部コンタクトの開口部とＳＲＡＭの第２のコンタクトの開口部とＳＲＡＭの第３のコンタクトの開口部に第２のプラグを形成する工程とを有するものである。
【００２５】
この発明に係る半導体装置の製造方法は、ＤＲＡＭとＳＲＡＭとが混載する半導体装置の製造方法であって、ゲート電極側壁にサイドウォールを形成する工程と、拡散層表面及びゲート電極表面をシリサイド化する工程と、第１のコンタクト層間膜を形成する工程と、第１のコンタクト層間膜にＤＲＡＭの下部コンタクトの開口部とＳＲＡＭの第１のコンタクトの開口部とＳＲＡＭの第４のコンタクトの開口部とを形成する工程と、ＤＲＡＭの下部コンタクトの開口部とＳＲＡＭの第１のコンタクトの開口部とＳＲＡＭの第４のコンタクトの開口部に第１のプラグを形成する工程と、選択エッチングを行うための絶縁膜を形成する工程と、ＤＲＡＭにキャパシタ層を形成すると共にＳＲＡＭに第２のコンタクト層間膜を形成する工程と、ＤＲＡＭの上部コンタクトの開口部とＳＲＡＭの第２のコンタクトの開口部とＳＲＡＭの第５のコンタクトの開口部とを形成する工程と、ＤＲＡＭの上部コンタクトの開口部とＳＲＡＭの第２のコンタクトの開口部とＳＲＡＭの第５のコンタクトの開口部に第２のプラグを形成する工程とを有するものである。
【発明の効果】
【００２６】
この発明によれば、ＤＲＡＭとＳＲＡＭとが混載する半導体装置であって、ＳＲＡＭのゲート電極側壁に形成するサイドウォールと、サイドウォールと同一のコンタクトホール内に形成する拡散層表面の第１のシリサイド層とゲート電極表面の第２のシリサイド層とを電気的に接続する第１のプラグを有する第１のコンタクトと、第１のコンタクトと第１の配線層との間に第２のプラグを有し第１のコンタクトと第１の配線層とを電気的に接続する第２のコンタクトと、ＳＲＡＭの拡散層表面の第３のシリサイド層と第２の配線層との間に第２のプラグを有し第３のシリサイド層と第２の配線層とを電気的に接続する第３のコンタクトとを備えるように構成したので、通常のコンタクトとシェアードコンタクトとを同時に形成することが可能であると共に、接合リーク不良やコンタクト抵抗の上昇を抑制することができるという効果が得られる。また、通常のコンタクトとシェアードコンタクトとを同時に形成することが可能であるので、ロジックＳＲＡＭ部のセル面積を容易に縮小することができるという効果が得られる。
【００２７】
この発明によれば、ＤＲＡＭとＳＲＡＭとが混載する半導体装置であって、ＳＲＡＭのゲート電極側壁に形成するサイドウォールと、サイドウォールと同一のコンタクトホール内に形成する拡散層表面の第１のシリサイド層とゲート電極表面の第２のシリサイド層とを電気的に接続する第１のプラグを有する第１のコンタクトと、第１のコンタクトと第１の配線層との間に第２のプラグを有し第１のコンタクトと第１の配線層とを電気的に接続する第２のコンタクトと、ＳＲＡＭの拡散層表面の第３のシリサイド層に電気的に接続する第１のプラグを有する第４のコンタクトと、第４のコンタクトと第２の配線層との間に第２のプラグを有し第４のコンタクトと第２の配線層とを電気的に接続する第５のコンタクトとを備えるように構成したので、通常のコンタクトとシェアードコンタクトとを同時に形成することが可能であると共に、接合リーク不良やコンタクト抵抗の上昇を抑制することができるという効果が得られる。また、通常のコンタクトとシェアードコンタクトとを同時に形成することが可能であるので、ロジックＳＲＡＭ部のセル面積を容易に縮小することができるという効果が得られる。さらに、製造コストの削減及び製造期間の短縮ができるという効果が得られる。
【００２８】
この発明によれば、第１のコンタクトが、ＤＲＡＭの下部コンタクトと同じ工程において形成するように構成したので、フォトリソグラフィ工程において使用するマスクが増加することがないから、製造コストと製造工程とが増加することを抑制するという効果が得られる。
【００２９】
この発明によれば、第１のコンタクト又は第４のコンタクトが、ＤＲＡＭの下部コンタクトと同じ工程において形成するように構成したので、フォトリソグラフィ工程において使用するマスクが増加することがないから、製造コストと製造工程とが増加することを抑制するという効果が得られる。
【００３０】
この発明によれば、第２のコンタクト又は第３のコンタクトが、ＤＲＡＭの上部コンタクトと同じ工程において形成するように構成したので、フォトリソグラフィ工程において使用するマスクが増加することがないから、製造コストと製造工程とが増加することを抑制するという効果が得られる。
【００３１】
この発明によれば、第２のコンタクト又は第５のコンタクトが、ＤＲＡＭの上部コンタクトと同じ工程において形成するように構成したので、フォトリソグラフィ工程において使用するマスクが増加することがないから、製造コストと製造工程とが増加することを抑制するという効果が得られる。
【００３２】
この発明によれば、第１のプラグが、タングステンを含む金属を用いて形成するように構成したので、コンタクト抵抗を下げることができるという効果が得られる。
【００３３】
この発明によれば、第２のコンタクト又は第５のコンタクトが、第１の絶縁膜と当該第１の絶縁膜上に積層する第２の絶縁膜に対して、第１の絶縁膜と第２の絶縁膜とを選択エッチングすることにより形成するコンタクトの開口部を有するように構成したので、通常のコンタクトのアスペクト比が小さくなるから、容易に通常のコンタクトを形成することができるという効果が得られる。また、製造コストの削減及び製造期間の短縮ができるという効果が得られる。
【００３４】
この発明によれば、ＤＲＡＭとＳＲＡＭとが混載する半導体装置の製造方法であって、ゲート電極側壁にサイドウォールを形成する工程と、拡散層表面及びゲート電極表面をシリサイド化する工程と、第１のコンタクト層間膜を形成する工程と、第１のコンタクト層間膜にＤＲＡＭの下部コンタクトの開口部とＳＲＡＭの第１のコンタクトの開口部とを形成する工程と、ＤＲＡＭの下部コンタクトの開口部とＳＲＡＭの第１のコンタクトの開口部に第１のプラグを形成する工程と、ＤＲＡＭに選択エッチングを行うための絶縁膜を形成する工程と、ＤＲＡＭにキャパシタ層を形成すると共にＳＲＡＭに第２のコンタクト層間膜を形成する工程と、ＤＲＡＭの上部コンタクトの開口部とＳＲＡＭの第２のコンタクトの開口部とＳＲＡＭの第３のコンタクトの開口部とを形成する工程と、ＤＲＡＭの上部コンタクトの開口部とＳＲＡＭの第２のコンタクトの開口部とＳＲＡＭの第３のコンタクトの開口部に第２のプラグを形成する工程とを有するように構成したので、通常のコンタクトとシェアードコンタクトとを同時に形成することが可能であると共に、接合リーク不良やコンタクト抵抗の上昇を抑制することができるという効果が得られる。また、通常のコンタクトとシェアードコンタクトとを同時に形成することが可能であるので、ロジックＳＲＡＭ部のセル面積を容易に縮小することができるという効果が得られる。
【００３５】
この発明によれば、ＤＲＡＭとＳＲＡＭとが混載する半導体装置の製造方法であって、ゲート電極側壁にサイドウォールを形成する工程と、拡散層表面及びゲート電極表面をシリサイド化する工程と、第１のコンタクト層間膜を形成する工程と、第１のコンタクト層間膜にＤＲＡＭの下部コンタクトの開口部とＳＲＡＭの第１のコンタクトの開口部とＳＲＡＭの第４のコンタクトの開口部とを形成する工程と、ＤＲＡＭの下部コンタクトの開口部とＳＲＡＭの第１のコンタクトの開口部とＳＲＡＭの第４のコンタクトの開口部に第１のプラグを形成する工程と、選択エッチングを行うための絶縁膜を形成する工程と、ＤＲＡＭにキャパシタ層を形成すると共にＳＲＡＭに第２のコンタクト層間膜を形成する工程と、ＤＲＡＭの上部コンタクトの開口部とＳＲＡＭの第２のコンタクトの開口部とＳＲＡＭの第５のコンタクトの開口部とを形成する工程と、ＤＲＡＭの上部コンタクトの開口部とＳＲＡＭの第２のコンタクトの開口部とＳＲＡＭの第５のコンタクトの開口部に第２のプラグを形成する工程とを有するように構成したので、通常のコンタクトとシェアードコンタクトとを同時に形成することが可能であると共に、接合リーク不良やコンタクト抵抗の上昇を抑制することができるという効果が得られる。また、通常のコンタクトとシェアードコンタクトとを同時に形成することが可能であるので、ロジックＳＲＡＭ部のセル面積を容易に縮小することができるという効果が得られる。さらに、製造コストの削減及び製造期間の短縮ができるという効果が得られる。
【図面の簡単な説明】
【００３６】
【図１】この発明の実施の形態１による半導体装置の製造工程を示す断面図である。
【図２】この発明の実施の形態１による半導体装置の製造方法を説明するための製造工程を示す断面図である。
【図３】この発明の実施の形態１による半導体装置の製造方法を説明するための製造工程を示す断面図である。
【図４】この発明の実施の形態１による半導体装置の製造方法を説明するための製造工程を示す断面図である。
【図５】この発明の実施の形態１による半導体装置の製造方法を説明するための製造工程を示す断面図である。
【図６】この発明の実施の形態２による半導体装置の製造工程を示す断面図である。
【図７】この発明の実施の形態３による半導体装置の製造工程を示す断面図である。
【図８】この発明の実施の形態４による半導体装置の製造工程を示す断面図である。
【図９】従来の半導体装置に用いられるＳＲＡＭのメモリセルを示す回路図である。
【図１０】従来の半導体装置に用いられるＳＲＡＭのメモリセルを示すレイアウト図である。
【図１１】従来の半導体装置に用いられるＳＲＡＭのメモリセルを示すレイアウト図である。
【図１２】従来の半導体装置におけるＳＲＡＭの製造工程を示す断面図である。
【発明を実施するための形態】
【００３７】
以下、この発明の実施の一形態を説明する。
実施の形態１．図１は、この発明の実施の形態１による半導体装置の製造工程を示す断面図であり、ＤＲＡＭメモリセル部（ＤＲＡＭ）及びロジックＳＲＡＭ部（ＳＲＡＭ）の製造工程を示す断面図である。なお、ＤＲＡＭメモリセル部及びロジックＳＲＡＭ部はワンチップ上に混載されており、システムＬＳＩを構成するものである。図１において、１はシリコン基板内ウェル部、２は分離酸化膜、３はロジックＳＲＡＭ部のゲート酸化膜、４はＤＲＡＭメモリセル部のゲート酸化膜である。なお、ＤＲＡＭとＳＲＡＭとが混載するシステムＬＳＩの製造方法では、ＤＲＡＭメモリセル部とロジックＳＲＡＭ部の性能を両立させるため、ロジックＳＲＡＭ部のゲート酸化膜３の膜厚を、ＤＲＡＭメモリセル部のゲート酸化膜４の膜厚より薄くする製造方法、いわゆるデュアルオキサイド・プロセスによってゲート酸化膜３，４を形成する場合がある。
【００３８】
また、図１において、５はロジックＳＲＡＭ部のゲート電極、６はロジックＳＲＡＭ部のゲート配線（ゲート電極）、７はＤＲＡＭメモリセル部のゲート電極、８はロジックＳＲＡＭ部のゲート電極５の側壁に形成されるサイドウォール、９はロジックＳＲＡＭ部のゲート配線６の側壁に形成されるサイドウォール、１０はＤＲＡＭメモリセル部のゲート電極７の側壁に形成されるサイドウォール、１１はロジックＳＲＡＭ部のソースドレインの拡散層、１２はＤＲＡＭメモリセル部のソースドレインの拡散層である。
【００３９】
さらに、図１において、ロジックＳＲＡＭ部はシリサイド化する技術が用いられており、１３はロジックＳＲＡＭ部のソースドレインの拡散層１１上に形成されるシリサイド層（第１のシリサイド層）、１４はロジックＳＲＡＭ部のゲート電極５上に形成されるシリサイド層、１５はロジックＳＲＡＭ部のゲート配線６上に形成されるシリサイド層（第２のシリサイド層）である。なお、シリサイド層としては、例えばコバルトシリサイド層等が用いられる。
【００４０】
さらに、図１において、１６は絶縁膜及びエッチング工程のストッパ層として形成されるシリコン窒化膜、１７はシリコン酸化膜で形成されるコンタクト層間膜（第１のコンタクト層）、１８はロジックＳＲＡＭ部において上下２つのコンタクトで構成されるシェアードコンタクトの下部のコンタクト（第１のコンタクト、コンタクトホール）に埋め込まれたドープトポリシリコン（第１のプラグ）、１９はＤＲＡＭメモリセル部において上下２つのコンタクトで構成されるビット線直接コンタクトにおける下部のコンタクト（下部コンタクト）に埋め込まれたドープトポリシリコン（第１のプラグ）、２０はストレージノード直接コンタクト（下部コンタクト）に埋め込まれたドープトポリシリコン（第１のプラグ）、２１はシリコン酸化膜で形成されるロジックＳＲＡＭ部のコンタクト層間膜（第２のコンタクト層間膜）、２２はロジックＳＲＡＭ部の活性領域上に形成されたシリサイド層（第３のシリサイド層）と第１層アルミ配線（第２の配線層）を直接接続するコンタクト（第３のコンタクト）の側壁に形成されるバリアメタル、２３はロジックＳＲＡＭ部において上下２つのコンタクトで構成されるシェアードコンタクトの上部のコンタクト（第２のコンタクト）の側壁に形成されるバリアメタル、２４はＤＲＡＭメモリセル部において上下２つのコンタクトで構成されるビット線直接コンタクトにおける上部のコンタクト（上部コンタクト）の側壁に形成されるバリアメタル、２５はロジックＳＲＡＭ部の活性領域と第１層アルミ配線を直接接続するコンタクトに埋め込まれたＷプラグ（第２のプラグ）、２６はロジックＳＲＡＭ部において上下２つのコンタクトで構成されるシェアードコンタクトの上部のコンタクト（第２のコンタクト）に埋め込まれ第１層アルミ配線（第１の配線層）に接続するＷプラグ（第２のプラグ）、２７はＤＲＡＭメモリセル部において上下２つのコンタクトで構成されるビット線直接コンタクトにおける上部のコンタクトに埋め込まれたＷプラグ（第２のプラグ）である。
【００４１】
さらに、図１において、２８はＤＲＡＭメモリセル部にのみ形成されるシリコン窒化膜（絶縁膜）、２９はシリコン酸化膜で形成されるストレージノード層間膜、３０は例えばドープトポリシリコンで形成されるストレージノード電極、３１は例えばタンタルオキサイド膜で形成されるキャパシタ誘電体膜、３２は例えばチタンナイトライド（ＴｉＮ）膜で形成されるセルプレート電極、３３はシリコン酸化膜で形成されるセルプレート電極３２上のコンタクト層間膜である。また、この明細書において、ストレージノード層間膜２９，ストレージノード電極３０，キャパシタ誘電体膜３１，セルプレート電極３２，コンタクト層間膜３３を総称してキャパシタ層と称する。
【００４２】
さらに、図１において、３４はバリアメタル、３５はアルミ配線、３６はフォトリソグラフィ工程における反射防止膜として形成するＡＲＣ膜である。なお、第１層アルミ配線は、バリアメタル３４，アルミ配線３５，ＡＲＣ膜３６を形成する部分に相当する。また、第１層アルミ配線より上の層は、この発明の本質ではないのでその説明及び図示を省略する。
【００４３】
次に製造方法について説明する。図２から図５は、この発明の実施の形態１による半導体装置の製造方法を説明するための製造工程を示す断面図である。先ず、シリコン基板内ウェル部１を例えばイオン注入により形成し、次に、分離酸化膜２を例えばＬＯＣＯＳ法またはＳＴ工法によって選択的に形成する。次に、ゲート酸化膜３，４を例えばデュアルオキサイド・プロセスによって形成し、次に、ゲート電極５，７とゲート配線６とを形成する。次に、シリコン窒化膜を堆積及びエッチングすることによってサイドウォール８，９，１０を形成し、次に、例えばコバルト（Ｃｏ）をスパッタし熱処理を経てコバルトとシリコンとの未反応部分を除去することによってシリサイド層１３，１４，１５としてのコバルトシリサイド層を形成する。次に、シリコン窒化膜１６を例えばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により堆積し、次に、コンタクト層間膜１７を例えばＣＶＤによって堆積する。次に、コンタクト層間膜１７を、リフロー又はＣＭＰにより平坦化する。図２は、以上までの製造工程が実施された断面図を示している。図２において、図１と同一符号は同一または相当部分を示すのでその説明を省略する。
【００４４】
次に、フォトリソグラフィ工程において、コンタクト層間膜１７上に塗布したフォトレジストに所定のパターンを形成し、次に、例えばＲＩＥ装置等を用いて、コンタクト層間膜１７をエッチングにより加工する。このエッチング工程は、シリコン酸化膜とシリコン窒化膜とを選択エッチングする工程であり、更に、シリコン酸化膜で形成されるコンタクト層間膜１７の膜厚は０．５〜０．８μｍであるので、オーバーエッチングによりシリコン窒化膜１６のサイドウォール９を覆うように堆積している部分が、コンタクト層間膜１７をエッチングする際に、除去されることはない。次に、例えばＲＩＥ装置等を用いて、シリコン窒化膜１６をエッチングにより加工する。図３は、以上までの製造工程が実施された断面図を示している。図３において、図１と同一符号は同一または相当部分を示すのでその説明を省略する。３７はロジックＳＲＡＭ部において上下２つのコンタクトで構成されるシェアードコンタクトの下部のコンタクトの開口部（コンタクトホール）、３８はＤＲＡＭメモリセル部において上下２つのコンタクトで構成されるビット線直接コンタクトにおける下部のコンタクトの開口部、３９はストレージノード直接コンタクトにおけるコンタクトの開口部である。なお、図示されないＮＭＯＳアクセストランジスタのゲート上のコンタクトも同じ工程で形成される。
【００４５】
次に、ドープトポリシリコンを例えばＬＰ−ＣＶＤによって堆積し平坦化することによって各コンタクトの開口部３７〜３９にドープトポリシリコン１８〜２０を埋め込む。なお、シリサイド層１３とドープトポリシリコン１８とは、金属−シリコン接合であるので、オーミック接合となり、ＳＲＡＭ動作には問題ない抵抗を確保できる。次に、シリコン窒化膜２８を例えばＬＰ−ＣＶＤによって堆積し、次に、ロジックＳＲＡＭ部のシリコン窒化膜２８をフォトリソグラフィ工程とエッチング工程によって除去する。次に、シリコン酸化膜を堆積し所定の加工を行うことによってストレージノード層間膜２９を形成し、次に、ストレージノード電極３０，キャパシタ誘電体膜３１，セルプレート電極３２を順次積層及び加工することによってキャパシタを形成する。次に、セルプレート電極３２上のコンタクト層間膜３３を堆積し平坦化する。また、ロジックＳＲＡＭ部のコンタクト層間膜２１は、ストレージノード層間膜２９とコンタクト層間膜３３とから構成される。図４は、以上までの製造工程が実施された断面図を示している。図４において、図１と同一符号は同一または相当部分を示すのでその説明を省略する。
【００４６】
次に、フォトリソグラフィ工程において、コンタクト層間膜２１，３３上に塗布したフォトレジストに所定のパターンを形成し、次に、例えばＲＩＥ装置等を用いて、シリコン酸化膜をエッチングにより加工する。この時のエッチング工程は２ステップで行われる。先ず、ファーストステップにおいて、シリコン酸化膜をドープトポリシリコン及びシリコン窒化膜に対して選択エッチング可能なエッチング条件によって加工する。即ち、ＤＲＡＭメモリセル部において、シリコン窒化膜２８でエッチングが止まるようにコンタクト層間膜３３とストレージノード層間膜２９とを順次エッチングする。また、ロジックＳＲＡＭ部において、ドープトポリシリコン１８でエッチングが止まるようにコンタクト層間膜２１がエッチングされ、シリコン窒化膜１６でエッチングが止まるようにコンタクト層間膜２１とコンタクト層間膜１７とを順次エッチングする。次に、セカンドステップにおいて、シリコン窒化膜をドープトポリシリコンに対して選択エッチング可能なエッチング条件によって加工する。即ち、ドープトポリシリコン１８がエッチングされないようにＤＲＡＭメモリセル部のシリコン窒化膜２８とロジックＳＲＡＭ部のシリコン窒化膜１６とをエッチングする。図５は、以上までの製造工程が実施された断面図を示している。図５において、図１と同一符号は同一または相当部分を示すのでその説明を省略する。４０はロジックＳＲＡＭ部の活性領域上コンタクトにおけるコンタクトの開口部、４１はロジックＳＲＡＭ部において上下２つのコンタクトで構成されるシェアードコンタクトの上部のコンタクトの開口部、４２はＤＲＡＭメモリセル部において上下２つのコンタクトで構成されるビット線直接コンタクトにおける上部のコンタクトの開口部である。なお、コンタクトの開口部４１において、アライメント誤差及び寸法バラツキを考慮して予めシェアードコンタクトの下部のコンタクトの開口部３７を大きく形成しておけば、コンタクト抵抗の上昇等を未然に防ぐことができる。
【００４７】
次に、各コンタクト４０〜４２の底面および側壁に例えばスパッタ又はＣＶＤを用いてバリアメタルを堆積し加工する。次に、タングステンを例えばＣＶＤによって堆積し平坦化することによってＷプラグ２５〜２７を埋め込み、次に、第１層アルミ配線の、バリアメタル３４，アルミ配線３５，ＡＲＣ膜３６を順次積層し形成する。以上までの製造工程が実施された断面図が、図１に相当する。また、第１層アルミ配線より上の層の製造方法は、この発明の本質ではないのでその説明及び図示を省略する。なお、この明細書において、各コンタクトはコンタクトの開口部とプラグによって構成されるものであり、各プラグはドープトポリシリコン又はＷプラグとバリアメタルから構成される例を示している。
【００４８】
以上のように、この実施の形態１によれば、先ず、ＤＲＡＭメモリセル部におけるビット線直接コンタクトの下部のコンタクトとストレージノード直接コンタクトとを形成する工程において、ロジックＳＲＡＭ部におけるシェアードコンタクトの下部のコンタクトを同時に形成し、更に、ＤＲＡＭメモリセル部におけるビット線直接コンタクトの上部のコンタクトを形成する工程において、ロジックＳＲＡＭ部におけるシェアードコンタクトの上部のコンタクトと活性領域上コンタクトとを同時に形成するようにしたので、ＤＲＡＭとＳＲＡＭとが混載するシステムＬＳＩにおいて、活性領域上コンタクトとシェアードコンタクトとを同時に形成することが可能であると共に、接合リーク不良やコンタクト抵抗の上昇を抑制することができるという効果が得られる。
【００４９】
また、この実施の形態１によれば、ＤＲＡＭとＳＲＡＭとが混載するシステムＬＳＩにおいて、活性領域上コンタクトとシェアードコンタクトとを同時に形成することが可能であるので、ロジックＳＲＡＭ部のセル面積を容易に縮小することができるという効果が得られる。
【００５０】
また、この実施の形態１によれば、ＤＲＡＭとＳＲＡＭとが混載するシステムＬＳＩにおいて、ＤＲＡＭメモリセル部のコンタクトを形成する工程と同時に、ロジックＳＲＡＭ部のシェアードコンタクトと活性領域上コンタクトとを形成するようにしたので、フォトリソグラフィ工程において使用するマスクが増加することがないから、製造コストと製造工程とが増加することを抑制するという効果が得られる。
【００５１】
実施の形態２．図６は、この発明の実施の形態２による半導体装置の製造工程を示す断面図であり、ＤＲＡＭメモリセル部及びロジックＳＲＡＭ部の製造工程を示す断面図である。図６において、図１と同一符号は同一または相当部分を示すのでその説明を省略する。４３はロジックＳＲＡＭ部において上下２つのコンタクトで構成される活性領域上コンタクトの下部のコンタクト（第４のコンタクト）に埋め込まれたドープトポリシリコン（第１のプラグ）、４４はロジックＳＲＡＭ部のシリコン窒化膜（第１の絶縁膜、絶縁膜）、４５はロジックＳＲＡＭ部において上下２つのコンタクトで構成される活性領域上コンタクトの上部のコンタクト（第５のコンタクト）の側壁に形成されるバリアメタル、４６は活性領域上コンタクトの上部のコンタクトに埋め込まれたＷプラグ（第２のプラグ）である。なお、シリコン窒化膜４４はシリコン窒化膜２８と同じ工程で堆積した膜であり、この実施の形態２では、ロジックＳＲＡＭ部のシリコン窒化膜２８を除去する工程を省略している。
【００５２】
次に製造方法について説明する。実施の形態２におけるＤＲＡＭメモリセル部の製造方法は、実施の形態１と同一であるのでその説明を省略する。また、ロジックＳＲＡＭ部の製造方法は、実施の形態１と異なる部分についてのみ説明する。図３に示されたコンタクト層間膜１７をエッチングにより加工する工程において、シェアードコンタクトの下部のコンタクトの開口部３７を形成すると同時に、ドープトポリシリコン４３を埋め込む活性領域上コンタクトを形成する。次に、ドープトポリシリコンを例えばＬＰ−ＣＶＤによって堆積し平坦化することによって各コンタクトの開口部にドープトポリシリコン１８〜２０，４３を埋め込む。次に、シリコン窒化膜２８，４４を例えばＬＰ−ＣＶＤによって堆積する。次に、ＤＲＡＭメモリセル部のキャパシタ層を形成する工程と、ロジックＳＲＡＭ部のコンタクト層間膜（第２の絶縁膜）２１を形成する工程とを施す。
【００５３】
次に、フォトリソグラフィ工程において、コンタクト層間膜２１，３３上に塗布したフォトレジストに所定のパターンを形成し、次に、例えばＲＩＥ装置等を用いて、シリコン酸化膜をエッチングにより加工する。この時のエッチング工程は２ステップで行われる。先ず、ファーストステップにおいて、シリコン酸化膜をシリコン窒化膜に対して選択エッチング可能なエッチング条件によって加工する。即ち、ロジックＳＲＡＭ部において、シリコン窒化膜４４でエッチングが止まるようにコンタクト層間膜２１がエッチングされる。次に、セカンドステップにおいて、シリコン窒化膜をドープトポリシリコンに対して選択エッチング可能なエッチング条件によって加工する。即ち、ドープトポリシリコン１８，４３がエッチングされないようにロジックＳＲＡＭ部のシリコン窒化膜４４をエッチングする。また、ドープトポリシリコン４３が埋め込まれた活性領域上コンタクトにおけるコンタクトの開口部は、アライメント誤差及び寸法バラツキを考慮してコンタクトの開口部を大きく形成しておくことが困難であるが、エッチング工程のファーストステップにおいて、シリコン窒化膜４４でエッチングが止まるようにコンタクト層間膜２１がエッチングされるので、コンタクトの開口部を大きく形成しておく必要がなく、ボーダレス・スタックト・コンタクトの構造を形成することが可能になる。なお、ゲート上コンタクトにおいても、活性領域上コンタクトと同様にボーダレス・スタックト・コンタクトの構造を形成する。
【００５４】
以上のように、この実施の形態２によれば、実施の形態１と同様の効果を奏すると共に、先ず、ＤＲＡＭメモリセル部におけるビット線直接コンタクトの下部のコンタクトとストレージノード直接コンタクトとを形成する工程において、ロジックＳＲＡＭ部におけるシェアードコンタクトの下部のコンタクトと活性領域上コンタクトの下部のコンタクトとを同時に形成し、更に、ＤＲＡＭメモリセル部におけるビット線直接コンタクトの上部のコンタクトを形成する工程において、ロジックＳＲＡＭ部におけるシェアードコンタクトの上部のコンタクトと活性領域上コンタクトの上部のコンタクトとを同時に形成するようにしたので、活性領域上コンタクトを形成するエッチング工程において、活性領域上コンタクトのアスペクト比が小さくなるから、容易に活性領域上コンタクトを形成することができるという効果が得られる。
【００５５】
また、この実施の形態２によれば、ロジックＳＲＡＭ部のシリコン窒化膜２８を除去する工程を省略しているので、実施の形態１と比較して製造工程が減少しているから、製造コストの削減及び製造期間の短縮ができるという効果が得られる。
【００５６】
実施の形態３．図７は、この発明の実施の形態３による半導体装置の製造工程を示す断面図であり、ＤＲＡＭメモリセル部及びロジックＳＲＡＭ部の製造工程を示す断面図である。図７において、図１と同一符号は同一または相当部分を示すのでその説明を省略する。４７はロジックＳＲＡＭ部において上下２つのコンタクトで構成されるシェアードコンタクトの下部のコンタクトの側壁に形成されるバリアメタル、４８はシェアードコンタクトの下部のコンタクトに埋め込まれたＷプラグ（第１のプラグ）、４９はＤＲＡＭメモリセル部のソースドレインの拡散層１２上に形成されるシリサイド層、５０はＤＲＡＭメモリセル部のゲート電極７上に形成されるシリサイド層、５１はＤＲＡＭメモリセル部において上下２つのコンタクトで構成されるビット線直接コンタクトにおける下部のコンタクトの側壁に形成されるバリアメタル、５２はビット線直接コンタクトにおける下部のコンタクトに埋め込まれたＷプラグ（第１のプラグ）、５３はストレージノード直接コンタクトの側壁に形成されるバリアメタル、５４はストレージノード直接コンタクトに埋め込まれたＷプラグ（第１のプラグ）である。また、実施の形態１と異なり、ストレージノード直接コンタクトが金属になるので、ストレージノード電極３０はドープトポリシリコンではなく、例えばチタンナイトライド（ＴｉＮ）膜やルテニウム（Ｒｕ）膜等から形成される。このため、ＤＲＡＭメモリセル部のキャパシタはＭＩＭ構造となる。
【００５７】
次に製造方法について説明する。実施の形態３における半導体装置の製造方法は、実施の形態１と異なる部分についてのみ説明する。シリサイド層を形成する工程において、実施の形態１ではロジックＳＲＡＭ部のみにシリサイド層を形成したが、実施の形態３では、ロジックＳＲＡＭ部とＤＲＡＭメモリセル部とにシリサイド層を形成する。
【００５８】
また、図３に示された製造工程が実施された後に、各コンタクト３７〜３９の側壁に例えばスパッタ又はＣＶＤを用いてバリアメタル４７，５１，５３を堆積し加工する。次に、タングステンを例えばＣＶＤによって堆積し平坦化することによってＷプラグ４８，５２，５４を埋め込む。次に、シリコン窒化膜２８をＤＲＡＭメモリセル部に形成し、次に、ＤＲＡＭメモリセル部のキャパシタ層を形成する工程と、ロジックＳＲＡＭ部のコンタクト層間膜２１を形成する工程とを施す。
【００５９】
次に、図５に示されたコンタクトの開口部４０〜４２を形成するエッチング工程において、セカンドステップがシリコン窒化膜をタングステンに対して選択エッチング可能なエッチング条件によって加工する。即ち、Ｗプラグ４８がエッチングされないようにＤＲＡＭメモリセル部のシリコン窒化膜２８とロジックＳＲＡＭ部のシリコン窒化膜１６とをエッチングする。以降の製造方法は、実施の形態１と同様である。
【００６０】
以上のように、この実施の形態３によれば、実施の形態１と同様の効果を奏すると共に、ＤＲＡＭメモリセル部におけるビット線直接コンタクトの下部のコンタクト及びストレージノード直接コンタクトにＷプラグ５２，５４を形成するようにしたので、ロジックＳＲＡＭ部におけるシェアードコンタクトの下部のコンタクトにＷプラグ４８を形成することができるから、コンタクト抵抗を下げることができるという効果が得られる。
【００６１】
実施の形態４．図８は、この発明の実施の形態４による半導体装置の製造工程を示す断面図であり、ＤＲＡＭメモリセル部及びロジックＳＲＡＭ部の製造工程を示す断面図である。図８において、図６及び図７と同一符号は同一または相当部分を示すのでその説明を省略する。５５はロジックＳＲＡＭ部において上下２つのコンタクトで構成される活性領域上コンタクトの下部のコンタクトの側壁に形成されるバリアメタル、５６は活性領域上コンタクトの下部のコンタクトに埋め込まれたＷプラグ（第１のプラグ）である。
【００６２】
次に製造方法について説明する。実施の形態４における半導体装置の製造方法は、実施の形態１〜３と異なる部分についてのみ説明する。実施の形態４では、図６に示されたドープトポリシリコン４３を埋め込む工程に代えて次の工程を施す。例えばスパッタ又はＣＶＤを用いてバリアメタル５５を堆積し加工する。次に、タングステンを例えばＣＶＤによって堆積し平坦化することによってＷプラグ５６を埋め込む。なお、この工程は、バリアメタル４７，５１，５３とＷプラグ４８，５２，５４とを形成する工程において、同時に行われる。以降の製造方法は、実施の形態２と同一である。
【００６３】
以上のように、この実施の形態４によれば、実施の形態１及び実施の形態２と同様の効果を奏すると共に、ＤＲＡＭメモリセル部におけるビット線直接コンタクトの下部のコンタクト及びストレージノード直接コンタクトにＷプラグ５２，５４を形成するようにしたので、ロジックＳＲＡＭ部における活性領域上コンタクトの下部のコンタクトにＷプラグ５６を形成することができるから、コンタクト抵抗を下げることができるという効果が得られる。
【００６４】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【符号の説明】
【００６５】
１ シリコン基板内ウェル部、２ 分離酸化膜、３，４ ゲート酸化膜、５ ゲート電極、６ ゲート配線（ゲート電極）、７ ゲート電極、８，９，１０ サイドウォール、１１，１２ 拡散層、１３ シリサイド層（第１のシリサイド層）、１４ シリサイド層、１５ シリサイド層（第２のシリサイド層）、１６ シリコン窒化膜、１７ コンタクト層間膜（第１のコンタクト層）、１８，１９，２０ ドープトポリシリコン（第１のプラグ）、２１ コンタクト層間膜（第２のコンタクト層間膜、第２の絶縁膜）、２２，２３，２４ バリアメタル、２５，２６，２７ Ｗプラグ（第２のプラグ）、２８ シリコン窒化膜（絶縁膜）、２９ ストレージノード層間膜、３０ ストレージノード電極、３１ キャパシタ誘電体膜、３２ セルプレート電極、３３ コンタクト層間膜、３４ バリアメタル、３５ アルミ配線、３６ ＡＲＣ膜、３７ コンタクトの開口部（コンタクトホール）、３８，３９，４０，４１，４２ コンタクトの開口部、４３ ドープトポリシリコン（第１のプラグ）、４４ シリコン窒化膜（第１の絶縁膜、絶縁膜）、４５ バリアメタル、４６ Ｗプラグ（第２のプラグ）、４７，５１，５３ バリアメタル、４８，５２，５４ Ｗプラグ（第１のプラグ）、４９，５０ シリサイド層、５５ バリアメタル、５６ Ｗプラグ（第１のプラグ）。
【技術分野】
【０００１】
この発明は、ＤＲＡＭとＳＲＡＭとが混載する半導体装置において、特にＳＲＡＭのセル面積を縮小するのに有効なシェアードコンタクトを容易に形成できる構造を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
図９は、従来の半導体装置に用いられるＳＲＡＭのメモリセルを示す回路図である。図９において、１０１，１０２は負荷の役割をするＰＭＯＳロードトランジスタ、１０３，１０４は電荷を引き抜く役割をするＮＭＯＳドライブトランジスタ、１０５，１０６は情報をビット線に引き出す役割をするＮＭＯＳアクセストランジスタ、Ｖｃｃは電源ライン、ＧＮＤはグランドライン、ＷＬはワード線である。また、ＮＭＯＳアクセストランジスタ１０５がビット線‘ＢＬ’に接続し、ＮＭＯＳアクセストランジスタ１０６がビットバー線‘／ＢＬ’に接続している。
【０００３】
図１０は、従来の半導体装置に用いられるＳＲＡＭのメモリセルを示すレイアウト図であり、図９に示された回路図をレイアウトした一例を示している。図１０において、図９と同一符号は同一または相当部分を示すのでその説明を省略する。１１１はＰＭＯＳロードトランジスタ１０１及びＮＭＯＳドライブトランジスタ１０３のゲート、１１２はＰＭＯＳロードトランジスタ１０２及びＮＭＯＳドライブトランジスタ１０４のゲート、１１３はＮＭＯＳアクセストランジスタ１０５のゲート、１１４はＮＭＯＳアクセストランジスタ１０６のゲートである。
【０００４】
また、図１０において、１１５はＮＭＯＳドライブトランジスタ１０３及びＮＭＯＳアクセストランジスタ１０５の活性領域上コンタクト、１１６はＰＭＯＳロードトランジスタ１０２及びＮＭＯＳドライブトランジスタ１０４のゲート上コンタクト、１１７はＰＭＯＳロードトランジスタ１０１の活性領域上コンタクト、１１８はＰＭＯＳロードトランジスタ１０２の活性領域上コンタクト、１１９はＰＭＯＳロードトランジスタ１０１及びＮＭＯＳドライブトランジスタ１０３のゲート上コンタクト、１２０はＮＭＯＳドライブトランジスタ１０４及びＮＭＯＳアクセストランジスタ１０６の活性領域上コンタクト、１２１は活性領域上コンタクト１１５，１１７及びゲート上コンタクト１１６を接続する第１層アルミ配線、１２２は活性領域上コンタクト１１８，１２０及びゲート上コンタクト１１９を接続する第１層アルミ配線、１２３はＰＭＯＳロードトランジスタ１０１に接続する第１層アルミ配線、１２４はＰＭＯＳロードトランジスタ１０２の活性領域上コンタクト、１２５は活性領域上コンタクト１２４に接続する第１層アルミ配線である。
【０００５】
なお、第１層アルミ配線１２１は、ＰＭＯＳロードトランジスタ１０１及びＮＭＯＳドライブトランジスタ１０３の出力をＰＭＯＳロードトランジスタ１０２及びＮＭＯＳドライブトランジスタ１０４のゲート１１２につなぐクロスカップル部であり、第１層アルミ配線１２２は、ＰＭＯＳロードトランジスタ１０２及びＮＭＯＳドライブトランジスタ１０４の出力をＰＭＯＳロードトランジスタ１０１及びＮＭＯＳドライブトランジスタ１０３のゲート１１１につなぐクロスカップル部である。また、スルーホール及び第２層以上のアルミ配線は、図示を省略している。図１０に示されたレイアウトの一例では、各コンタクト１１５〜１２０，１２４はそれぞれ単独で配置されている。この明細書において、これら単独で配置される各コンタクト１１５〜１２０，１２４を通常のコンタクトと称する場合がある。
【０００６】
図１１は、従来の半導体装置に用いられるＳＲＡＭのメモリセルを示すレイアウト図であり、図１０に示されたレイアウト図に対しシェアードコンタクトを用いてセル面積を縮小した一例を示している。図１１において、図１０と同一符号は同一または相当部分を示すのでその説明を省略する。１３１はゲート上コンタクト１１６及び活性領域上コンタクト１１７を一つのコンタクトによって形成するシェアードコンタクト、１３２はゲート上コンタクト１１９及び活性領域上コンタクト１１８を一つのコンタクトによって形成するシェアードコンタクトである。図１１に示されたように、ゲート幅方向のセル寸法が短くなるので、ＳＲＡＭのセル面積を縮小することができる。
【０００７】
図１２は、従来の半導体装置におけるＳＲＡＭの製造工程を示す断面図であり、図１１に示されたＡ−Ａ’線における断面図に相当する。図１２において、２０１はシリコン基板内ウェル部、２０２は分離酸化膜、２０３はゲート酸化膜、２０４はゲート１１２に相当するゲート電極、２０５はゲート１１１の配線部に相当するゲート配線、２０６はゲート電極２０４の側壁に形成するサイドウォール、２０７はゲート配線２０５の側壁に形成するサイドウォール、２０８はソースドレインの拡散層、２０９は拡散層２０８上のシリサイド層、２１０はゲート電極２０４上のシリサイド層、２１１はゲート配線２０５上のシリサイド層、２１２はシリコン窒化膜である。
【０００８】
また、図１２において、２１３はシリコン酸化膜で形成するコンタクト層間膜、２１４，２１５はコンタクトの底面および側壁に形成するバリアメタル、２１６，２１７はコンタクトホール内に形成するタングステンプラグ（以下、Ｗプラグと表記する）、２１８，２１９はバリアメタル、２２０，２２１はアルミ配線、２２２，２２３はフォトリソグラフィ工程における反射防止膜として形成するＡＲＣ（Ａｎｔｉ Ｒｅｆｌｅｃｔｉｖｅ Ｃｏａｔ）膜である。なお、活性領域上コンタクト１２４はバリアメタル２１４とＷプラグ２１６とを形成する部分に相当し、シェアードコンタクト１３２はバリアメタル２１５とＷプラグ２１７とを形成する部分に相当し、第１層アルミ配線１２２はバリアメタル２１８，アルミ配線２２０，ＡＲＣ膜２２２を形成する部分に相当し、第１層アルミ配線１２５はバリアメタル２１９，アルミ配線２２１，ＡＲＣ膜２２３を形成する部分に相当する。また、活性領域上コンタクト１２４とシェアードコンタクト１３２は、同じ工程で形成されるものであり、それぞれ別々のフォトリソグラフィ工程，エッチング工程等を経て形成されるものではない。なお、断面図には記載されていないが、ゲート１１３，１１４上のコンタクトも、活性領域上コンタクト１２４やシェアードコンタクト１３２と同じ工程で形成される。
【０００９】
上述したような、従来の半導体装置が開示されている文献としては、例えば、特許文献１および特許文献２がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第３０６４９９９号公報
【特許文献２】ＵＳＰ６，０３１，２７１
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従来の半導体装置は以上のように構成されているので、ＤＲＡＭとＳＲＡＭとが混載するシステムＬＳＩにおいて、ＤＲＡＭのキャパシタ層を形成するためにコンタクト層間膜の膜厚が厚くなるので、通常のコンタクトとシェアードコンタクトとを同時に形成することが難しくなり、接合リーク不良やコンタクト抵抗の上昇が発生する等の課題があった。
【００１２】
従来技術の問題点について詳細に説明する。図１２に示された従来の半導体装置におけるＳＲＡＭの製造工程において、コンタクト層間膜２１３の膜厚は０．５〜０．８μｍであり、活性領域上コンタクト１２４とシェアードコンタクト１３２とを同時に形成することが可能である。一方、ＤＲＡＭとＳＲＡＭとが混載するシステムＬＳＩの製造工程において、ＤＲＡＭのキャパシタ層を形成するためにコンタクト層間膜２１３の膜厚が１．０μｍ〜３．０μｍになるので、活性領域上コンタクト１２４とシェアードコンタクト１３２とを同時に形成することが難しくなる。
【００１３】
また、図１２において、シリコン窒化膜２１２は、シリコン酸化膜で形成するコンタクト層間膜２１３に対して例えばドライエッチング法を用いて活性領域上コンタクト１２４とシェアードコンタクト１３２とを形成する際に、エッチングレートの差を利用した選択エッチング法によってコンタクト層間膜２１３のエッチングを止める役割を持つ。即ち、シリコン窒化膜２１２はエッチング工程のストッパ層である。しかし、シリコン窒化膜２１２は、サイドウォール２０７を覆うように堆積している部分が、平坦な部分に比べてシリコン酸化膜との選択比が低く、更に、コンタクト層間膜２１３の膜厚が厚い場合には、シェアードコンタクト１３２を形成するエッチング工程においてオーバーエッチング時間が長くなるので、シリコン窒化膜２１２のサイドウォール２０７を覆うように堆積している部分は、ほとんど除去される。また、コンタクト層間膜２１３のエッチング工程の後に行うシリコン窒化膜２１２のエッチング工程において、サイドウォール（シリコン窒化膜で形成されている）２０７は、ほとんど除去される。
【００１４】
このため、シェアードコンタクト１３２のＷプラグ２１７およびバリアメタル２１５が、シリサイド層２０９とゲート配線２０５との間にあるサイドウォール２０７と電気的に接続することになる。この部分の拡散層はＬＤＤ構造のため濃度が薄く、シリサイド化されていないので、接合リーク不良の原因になるという課題があった。また、コンタクト層間膜２１３に活性領域上コンタクト１２４とシェアードコンタクト１３２とを形成するエッチング工程において、シリコン窒化膜２１２に対する選択比を高くするエッチング条件によってエッチングを行った場合には、活性領域上コンタクト１２４及びシェアードコンタクト１３２のテーパ角が９０°より減り極端な順テーパとなる。このため、コンタクト層間膜２１３の膜厚が厚い場合には、コンタクト１２４，１３２のボトム径が小さくなるから、コンタクト抵抗の上昇が発生し、更には、活性領域上コンタクト１２４，シェアードコンタクト１３２が未開口となる不良が発生する等の課題があった。
【００１５】
この発明は上記のような課題を解決するためになされたもので、ＤＲＡＭとＳＲＡＭとが混載するシステムＬＳＩにおいて、ＤＲＡＭのキャパシタ層を形成するためにコンタクト層間膜の膜厚が厚い場合でも、通常のコンタクトとシェアードコンタクトとを同時に形成することが可能であり、接合リーク不良やコンタクト抵抗の上昇を抑制することができる半導体装置を得ることを目的とする。
【課題を解決するための手段】
【００１６】
この発明に係る半導体装置は、ＤＲＡＭとＳＲＡＭとが混載する半導体装置であって、ＳＲＡＭのゲート電極側壁に形成するサイドウォールと、サイドウォールと同一のコンタクトホール内に形成する拡散層表面の第１のシリサイド層とゲート電極表面の第２のシリサイド層とを電気的に接続する第１のプラグを有する第１のコンタクトと、第１のコンタクトと第１の配線層との間に第２のプラグを有し第１のコンタクトと第１の配線層とを電気的に接続する第２のコンタクトと、ＳＲＡＭの拡散層表面の第３のシリサイド層と第２の配線層との間に第２のプラグを有し第３のシリサイド層と第２の配線層とを電気的に接続する第３のコンタクトとを備えるものである。
【００１７】
この発明に係る半導体装置は、ＤＲＡＭとＳＲＡＭとが混載する半導体装置であって、ＳＲＡＭのゲート電極側壁に形成するサイドウォールと、サイドウォールと同一のコンタクトホール内に形成する拡散層表面の第１のシリサイド層とゲート電極表面の第２のシリサイド層とを電気的に接続する第１のプラグを有する第１のコンタクトと、第１のコンタクトと第１の配線層との間に第２のプラグを有し第１のコンタクトと第１の配線層とを電気的に接続する第２のコンタクトと、ＳＲＡＭの拡散層表面の第３のシリサイド層に電気的に接続する第１のプラグを有する第４のコンタクトと、第４のコンタクトと第２の配線層との間に第２のプラグを有し第４のコンタクトと第２の配線層とを電気的に接続する第５のコンタクトとを備えるものである。
【００１８】
この発明に係る半導体装置は、第１のコンタクトが、ＤＲＡＭの下部コンタクトと同じ工程において形成するようにしたものである。
【００１９】
この発明に係る半導体装置は、第１のコンタクト又は第４のコンタクトが、ＤＲＡＭの下部コンタクトと同じ工程において形成するようにしたものである。
【００２０】
この発明に係る半導体装置は、第２のコンタクト又は第３のコンタクトが、ＤＲＡＭの上部コンタクトと同じ工程において形成するようにしたものである。
【００２１】
この発明に係る半導体装置は、第２のコンタクト又は第５のコンタクトが、ＤＲＡＭの上部コンタクトと同じ工程において形成するようにしたものである。
【００２２】
この発明に係る半導体装置は、第１のプラグが、タングステンを含む金属を用いて形成するようにしたものである。
【００２３】
この発明に係る半導体装置は、第２のコンタクト又は第５のコンタクトが、第１の絶縁膜と当該第１の絶縁膜上に積層する第２の絶縁膜に対して、第１の絶縁膜と第２の絶縁膜とを選択エッチングすることにより形成するコンタクトの開口部を有するようにしたものである。
【００２４】
この発明に係る半導体装置の製造方法は、ＤＲＡＭとＳＲＡＭとが混載する半導体装置の製造方法であって、ゲート電極側壁にサイドウォールを形成する工程と、拡散層表面及びゲート電極表面をシリサイド化する工程と、第１のコンタクト層間膜を形成する工程と、第１のコンタクト層間膜にＤＲＡＭの下部コンタクトの開口部とＳＲＡＭの第１のコンタクトの開口部とを形成する工程と、ＤＲＡＭの下部コンタクトの開口部とＳＲＡＭの第１のコンタクトの開口部に第１のプラグを形成する工程と、ＤＲＡＭに選択エッチングを行うための絶縁膜を形成する工程と、ＤＲＡＭにキャパシタ層を形成すると共にＳＲＡＭに第２のコンタクト層間膜を形成する工程と、ＤＲＡＭの上部コンタクトの開口部とＳＲＡＭの第２のコンタクトの開口部とＳＲＡＭの第３のコンタクトの開口部とを形成する工程と、ＤＲＡＭの上部コンタクトの開口部とＳＲＡＭの第２のコンタクトの開口部とＳＲＡＭの第３のコンタクトの開口部に第２のプラグを形成する工程とを有するものである。
【００２５】
この発明に係る半導体装置の製造方法は、ＤＲＡＭとＳＲＡＭとが混載する半導体装置の製造方法であって、ゲート電極側壁にサイドウォールを形成する工程と、拡散層表面及びゲート電極表面をシリサイド化する工程と、第１のコンタクト層間膜を形成する工程と、第１のコンタクト層間膜にＤＲＡＭの下部コンタクトの開口部とＳＲＡＭの第１のコンタクトの開口部とＳＲＡＭの第４のコンタクトの開口部とを形成する工程と、ＤＲＡＭの下部コンタクトの開口部とＳＲＡＭの第１のコンタクトの開口部とＳＲＡＭの第４のコンタクトの開口部に第１のプラグを形成する工程と、選択エッチングを行うための絶縁膜を形成する工程と、ＤＲＡＭにキャパシタ層を形成すると共にＳＲＡＭに第２のコンタクト層間膜を形成する工程と、ＤＲＡＭの上部コンタクトの開口部とＳＲＡＭの第２のコンタクトの開口部とＳＲＡＭの第５のコンタクトの開口部とを形成する工程と、ＤＲＡＭの上部コンタクトの開口部とＳＲＡＭの第２のコンタクトの開口部とＳＲＡＭの第５のコンタクトの開口部に第２のプラグを形成する工程とを有するものである。
【発明の効果】
【００２６】
この発明によれば、ＤＲＡＭとＳＲＡＭとが混載する半導体装置であって、ＳＲＡＭのゲート電極側壁に形成するサイドウォールと、サイドウォールと同一のコンタクトホール内に形成する拡散層表面の第１のシリサイド層とゲート電極表面の第２のシリサイド層とを電気的に接続する第１のプラグを有する第１のコンタクトと、第１のコンタクトと第１の配線層との間に第２のプラグを有し第１のコンタクトと第１の配線層とを電気的に接続する第２のコンタクトと、ＳＲＡＭの拡散層表面の第３のシリサイド層と第２の配線層との間に第２のプラグを有し第３のシリサイド層と第２の配線層とを電気的に接続する第３のコンタクトとを備えるように構成したので、通常のコンタクトとシェアードコンタクトとを同時に形成することが可能であると共に、接合リーク不良やコンタクト抵抗の上昇を抑制することができるという効果が得られる。また、通常のコンタクトとシェアードコンタクトとを同時に形成することが可能であるので、ロジックＳＲＡＭ部のセル面積を容易に縮小することができるという効果が得られる。
【００２７】
この発明によれば、ＤＲＡＭとＳＲＡＭとが混載する半導体装置であって、ＳＲＡＭのゲート電極側壁に形成するサイドウォールと、サイドウォールと同一のコンタクトホール内に形成する拡散層表面の第１のシリサイド層とゲート電極表面の第２のシリサイド層とを電気的に接続する第１のプラグを有する第１のコンタクトと、第１のコンタクトと第１の配線層との間に第２のプラグを有し第１のコンタクトと第１の配線層とを電気的に接続する第２のコンタクトと、ＳＲＡＭの拡散層表面の第３のシリサイド層に電気的に接続する第１のプラグを有する第４のコンタクトと、第４のコンタクトと第２の配線層との間に第２のプラグを有し第４のコンタクトと第２の配線層とを電気的に接続する第５のコンタクトとを備えるように構成したので、通常のコンタクトとシェアードコンタクトとを同時に形成することが可能であると共に、接合リーク不良やコンタクト抵抗の上昇を抑制することができるという効果が得られる。また、通常のコンタクトとシェアードコンタクトとを同時に形成することが可能であるので、ロジックＳＲＡＭ部のセル面積を容易に縮小することができるという効果が得られる。さらに、製造コストの削減及び製造期間の短縮ができるという効果が得られる。
【００２８】
この発明によれば、第１のコンタクトが、ＤＲＡＭの下部コンタクトと同じ工程において形成するように構成したので、フォトリソグラフィ工程において使用するマスクが増加することがないから、製造コストと製造工程とが増加することを抑制するという効果が得られる。
【００２９】
この発明によれば、第１のコンタクト又は第４のコンタクトが、ＤＲＡＭの下部コンタクトと同じ工程において形成するように構成したので、フォトリソグラフィ工程において使用するマスクが増加することがないから、製造コストと製造工程とが増加することを抑制するという効果が得られる。
【００３０】
この発明によれば、第２のコンタクト又は第３のコンタクトが、ＤＲＡＭの上部コンタクトと同じ工程において形成するように構成したので、フォトリソグラフィ工程において使用するマスクが増加することがないから、製造コストと製造工程とが増加することを抑制するという効果が得られる。
【００３１】
この発明によれば、第２のコンタクト又は第５のコンタクトが、ＤＲＡＭの上部コンタクトと同じ工程において形成するように構成したので、フォトリソグラフィ工程において使用するマスクが増加することがないから、製造コストと製造工程とが増加することを抑制するという効果が得られる。
【００３２】
この発明によれば、第１のプラグが、タングステンを含む金属を用いて形成するように構成したので、コンタクト抵抗を下げることができるという効果が得られる。
【００３３】
この発明によれば、第２のコンタクト又は第５のコンタクトが、第１の絶縁膜と当該第１の絶縁膜上に積層する第２の絶縁膜に対して、第１の絶縁膜と第２の絶縁膜とを選択エッチングすることにより形成するコンタクトの開口部を有するように構成したので、通常のコンタクトのアスペクト比が小さくなるから、容易に通常のコンタクトを形成することができるという効果が得られる。また、製造コストの削減及び製造期間の短縮ができるという効果が得られる。
【００３４】
この発明によれば、ＤＲＡＭとＳＲＡＭとが混載する半導体装置の製造方法であって、ゲート電極側壁にサイドウォールを形成する工程と、拡散層表面及びゲート電極表面をシリサイド化する工程と、第１のコンタクト層間膜を形成する工程と、第１のコンタクト層間膜にＤＲＡＭの下部コンタクトの開口部とＳＲＡＭの第１のコンタクトの開口部とを形成する工程と、ＤＲＡＭの下部コンタクトの開口部とＳＲＡＭの第１のコンタクトの開口部に第１のプラグを形成する工程と、ＤＲＡＭに選択エッチングを行うための絶縁膜を形成する工程と、ＤＲＡＭにキャパシタ層を形成すると共にＳＲＡＭに第２のコンタクト層間膜を形成する工程と、ＤＲＡＭの上部コンタクトの開口部とＳＲＡＭの第２のコンタクトの開口部とＳＲＡＭの第３のコンタクトの開口部とを形成する工程と、ＤＲＡＭの上部コンタクトの開口部とＳＲＡＭの第２のコンタクトの開口部とＳＲＡＭの第３のコンタクトの開口部に第２のプラグを形成する工程とを有するように構成したので、通常のコンタクトとシェアードコンタクトとを同時に形成することが可能であると共に、接合リーク不良やコンタクト抵抗の上昇を抑制することができるという効果が得られる。また、通常のコンタクトとシェアードコンタクトとを同時に形成することが可能であるので、ロジックＳＲＡＭ部のセル面積を容易に縮小することができるという効果が得られる。
【００３５】
この発明によれば、ＤＲＡＭとＳＲＡＭとが混載する半導体装置の製造方法であって、ゲート電極側壁にサイドウォールを形成する工程と、拡散層表面及びゲート電極表面をシリサイド化する工程と、第１のコンタクト層間膜を形成する工程と、第１のコンタクト層間膜にＤＲＡＭの下部コンタクトの開口部とＳＲＡＭの第１のコンタクトの開口部とＳＲＡＭの第４のコンタクトの開口部とを形成する工程と、ＤＲＡＭの下部コンタクトの開口部とＳＲＡＭの第１のコンタクトの開口部とＳＲＡＭの第４のコンタクトの開口部に第１のプラグを形成する工程と、選択エッチングを行うための絶縁膜を形成する工程と、ＤＲＡＭにキャパシタ層を形成すると共にＳＲＡＭに第２のコンタクト層間膜を形成する工程と、ＤＲＡＭの上部コンタクトの開口部とＳＲＡＭの第２のコンタクトの開口部とＳＲＡＭの第５のコンタクトの開口部とを形成する工程と、ＤＲＡＭの上部コンタクトの開口部とＳＲＡＭの第２のコンタクトの開口部とＳＲＡＭの第５のコンタクトの開口部に第２のプラグを形成する工程とを有するように構成したので、通常のコンタクトとシェアードコンタクトとを同時に形成することが可能であると共に、接合リーク不良やコンタクト抵抗の上昇を抑制することができるという効果が得られる。また、通常のコンタクトとシェアードコンタクトとを同時に形成することが可能であるので、ロジックＳＲＡＭ部のセル面積を容易に縮小することができるという効果が得られる。さらに、製造コストの削減及び製造期間の短縮ができるという効果が得られる。
【図面の簡単な説明】
【００３６】
【図１】この発明の実施の形態１による半導体装置の製造工程を示す断面図である。
【図２】この発明の実施の形態１による半導体装置の製造方法を説明するための製造工程を示す断面図である。
【図３】この発明の実施の形態１による半導体装置の製造方法を説明するための製造工程を示す断面図である。
【図４】この発明の実施の形態１による半導体装置の製造方法を説明するための製造工程を示す断面図である。
【図５】この発明の実施の形態１による半導体装置の製造方法を説明するための製造工程を示す断面図である。
【図６】この発明の実施の形態２による半導体装置の製造工程を示す断面図である。
【図７】この発明の実施の形態３による半導体装置の製造工程を示す断面図である。
【図８】この発明の実施の形態４による半導体装置の製造工程を示す断面図である。
【図９】従来の半導体装置に用いられるＳＲＡＭのメモリセルを示す回路図である。
【図１０】従来の半導体装置に用いられるＳＲＡＭのメモリセルを示すレイアウト図である。
【図１１】従来の半導体装置に用いられるＳＲＡＭのメモリセルを示すレイアウト図である。
【図１２】従来の半導体装置におけるＳＲＡＭの製造工程を示す断面図である。
【発明を実施するための形態】
【００３７】
以下、この発明の実施の一形態を説明する。
実施の形態１．図１は、この発明の実施の形態１による半導体装置の製造工程を示す断面図であり、ＤＲＡＭメモリセル部（ＤＲＡＭ）及びロジックＳＲＡＭ部（ＳＲＡＭ）の製造工程を示す断面図である。なお、ＤＲＡＭメモリセル部及びロジックＳＲＡＭ部はワンチップ上に混載されており、システムＬＳＩを構成するものである。図１において、１はシリコン基板内ウェル部、２は分離酸化膜、３はロジックＳＲＡＭ部のゲート酸化膜、４はＤＲＡＭメモリセル部のゲート酸化膜である。なお、ＤＲＡＭとＳＲＡＭとが混載するシステムＬＳＩの製造方法では、ＤＲＡＭメモリセル部とロジックＳＲＡＭ部の性能を両立させるため、ロジックＳＲＡＭ部のゲート酸化膜３の膜厚を、ＤＲＡＭメモリセル部のゲート酸化膜４の膜厚より薄くする製造方法、いわゆるデュアルオキサイド・プロセスによってゲート酸化膜３，４を形成する場合がある。
【００３８】
また、図１において、５はロジックＳＲＡＭ部のゲート電極、６はロジックＳＲＡＭ部のゲート配線（ゲート電極）、７はＤＲＡＭメモリセル部のゲート電極、８はロジックＳＲＡＭ部のゲート電極５の側壁に形成されるサイドウォール、９はロジックＳＲＡＭ部のゲート配線６の側壁に形成されるサイドウォール、１０はＤＲＡＭメモリセル部のゲート電極７の側壁に形成されるサイドウォール、１１はロジックＳＲＡＭ部のソースドレインの拡散層、１２はＤＲＡＭメモリセル部のソースドレインの拡散層である。
【００３９】
さらに、図１において、ロジックＳＲＡＭ部はシリサイド化する技術が用いられており、１３はロジックＳＲＡＭ部のソースドレインの拡散層１１上に形成されるシリサイド層（第１のシリサイド層）、１４はロジックＳＲＡＭ部のゲート電極５上に形成されるシリサイド層、１５はロジックＳＲＡＭ部のゲート配線６上に形成されるシリサイド層（第２のシリサイド層）である。なお、シリサイド層としては、例えばコバルトシリサイド層等が用いられる。
【００４０】
さらに、図１において、１６は絶縁膜及びエッチング工程のストッパ層として形成されるシリコン窒化膜、１７はシリコン酸化膜で形成されるコンタクト層間膜（第１のコンタクト層）、１８はロジックＳＲＡＭ部において上下２つのコンタクトで構成されるシェアードコンタクトの下部のコンタクト（第１のコンタクト、コンタクトホール）に埋め込まれたドープトポリシリコン（第１のプラグ）、１９はＤＲＡＭメモリセル部において上下２つのコンタクトで構成されるビット線直接コンタクトにおける下部のコンタクト（下部コンタクト）に埋め込まれたドープトポリシリコン（第１のプラグ）、２０はストレージノード直接コンタクト（下部コンタクト）に埋め込まれたドープトポリシリコン（第１のプラグ）、２１はシリコン酸化膜で形成されるロジックＳＲＡＭ部のコンタクト層間膜（第２のコンタクト層間膜）、２２はロジックＳＲＡＭ部の活性領域上に形成されたシリサイド層（第３のシリサイド層）と第１層アルミ配線（第２の配線層）を直接接続するコンタクト（第３のコンタクト）の側壁に形成されるバリアメタル、２３はロジックＳＲＡＭ部において上下２つのコンタクトで構成されるシェアードコンタクトの上部のコンタクト（第２のコンタクト）の側壁に形成されるバリアメタル、２４はＤＲＡＭメモリセル部において上下２つのコンタクトで構成されるビット線直接コンタクトにおける上部のコンタクト（上部コンタクト）の側壁に形成されるバリアメタル、２５はロジックＳＲＡＭ部の活性領域と第１層アルミ配線を直接接続するコンタクトに埋め込まれたＷプラグ（第２のプラグ）、２６はロジックＳＲＡＭ部において上下２つのコンタクトで構成されるシェアードコンタクトの上部のコンタクト（第２のコンタクト）に埋め込まれ第１層アルミ配線（第１の配線層）に接続するＷプラグ（第２のプラグ）、２７はＤＲＡＭメモリセル部において上下２つのコンタクトで構成されるビット線直接コンタクトにおける上部のコンタクトに埋め込まれたＷプラグ（第２のプラグ）である。
【００４１】
さらに、図１において、２８はＤＲＡＭメモリセル部にのみ形成されるシリコン窒化膜（絶縁膜）、２９はシリコン酸化膜で形成されるストレージノード層間膜、３０は例えばドープトポリシリコンで形成されるストレージノード電極、３１は例えばタンタルオキサイド膜で形成されるキャパシタ誘電体膜、３２は例えばチタンナイトライド（ＴｉＮ）膜で形成されるセルプレート電極、３３はシリコン酸化膜で形成されるセルプレート電極３２上のコンタクト層間膜である。また、この明細書において、ストレージノード層間膜２９，ストレージノード電極３０，キャパシタ誘電体膜３１，セルプレート電極３２，コンタクト層間膜３３を総称してキャパシタ層と称する。
【００４２】
さらに、図１において、３４はバリアメタル、３５はアルミ配線、３６はフォトリソグラフィ工程における反射防止膜として形成するＡＲＣ膜である。なお、第１層アルミ配線は、バリアメタル３４，アルミ配線３５，ＡＲＣ膜３６を形成する部分に相当する。また、第１層アルミ配線より上の層は、この発明の本質ではないのでその説明及び図示を省略する。
【００４３】
次に製造方法について説明する。図２から図５は、この発明の実施の形態１による半導体装置の製造方法を説明するための製造工程を示す断面図である。先ず、シリコン基板内ウェル部１を例えばイオン注入により形成し、次に、分離酸化膜２を例えばＬＯＣＯＳ法またはＳＴ工法によって選択的に形成する。次に、ゲート酸化膜３，４を例えばデュアルオキサイド・プロセスによって形成し、次に、ゲート電極５，７とゲート配線６とを形成する。次に、シリコン窒化膜を堆積及びエッチングすることによってサイドウォール８，９，１０を形成し、次に、例えばコバルト（Ｃｏ）をスパッタし熱処理を経てコバルトとシリコンとの未反応部分を除去することによってシリサイド層１３，１４，１５としてのコバルトシリサイド層を形成する。次に、シリコン窒化膜１６を例えばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により堆積し、次に、コンタクト層間膜１７を例えばＣＶＤによって堆積する。次に、コンタクト層間膜１７を、リフロー又はＣＭＰにより平坦化する。図２は、以上までの製造工程が実施された断面図を示している。図２において、図１と同一符号は同一または相当部分を示すのでその説明を省略する。
【００４４】
次に、フォトリソグラフィ工程において、コンタクト層間膜１７上に塗布したフォトレジストに所定のパターンを形成し、次に、例えばＲＩＥ装置等を用いて、コンタクト層間膜１７をエッチングにより加工する。このエッチング工程は、シリコン酸化膜とシリコン窒化膜とを選択エッチングする工程であり、更に、シリコン酸化膜で形成されるコンタクト層間膜１７の膜厚は０．５〜０．８μｍであるので、オーバーエッチングによりシリコン窒化膜１６のサイドウォール９を覆うように堆積している部分が、コンタクト層間膜１７をエッチングする際に、除去されることはない。次に、例えばＲＩＥ装置等を用いて、シリコン窒化膜１６をエッチングにより加工する。図３は、以上までの製造工程が実施された断面図を示している。図３において、図１と同一符号は同一または相当部分を示すのでその説明を省略する。３７はロジックＳＲＡＭ部において上下２つのコンタクトで構成されるシェアードコンタクトの下部のコンタクトの開口部（コンタクトホール）、３８はＤＲＡＭメモリセル部において上下２つのコンタクトで構成されるビット線直接コンタクトにおける下部のコンタクトの開口部、３９はストレージノード直接コンタクトにおけるコンタクトの開口部である。なお、図示されないＮＭＯＳアクセストランジスタのゲート上のコンタクトも同じ工程で形成される。
【００４５】
次に、ドープトポリシリコンを例えばＬＰ−ＣＶＤによって堆積し平坦化することによって各コンタクトの開口部３７〜３９にドープトポリシリコン１８〜２０を埋め込む。なお、シリサイド層１３とドープトポリシリコン１８とは、金属−シリコン接合であるので、オーミック接合となり、ＳＲＡＭ動作には問題ない抵抗を確保できる。次に、シリコン窒化膜２８を例えばＬＰ−ＣＶＤによって堆積し、次に、ロジックＳＲＡＭ部のシリコン窒化膜２８をフォトリソグラフィ工程とエッチング工程によって除去する。次に、シリコン酸化膜を堆積し所定の加工を行うことによってストレージノード層間膜２９を形成し、次に、ストレージノード電極３０，キャパシタ誘電体膜３１，セルプレート電極３２を順次積層及び加工することによってキャパシタを形成する。次に、セルプレート電極３２上のコンタクト層間膜３３を堆積し平坦化する。また、ロジックＳＲＡＭ部のコンタクト層間膜２１は、ストレージノード層間膜２９とコンタクト層間膜３３とから構成される。図４は、以上までの製造工程が実施された断面図を示している。図４において、図１と同一符号は同一または相当部分を示すのでその説明を省略する。
【００４６】
次に、フォトリソグラフィ工程において、コンタクト層間膜２１，３３上に塗布したフォトレジストに所定のパターンを形成し、次に、例えばＲＩＥ装置等を用いて、シリコン酸化膜をエッチングにより加工する。この時のエッチング工程は２ステップで行われる。先ず、ファーストステップにおいて、シリコン酸化膜をドープトポリシリコン及びシリコン窒化膜に対して選択エッチング可能なエッチング条件によって加工する。即ち、ＤＲＡＭメモリセル部において、シリコン窒化膜２８でエッチングが止まるようにコンタクト層間膜３３とストレージノード層間膜２９とを順次エッチングする。また、ロジックＳＲＡＭ部において、ドープトポリシリコン１８でエッチングが止まるようにコンタクト層間膜２１がエッチングされ、シリコン窒化膜１６でエッチングが止まるようにコンタクト層間膜２１とコンタクト層間膜１７とを順次エッチングする。次に、セカンドステップにおいて、シリコン窒化膜をドープトポリシリコンに対して選択エッチング可能なエッチング条件によって加工する。即ち、ドープトポリシリコン１８がエッチングされないようにＤＲＡＭメモリセル部のシリコン窒化膜２８とロジックＳＲＡＭ部のシリコン窒化膜１６とをエッチングする。図５は、以上までの製造工程が実施された断面図を示している。図５において、図１と同一符号は同一または相当部分を示すのでその説明を省略する。４０はロジックＳＲＡＭ部の活性領域上コンタクトにおけるコンタクトの開口部、４１はロジックＳＲＡＭ部において上下２つのコンタクトで構成されるシェアードコンタクトの上部のコンタクトの開口部、４２はＤＲＡＭメモリセル部において上下２つのコンタクトで構成されるビット線直接コンタクトにおける上部のコンタクトの開口部である。なお、コンタクトの開口部４１において、アライメント誤差及び寸法バラツキを考慮して予めシェアードコンタクトの下部のコンタクトの開口部３７を大きく形成しておけば、コンタクト抵抗の上昇等を未然に防ぐことができる。
【００４７】
次に、各コンタクト４０〜４２の底面および側壁に例えばスパッタ又はＣＶＤを用いてバリアメタルを堆積し加工する。次に、タングステンを例えばＣＶＤによって堆積し平坦化することによってＷプラグ２５〜２７を埋め込み、次に、第１層アルミ配線の、バリアメタル３４，アルミ配線３５，ＡＲＣ膜３６を順次積層し形成する。以上までの製造工程が実施された断面図が、図１に相当する。また、第１層アルミ配線より上の層の製造方法は、この発明の本質ではないのでその説明及び図示を省略する。なお、この明細書において、各コンタクトはコンタクトの開口部とプラグによって構成されるものであり、各プラグはドープトポリシリコン又はＷプラグとバリアメタルから構成される例を示している。
【００４８】
以上のように、この実施の形態１によれば、先ず、ＤＲＡＭメモリセル部におけるビット線直接コンタクトの下部のコンタクトとストレージノード直接コンタクトとを形成する工程において、ロジックＳＲＡＭ部におけるシェアードコンタクトの下部のコンタクトを同時に形成し、更に、ＤＲＡＭメモリセル部におけるビット線直接コンタクトの上部のコンタクトを形成する工程において、ロジックＳＲＡＭ部におけるシェアードコンタクトの上部のコンタクトと活性領域上コンタクトとを同時に形成するようにしたので、ＤＲＡＭとＳＲＡＭとが混載するシステムＬＳＩにおいて、活性領域上コンタクトとシェアードコンタクトとを同時に形成することが可能であると共に、接合リーク不良やコンタクト抵抗の上昇を抑制することができるという効果が得られる。
【００４９】
また、この実施の形態１によれば、ＤＲＡＭとＳＲＡＭとが混載するシステムＬＳＩにおいて、活性領域上コンタクトとシェアードコンタクトとを同時に形成することが可能であるので、ロジックＳＲＡＭ部のセル面積を容易に縮小することができるという効果が得られる。
【００５０】
また、この実施の形態１によれば、ＤＲＡＭとＳＲＡＭとが混載するシステムＬＳＩにおいて、ＤＲＡＭメモリセル部のコンタクトを形成する工程と同時に、ロジックＳＲＡＭ部のシェアードコンタクトと活性領域上コンタクトとを形成するようにしたので、フォトリソグラフィ工程において使用するマスクが増加することがないから、製造コストと製造工程とが増加することを抑制するという効果が得られる。
【００５１】
実施の形態２．図６は、この発明の実施の形態２による半導体装置の製造工程を示す断面図であり、ＤＲＡＭメモリセル部及びロジックＳＲＡＭ部の製造工程を示す断面図である。図６において、図１と同一符号は同一または相当部分を示すのでその説明を省略する。４３はロジックＳＲＡＭ部において上下２つのコンタクトで構成される活性領域上コンタクトの下部のコンタクト（第４のコンタクト）に埋め込まれたドープトポリシリコン（第１のプラグ）、４４はロジックＳＲＡＭ部のシリコン窒化膜（第１の絶縁膜、絶縁膜）、４５はロジックＳＲＡＭ部において上下２つのコンタクトで構成される活性領域上コンタクトの上部のコンタクト（第５のコンタクト）の側壁に形成されるバリアメタル、４６は活性領域上コンタクトの上部のコンタクトに埋め込まれたＷプラグ（第２のプラグ）である。なお、シリコン窒化膜４４はシリコン窒化膜２８と同じ工程で堆積した膜であり、この実施の形態２では、ロジックＳＲＡＭ部のシリコン窒化膜２８を除去する工程を省略している。
【００５２】
次に製造方法について説明する。実施の形態２におけるＤＲＡＭメモリセル部の製造方法は、実施の形態１と同一であるのでその説明を省略する。また、ロジックＳＲＡＭ部の製造方法は、実施の形態１と異なる部分についてのみ説明する。図３に示されたコンタクト層間膜１７をエッチングにより加工する工程において、シェアードコンタクトの下部のコンタクトの開口部３７を形成すると同時に、ドープトポリシリコン４３を埋め込む活性領域上コンタクトを形成する。次に、ドープトポリシリコンを例えばＬＰ−ＣＶＤによって堆積し平坦化することによって各コンタクトの開口部にドープトポリシリコン１８〜２０，４３を埋め込む。次に、シリコン窒化膜２８，４４を例えばＬＰ−ＣＶＤによって堆積する。次に、ＤＲＡＭメモリセル部のキャパシタ層を形成する工程と、ロジックＳＲＡＭ部のコンタクト層間膜（第２の絶縁膜）２１を形成する工程とを施す。
【００５３】
次に、フォトリソグラフィ工程において、コンタクト層間膜２１，３３上に塗布したフォトレジストに所定のパターンを形成し、次に、例えばＲＩＥ装置等を用いて、シリコン酸化膜をエッチングにより加工する。この時のエッチング工程は２ステップで行われる。先ず、ファーストステップにおいて、シリコン酸化膜をシリコン窒化膜に対して選択エッチング可能なエッチング条件によって加工する。即ち、ロジックＳＲＡＭ部において、シリコン窒化膜４４でエッチングが止まるようにコンタクト層間膜２１がエッチングされる。次に、セカンドステップにおいて、シリコン窒化膜をドープトポリシリコンに対して選択エッチング可能なエッチング条件によって加工する。即ち、ドープトポリシリコン１８，４３がエッチングされないようにロジックＳＲＡＭ部のシリコン窒化膜４４をエッチングする。また、ドープトポリシリコン４３が埋め込まれた活性領域上コンタクトにおけるコンタクトの開口部は、アライメント誤差及び寸法バラツキを考慮してコンタクトの開口部を大きく形成しておくことが困難であるが、エッチング工程のファーストステップにおいて、シリコン窒化膜４４でエッチングが止まるようにコンタクト層間膜２１がエッチングされるので、コンタクトの開口部を大きく形成しておく必要がなく、ボーダレス・スタックト・コンタクトの構造を形成することが可能になる。なお、ゲート上コンタクトにおいても、活性領域上コンタクトと同様にボーダレス・スタックト・コンタクトの構造を形成する。
【００５４】
以上のように、この実施の形態２によれば、実施の形態１と同様の効果を奏すると共に、先ず、ＤＲＡＭメモリセル部におけるビット線直接コンタクトの下部のコンタクトとストレージノード直接コンタクトとを形成する工程において、ロジックＳＲＡＭ部におけるシェアードコンタクトの下部のコンタクトと活性領域上コンタクトの下部のコンタクトとを同時に形成し、更に、ＤＲＡＭメモリセル部におけるビット線直接コンタクトの上部のコンタクトを形成する工程において、ロジックＳＲＡＭ部におけるシェアードコンタクトの上部のコンタクトと活性領域上コンタクトの上部のコンタクトとを同時に形成するようにしたので、活性領域上コンタクトを形成するエッチング工程において、活性領域上コンタクトのアスペクト比が小さくなるから、容易に活性領域上コンタクトを形成することができるという効果が得られる。
【００５５】
また、この実施の形態２によれば、ロジックＳＲＡＭ部のシリコン窒化膜２８を除去する工程を省略しているので、実施の形態１と比較して製造工程が減少しているから、製造コストの削減及び製造期間の短縮ができるという効果が得られる。
【００５６】
実施の形態３．図７は、この発明の実施の形態３による半導体装置の製造工程を示す断面図であり、ＤＲＡＭメモリセル部及びロジックＳＲＡＭ部の製造工程を示す断面図である。図７において、図１と同一符号は同一または相当部分を示すのでその説明を省略する。４７はロジックＳＲＡＭ部において上下２つのコンタクトで構成されるシェアードコンタクトの下部のコンタクトの側壁に形成されるバリアメタル、４８はシェアードコンタクトの下部のコンタクトに埋め込まれたＷプラグ（第１のプラグ）、４９はＤＲＡＭメモリセル部のソースドレインの拡散層１２上に形成されるシリサイド層、５０はＤＲＡＭメモリセル部のゲート電極７上に形成されるシリサイド層、５１はＤＲＡＭメモリセル部において上下２つのコンタクトで構成されるビット線直接コンタクトにおける下部のコンタクトの側壁に形成されるバリアメタル、５２はビット線直接コンタクトにおける下部のコンタクトに埋め込まれたＷプラグ（第１のプラグ）、５３はストレージノード直接コンタクトの側壁に形成されるバリアメタル、５４はストレージノード直接コンタクトに埋め込まれたＷプラグ（第１のプラグ）である。また、実施の形態１と異なり、ストレージノード直接コンタクトが金属になるので、ストレージノード電極３０はドープトポリシリコンではなく、例えばチタンナイトライド（ＴｉＮ）膜やルテニウム（Ｒｕ）膜等から形成される。このため、ＤＲＡＭメモリセル部のキャパシタはＭＩＭ構造となる。
【００５７】
次に製造方法について説明する。実施の形態３における半導体装置の製造方法は、実施の形態１と異なる部分についてのみ説明する。シリサイド層を形成する工程において、実施の形態１ではロジックＳＲＡＭ部のみにシリサイド層を形成したが、実施の形態３では、ロジックＳＲＡＭ部とＤＲＡＭメモリセル部とにシリサイド層を形成する。
【００５８】
また、図３に示された製造工程が実施された後に、各コンタクト３７〜３９の側壁に例えばスパッタ又はＣＶＤを用いてバリアメタル４７，５１，５３を堆積し加工する。次に、タングステンを例えばＣＶＤによって堆積し平坦化することによってＷプラグ４８，５２，５４を埋め込む。次に、シリコン窒化膜２８をＤＲＡＭメモリセル部に形成し、次に、ＤＲＡＭメモリセル部のキャパシタ層を形成する工程と、ロジックＳＲＡＭ部のコンタクト層間膜２１を形成する工程とを施す。
【００５９】
次に、図５に示されたコンタクトの開口部４０〜４２を形成するエッチング工程において、セカンドステップがシリコン窒化膜をタングステンに対して選択エッチング可能なエッチング条件によって加工する。即ち、Ｗプラグ４８がエッチングされないようにＤＲＡＭメモリセル部のシリコン窒化膜２８とロジックＳＲＡＭ部のシリコン窒化膜１６とをエッチングする。以降の製造方法は、実施の形態１と同様である。
【００６０】
以上のように、この実施の形態３によれば、実施の形態１と同様の効果を奏すると共に、ＤＲＡＭメモリセル部におけるビット線直接コンタクトの下部のコンタクト及びストレージノード直接コンタクトにＷプラグ５２，５４を形成するようにしたので、ロジックＳＲＡＭ部におけるシェアードコンタクトの下部のコンタクトにＷプラグ４８を形成することができるから、コンタクト抵抗を下げることができるという効果が得られる。
【００６１】
実施の形態４．図８は、この発明の実施の形態４による半導体装置の製造工程を示す断面図であり、ＤＲＡＭメモリセル部及びロジックＳＲＡＭ部の製造工程を示す断面図である。図８において、図６及び図７と同一符号は同一または相当部分を示すのでその説明を省略する。５５はロジックＳＲＡＭ部において上下２つのコンタクトで構成される活性領域上コンタクトの下部のコンタクトの側壁に形成されるバリアメタル、５６は活性領域上コンタクトの下部のコンタクトに埋め込まれたＷプラグ（第１のプラグ）である。
【００６２】
次に製造方法について説明する。実施の形態４における半導体装置の製造方法は、実施の形態１〜３と異なる部分についてのみ説明する。実施の形態４では、図６に示されたドープトポリシリコン４３を埋め込む工程に代えて次の工程を施す。例えばスパッタ又はＣＶＤを用いてバリアメタル５５を堆積し加工する。次に、タングステンを例えばＣＶＤによって堆積し平坦化することによってＷプラグ５６を埋め込む。なお、この工程は、バリアメタル４７，５１，５３とＷプラグ４８，５２，５４とを形成する工程において、同時に行われる。以降の製造方法は、実施の形態２と同一である。
【００６３】
以上のように、この実施の形態４によれば、実施の形態１及び実施の形態２と同様の効果を奏すると共に、ＤＲＡＭメモリセル部におけるビット線直接コンタクトの下部のコンタクト及びストレージノード直接コンタクトにＷプラグ５２，５４を形成するようにしたので、ロジックＳＲＡＭ部における活性領域上コンタクトの下部のコンタクトにＷプラグ５６を形成することができるから、コンタクト抵抗を下げることができるという効果が得られる。
【００６４】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【符号の説明】
【００６５】
１ シリコン基板内ウェル部、２ 分離酸化膜、３，４ ゲート酸化膜、５ ゲート電極、６ ゲート配線（ゲート電極）、７ ゲート電極、８，９，１０ サイドウォール、１１，１２ 拡散層、１３ シリサイド層（第１のシリサイド層）、１４ シリサイド層、１５ シリサイド層（第２のシリサイド層）、１６ シリコン窒化膜、１７ コンタクト層間膜（第１のコンタクト層）、１８，１９，２０ ドープトポリシリコン（第１のプラグ）、２１ コンタクト層間膜（第２のコンタクト層間膜、第２の絶縁膜）、２２，２３，２４ バリアメタル、２５，２６，２７ Ｗプラグ（第２のプラグ）、２８ シリコン窒化膜（絶縁膜）、２９ ストレージノード層間膜、３０ ストレージノード電極、３１ キャパシタ誘電体膜、３２ セルプレート電極、３３ コンタクト層間膜、３４ バリアメタル、３５ アルミ配線、３６ ＡＲＣ膜、３７ コンタクトの開口部（コンタクトホール）、３８，３９，４０，４１，４２ コンタクトの開口部、４３ ドープトポリシリコン（第１のプラグ）、４４ シリコン窒化膜（第１の絶縁膜、絶縁膜）、４５ バリアメタル、４６ Ｗプラグ（第２のプラグ）、４７，５１，５３ バリアメタル、４８，５２，５４ Ｗプラグ（第１のプラグ）、４９，５０ シリサイド層、５５ バリアメタル、５６ Ｗプラグ（第１のプラグ）。
【特許請求の範囲】
【請求項１】
ＤＲＡＭとＳＲＡＭとが混載する半導体装置であって、
主表面を有する半導体基板において、前記ＳＲＡＭが形成されるＳＲＡＭ形成領域に形成された第１ゲート電極と、
前記第１ゲート電極に隣接するように、前記半導体基板の表面に形成された第１拡散層と、
前記第１拡散層の表面に形成された第１シリサイド層と、
前記第１ゲート電極の表面に形成された第２シリサイド層と、
前記半導体基板において、前記ＤＲＡＭが形成されるＤＲＡＭ形成領域に形成された第２ゲート電極と、
前記第２ゲート電極を挟むように、前記半導体基板の表面に形成された第２拡散層および第３拡散層と、
前記ＳＲＡＭ形成領域および前記ＤＲＡＭ形成領域において、前記第１ゲート電極および前記第２ゲート電極を覆うように、前記半導体基板上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜の上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜の上に形成された第１配線層と、
前記ＳＲＡＭ形成領域に位置する前記第１層間絶縁膜の部分の上面から前記第１層間絶縁膜を貫通するように形成され、前記第１シリサイド層と前記第２シリサイド層とを電気的に接続するシェアードコンタクトと、
前記第２層間絶縁膜の上面から前記第２層間絶縁膜を貫通するように形成され、前記第１配線層と前記シェアードコンタクトとを電気的に接続する第１コンタクトと、
前記ＤＲＡＭ形成領域に位置する前記第１層間絶縁膜の部分の上面から前記第１層間絶縁膜を貫通するように形成され、前記第２拡散層とビット線とを電気的に接続する下部コンタクトと、
前記第１層間絶縁膜の上面から前記第１層間絶縁膜を貫通するように形成され、前記第３拡散層に電気的に接続されるストレージノードコンタクトと、
前記第１層間絶縁膜の上で、かつ、前記第２層間絶縁膜の上面よりも下方の領域に形成され、前記ストレージノードコンタクトに電気的に接続されるキャパシタと
を備えた、半導体装置。
【請求項２】
前記ＳＲＡＭ形成領域において、前記第１拡散層と距離を隔てるように形成された第４拡散層と、
前記第４拡散層の表面に形成された第３シリサイド層と、
前記第１層間絶縁膜および前記第２層間絶縁膜を貫通するように形成され、前記第３シリサイド層と前記第１配線層とを電気的に接続する第２コンタクトと
を備え、
前記第２コンタクトは、前記第１層間絶縁膜を貫通するように形成された第１プラグと前記第２層間絶縁膜を貫通するように形成された第２プラグとを含むスタックトコンタクトである、請求項１記載の半導体装置。
【請求項３】
前記第２拡散層の表面に形成された第４シリサイド層と、
前記第３拡散層の表面に形成された第５シリサイド層と、
前記第２ゲート電極の表面に形成された第６シリサイド層と
をさらに備え、
前記シェアードコンタクト、前記第１コンタクト、前記下部コンタクトおよび前記ストレージノードコンタクトのそれぞれは、タングステンを含む金属から形成され、
前記キャパシタのストレージノードは金属を含み、
前記下部コンタクトは、前記第４シリサイド層に電気的に接続され、
前記ストレージノードコンタクトは、前記第５シリサイド層に電気的に接続された、請求項１または２に記載の半導体装置。
【請求項４】
前記第２層間絶縁膜は、
前記第１層間絶縁膜の表面に接触するように形成された第１絶縁膜と、
前記第１絶縁膜上に積層された第２絶縁膜と
を含み、
前記第１絶縁膜と前記第２絶縁膜とは、同一エッチング条件に対してエッチングレートが互いに異なる、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第１絶縁膜はシリコン窒化膜であり、
前記第２絶縁膜はシリコン酸化膜である、請求項４記載の半導体装置。
【請求項１】
ＤＲＡＭとＳＲＡＭとが混載する半導体装置であって、
主表面を有する半導体基板において、前記ＳＲＡＭが形成されるＳＲＡＭ形成領域に形成された第１ゲート電極と、
前記第１ゲート電極に隣接するように、前記半導体基板の表面に形成された第１拡散層と、
前記第１拡散層の表面に形成された第１シリサイド層と、
前記第１ゲート電極の表面に形成された第２シリサイド層と、
前記半導体基板において、前記ＤＲＡＭが形成されるＤＲＡＭ形成領域に形成された第２ゲート電極と、
前記第２ゲート電極を挟むように、前記半導体基板の表面に形成された第２拡散層および第３拡散層と、
前記ＳＲＡＭ形成領域および前記ＤＲＡＭ形成領域において、前記第１ゲート電極および前記第２ゲート電極を覆うように、前記半導体基板上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜の上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜の上に形成された第１配線層と、
前記ＳＲＡＭ形成領域に位置する前記第１層間絶縁膜の部分の上面から前記第１層間絶縁膜を貫通するように形成され、前記第１シリサイド層と前記第２シリサイド層とを電気的に接続するシェアードコンタクトと、
前記第２層間絶縁膜の上面から前記第２層間絶縁膜を貫通するように形成され、前記第１配線層と前記シェアードコンタクトとを電気的に接続する第１コンタクトと、
前記ＤＲＡＭ形成領域に位置する前記第１層間絶縁膜の部分の上面から前記第１層間絶縁膜を貫通するように形成され、前記第２拡散層とビット線とを電気的に接続する下部コンタクトと、
前記第１層間絶縁膜の上面から前記第１層間絶縁膜を貫通するように形成され、前記第３拡散層に電気的に接続されるストレージノードコンタクトと、
前記第１層間絶縁膜の上で、かつ、前記第２層間絶縁膜の上面よりも下方の領域に形成され、前記ストレージノードコンタクトに電気的に接続されるキャパシタと
を備えた、半導体装置。
【請求項２】
前記ＳＲＡＭ形成領域において、前記第１拡散層と距離を隔てるように形成された第４拡散層と、
前記第４拡散層の表面に形成された第３シリサイド層と、
前記第１層間絶縁膜および前記第２層間絶縁膜を貫通するように形成され、前記第３シリサイド層と前記第１配線層とを電気的に接続する第２コンタクトと
を備え、
前記第２コンタクトは、前記第１層間絶縁膜を貫通するように形成された第１プラグと前記第２層間絶縁膜を貫通するように形成された第２プラグとを含むスタックトコンタクトである、請求項１記載の半導体装置。
【請求項３】
前記第２拡散層の表面に形成された第４シリサイド層と、
前記第３拡散層の表面に形成された第５シリサイド層と、
前記第２ゲート電極の表面に形成された第６シリサイド層と
をさらに備え、
前記シェアードコンタクト、前記第１コンタクト、前記下部コンタクトおよび前記ストレージノードコンタクトのそれぞれは、タングステンを含む金属から形成され、
前記キャパシタのストレージノードは金属を含み、
前記下部コンタクトは、前記第４シリサイド層に電気的に接続され、
前記ストレージノードコンタクトは、前記第５シリサイド層に電気的に接続された、請求項１または２に記載の半導体装置。
【請求項４】
前記第２層間絶縁膜は、
前記第１層間絶縁膜の表面に接触するように形成された第１絶縁膜と、
前記第１絶縁膜上に積層された第２絶縁膜と
を含み、
前記第１絶縁膜と前記第２絶縁膜とは、同一エッチング条件に対してエッチングレートが互いに異なる、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第１絶縁膜はシリコン窒化膜であり、
前記第２絶縁膜はシリコン酸化膜である、請求項４記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１１−４９６０１（Ｐ２０１１−４９６０１Ａ）
【公開日】平成２３年３月１０日（２０１１．３．１０）
【国際特許分類】
【出願番号】特願２０１０−２７０４５５（Ｐ２０１０−２７０４５５）
【出願日】平成２２年１２月３日（２０１０．１２．３）
【分割の表示】特願２００１−２０６７８６（Ｐ２００１−２０６７８６）の分割
【原出願日】平成１３年７月６日（２００１．７．６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年３月１０日（２０１１．３．１０）
【国際特許分類】
【出願日】平成２２年１２月３日（２０１０．１２．３）
【分割の表示】特願２００１−２０６７８６（Ｐ２００１−２０６７８６）の分割
【原出願日】平成１３年７月６日（２００１．７．６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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