半導体装置の製造方法
【課題】半導体装置の製造過程において生じるウエハ外周部分からのパーティクルの発生を防止し、十分な歩留りを実現する。
【解決手段】ウエハにゲート電極となる導電膜４、５を形成する第一工程と、導電膜４、５の中の、ウエハの外周部分に形成された導電膜４、５の上に選択的に保護膜７を形成する第二工程と、導電膜４、５の上に第一レジストパターンを形成し、前記第一レジストパターンをマスクとして導電膜４、５をエッチングすることにより、ゲート電極を形成する第三工程と、前記ゲート電極を覆う層間絶縁膜を形成する第四工程と、前記層間絶縁膜の上に第二レジストパターンを形成し、前記第二レジストパターンをマスクとして前記層間絶縁膜をエッチングすることにより、コンタクトホールを形成する第五工程と、を有する半導体装置の製造方法を提供する。
【解決手段】ウエハにゲート電極となる導電膜４、５を形成する第一工程と、導電膜４、５の中の、ウエハの外周部分に形成された導電膜４、５の上に選択的に保護膜７を形成する第二工程と、導電膜４、５の上に第一レジストパターンを形成し、前記第一レジストパターンをマスクとして導電膜４、５をエッチングすることにより、ゲート電極を形成する第三工程と、前記ゲート電極を覆う層間絶縁膜を形成する第四工程と、前記層間絶縁膜の上に第二レジストパターンを形成し、前記第二レジストパターンをマスクとして前記層間絶縁膜をエッチングすることにより、コンタクトホールを形成する第五工程と、を有する半導体装置の製造方法を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造過程において、パーティクルが発生するという問題がある。特に、製造工程中にダメージを受けやすいウエハの外周部分においては、パーティクルが発生しやすい。発生したパーティクルがウエハに付着してしまうと、十分な歩留りを実現することができない。
【０００３】
ウエハの外周部分からのパーティクル発生を防止する手段としては、例えば特許文献１に開示されたものがある。特許文献１に記載の半導体基板の処理方法は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成されたＳＯＩ層を薄膜化する処理を実行する際に、ウエハの外周部分において生じるＳＯＩ層の剥離に起因するパーティクルの発生を防止するものである。
【０００４】
具体的には、ＳＯＩ層を薄膜化する処理を実行する前に、ウエハの外周部分のＳＯＩ層を完全に酸化してしまうことで、上述した問題を解決するよう構成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１１１５８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置の製造過程においては、トランジスタを形成し、このトランジスタを層間絶縁膜で覆った後、この層間絶縁膜を貫くコンタクトホールを形成する工程においても、ウエハの外周部分からパーティクルが発生する可能性がある。以下、図１８乃至２１を用いて説明する。各図の（ａ）は、ウエハの外周部分でない部分の断面概略図を示しており、各図の（ｂ）は、ウエハの外周部分付近の断面概略図を示している。
【０００７】
まず、図１８に示すように、ウエハのシリコン基板１００上にＬＯＣＯＳ酸化膜２００を形成し、分離されたトランジスタ領域にさらにゲート酸化膜３００を形成する。次に、ゲート酸化膜３００の上に、ゲート電極となる例えば多結晶シリコン層４００を形成する。形成方法としては一般的に減圧ＣＶＤ法を用いるが、この方法の場合、シリコン基板１００の表面側、裏面側の両面に多結晶シリコン層４００が形成される。裏面側の多結晶シリコン層４００は、必要に応じて除去されるが、ここでは、除去しない場合を例に説明する。その後、スパッタリング法により、シリサイド膜５００を表面側の多結晶シリコン層４００の上のみに形成する。
【０００８】
次に、ゲート電極となる多結晶シリコン層４００およびシリサイド膜５００を覆うレジストパターン６００をシリサイド膜５００の上に形成し、このレジストパターン６００をマスクとして、多結晶シリコン層４００およびシリサイド膜５００をエッチングすることにより、図１９に示す状態が得られる。この時、図１９（ｂ）に示すように、ウエハの外周部分には、多結晶シリコン層４００のエッチング残りが存在する。
【０００９】
その後、図２０に示すように、トランジスタ領域にイオン注入を用いてＬＤＤ領域１１００を形成後、シリコン酸化膜（図示せず）を形成し、エッチバックによりゲート電極の側壁にサイドウォール１０００を形成する。その後、ＬＤＤ領域１１００にイオン注入することでソース領域およびドレイン領域を形成し、このトランジスタを覆う単層または複層の層間絶縁膜８００を形成する。そして、層間絶縁膜８００を貫くコンタクトホールを形成するため、層間絶縁膜８００の上にレジストパターン９００を形成する。なお、ウエハの外周部分にレジストを残しておくと、キャリアへの付着などにより発塵の原因となるので、図２０（ｂ）に示すように、ウエハの外周部分にレジストは形成しない。
【００１０】
その後、レジストパターン９００をマスクとして層間絶縁膜８００をエッチングし、レジストパターン９００を取り除くと、図２１に示すような状態となる。
【００１１】
ここで、図２０に示す状態から、レジストパターン９００をマスクとして層間絶縁膜８００をエッチングすると、ウエハの外周部分（図２０（ｂ））においては、レジストパターン９００に覆われていない層間絶縁膜８００がエッチングされ、酸化膜２００、３００および多結晶シリコン層４００が露出する。そして、層間絶縁膜８００のエッチング処理により露出した酸化膜２００、３００も、このエッチング処理によりエッチングされ、図２１（ｂ）のＡに示すような、シリコン基板１００が部分的に剥き出しとなった状態となってしまう。このため、ウエハの外周部分（図２０（ｂ））に残った多結晶シリコン層４００が剥がれやすくなり、パーティクルの原因となってしまう。例えば、その後の製造工程においてウエハの外周部分に何らかの負荷が加わると、ウエハの外周部分に残っている多結晶シリコン層４００が容易に剥がれてしまう。
【００１２】
ここでの図１８乃至２１を用いた説明はウエハの裏面側に形成された多結晶シリコン層４００を除去しない例であったが、これを除去した場合においても、同様の問題が生じる。
【課題を解決するための手段】
【００１３】
本発明によれば、ウエハにゲート電極となる導電膜を形成する第一工程と、前記導電膜の中の、前記ウエハの外周部分に形成された前記導電膜の上に選択的に保護膜を形成する第二工程と、前記導電膜の上に第一レジストパターンを形成し、前記第一レジストパターンをマスクとして前記導電膜をエッチングすることにより、ゲート電極を形成する第三工程と、前記ゲート電極を覆う層間絶縁膜を形成する第四工程と、前記層間絶縁膜の上に第二レジストパターンを形成し、前記第二レジストパターンをマスクとして前記層間絶縁膜をエッチングすることにより、コンタクトホールを形成する第五工程と、を有する半導体装置の製造方法が提供される。
【００１４】
本発明によれば、導電膜をエッチングする前に、ウエハの外周部分に形成された導電膜の上にレジストマスクと異なる保護膜を形成する。この保護膜により、レジストマスクを形成できない部分の導電膜をも、エッチングされず残すことが可能となる。
【００１５】
その結果、層間絶縁膜にコンタクトホールを形成する処理において、前記残された導電膜がマスクとなることで、この導電膜の下に形成された酸化膜が除去されるのを回避でき、その下に存在するシリコン基板が部分的に剥き出しになるのを回避することができる。
【発明の効果】
【００１６】
半導体装置の製造過程において生じるウエハ外周部分からのパーティクルの発生を防止し、十分な歩留りが実現される。
【図面の簡単な説明】
【００１７】
【図１】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図２】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図３】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図４】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図５】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図６】本実施形態の半導体装置の製造方法の処理の流れの一例を示すフローチャート図である。
【図７】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図８】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図９】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図１０】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図１１】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図１２】本実施形態の半導体装置の製造方法の処理の流れの一例を示すフローチャート図である。
【図１３】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図１４】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図１５】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図１６】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図１７】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図１８】半導体装置の製造過程の一例を示す概略図である。
【図１９】半導体装置の製造過程の一例を示す概略図である。
【図２０】半導体装置の製造過程の一例を示す概略図である。
【図２１】半導体装置の製造過程の一例を示す概略図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について、図面を用いて説明する。すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。なお、図１乃至５、７乃至１１、１３乃至２１を用いた説明においては、図中上側のウエハ面を表面、図中下側のウエハ面を裏面と定義して説明する。
【００１９】
本実施形態の半導体装置の製造方法は、ウエハにゲート電極となる導電膜を形成する第一工程と、前記導電膜の中の、前記ウエハの外周部分に形成された前記導電膜の上に選択的に保護膜を形成する第二工程と、前記導電膜の上に第一レジストパターンを形成し、前記第一レジストパターンをマスクとして前記導電膜をエッチングすることにより、ゲート電極を形成する第三工程と、前記ゲート電極を覆う層間絶縁膜を形成する第四工程と、前記層間絶縁膜の上に第二レジストパターンを形成し、前記第二レジストパターンをマスクとして前記層間絶縁膜をエッチングすることにより、コンタクトホールを形成する第五工程と、を有する。
【００２０】
なお、本実施形態における必須の工程は第一工程乃至第五工程であり、以下の例で説明するその他の工程は、その他の適当な処理内容に変更することも可能である。
＜実施形態１＞
【００２１】
本実施形態の半導体装置の製造方法の処理の流れの一例を、図６のフローチャート図、および、図１乃至５を用いて説明する。図１乃至５の（ａ）は、ウエハの外周部分でない部分の断面概略図を示しており、各図の（ｂ）は、ウエハの外周部分付近の断面概略図を示している。
【００２２】
まず、図１（ａ）に示すように、ウエハのシリコン基板１上のＬＯＣＯＳ酸化膜２で分離されたトランジスタ領域にゲート酸化膜３を形成する（Ｓ１０）。
【００２３】
例えば、熱酸化法を用いて、ゲート酸化膜３を形成する。この方法によれば、ウエハの裏面にもゲート酸化膜３が形成されるほか、図１（ｂ）に示すように、ウエハの外周部分においてもゲート酸化膜３が形成される。
【００２４】
次に、図１（ａ）に示すように、ゲート酸化膜３の上に、ゲート電極となる導電膜４、５を形成する（Ｓ２０：第一工程）。
【００２５】
例えば、まず、減圧ＣＶＤ法を用いて、ゲート酸化膜３の上に多結晶シリコン層４を形成する。この方法によれば、ウエハの裏面側にも多結晶シリコン層４が形成されるほか、図１（ｂ）に示すように、ウエハの外周部分においても多結晶シリコン層４が形成される。その後、例えばスパッタリング法を用いて、図１（ａ）（ｂ）に示すようにウエハの表面側のみにシリサイド膜５を形成する。シリサイドとしては、タングステンシリサイド、チタンシリサイド、コバルトシリサイドなどを使用することができる。
【００２６】
なお、導電膜４、５は、一以上の膜からなるとともに、少なくとも多結晶シリコン層４を有するのが望ましい。すなわち、ここでは導電膜４、５として多結晶シリコン層４と、シリサイド膜５を形成する例を説明したが、シリサイド膜５を有さない構成とすることも可能である。この例については、以下で説明する。
【００２７】
次に、図２（ａ）（ｂ）に示すように、導電膜４、５の中の、ウエハの外周部分に形成された導電膜４、５の上に選択的に保護膜７を形成する（Ｓ３０、Ｓ４０：第二工程）。保護膜７は、以降の工程である導電膜４、５をエッチングする工程（Ｓ８０）を行う際に除去されない性能を有する。例えば、導電膜４、５に多結晶シリコン層４を有する構成とする場合、保護膜７は酸化膜とすることができる。
【００２８】
このような保護膜７の形成方法は、例えば以下のようにして実現することができる。まず、ＣＶＤ法を用いて、図１（ａ）（ｂ）に示すようにウエハの表面側およびウエハの外周部分に保護膜７を形成する（Ｓ３０）。その後、ウエハの外周部分に形成された保護膜７を残し、他の部分の保護膜７を除去する（Ｓ４０）ことで、図２（ａ）（ｂ）に示す状態が得られる。保護膜７はＣＶＤ装置の機種によってはウエハ裏面側にも形成される。なお、図においてはウエハ裏面側に保護膜７が形成されていない例を示しているが、ウエハ裏面側に保護膜７が形成される場合においても同様にして本実施形態を実現することができる。
【００２９】
ウエハの外周部分に形成された保護膜７を残し、他の部分の保護膜７を除去する手段としては、例えば、クランプを用いて、図１（ａ）（ｂ）の状態のウエハの外周部分を覆い、このクランプをマスクとして保護膜７を異方性エッチングすることで実現してもよい。なお、クランプとしてはウエハ全周を覆うタイプのものが望ましい。また、ウエハ外周を２ｍｍ程度覆うことが可能なものが望ましい。
【００３０】
なお、保護膜７の膜厚は、保護膜７を除去するためのドライエッチャーの性能に応じて任意に設計可能であるが、１５０Å程度であれば十分であると考えられる。
【００３１】
その後、図３（ａ）に示すように、導電膜４、５の上に第一レジストパターン６を形成し、第一レジストパターン６をマスクとして導電膜４、５をエッチングすることにより、ゲート電極を形成する（Ｓ５０、Ｓ６０、Ｓ７０、Ｓ８０：第三工程）。
【００３２】
例えば、導電膜４、５の上にレジストを塗布後（Ｓ５０）、図３（ａ）に示すような第一レジストパターン６を形成するためのフォトマスク越しにレジストを露光し（Ｓ６０）、現像する（Ｓ７０）。そして、図３（ａ）に示すような第一レジストパターン６をマスクとして、導電膜４、５を異方性エッチング（例：プラズマエッチング）することで（Ｓ８０）、図３（ａ）に示す状態を得る。そして、第一レジストパターン６を除去することで、ゲート電極が得られる。なお、第一レジストパターン６をマスクとして、導電膜４、５を異方性エッチングする処理（Ｓ８０）により、ウエハの外周部分に形成された保護膜７が除去されることはないので、図３（ｂ）に示すように、保護膜７に覆われた導電膜４、５はそのまま残る。
【００３３】
その後、図４（ａ）に示すようなトランジスタを形成する（Ｓ９０）。
【００３４】
例えば、トランジスタ領域にイオン注入を用いてＬＤＤ領域１１を形成後、シリコン酸化膜（図示せず）を形成し、エッチバックによりゲート電極の側壁にサイドウォール１０を形成する。その後、ＬＤＤ領域１１にイオン注入することでソース領域およびドレイン領域を形成する。
【００３５】
その後、図４（ａ）に示すような、第三工程で形成したゲート電極を覆う単層または複層の層間絶縁膜８を形成する（Ｓ１００：第四工程）。
【００３６】
例えば、ＣＶＤ法を用い、ゲート電極を覆う層間絶縁膜８として酸化絶縁膜し、この酸化絶縁膜を、ケミカルメカニカルポリッシングなどを用いて平坦化する。
【００３７】
その後、図４（ａ）に示すように、層間絶縁膜８の上に第二レジストパターン９を形成し、第二レジストパターン９をマスクとして層間絶縁膜８をエッチングすることにより、図５（ａ）に示すようなコンタクトホールを形成する（Ｓ１１０：第五工程）。
【００３８】
例えば、層間絶縁膜８の上にレジストを塗布後、図４（ａ）（ｂ）に示すような第二レジストパターン９を形成するためのフォトマスク越しにレジストを露光し、現像する。なお、ウエハの外周部分にレジストを残しておくと、キャリアへの付着などにより発塵の原因となる。よって、図４（ｂ）に示すように、ウエハの外周部分にレジストは形成しない。次に、図４（ａ）に示すような第二レジストパターン９をマスクとして、層間絶縁膜８を異方性エッチング（例：プラズマエッチング）する。その後、第二レジストパターン９を除去すると、図５（ａ）（ｂ）に示す状態が得られる。
【００３９】
なお、層間絶縁膜８を異方性エッチングする処理を行うと、ウエハの外周部分（図４（ｂ））においては、第二レジストパターン９に覆われていない層間絶縁膜８が除去され、露出した保護膜（酸化膜）７も除去される。しかし、保護膜７が除去されることにより露出した導電膜（例：多結晶シリコン層）４が除去されることはないので、シリコン基板１が剥き出しとなることはない。
【００４０】
この後、コンタクトビアの形成、配線の形成などが行われるが、ここでの説明は省略する。
＜実施形態２＞
【００４１】
本実施形態の半導体装置の製造方法の処理の流れの他の一例を、図１２のフローチャート図、および、図７乃至１１を用いて説明する。図７乃至１１の（ａ）は、ウエハの外周部分でない部分の断面概略図を示しており、各図の（ｂ）は、ウエハの外周部分付近の断面概略図を示している。
【００４２】
実施形態２の例は、ウエハの裏面に形成されたゲート酸化膜３および多結晶シリコン層４を取り除く点で、実施形態１の例とは異なる。
【００４３】
まず、図７（ａ）に示すように、ウエハのシリコン基板１上のＬＯＣＯＳ酸化膜２で分離されたトランジスタ領域にゲート酸化膜３を形成する（Ｓ１０）。
【００４４】
例えば、熱酸化法を用いて、ゲート酸化膜３を形成する。この方法によれば、ウエハの裏面にもゲート酸化膜３が形成されるほか、図７（ｂ）に示すように、ウエハの外周部分においてもゲート酸化膜３が形成される。
【００４５】
次に、図７（ａ）に示すように、ゲート酸化膜３の上に、ゲート電極となる導電膜４、５を形成する（Ｓ２０：第一工程）。
【００４６】
例えば、まず、減圧ＣＶＤ法を用いて、ゲート酸化膜３の上に多結晶シリコン層４を形成する。この方法によれば、ウエハの裏面側にも多結晶シリコン層４が形成されるほか、図７（ｂ）に示すように、ウエハの外周部分においても多結晶シリコン層４が形成される。その後、例えばスパッタリング法を用いて、図７（ａ）（ｂ）に示すようにウエハの表面側のみにシリサイド膜５を形成する。シリサイドとしては、タングステンシリサイド、チタンシリサイド、コバルトシリサイドなどを使用することができる。
【００４７】
なお、導電膜４、５は、一以上の膜からなるとともに、少なくとも多結晶シリコン層４を有するのが望ましい。すなわち、ここでは導電膜４、５として多結晶シリコン層４と、シリサイド膜５を形成する例を説明したが、シリサイド膜５を有さない構成とすることも可能である。この例については、以下で説明する。
【００４８】
次に、ウエハの表面全面にレジスト（図示せず）を塗布し（Ｓ２１）、ウエハの裏面の多結晶シリコン層４をエッチングする（Ｓ２２）。その後、Ｓ２１で塗布したウエハの表面のレジスト（図示せず）を剥離し（Ｓ２３）、ウエハの裏面のゲート酸化膜３をエッチングする（Ｓ２４）。これにより、図７（ａ）（ｂ）に示す状態が得られる。なお、多結晶シリコン層４のエッチングや、ゲート酸化膜３のエッチングは、従来技術を利用して実現できる。
【００４９】
この後は、実施形態１と同様にして、Ｓ３０以降の処理が行われる。ここでの詳細な説明は省略する。
【００５０】
なお、上述した例では、ウエハ表面に形成された多結晶シリコン層４の上にシリサイド膜５を形成した後、ウエハ裏面に形成された多結晶シリコン層４およびゲート酸化膜３を除去したが、ウエハ裏面に形成された多結晶シリコン層４およびゲート酸化膜３を除去した後に、ウエハ表面に形成された多結晶シリコン層４の上にシリサイド膜５を形成してもよい。
＜実施形態３＞
【００５１】
本実施形態の半導体装置の製造方法の処理の流れの他の一例を、図６のフローチャート図、および、図１３乃至１７を用いて説明する。図１３乃至１７の（ａ）は、ウエハの外周部分でない部分の断面概略図を示しており、各図の（ｂ）は、ウエハの外周部分付近の断面概略図を示している。
【００５２】
実施形態３の例は、導電膜として多結晶シリコン層４を形成し、シリサイド膜５は形成しない点で、実施形態１の例とは異なる。
【００５３】
まず、図１３（ａ）に示すように、ウエハのシリコン基板１上のＬＯＣＯＳ酸化膜２で分離されたトランジスタ領域にゲート酸化膜３を形成する（Ｓ１０）。
【００５４】
例えば、熱酸化法を用いて、ゲート酸化膜３を形成する。この方法によれば、ウエハの裏面にもゲート酸化膜３が形成されるほか、図１３（ｂ）に示すように、ウエハの外周部分においてもゲート酸化膜３が形成される。
【００５５】
次に、図１３（ａ）に示すように、ゲート酸化膜３の上に、ゲート電極となる導電膜４を形成する（Ｓ２０：第一工程）。
【００５６】
例えば、減圧ＣＶＤ法を用いて、ゲート酸化膜３の上に多結晶シリコン層４を形成する。この方法によれば、ウエハの裏面側にも多結晶シリコン層４が形成されるほか、図１３（ｂ）に示すように、ウエハの外周部分においても多結晶シリコン層４が形成される。
【００５７】
この後は、実施形態１と同様にして、Ｓ３０以降の処理が行われる。なお、この後、実施形態２のＳ２１以降の処理を行うことも可能である。ここでのこれ以降の処理の説明は省略する。
【００５８】
以上、本実施形態の半導体装置の製造方法によれば、シリコン基板１が剥き出しとなるのを防止できるので、その後の工程でシリコン基板１に何らかの負荷が加わり、ウエハの外周部分に残っている多結晶シリコン層４が剥がれ、パーティクルが発生するという問題を回避することができる。
また、ウエハの裏面に形成された多結晶シリコン層４を取り除くことで、ウエハの裏面に形成された多結晶シリコン層４の剥がれによる、パーティクルの発生をも回避することができる。
【符号の説明】
【００５９】
１ シリコン基板
２ ＬＯＣＯＳ酸化膜
３ ゲート酸化膜
４ 多結晶シリコン層
５ シリサイド膜
６ 第一レジストパターン
７ 保護膜
８ 層間絶縁膜
９ 第二レジストパターン
１０ サイドウォール
１１ ＬＤＤ領域
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造過程において、パーティクルが発生するという問題がある。特に、製造工程中にダメージを受けやすいウエハの外周部分においては、パーティクルが発生しやすい。発生したパーティクルがウエハに付着してしまうと、十分な歩留りを実現することができない。
【０００３】
ウエハの外周部分からのパーティクル発生を防止する手段としては、例えば特許文献１に開示されたものがある。特許文献１に記載の半導体基板の処理方法は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成されたＳＯＩ層を薄膜化する処理を実行する際に、ウエハの外周部分において生じるＳＯＩ層の剥離に起因するパーティクルの発生を防止するものである。
【０００４】
具体的には、ＳＯＩ層を薄膜化する処理を実行する前に、ウエハの外周部分のＳＯＩ層を完全に酸化してしまうことで、上述した問題を解決するよう構成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１１１５８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置の製造過程においては、トランジスタを形成し、このトランジスタを層間絶縁膜で覆った後、この層間絶縁膜を貫くコンタクトホールを形成する工程においても、ウエハの外周部分からパーティクルが発生する可能性がある。以下、図１８乃至２１を用いて説明する。各図の（ａ）は、ウエハの外周部分でない部分の断面概略図を示しており、各図の（ｂ）は、ウエハの外周部分付近の断面概略図を示している。
【０００７】
まず、図１８に示すように、ウエハのシリコン基板１００上にＬＯＣＯＳ酸化膜２００を形成し、分離されたトランジスタ領域にさらにゲート酸化膜３００を形成する。次に、ゲート酸化膜３００の上に、ゲート電極となる例えば多結晶シリコン層４００を形成する。形成方法としては一般的に減圧ＣＶＤ法を用いるが、この方法の場合、シリコン基板１００の表面側、裏面側の両面に多結晶シリコン層４００が形成される。裏面側の多結晶シリコン層４００は、必要に応じて除去されるが、ここでは、除去しない場合を例に説明する。その後、スパッタリング法により、シリサイド膜５００を表面側の多結晶シリコン層４００の上のみに形成する。
【０００８】
次に、ゲート電極となる多結晶シリコン層４００およびシリサイド膜５００を覆うレジストパターン６００をシリサイド膜５００の上に形成し、このレジストパターン６００をマスクとして、多結晶シリコン層４００およびシリサイド膜５００をエッチングすることにより、図１９に示す状態が得られる。この時、図１９（ｂ）に示すように、ウエハの外周部分には、多結晶シリコン層４００のエッチング残りが存在する。
【０００９】
その後、図２０に示すように、トランジスタ領域にイオン注入を用いてＬＤＤ領域１１００を形成後、シリコン酸化膜（図示せず）を形成し、エッチバックによりゲート電極の側壁にサイドウォール１０００を形成する。その後、ＬＤＤ領域１１００にイオン注入することでソース領域およびドレイン領域を形成し、このトランジスタを覆う単層または複層の層間絶縁膜８００を形成する。そして、層間絶縁膜８００を貫くコンタクトホールを形成するため、層間絶縁膜８００の上にレジストパターン９００を形成する。なお、ウエハの外周部分にレジストを残しておくと、キャリアへの付着などにより発塵の原因となるので、図２０（ｂ）に示すように、ウエハの外周部分にレジストは形成しない。
【００１０】
その後、レジストパターン９００をマスクとして層間絶縁膜８００をエッチングし、レジストパターン９００を取り除くと、図２１に示すような状態となる。
【００１１】
ここで、図２０に示す状態から、レジストパターン９００をマスクとして層間絶縁膜８００をエッチングすると、ウエハの外周部分（図２０（ｂ））においては、レジストパターン９００に覆われていない層間絶縁膜８００がエッチングされ、酸化膜２００、３００および多結晶シリコン層４００が露出する。そして、層間絶縁膜８００のエッチング処理により露出した酸化膜２００、３００も、このエッチング処理によりエッチングされ、図２１（ｂ）のＡに示すような、シリコン基板１００が部分的に剥き出しとなった状態となってしまう。このため、ウエハの外周部分（図２０（ｂ））に残った多結晶シリコン層４００が剥がれやすくなり、パーティクルの原因となってしまう。例えば、その後の製造工程においてウエハの外周部分に何らかの負荷が加わると、ウエハの外周部分に残っている多結晶シリコン層４００が容易に剥がれてしまう。
【００１２】
ここでの図１８乃至２１を用いた説明はウエハの裏面側に形成された多結晶シリコン層４００を除去しない例であったが、これを除去した場合においても、同様の問題が生じる。
【課題を解決するための手段】
【００１３】
本発明によれば、ウエハにゲート電極となる導電膜を形成する第一工程と、前記導電膜の中の、前記ウエハの外周部分に形成された前記導電膜の上に選択的に保護膜を形成する第二工程と、前記導電膜の上に第一レジストパターンを形成し、前記第一レジストパターンをマスクとして前記導電膜をエッチングすることにより、ゲート電極を形成する第三工程と、前記ゲート電極を覆う層間絶縁膜を形成する第四工程と、前記層間絶縁膜の上に第二レジストパターンを形成し、前記第二レジストパターンをマスクとして前記層間絶縁膜をエッチングすることにより、コンタクトホールを形成する第五工程と、を有する半導体装置の製造方法が提供される。
【００１４】
本発明によれば、導電膜をエッチングする前に、ウエハの外周部分に形成された導電膜の上にレジストマスクと異なる保護膜を形成する。この保護膜により、レジストマスクを形成できない部分の導電膜をも、エッチングされず残すことが可能となる。
【００１５】
その結果、層間絶縁膜にコンタクトホールを形成する処理において、前記残された導電膜がマスクとなることで、この導電膜の下に形成された酸化膜が除去されるのを回避でき、その下に存在するシリコン基板が部分的に剥き出しになるのを回避することができる。
【発明の効果】
【００１６】
半導体装置の製造過程において生じるウエハ外周部分からのパーティクルの発生を防止し、十分な歩留りが実現される。
【図面の簡単な説明】
【００１７】
【図１】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図２】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図３】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図４】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図５】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図６】本実施形態の半導体装置の製造方法の処理の流れの一例を示すフローチャート図である。
【図７】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図８】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図９】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図１０】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図１１】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図１２】本実施形態の半導体装置の製造方法の処理の流れの一例を示すフローチャート図である。
【図１３】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図１４】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図１５】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図１６】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図１７】本実施形態の半導体装置の製造過程の一例を示す概略図である。
【図１８】半導体装置の製造過程の一例を示す概略図である。
【図１９】半導体装置の製造過程の一例を示す概略図である。
【図２０】半導体装置の製造過程の一例を示す概略図である。
【図２１】半導体装置の製造過程の一例を示す概略図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について、図面を用いて説明する。すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。なお、図１乃至５、７乃至１１、１３乃至２１を用いた説明においては、図中上側のウエハ面を表面、図中下側のウエハ面を裏面と定義して説明する。
【００１９】
本実施形態の半導体装置の製造方法は、ウエハにゲート電極となる導電膜を形成する第一工程と、前記導電膜の中の、前記ウエハの外周部分に形成された前記導電膜の上に選択的に保護膜を形成する第二工程と、前記導電膜の上に第一レジストパターンを形成し、前記第一レジストパターンをマスクとして前記導電膜をエッチングすることにより、ゲート電極を形成する第三工程と、前記ゲート電極を覆う層間絶縁膜を形成する第四工程と、前記層間絶縁膜の上に第二レジストパターンを形成し、前記第二レジストパターンをマスクとして前記層間絶縁膜をエッチングすることにより、コンタクトホールを形成する第五工程と、を有する。
【００２０】
なお、本実施形態における必須の工程は第一工程乃至第五工程であり、以下の例で説明するその他の工程は、その他の適当な処理内容に変更することも可能である。
＜実施形態１＞
【００２１】
本実施形態の半導体装置の製造方法の処理の流れの一例を、図６のフローチャート図、および、図１乃至５を用いて説明する。図１乃至５の（ａ）は、ウエハの外周部分でない部分の断面概略図を示しており、各図の（ｂ）は、ウエハの外周部分付近の断面概略図を示している。
【００２２】
まず、図１（ａ）に示すように、ウエハのシリコン基板１上のＬＯＣＯＳ酸化膜２で分離されたトランジスタ領域にゲート酸化膜３を形成する（Ｓ１０）。
【００２３】
例えば、熱酸化法を用いて、ゲート酸化膜３を形成する。この方法によれば、ウエハの裏面にもゲート酸化膜３が形成されるほか、図１（ｂ）に示すように、ウエハの外周部分においてもゲート酸化膜３が形成される。
【００２４】
次に、図１（ａ）に示すように、ゲート酸化膜３の上に、ゲート電極となる導電膜４、５を形成する（Ｓ２０：第一工程）。
【００２５】
例えば、まず、減圧ＣＶＤ法を用いて、ゲート酸化膜３の上に多結晶シリコン層４を形成する。この方法によれば、ウエハの裏面側にも多結晶シリコン層４が形成されるほか、図１（ｂ）に示すように、ウエハの外周部分においても多結晶シリコン層４が形成される。その後、例えばスパッタリング法を用いて、図１（ａ）（ｂ）に示すようにウエハの表面側のみにシリサイド膜５を形成する。シリサイドとしては、タングステンシリサイド、チタンシリサイド、コバルトシリサイドなどを使用することができる。
【００２６】
なお、導電膜４、５は、一以上の膜からなるとともに、少なくとも多結晶シリコン層４を有するのが望ましい。すなわち、ここでは導電膜４、５として多結晶シリコン層４と、シリサイド膜５を形成する例を説明したが、シリサイド膜５を有さない構成とすることも可能である。この例については、以下で説明する。
【００２７】
次に、図２（ａ）（ｂ）に示すように、導電膜４、５の中の、ウエハの外周部分に形成された導電膜４、５の上に選択的に保護膜７を形成する（Ｓ３０、Ｓ４０：第二工程）。保護膜７は、以降の工程である導電膜４、５をエッチングする工程（Ｓ８０）を行う際に除去されない性能を有する。例えば、導電膜４、５に多結晶シリコン層４を有する構成とする場合、保護膜７は酸化膜とすることができる。
【００２８】
このような保護膜７の形成方法は、例えば以下のようにして実現することができる。まず、ＣＶＤ法を用いて、図１（ａ）（ｂ）に示すようにウエハの表面側およびウエハの外周部分に保護膜７を形成する（Ｓ３０）。その後、ウエハの外周部分に形成された保護膜７を残し、他の部分の保護膜７を除去する（Ｓ４０）ことで、図２（ａ）（ｂ）に示す状態が得られる。保護膜７はＣＶＤ装置の機種によってはウエハ裏面側にも形成される。なお、図においてはウエハ裏面側に保護膜７が形成されていない例を示しているが、ウエハ裏面側に保護膜７が形成される場合においても同様にして本実施形態を実現することができる。
【００２９】
ウエハの外周部分に形成された保護膜７を残し、他の部分の保護膜７を除去する手段としては、例えば、クランプを用いて、図１（ａ）（ｂ）の状態のウエハの外周部分を覆い、このクランプをマスクとして保護膜７を異方性エッチングすることで実現してもよい。なお、クランプとしてはウエハ全周を覆うタイプのものが望ましい。また、ウエハ外周を２ｍｍ程度覆うことが可能なものが望ましい。
【００３０】
なお、保護膜７の膜厚は、保護膜７を除去するためのドライエッチャーの性能に応じて任意に設計可能であるが、１５０Å程度であれば十分であると考えられる。
【００３１】
その後、図３（ａ）に示すように、導電膜４、５の上に第一レジストパターン６を形成し、第一レジストパターン６をマスクとして導電膜４、５をエッチングすることにより、ゲート電極を形成する（Ｓ５０、Ｓ６０、Ｓ７０、Ｓ８０：第三工程）。
【００３２】
例えば、導電膜４、５の上にレジストを塗布後（Ｓ５０）、図３（ａ）に示すような第一レジストパターン６を形成するためのフォトマスク越しにレジストを露光し（Ｓ６０）、現像する（Ｓ７０）。そして、図３（ａ）に示すような第一レジストパターン６をマスクとして、導電膜４、５を異方性エッチング（例：プラズマエッチング）することで（Ｓ８０）、図３（ａ）に示す状態を得る。そして、第一レジストパターン６を除去することで、ゲート電極が得られる。なお、第一レジストパターン６をマスクとして、導電膜４、５を異方性エッチングする処理（Ｓ８０）により、ウエハの外周部分に形成された保護膜７が除去されることはないので、図３（ｂ）に示すように、保護膜７に覆われた導電膜４、５はそのまま残る。
【００３３】
その後、図４（ａ）に示すようなトランジスタを形成する（Ｓ９０）。
【００３４】
例えば、トランジスタ領域にイオン注入を用いてＬＤＤ領域１１を形成後、シリコン酸化膜（図示せず）を形成し、エッチバックによりゲート電極の側壁にサイドウォール１０を形成する。その後、ＬＤＤ領域１１にイオン注入することでソース領域およびドレイン領域を形成する。
【００３５】
その後、図４（ａ）に示すような、第三工程で形成したゲート電極を覆う単層または複層の層間絶縁膜８を形成する（Ｓ１００：第四工程）。
【００３６】
例えば、ＣＶＤ法を用い、ゲート電極を覆う層間絶縁膜８として酸化絶縁膜し、この酸化絶縁膜を、ケミカルメカニカルポリッシングなどを用いて平坦化する。
【００３７】
その後、図４（ａ）に示すように、層間絶縁膜８の上に第二レジストパターン９を形成し、第二レジストパターン９をマスクとして層間絶縁膜８をエッチングすることにより、図５（ａ）に示すようなコンタクトホールを形成する（Ｓ１１０：第五工程）。
【００３８】
例えば、層間絶縁膜８の上にレジストを塗布後、図４（ａ）（ｂ）に示すような第二レジストパターン９を形成するためのフォトマスク越しにレジストを露光し、現像する。なお、ウエハの外周部分にレジストを残しておくと、キャリアへの付着などにより発塵の原因となる。よって、図４（ｂ）に示すように、ウエハの外周部分にレジストは形成しない。次に、図４（ａ）に示すような第二レジストパターン９をマスクとして、層間絶縁膜８を異方性エッチング（例：プラズマエッチング）する。その後、第二レジストパターン９を除去すると、図５（ａ）（ｂ）に示す状態が得られる。
【００３９】
なお、層間絶縁膜８を異方性エッチングする処理を行うと、ウエハの外周部分（図４（ｂ））においては、第二レジストパターン９に覆われていない層間絶縁膜８が除去され、露出した保護膜（酸化膜）７も除去される。しかし、保護膜７が除去されることにより露出した導電膜（例：多結晶シリコン層）４が除去されることはないので、シリコン基板１が剥き出しとなることはない。
【００４０】
この後、コンタクトビアの形成、配線の形成などが行われるが、ここでの説明は省略する。
＜実施形態２＞
【００４１】
本実施形態の半導体装置の製造方法の処理の流れの他の一例を、図１２のフローチャート図、および、図７乃至１１を用いて説明する。図７乃至１１の（ａ）は、ウエハの外周部分でない部分の断面概略図を示しており、各図の（ｂ）は、ウエハの外周部分付近の断面概略図を示している。
【００４２】
実施形態２の例は、ウエハの裏面に形成されたゲート酸化膜３および多結晶シリコン層４を取り除く点で、実施形態１の例とは異なる。
【００４３】
まず、図７（ａ）に示すように、ウエハのシリコン基板１上のＬＯＣＯＳ酸化膜２で分離されたトランジスタ領域にゲート酸化膜３を形成する（Ｓ１０）。
【００４４】
例えば、熱酸化法を用いて、ゲート酸化膜３を形成する。この方法によれば、ウエハの裏面にもゲート酸化膜３が形成されるほか、図７（ｂ）に示すように、ウエハの外周部分においてもゲート酸化膜３が形成される。
【００４５】
次に、図７（ａ）に示すように、ゲート酸化膜３の上に、ゲート電極となる導電膜４、５を形成する（Ｓ２０：第一工程）。
【００４６】
例えば、まず、減圧ＣＶＤ法を用いて、ゲート酸化膜３の上に多結晶シリコン層４を形成する。この方法によれば、ウエハの裏面側にも多結晶シリコン層４が形成されるほか、図７（ｂ）に示すように、ウエハの外周部分においても多結晶シリコン層４が形成される。その後、例えばスパッタリング法を用いて、図７（ａ）（ｂ）に示すようにウエハの表面側のみにシリサイド膜５を形成する。シリサイドとしては、タングステンシリサイド、チタンシリサイド、コバルトシリサイドなどを使用することができる。
【００４７】
なお、導電膜４、５は、一以上の膜からなるとともに、少なくとも多結晶シリコン層４を有するのが望ましい。すなわち、ここでは導電膜４、５として多結晶シリコン層４と、シリサイド膜５を形成する例を説明したが、シリサイド膜５を有さない構成とすることも可能である。この例については、以下で説明する。
【００４８】
次に、ウエハの表面全面にレジスト（図示せず）を塗布し（Ｓ２１）、ウエハの裏面の多結晶シリコン層４をエッチングする（Ｓ２２）。その後、Ｓ２１で塗布したウエハの表面のレジスト（図示せず）を剥離し（Ｓ２３）、ウエハの裏面のゲート酸化膜３をエッチングする（Ｓ２４）。これにより、図７（ａ）（ｂ）に示す状態が得られる。なお、多結晶シリコン層４のエッチングや、ゲート酸化膜３のエッチングは、従来技術を利用して実現できる。
【００４９】
この後は、実施形態１と同様にして、Ｓ３０以降の処理が行われる。ここでの詳細な説明は省略する。
【００５０】
なお、上述した例では、ウエハ表面に形成された多結晶シリコン層４の上にシリサイド膜５を形成した後、ウエハ裏面に形成された多結晶シリコン層４およびゲート酸化膜３を除去したが、ウエハ裏面に形成された多結晶シリコン層４およびゲート酸化膜３を除去した後に、ウエハ表面に形成された多結晶シリコン層４の上にシリサイド膜５を形成してもよい。
＜実施形態３＞
【００５１】
本実施形態の半導体装置の製造方法の処理の流れの他の一例を、図６のフローチャート図、および、図１３乃至１７を用いて説明する。図１３乃至１７の（ａ）は、ウエハの外周部分でない部分の断面概略図を示しており、各図の（ｂ）は、ウエハの外周部分付近の断面概略図を示している。
【００５２】
実施形態３の例は、導電膜として多結晶シリコン層４を形成し、シリサイド膜５は形成しない点で、実施形態１の例とは異なる。
【００５３】
まず、図１３（ａ）に示すように、ウエハのシリコン基板１上のＬＯＣＯＳ酸化膜２で分離されたトランジスタ領域にゲート酸化膜３を形成する（Ｓ１０）。
【００５４】
例えば、熱酸化法を用いて、ゲート酸化膜３を形成する。この方法によれば、ウエハの裏面にもゲート酸化膜３が形成されるほか、図１３（ｂ）に示すように、ウエハの外周部分においてもゲート酸化膜３が形成される。
【００５５】
次に、図１３（ａ）に示すように、ゲート酸化膜３の上に、ゲート電極となる導電膜４を形成する（Ｓ２０：第一工程）。
【００５６】
例えば、減圧ＣＶＤ法を用いて、ゲート酸化膜３の上に多結晶シリコン層４を形成する。この方法によれば、ウエハの裏面側にも多結晶シリコン層４が形成されるほか、図１３（ｂ）に示すように、ウエハの外周部分においても多結晶シリコン層４が形成される。
【００５７】
この後は、実施形態１と同様にして、Ｓ３０以降の処理が行われる。なお、この後、実施形態２のＳ２１以降の処理を行うことも可能である。ここでのこれ以降の処理の説明は省略する。
【００５８】
以上、本実施形態の半導体装置の製造方法によれば、シリコン基板１が剥き出しとなるのを防止できるので、その後の工程でシリコン基板１に何らかの負荷が加わり、ウエハの外周部分に残っている多結晶シリコン層４が剥がれ、パーティクルが発生するという問題を回避することができる。
また、ウエハの裏面に形成された多結晶シリコン層４を取り除くことで、ウエハの裏面に形成された多結晶シリコン層４の剥がれによる、パーティクルの発生をも回避することができる。
【符号の説明】
【００５９】
１ シリコン基板
２ ＬＯＣＯＳ酸化膜
３ ゲート酸化膜
４ 多結晶シリコン層
５ シリサイド膜
６ 第一レジストパターン
７ 保護膜
８ 層間絶縁膜
９ 第二レジストパターン
１０ サイドウォール
１１ ＬＤＤ領域
【特許請求の範囲】
【請求項１】
ウエハにゲート電極となる導電膜を形成する第一工程と、
前記導電膜の中の、前記ウエハの外周部分に形成された前記導電膜の上に選択的に保護膜を形成する第二工程と、
前記導電膜の上に第一レジストパターンを形成し、前記第一レジストパターンをマスクとして前記導電膜をエッチングすることにより、ゲート電極を形成する第三工程と、
前記ゲート電極を覆う層間絶縁膜を形成する第四工程と、
前記層間絶縁膜の上に第二レジストパターンを形成し、前記第二レジストパターンをマスクとして前記層間絶縁膜をエッチングすることにより、コンタクトホールを形成する第五工程と、
を有する半導体装置の製造方法。
【請求項２】
前記第二工程は、
前記導電膜の上に、保護膜を形成する工程と、
前記ウエハの外周部分に形成された前記保護膜を残し、他の部分の前記保護膜を除去する工程と、
を有する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第二工程は、
前記ウエハの外周部分を、クランプを用いて覆い、前記クランプをマスクとして前記保護膜をエッチングする工程である請求項２に記載の半導体装置の製造方法。
【請求項４】
前記導電膜は、一以上の膜からなるとともに、少なくとも多結晶シリコン膜を有し、
前記層間絶縁膜は、酸化膜である請求項１から３のいずれか一に記載の半導体装置の製造方法。
【請求項１】
ウエハにゲート電極となる導電膜を形成する第一工程と、
前記導電膜の中の、前記ウエハの外周部分に形成された前記導電膜の上に選択的に保護膜を形成する第二工程と、
前記導電膜の上に第一レジストパターンを形成し、前記第一レジストパターンをマスクとして前記導電膜をエッチングすることにより、ゲート電極を形成する第三工程と、
前記ゲート電極を覆う層間絶縁膜を形成する第四工程と、
前記層間絶縁膜の上に第二レジストパターンを形成し、前記第二レジストパターンをマスクとして前記層間絶縁膜をエッチングすることにより、コンタクトホールを形成する第五工程と、
を有する半導体装置の製造方法。
【請求項２】
前記第二工程は、
前記導電膜の上に、保護膜を形成する工程と、
前記ウエハの外周部分に形成された前記保護膜を残し、他の部分の前記保護膜を除去する工程と、
を有する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第二工程は、
前記ウエハの外周部分を、クランプを用いて覆い、前記クランプをマスクとして前記保護膜をエッチングする工程である請求項２に記載の半導体装置の製造方法。
【請求項４】
前記導電膜は、一以上の膜からなるとともに、少なくとも多結晶シリコン膜を有し、
前記層間絶縁膜は、酸化膜である請求項１から３のいずれか一に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１１−４０５４５（Ｐ２０１１−４０５４５Ａ）
【公開日】平成２３年２月２４日（２０１１．２．２４）
【国際特許分類】
【出願番号】特願２００９−１８６０５７（Ｐ２００９−１８６０５７）
【出願日】平成２１年８月１０日（２００９．８．１０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年２月２４日（２０１１．２．２４）
【国際特許分類】
【出願日】平成２１年８月１０日（２００９．８．１０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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