半導体装置の製造方法。
【課題】 金属膜やＨｉｇｈ−ｋ膜の膜質の劣化を抑制できる半導体装置の製造方法を提供すること。
【解決手段】 第１の薄膜２上に、第１の薄膜２とは異なる第２の薄膜３を形成し、第２の薄膜３上に、第２の薄膜３とは異なる膜からなる犠牲膜５を形成し、犠牲膜５をエッチングにより所望の間隔を持つパターンに加工し、犠牲膜パターンを形成し、シリコン含有プリカーサー、酸素含有ガスを基板上に間欠的に供給して、犠牲膜パターンにシリコン酸化膜６を被覆し、シリコン酸化膜６をエッチングにより犠牲膜５の側壁上に側壁スペーサー６ａを形成し、犠牲膜５を除去し、側壁スペーサー６ａをマスクとして用いて第１の薄膜２および第２の薄膜３を加工する。
【解決手段】 第１の薄膜２上に、第１の薄膜２とは異なる第２の薄膜３を形成し、第２の薄膜３上に、第２の薄膜３とは異なる膜からなる犠牲膜５を形成し、犠牲膜５をエッチングにより所望の間隔を持つパターンに加工し、犠牲膜パターンを形成し、シリコン含有プリカーサー、酸素含有ガスを基板上に間欠的に供給して、犠牲膜パターンにシリコン酸化膜６を被覆し、シリコン酸化膜６をエッチングにより犠牲膜５の側壁上に側壁スペーサー６ａを形成し、犠牲膜５を除去し、側壁スペーサー６ａをマスクとして用いて第１の薄膜２および第２の薄膜３を加工する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に係わり、特に、側壁膜等、メタル材や高誘電率材（Ｈｉｇｈ−ｋ材）上に形成される薄膜の形成に関する。
【背景技術】
【０００２】
ゲート電極を形成した後、サイドウォールスペーサーを、ＣＶＤ法を用いて形成すると、成膜温度やプラズマの影響で、メタル材とＨｉｇｈ−ｋ材とが反応して酸化膜を形成したり、変質したりして特性が劣化する、という事情がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−５６９９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
この発明は、金属膜やＨｉｇｈ−ｋ膜の膜質の劣化を抑制できる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、この発明の第１の態様に係る半導体装置の製造方法は、基板上に、第１の薄膜を形成する工程と、前記第１の薄膜上に、前記第１の薄膜とは異なる第２の薄膜を形成する工程と、前記第２の薄膜上に、前記第２の薄膜とは異なる膜からなる犠牲膜を形成する工程と、前記犠牲膜をエッチングにより所望の間隔を持つパターンに加工し、犠牲膜パターンを形成する工程と、シリコン含有プリカーサー、酸素含有ガスを前記基板上に間欠的に供給して、前記犠牲膜パターンにシリコン酸化膜を被覆する工程と、前記シリコン酸化膜をエッチングにより前記犠牲膜の側壁上に側壁スペーサーを形成する工程と、前記犠牲膜を除去する工程と、前記側壁スペーサーをマスクとして用いて前記第１の薄膜および前記第２の薄膜を加工する工程と、を有する。
【０００６】
また、この発明の第２の態様に係る半導体装置の製造方法は、基板上に、第１の薄膜を形成する工程と、前記第１の薄膜上に、前記第１の薄膜とは異なる第２の薄膜を形成する工程と、前記第２の薄膜上に、前記第２の薄膜とは異なる膜からなる犠牲膜を形成する工程と、前記犠牲膜をエッチングにより所望の間隔を持つパターンに加工し、犠牲膜パターンを形成する工程と、前記犠牲膜パターンに、前記犠牲膜とは異なる膜からなる第３の薄膜を被覆させる工程と、前記第３の薄膜をエッチングにより前記犠牲膜の側壁上に側壁スペーサーを形成する工程と、前記犠牲膜を除去する工程と、前記側壁スペーサーをマスクとして用いて前記第１の薄膜および前記第２の薄膜を加工する工程と、前記加工された第１の薄膜および前記加工された第２の薄膜に、シリコン含有プリカーサー、酸素含有ガスを前記基板上に間欠的に供給して堆積されるシリコン酸化膜で被覆する工程と、前記シリコン酸化膜をエッチングにより所望の間隔を持つパターンに加工し、シリコン酸化膜パターンを形成する工程と、前記シリコン酸化膜パターンをオフセットスペーサーとして用いて前記基板に不純物を導入する工程と、を有する。
【０００７】
また、この発明の第３の態様に係る半導体装置の製造方法は、基板上に、第１の薄膜を形成する工程と、前記第１の薄膜上に、前記第１の薄膜とは異なる膜からなる第２の薄膜を形成する工程と、前記第２の薄膜上に、前記第２の薄膜とは異なる膜からなる犠牲膜を形成する工程と、前記犠牲膜をエッチングにより所望の間隔を持つパターンに加工し、犠牲膜パターンを形成する工程と、前記犠牲膜パターンに、前記犠牲膜とは異なる膜からなる第３の薄膜を被覆させる工程と、前記第３の薄膜をエッチングにより前記犠牲膜の側壁上に側壁スペーサーを形成する工程と、前記犠牲膜を除去する工程と、前記側壁スペーサーをマスクとして用いて前記第１の薄膜および前記第２の薄膜を加工する工程と、前記加工された第１の薄膜および前記加工された第２の薄膜を、シリコン含有プリカーサー、酸素含有ガスを前記基板上に間欠的に供給して堆積されるシリコン酸化膜で被覆する工程と、前記シリコン酸化膜を保護膜として用いて前記シリコン酸化膜上からイオン・インプランテーション法にて、前記基板の表面上に不純物を導入する工程と、を有する。
【発明の効果】
【０００８】
この発明によれば、金属膜やＨｉｇｈ−ｋ膜の膜質の劣化を抑制できる半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【０００９】
【図１】この発明の一実施形態に係る半導体装置の製造方法を示す断面図
【図２】この発明の一実施形態に係る半導体装置の製造方法を示す断面図
【図３】この発明の一実施形態に係る半導体装置の製造方法を示す断面図
【図４】図４Ａはオフセットスペーサー無の半導体装置を示す断面図、図４Ｂはオフセットスペーサー無の半導体装置を示す断面図
【図５】図５Ａはオフセットスペーサーとなる薄膜をＬＰＣＶＤ法を用いて形成した場合を示す断面図、図５Ｂはオフセットスペーサーとなる薄膜をＭＬＤ法を用いて形成した場合を示す断面図、
【図６】サイドウォール膜をＳｉＮで形成した場合を示す断面図
【図７】サイドウォール膜をＭＬＤ−ＳｉＯ２で形成した場合を示す断面図
【図８】イオン注入保護膜を形成した場合を示す断面図
【図９】イオン注入保護膜を形成した場合を示す断面図
【図１０】イオン注入保護膜を形成した場合を示す断面図
【図１１】イオン注入保護膜を形成した場合を示す断面図
【図１２】一例に係る成膜装置を示す縦断面図
【図１３】図１２に示す成膜装置の横断面図
【図１４】ガスの供給のタイミングの一例を示すタイミングチャート
【図１５】ガスの供給のタイミングの他例を示すタイミングチャート
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながらこの発明の実施形態について説明する。
【００１１】
図１Ａ乃至図１Ｋは、この発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【００１２】
まず、図１Ａに示すように、半導体基板、例えば、シリコン基板１上に、高誘電率絶縁膜（Ｈｉｇｈ−ｋ膜）２を形成する。Ｈｉｇｈ−ｋ膜２は、トランジスタのゲート絶縁膜となる膜である。Ｈｉｇｈ−ｋ膜２の材料例としては、例えば、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＳｉＯ等を挙げることができる。本例では、Ｈｉｇｈ−ｋ膜２として、ＨｆＯ２を使用した。次いで、Ｈｉｇｈ−ｋ膜２上に、金属膜３を形成する。金属膜３は、トランジスタのゲート電極となる膜である。金属膜３の材料例としては、例えば、Ｗ、ＴｉＮ等を挙げることができる。本例では、金属膜３として、ＴｉＮを使用した。
【００１３】
なお、金属膜３は、本例では金属の単層としているが、導電性シリコン、例えば、導電性ポリシリコンと金属との積層、もしくは異なる金属どうしの積層であっても良い。
【００１４】
次に、図１Ｂに示すように、金属膜３上に、反射防止膜（ＢＡＲＣ）４を形成する。ＢＡＲＣ４の材料例としては、有機膜と無機膜の両方を挙げることができる。本例では、ＢＡＲＣ４として、有機膜を使用した。次いで、ＢＡＲＣ４上に、犠牲膜５を形成する。犠牲膜５の材料例としては、例えば、樹脂を挙げることができる。本例では、犠牲膜５として、フォトレジストを使用した。フォトレジストを使用した犠牲膜５は低い温度、例えば、３０℃で形成できる。このため、Ｈｉｇｈ−ｋ膜２や金属膜３を酸化させたり、界面層を形成したりして、膜質を劣化させることがない。犠牲膜５としては、例えば、シリコン窒化膜を用いることも可能であるが、成膜には高い温度が必要である。例えば、４００〜８００℃である。このように、犠牲膜５には、シリコン窒化膜よりも低い温度で形成できる樹脂、例えば、フォトレジストを用いることが好ましい。
【００１５】
次に、図１Ｃに示すように、フォトレジストを使用した犠牲膜５を、フォトリソグラフィ法を用いて所定のパターンにパターニングする。
【００１６】
次に、図１Ｄに示すように、パターニングされた犠牲膜５をマスクに用いて、ＢＡＲＣ４をエッチングする（ＢＡＲＣエッチング）。
【００１７】
次に、図１Ｅに示すように、パターニングされた犠牲膜５、及び金属膜３上に、ＭＬＤ法を用いて、ＭＬＤシリコン酸化膜（ＭＬＤ−ＳｉＯ２）６を形成する。ＭＬＤ−ＳｉＯ２６は、金属膜３をゲート電極形状にパターニングする際のマスクとなる膜である（ハードマスク）。
【００１８】
ところで、ＭＬＤ法とは、薄膜成長法の一つであり、成膜ガスを間欠的に処理容器内へ供給することによって、薄膜を原子層レベル、あるいは分子層レベルで積層成長させる方法である。分子層レベルで積層成長させるものは、ＭＬＤ（Ｍｏｌｅｃｕｌａｒ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法と呼ばれ、原子層レベルで積層成長させるものはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法と呼ばれている。本実施形態ではＭＬＤ法を使用する例を示しているが、ＡＬＤ法を適用することももちろん可能である。ただし、ＡＬＤ法は、成膜レートの違いによりスループットが低下する可能性がある。
【００１９】
ＭＬＤ法は、薄膜を低い温度、例えば、室温から３００℃程度で形成できる。このため、フォトレジストを使用した犠牲膜５にダメージを与えたり、変形させたりせずに、犠牲膜５、及び金属膜３上に薄膜をコンフォーマルに成膜することができる。
【００２０】
また、ＭＬＤ法は、薄膜を、低い温度で成膜するので、成膜中に、Ｈｉｇｈ−ｋ膜２や金属膜３の膜質が劣化してしまうことを抑制できる。
【００２１】
なお、シリコン酸化膜を成膜する装置としてはＬＰＣＶＤ法があるが、そもそも低温成膜が難しく、低温成膜すると、ＭＬＤ法と比較して極端に成膜レートが遅くなる。他に、低い温度で成膜する手法として、回転塗布法（ＳＯＧ）があるが、例えば、図１Ｄに示すように、塗布下地に段差がある場合には、薄膜を、段差に沿ってコンフォーマルに成膜することができない。
【００２２】
これらの事情から、本例のように、パターニングされた犠牲膜５、及び金属膜３上にはＭＬＤ法を用いて、ＭＬＤ−ＳｉＯ２６を成膜することが好ましい。
【００２３】
また、ＭＬＤ−ＳｉＯ２６のようにハードマスクとなる膜には、ＳｉＯ２以外にも、シリコン窒化膜（ＳｉＮ）を用いることもできるが、ＳｉＮは、ＳｉＯ２に比較して膜応力が大きいこと、金属膜３にポリシリコンと金属との積層膜を用いた場合に、エッチング選択比をとりにくい、という事情がある。このため、ＭＬＤ−ＳｉＯ２６のようにハードマスクとなる膜には、ＳｉＯ２を用いることが好ましい。
【００２４】
次に、図１Ｆに示すように、ＭＬＤ−ＳｉＯ２６を、異方性エッチング、例えば、ＲＩＥ法を用いてエッチングし、ＭＬＤ−ＳｉＯ２６を犠牲膜５及びＢＡＲＣ４の側壁上に残し、サイドウォール膜６ａを形成する。
【００２５】
次に、図１Ｇに示すように、犠牲膜５を、サイドウォール膜６ａ及び金属膜３をマスクに用いてエッチングし、除去する。犠牲膜５の材料に樹脂、例えば、フォトレジストを用いていた場合には、犠牲膜５の除去に、ウェットエッチングを用いることができる。さらに、ウェットエッチングには、例えば、洗浄に利用される洗浄液を用いることも可能である。このような洗浄液の例としては、例えば、硫酸と過酸化水素水とを含む洗浄液を挙げることができる。
【００２６】
次に、図１Ｈに示すように、ＢＡＲＣ４を、サイドウォール膜６ａ及び金属膜３をマスクに用いてエッチングし、除去する。ＢＡＲＣ４の除去にも、図１Ｇを参照して説明したウェットエッチング。例えば、硫酸と過酸化水素水とを含む洗浄液を用いたウェットエッチングを用いることができる。
【００２７】
次に、図１Ｉに示すように、サイドウォール膜６ａをマスクに用いて、金属膜３、及びＨｉｇｈ−ｋ膜２をエッチングする。これにより、金属膜３はゲート電極３ａの形状に、Ｈｉｇｈ−ｋ膜２はゲート絶縁膜２ａの形状にそれぞれ加工される。
【００２８】
次に、図１Ｊに示すように、サイドウォール膜６ａが、ゲート電極３ａの上面に残っていた場合には、残っていたサイドウォール膜６ａを除去する。
【００２９】
以上までの工程で、金属膜３、及びＨｉｇｈ−ｋ膜２を用いたゲートの加工工程が終了する。以下、ソース／ドレイン領域の形成工程に入る。
【００３０】
まず、図１Ｋに示すように、基板１、ゲート電極３ａ、及びゲート絶縁膜２ａ上に、ＭＬＤ法を用いて、ＭＬＤシリコン酸化膜（ＭＬＤ−ＳｉＯ２）７を形成する。ＭＬＤ−ＳｉＯ２７は、オフセットスペーサーとなる膜である。オフセットスペーサーとなる膜は、ゲート電極３ａ（金属膜）、及びゲート絶縁膜２ａ（Ｈｉｇｈ−ｋ膜）を覆う。このような膜は、薄膜を、低い温度で成膜するＭＬＤ法を用いて形成することが好ましい。ＭＬＤ法を用いて、ＭＬＤ−ＳｉＯ２７を基板１、ゲート電極３ａ、及びゲート絶縁膜２ａ上に形成することで、成膜中に、ゲート電極３ａ、及びゲート絶縁膜２ａの膜質が劣化することを抑制できる。
【００３１】
以後、一実施形態に係る半導体装置の製造方法を、ゲート電極３ａの一つを拡大して示した図２Ａ乃至図２Ｆを参照し、引き続き説明する。
【００３２】
図２Ａは、図１Ｋに示すゲート電極３ａの一つを拡大して示した断面図である。図２Ａに示すように、ＭＬＤ−ＳｉＯ２７を基板１、ゲート電極３ａ、及びゲート絶縁膜２ａ上に形成した後、図２Ｂに示すように、ＭＬＤ−ＳｉＯ２７を、異方性エッチング、例えば、ＲＩＥ法を用いてエッチングし、ＭＬＤ−ＳｉＯ２７をゲート電極３ａの側壁上に残し、オフセットスペーサー７ａを形成する。オフセットスペーサー７ａとは、次のような役目を持つ膜である。
【００３３】
ソース／ドレイン領域を形成するためには、ゲート電極３ａをマスクに用いて、ｎ型、又はｐ型の不純物（ヒ素、リン、又はボロン等）を、基板１内に導入し、拡散させることで形成される。この際、図４Ａに示すように、ゲート長Ｌｇが短いと、不純物の拡散層（ソース／ドレイン領域）どうしがゲート電極３ａ下で短絡する。特に、本例のように、サイドウォール膜６ａをマスクに用いて加工されたゲート電極３ａにおいては、ゲート長がリソグラフィの解像限界以下にできる。このため、上記拡散層どうしの短絡が起りやすい。
【００３４】
そこで、図４Ｂに示すように、ゲート電極３ａの側壁にオフセットスペーサー７ａを形成することで、不純物導入時の、みかけ上のゲート長Ｌｇ＊を長くする。これにより、ゲート長が短くなった、例えば、リソグラフィの解像限界以下になった場合でも、拡散層どうしの短絡を抑制することができる。
【００３５】
次に、図２Ｃに示すように、側壁上に、オフセットスペーサー７ａが形成されたゲート電極３ａをマスクに用いて、基板１内に、ｎ型、又はｐ型の不純物８を導入、例えば、イオン注入により導入する。基板１内には、不純物８が導入された導入領域９が得られる。
【００３６】
次に、図２Ｄに示すように、オフセットスペーサー７ａ、ゲート電極３ａ、及び基板１上に、ＭＬＤ法を用いて、ＭＬＤ−ＳｉＯ２１０を形成する。ＭＬＤ−ＳｉＯ２１０は、サイドウォールスペーサーとなる膜である。サイドウォールスペーサーとなる膜は、ゲート電極３ａ（金属膜）、及びゲート絶縁膜２ａ（Ｈｉｇｈ−ｋ膜）を覆う。このような膜は、薄膜を、低い温度で成膜するＭＬＤ法を用いて形成することが好ましい。ＭＬＤ法を用いて、ＭＬＤ−ＳｉＯ２７を基板１、ゲート電極３ａ、及びゲート絶縁膜２ａ上に形成することで、成膜中に、ゲート電極３ａ、及びゲート絶縁膜２ａの膜質が劣化することを抑制できる。
【００３７】
次に、図２Ｅに示すように、ＭＬＤ−ＳｉＯ２１０を、異方性エッチング、例えば、ＲＩＥ法を用いてエッチングし、ＭＬＤ−ＳｉＯ２１０ａを、ゲート電極３ａの側壁上に、本例ではオフセットスペーサー７ａを介して残し、サイドウォールスペーサー１０ａを形成する。
【００３８】
次に、図２Ｆに示すように、側壁上に、サイドウォールスペーサー１０ａが形成されたゲート電極３ａをマスクに用いて、基板１内に、ｎ型、又はｐ型の不純物１１を導入、例えば、イオン注入により導入する。基板１内には、不純物１１が導入された導入領域１２が得られる。
【００３９】
次に、図３に示すように、基板１を熱処理し、導入領域９、１２に導入された不純物を基板１内に拡散させ、基板１とは反対導電型のソース／ドレイン領域１３、及びソース／ドレイン領域１３よりも不純物濃度が低いソース／ドレインエクステンション領域１４を形成する。
【００４０】
以上のような製造方法によりトランジスタ、本例では、ゲート電極３ａに、例えば、導電性ポリシリコンよりも比抵抗が小さい金属膜が使用され、ゲート絶縁膜２ａに、例えば、ＳｉＯ２よりも比誘電率が高いＨｉｇｈ−ｋ膜が使用された絶縁ゲート型電界効果トランジスタが製造される。
【００４１】
上記一実施形態に係る製造方法によれば、図１Ｅに示したように、サイドウォール膜（ハードマスク）６ａとなる薄膜６を、ＭＬＤ法を用いて成膜する。このため、低温で成膜でき、ゲート電極３ａに金属膜を、また、ゲート絶縁膜２ａにＨｉｇｈ−ｋ膜を用いた場合でも、成膜中に、これら金属膜やＨｉｇｈ−ｋ膜の膜質が劣化してしまうことを抑制できる。
【００４２】
また、サイドウォール膜６ａとなる薄膜を低温で成膜できるので、犠牲膜５に樹脂、例えば、フォトレジストを用いることも可能である。犠牲膜５にフォトレジストを用いることで、犠牲膜５にシリコン窒化膜等を用いる場合に比較して低コストで形成できる、及びフォトレジスト自体が犠牲膜５となるので、犠牲膜５の、フォトレジストをマスクに用いたエッチング工程を省略できる、といった利点を得ることができる。
【００４３】
また、上記一実施形態に係る製造方法によれば、図１Ｋ及び図２Ａに示したように、オフセットスペーサー７ａとなる薄膜７を、ＭＬＤ法を用いて成膜する。このため、上述したように、成膜中に、ゲート電極３ａの金属膜や、ゲート絶縁膜２ａのＨｉｇｈ−ｋ膜の膜質が劣化してしまうことを抑制できる。
【００４４】
また、ゲート間ピッチｐが狭い、例えば、ピッチｐがリソグラフィの解像限界以下の場合に、ＬＰＣＶＤ法を用いてオフセットスペーサーとなる薄膜１０７を成膜すると、図５Ａに示すように、薄膜１０７をコンフォーマルに形成し難い。
【００４５】
また、ピッチｐが狭くなると、アスペクト比（高さ／底辺）も高くなりやすい。アスペクト比が高い場合にも、ピッチｐが狭い場合と同様に、薄膜１０７をコンフォーマルに形成し難い。
【００４６】
対して、上記一実施形態に係る製造方法によれば、オフセットスペーサー７ａとなる薄膜７を、ＭＬＤ法を用いて成膜する。このため、図５Ｂに示すように、ピッチｐが狭い場合、例えばピッチｐがリソグラフィの現状の解像限界以下（例えば、４０ｎｍ以下）の場合であっても、ＬＰＣＶＤ法に比べて、薄膜７を、よりコンフォーマルに形成することが可能である。
【００４７】
また、アスペクト比が高い場合、例えば、３以上であっても、ＬＰＣＶＤ法に比べて、薄膜７を、よりコンフォーマルに形成することが可能である。
【００４８】
さらに、上記一実施形態に係る製造方法によれば、サイドウォール膜６ａと、オフセットスペーサー７ａとを同じ材料、例えば、ＭＬＤ−ＳｉＯ２とする。
【００４９】
ここで、サイドウォール膜とオフセットスペーサーとを違う材料とする場合を仮定する。
【００５０】
例えば、図６Ａに示すように、サイドウォール膜１０６ａをシリコン窒化膜（ＳｉＮ）とし、図６Ｂに示すように、オフセットスペーサーとなる薄膜７をＭＬＤ−ＳｉＯ２とする。この場合、サイドウォール膜（ＳｉＮ）１０６ａが、製造プロセスのゆらぎ等を原因としてゲート電極３ａ上に残ってしまった、とする。ＳｉＮは、比誘電率がＭＬＤ−ＳｉＯ２よりも高い。このため、ゲート電極３ａの周囲にある絶縁物の比誘電率が上昇する。製造プロセスのゆらぎ等を原因とした比誘電率の上昇は、集積回路間の特性ばらつきを拡大させる要因となる。
【００５１】
対して、サイドウォール膜６ａと、オフセットスペーサー７ａとを上記実施形態のように、同じ材料とする。例えば、図７Ａに示すように、サイドウォール膜６ａをＭＬＤ−ＳｉＯ２とし、図７Ｂに示すように、オフセットスペーサーとなる薄膜７もＭＬＤ−ＳｉＯ２とする。このようにすると、たとえ、サイドウォール膜６ａが、プロセスのゆらぎ等を原因としてゲート電極３ａ上に残ってしまった場合でも、同じ材料であるので、ゲート電極３ａの周囲にある絶縁物の比誘電率が上昇することを軽減できる。
【００５２】
このように、サイドウォール膜６ａと、オフセットスペーサー７ａとを同じ材料とすることで、プロセスのゆらぎ等が発生した場合でも、ゲート電極３ａの周囲の絶縁膜の比誘電率の上昇を軽減でき、プロセスのゆらぎに強い半導体装置の製造方法、及び半導体装置を得ることができる。このことは、サイドウォールスペーサー１０ａにも言えることである。即ち、オフセットスペーサー７ａとサイドウォールスペーサー１０ａとを同じ材料とする。本例では、オフセットスペーサー７ａとサイドウォールスペーサー１０ａとを同じＭＬＤ−ＳｉＯ２とする。これにより、プロセスのゆらぎに強いオフセットスペーサー７ａ及びサイドウォールスペーサー１０ａを備えた半導体装置の製造方法、及び半導体装置を得ることができる。
【００５３】
また、上記一実施形態に係る半導体装置の製造方法においては、サイドウォール膜６ａ、オフセットスペーサー７ａ、及びサイドウォールスペーサー１０ａを、ＭＬＤ法により形成することで、金属膜、及びＨｉｇｈ−ｋ膜の膜質の劣化を防ぐ例を示した。
【００５４】
しかしながら、この発明は、サイドウォール膜６ａ、オフセットスペーサー７ａ、及びサイドウォールスペーサー１０ａに限って適用されるものではなく、例えば、イオン注入保護膜にも適用することができる。
【００５５】
例えば、オフセットスペーサー７ａを形成した後、図８Ａに示すように、イオン注入保護膜１５ａを、基板１、オフセットスペーサー７ａ、ゲート電極３ａ上に形成する。イオン注入保護膜１５ａは、基板１上における膜厚ｔが、例えば、２ｎｍ乃至１０ｎｍ程度の薄い膜である。次いで、図８Ｂに示すように、ｎ型、又はｐ型の不純物８を、イオン注入保護膜１５ａを介して基板１内にイオン注入する。
【００５６】
このようなイオン注入保護膜１５ａを、ＭＬＤ法を用いて形成し、例えば、ＭＬＤ−ＳｉＯ２とする。
【００５７】
イオン注入保護膜は、例えば、基板１を熱酸化することで得ることが一般的である。しかし、ゲート電極３ａに金属膜を、ゲート絶縁膜２ａにＨｉｇｈ−ｋ膜を用いた場合に、イオン注入保護膜を熱酸化で得ようとすると、熱酸化時の熱で、ゲート電極３ａ及びゲート絶縁膜２ａの膜質が劣化する可能性がある。
【００５８】
対して、本例のように、イオン注入保護膜１５ａを、ＭＬＤ法を用いて形成すれば、室温乃至３００℃程度で形成できるので、ゲート電極３ａ、及びゲート絶縁膜２ａの膜質の劣化を抑制することができる。
【００５９】
また、イオン注入保護膜は、オフセットスペーサー７ａとなる薄膜７を、例えば、基板１上における膜厚ｔが２ｎｍ乃至１０ｎｍ程度に残すことでも得ることもできる。
【００６０】
例えば、図９Ａに示すように、ＭＬＤ法を用いて形成された、例えば、ＭＬＤ−ＳｉＯ２からなるオフセットスペーサーとなる薄膜７を、基板１上に、膜厚ｔが例えば、２ｎｍ乃至１０ｎｍに残るようにエッチングする。これにより、薄膜７から、オフセットスペーサー７ａと、イオン注入保護膜１５ｂとを一緒に得ることができる。この後、図９Ｂに示すように、ｎ型、又はｐ型の不純物８を、イオン注入保護膜１５ｂを介して基板１内にイオン注入する。
【００６１】
また、イオン注入保護膜は、サイドウォールスペーサー１０ａを形成した後に行われる不純物導入においても使用することができる。
【００６２】
例えば、図１０Ａに示すように、サイドウォールスペーサー１０ａを形成した後、イオン注入保護膜１６ａを、基板１、サイドウォールスペーサー１０ａ、オフセットスペーサー７ａ、及びゲート電極３ａ上に形成する。イオン注入保護膜１６ａは、基板１上における膜厚ｔが、例えば、２ｎｍ乃至１０ｎｍ程度の薄い膜である。次いで、図１０Ｂに示すように、ｎ型、又はｐ型の不純物１１を、イオン注入保護膜１６ａを介して基板１内にイオン注入する。
【００６３】
もちろん、サイドウォールスペーサー１０ａを形成した後に行われる不純物導入に使用されるイオン注入保護膜においても、サイドウォールスペーサー１０ａと一緒に形成することもできる。
【００６４】
例えば、図１１Ａに示すように、ＭＬＤ法を用いて形成された、例えば、ＭＬＤ−ＳｉＯ２からなるサイドウォールスペーサーとなる薄膜１０を、基板１上に、膜厚ｔが例えば、２ｎｍ乃至１０ｎｍに残るようにエッチングする。これにより、薄膜１０から、オフセットスペーサー１０ａと、イオン注入保護膜１６ｂとを一緒に得ることができる。この後、図１１Ｂに示すように、ｎ型、又はｐ型の不純物１１を、イオン注入保護膜１６ｂを介して基板１内にイオン注入する。
【００６５】
このように、イオン注入保護膜を用いる場合、イオン注入保護膜を、ＭＬＤ法を用いて形成することで、ゲート電極３ａ、及びゲート絶縁膜２ａの膜質の劣化を抑制することができる。
【００６６】
次に、この発明の実施形態に係る半導体装置の製造方法に使用される成膜装置の一例を説明する。
【００６７】
図１２は、一例に係る成膜装置を示す縦断面図、図１３は図１２に示す成膜装置の横断面図、図１４はガスの供給のタイミングを示すタイミングチャートである。なお、図１３においては、加熱装置を省略する。
【００６８】
成膜装置１００は、下端が開口された有天井の円筒体状の処理容器１０１を有している。この処理容器１０１の全体は、例えば石英により形成されており、この処理容器１０１内の天井には、石英製の天井板１０２が設けられて封止されている。また、この処理容器１０１の下端開口部には、例えばステンレススチールにより円筒体状に成形されたマニホールド１０３がＯリング等のシール部材１０４を介して連結されている。
【００６９】
上記マニホールド１０３は処理容器１０１の下端を支持しており、このマニホールド１０３の下方から被処理体として多数枚、例えば５０〜１００枚の半導体ウエハ（半導体基板）Ｗを多段に載置可能な石英製のウエハボート１０５が処理容器１０１内に挿入可能となっている。このウエハボート１０５は３本の支柱１０６を有し（図１３参照）、支柱１０６に形成された溝により多数枚のウエハＷが支持されるようになっている。
【００７０】
このウエハボート１０５は、石英製の保温筒１０７を介してテーブル１０８上に載置されており、このテーブル１０８は、マニホールド１０３の下端開口部を開閉する、例えばステンレススチール製の蓋部１０９を貫通する回転軸１１０上に支持される。
【００７１】
そして、この回転軸１１０の貫通部には、例えば磁性流体シール１１１が設けられており、回転軸１１０を気密にシールしつつ回転可能に支持している。また、蓋部１０９の周辺部とマニホールド１０３の下端部との間には、例えばＯリングよりなるシール部材１１２が介設されており、これにより処理容器１０１内のシール性を保持している。
【００７２】
上記の回転軸１１０は、例えばボートエレベータ等の昇降機構（図示せず）に支持されたアーム１１３の先端に取り付けられており、ウエハボート１０５および蓋部１０９等を一体的に昇降して処理容器１０１内に対して挿脱されるようになっている。なお、上記テーブル１０８を上記蓋部１０９側へ固定して設け、ウエハボート１０５を回転させることなくウエハＷの処理を行うようにしてもよい。
【００７３】
また、成膜装置１００は、処理容器１０１内へ酸素含有ガスを供給する酸素含有ガス供給機構１１４と、処理容器１０１内へＳｉソースガスを供給するＳｉソースガス供給機構１１５と、処理容器１０１内へパージガスとして不活性ガスを供給するパージガス供給機構１１６とを有している。酸素含有ガスの一例はＯ２ガス、Ｓｉソースガスの一例はＢＴＢＡＳ（ビスターシャリブチルアミノシラン）、不活性ガスの一例はＮ２ガスである。
【００７４】
酸素含有ガス供給機構１１４は、酸素含有ガス供給源１１７と、酸素含有ガス供給源１１７から酸素含有ガスを導く酸素含有ガス配管１１８と、この酸素含有ガス配管１１８に接続され、マニホールド１０３の側壁を内側へ貫通して上方向へ屈曲されて垂直に延びる石英管よりなる酸素含有ガス分散ノズル１１９とを有している。この酸素含有ガス分散ノズル１１９の垂直部分には、複数のガス吐出孔１１９ａが所定の間隔を隔てて形成されており、各ガス吐出孔１１９ａから水平方向に処理容器１０１に向けて略均一に酸素含有ガス、例えばＯ２ガスを吐出することができるようになっている。
【００７５】
また、Ｓｉソースガス供給機構１１５は、Ｓｉソースガス供給源１２０と、このＳｉソースガス供給源１２０からＳｉソースガスを導くＳｉソースガス配管１２１と、このＳｉソースガス配管１２１に接続され、マニホールド１０３の側壁を内側へ貫通して上方向へ屈曲されて垂直に延びる石英管よりなるＳｉソースガス分散ノズル１２２とを有している。ここではＳｉソースガス分散ノズル１２２は２本設けられており（図１３参照）、各Ｓｉソースガス分散ノズル１２２には、その長さ方向に沿って複数のガス吐出孔１２２ａが所定の間隔を隔てて形成されており、各ガス吐出孔１２２ａから水平方向に処理容器１０１内に略均一に、Ｓｉソースガスを吐出することができるようになっている。なお、このＳｉソースガス分散ノズル１２２は１本のみであってもよい。
【００７６】
さらに、パージガス供給機構１１６は、パージガス供給源１２３と、パージガス供給源１２３からパージガスを導くパージガス配管１２４と、このパージガス配管１２４に接続され、マニホールド１０３の側壁を貫通して設けられたパージガスノズル１２５とを有している。
【００７７】
酸素含有ガス配管１１８、Ｓｉソースガス配管１２１、パージガス配管１２４には、それぞれ開閉弁１１８ａ、１２１ａ、１２４ａおよびマスフローコントローラのような流量制御器１１８ｂ、１２１ｂ、１２４ｂが設けられており、酸素含有ガス、Ｓｉソースガスおよびパージガスをそれぞれ流量制御しつつ供給することができるようになっている。
【００７８】
上記処理容器１０１の側壁の一部には、酸素含有ガスのプラズマを形成するプラズマ生成機構１３０が形成されている。このプラズマ生成機構１３０は、上記処理容器１０１の側壁を上下方向に沿って所定の幅で削りとることによって上下に細長く形成された開口１３１をその外側より覆うようにして処理容器１０１の外壁に気密に溶接されたプラズマ区画壁１３２を有している。プラズマ区画壁１３２は、断面凹部状をなし上下に細長く形成され、例えば石英で形成されている。また、プラズマ生成機構１３０は、このプラズマ区画壁１３２の両側壁の外面に上下方向に沿って互いに対向するようにして配置された細長い一対のプラズマ電極１３３と、このプラズマ電極１３３に給電ライン１３４を介して接続され高周波電力を供給する高周波電源１３５とを有している。そして、上記プラズマ電極１３３に高周波電源１３５から例えば１３．５６ＭＨｚの高周波電圧を印加することにより酸素含有ガスのプラズマが発生し得る。なお、この高周波電圧の周波数は１３．５６ＭＨｚに限定されず、他の周波数、例えば４００ｋＨｚ等を用いてもよい。
【００７９】
上記のようなプラズマ区画壁１３２を形成することにより、処理容器１０１の側壁の一部が凹部状に外側へ窪ませた状態となり、プラズマ区画壁１３２の内部空間が処理容器１０１の内部空間に一体的に連通された状態となる。また、開口１３１は、ウエハボート１０５に保持されている全てのウエハＷを高さ方向においてカバーできるように上下方向に十分に長く形成されている。
【００８０】
上記酸素含有ガス分散ノズル１１９は、処理容器１０１内を上方向に延びていく途中で処理容器１０１の半径方向外方へ屈曲されて、上記プラズマ区画壁１３２内の最も奥の部分（処理容器１０１の中心から最も離れた部分）に沿って上方に向けて起立されている。このため、高周波電源１３５がオンされて両電極１３３間に高周波電界が形成された際に、酸素含有ガス分散ノズル１１９のガス噴射孔１１９ａから噴射された酸素ガスがプラズマ化されて処理容器１０１の中心に向けて拡散しつつ流れる。
【００８１】
上記プラズマ区画壁１３２の外側には、これを覆うようにして例えば石英よりなる絶縁保護カバー１３６が取り付けられている。また、この絶縁保護カバー１３６の内側部分には、図示しない冷媒通路が設けられており、例えば冷却された窒素ガスを流すことにより上記プラズマ電極１３３を冷却し得るようになっている。
【００８２】
上記２本のＳｉソースガス分散ノズル１２２は、処理容器１０１の内側壁の上記開口１３１を挟む位置に起立して設けられており、このＳｉソースガス分散ノズル１２２に形成された複数のガス噴射孔１２２ａより処理容器１０１の中心方向に向けてＳｉソースガスを吐出し得るようになっている。
【００８３】
一方、処理容器１０１の開口１３１の反対側の部分には、処理容器１０１内を真空排気するための排気口１３７が設けられている。この排気口１３７は処理容器１０１の側壁を上下方向へ削りとることによって細長く形成されている。処理容器１０１のこの排気口１３７に対応する部分には、排気口１３７を覆うように断面コ字状に成形された排気口カバー部材１３８が溶接により取り付けられている。この排気口カバー部材１３８は、処理容器１０１の側壁に沿って上方に延びており、処理容器１０１の上方にガス出口１３９を規定している。そして、このガス出口１３９から図示しない真空ポンプ等を含む真空排気機構により真空引きされる。そして、この処理容器１０１の外周を囲むようにしてこの処理容器１０１およびその内部のウエハＷを加熱する筒体状の加熱装置１４０が設けられている。
【００８４】
成膜装置１００の各構成部の制御、例えばバルブ１１８ａ、１２１ａ、１２４ａの開閉による各ガスの供給・停止、マスフローコントローラ１１８ｂ、１２１ｂ、１２４ｂによるガス流量の制御、および高周波電源１３５のオン・オフ制御、加熱装置１４０の制御等は、例えばマイクロプロセッサ（コンピュータ）からなるコントローラ１５０により行われる。コントローラ１５０には、工程管理者が成膜装置１００を管理するためにコマンドの入力操作等を行うキーボードや、成膜装置１００の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース１５１が接続されている。
【００８５】
また、コントローラ１５０には、成膜装置１００で実行される各種処理をコントローラ１５０の制御にて実現するための制御プログラムや、処理条件に応じて成膜装置１００の各構成部に処理を実行させるためのプログラムすなわちレシピが格納された記憶部１５２が接続されている。レシピは記憶部１５２の中の記憶媒体に記憶されている。記憶媒体は、ハードディスクや半導体メモリであってもよいし、ＣＤ−ＲＯＭ、ＤＶＤ、フラッシュメモリ等の可搬性のものであってもよい。また、他の装置から、例えば専用回線を介してレシピを適宜伝送させるようにしてもよい。
【００８６】
そして、必要に応じて、ユーザーインターフェース１５１からの指示等にて任意のレシピを記憶部１５２から呼び出してコントローラ１５０に実行させることで、コントローラ１５０の制御下で、成膜装置１００での所望の処理が行われる。
【００８７】
次に、以上のように構成された成膜装置を用いて行なわれる本実施形態に係るＳｉＯ２膜の成膜方法について図１４を参照して説明する。
【００８８】
まず、常温において、例えば５０〜１００枚の半導体ウエハＷが搭載された状態のウエハボート１０５を予め所定の温度に制御された処理容器１０１内にその下方から上昇させることによりロードし、蓋部１０９でマニホールド１０３の下端開口部を閉じることにより処理容器１０１内を密閉空間とする。半導体ウエハＷとしては、直径３００ｍｍのものが例示される。
【００８９】
そして処理容器１０１内を真空引きして所定のプロセス圧力に維持するととともに、加熱装置１４０への供給電力を制御して、ウエハ温度を上昇させてプロセス温度に維持し、ウエハボート１０５を回転させた状態で成膜処理を開始する。
【００９０】
この際の成膜処理は、図１４に示すように、Ｓｉソースガス、例えば、１分子内に２個のアミノ基を有するアミノシランガス、例えばＢＴＢＡＳを流してＳｉソースを吸着させる工程Ｓ１と、酸素含有ガスを励起させて形成された酸素ラジカルを処理容器１０１に供給してＳｉソースガスを酸化させる工程Ｓ２とを交互に繰り返し、これらの間で処理容器１０１内から処理容器１０１内に残留するガスを除去する工程Ｓ３を実施する。
【００９１】
具体的には、工程Ｓ１においては、Ｓｉソースガス供給機構１１５のＳｉソースガス供給源１２０からＳｉソースガスとして１分子内に２個のアミノ基を有するアミノシランガス、例えばＢＴＢＡＳをＳｉソースガス配管１２１およびＳｉソースガス分散ノズル１２２を介してガス吐出孔１２２ａから処理容器１０１内にＴ１の期間供給する。これにより、半導体ウエハ上にＳｉソースを吸着させる。このときの期間Ｔ１は１乃至１８０ｓｅｃが例示される。また、Ｓｉソースガスの流量は１乃至１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）が例示される。また、この際の処理容器１０１内の圧力は１３．３〜１３３３Ｐａ（０．１〜１０Ｔｏｒｒ）が例示される。
【００９２】
この場合に、Ｓｉソースガスとして用いる１分子内に２個のアミノ基を有するアミノシランガスとしては、上記ＢＴＢＡＳの他、ＢＤＥＡＳ（ビスジエチルアミノシラン）、ＢＤＭＡＳ（ビスジメチルアミノシラン）を挙げることができる。これらは１分子当たりのアミノ基の数が２個と少ないので構造的にアミノ基の数が３個のアミノシランガスよりもＳｉの吸着反応の障害（構造障害）になり難い。また、１分子内に２個のアミノ基を有するアミノシランガスは、１分子当たりのアミノ基の数が１個のものよりも安定性が高く、中でも上記ＢＴＢＡＳが最も好ましい。
【００９３】
工程Ｓ２の酸素ラジカルを供給する工程においては、酸素含有ガス供給機構１１４の酸素含有ガス供給源１１７から酸素含有ガスとして、例えばＯ２ガスを酸素含有ガス配管１１８および酸素含有ガス分散ノズル１１９を介してガス吐出孔１１９ａから吐出し、このとき、プラズマ生成機構１３０の高周波電源１３５をオンにして高周波電界を形成し、この高周波電界により酸素含有ガス、例えばＯ２ガスをプラズマ化する。そして、このようにプラズマ化された酸素含有ガスが処理容器１０１内に供給される。これにより、半導体ウエハＷに吸着されたＳｉソースが酸化されてＳｉＯ２が形成される。この処理の期間Ｔ２は１乃至３００ｓｅｃの範囲が例示される。また、酸素含有ガスの流量は半導体ウエハＷの搭載枚数によっても異なるが、１００乃至２００００ｍＬ／ｍｉｎ（ｓｃｃｍ）が例示される。また、高周波電源３５の周波数は１３．５６ＭＨｚが例示され、パワーとしては５〜１０００Ｗが採用される。また、この際の処理容器１０１内の圧力は１３．３〜１３３３Ｐａ（０．１〜１０Ｔｏｒｒ）が例示される。
【００９４】
この場合に、酸素含有ガスとしては、Ｏ２ガスの他、ＮＯガス、Ｎ２Ｏガス、Ｈ２Ｏガス、Ｏ３ガスを挙げることができ、これらを高周波電界によりプラズマ化して酸化剤として用いる。酸化剤としては酸素ラジカルであれば酸素含有ガスのプラズマに限らないが、酸素含有ガスのプラズマを形成することが好ましく、その中でもＯ２プラズマが好ましい。酸化剤として酸素ラジカル、特に酸素含有ガスのプラズマを用いることにより、ＳｉＯ２膜の成膜が３００℃以下、さらには１００℃以下、理想的には室温でも成膜が可能である。
【００９５】
また、工程Ｓ１と工程Ｓ２との間に行われる工程Ｓ３は、工程Ｓ１の後または工程Ｓ２の後に処理容器１０１内に残留するガスを除去して次の工程において所望の反応を生じさせる工程であり、処理容器１０１内を真空排気しつつパージガス供給機構１１６のパージガス供給源１２３からパージガス配管１２４およびパージガスノズル１２５を介してパージガスとして不活性ガス、例えばＮ２ガスを供給することにより行われる。この工程Ｓ３の期間Ｔ３としては１〜６０ｓｅｃが例示される。また、パージガス流量としては５０〜２００００ｍＬ／ｍｉｎ（ｓｃｃｍ）が例示される。
【００９６】
なお、この工程Ｓ３は処理容器１０１内に残留しているガスを除去することができれば、パージガスを供給せずに全てのガスの供給を停止した状態で真空引きを継続して行うようにしてもよい。ただし、パージガスを供給することにより、短時間で処理容器１０１内の残留ガスを除去することができる。なお、この際の処理容器１０１内の圧力は１３．３〜１３３３Ｐａ（０．１〜１０Ｔｏｒｒ）が例示される。
【００９７】
このようにして、間に処理容器１０１内からガスを除去する工程Ｓ３を挟んで交互に間欠的にＳｉソースガスと酸素ラジカルとしての酸素含有プラズマとを繰り返し供給することにより、ＳｉＯ２膜の薄い膜を一層ずつ繰り返し積層して所定の厚さとすることができる。
【００９８】
さらに、上記実施形態に係るＳｉＯ２膜の成膜方法について変形例を、図１５を参照して説明する。
【００９９】
上記実施形態においては、Ｓｉソースガスと酸素ラジカルとを完全に交互に供給したが、Ｓｉソースガスを供給するときに、酸素ラジカルを供給する工程Ｓ４と、処理容器１０１内に残留するガスを除去する工程Ｓ５とを交互に繰り返し実施するようにしても良い。
【０１００】
上記のように本質的に低温成膜が可能で良好な膜質が得られるＡＬＤ法、ＭＬＤ法を前提とし、Ｓｉソースとして反応性が高く構造障害が生じ難いＢＴＢＡＳに代表される１分子中に２個のアミノ基を有するアミノシランを用い、酸化処理において反応が温度を上昇させずに進行するＯ２ガスプラズマのような酸素ラジカルを用いるので、良好な膜質のＳｉＯ２膜を１００℃以下、さらには室温といった低温でかつ高い成膜レートで成膜することができる。
【０１０１】
上記実施形態では、原理的に１００℃以下という極低温で成膜することができるが、それよりも高い温度であっても成膜が可能である。ただし、成膜温度が上昇するに従って膜厚ばらつきが大きくなり、３００℃を超えると膜厚ばらつきが無視し得なくなるおそれがあるので成膜温度は３００℃以下であることが好ましい。より好ましいＡＬＤ、又はＭＬＤシリコン酸化膜の成膜温度の範囲としては、成膜温度１８０℃乃至２５０℃の範囲を挙げることができる。
【０１０２】
以上、一実施形態に係る半導体装置の製造方法によれば、金属膜やＨｉｇｈ−ｋ膜の膜質の劣化を抑制できる半導体装置の製造方法を提供できる。
【符号の説明】
【０１０３】
１…半導体基板、２…Ｈｉｇｈ−ｋ膜、３…金属膜、４…反射防止膜（ＢＡＲＣ）、５…犠牲膜、６、７、１０…ＭＬＤシリコン酸化膜（ＭＬＤ−ＳｉＯ２）、６ａ…サイドウォール膜、７ａ…オフセットスペーサー、１０ａ…サイドウォールスペーサー、１５ａ、１５ｂ、１６ａ、１６ｂ…イオン注入保護膜。
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に係わり、特に、側壁膜等、メタル材や高誘電率材（Ｈｉｇｈ−ｋ材）上に形成される薄膜の形成に関する。
【背景技術】
【０００２】
ゲート電極を形成した後、サイドウォールスペーサーを、ＣＶＤ法を用いて形成すると、成膜温度やプラズマの影響で、メタル材とＨｉｇｈ−ｋ材とが反応して酸化膜を形成したり、変質したりして特性が劣化する、という事情がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−５６９９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
この発明は、金属膜やＨｉｇｈ−ｋ膜の膜質の劣化を抑制できる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、この発明の第１の態様に係る半導体装置の製造方法は、基板上に、第１の薄膜を形成する工程と、前記第１の薄膜上に、前記第１の薄膜とは異なる第２の薄膜を形成する工程と、前記第２の薄膜上に、前記第２の薄膜とは異なる膜からなる犠牲膜を形成する工程と、前記犠牲膜をエッチングにより所望の間隔を持つパターンに加工し、犠牲膜パターンを形成する工程と、シリコン含有プリカーサー、酸素含有ガスを前記基板上に間欠的に供給して、前記犠牲膜パターンにシリコン酸化膜を被覆する工程と、前記シリコン酸化膜をエッチングにより前記犠牲膜の側壁上に側壁スペーサーを形成する工程と、前記犠牲膜を除去する工程と、前記側壁スペーサーをマスクとして用いて前記第１の薄膜および前記第２の薄膜を加工する工程と、を有する。
【０００６】
また、この発明の第２の態様に係る半導体装置の製造方法は、基板上に、第１の薄膜を形成する工程と、前記第１の薄膜上に、前記第１の薄膜とは異なる第２の薄膜を形成する工程と、前記第２の薄膜上に、前記第２の薄膜とは異なる膜からなる犠牲膜を形成する工程と、前記犠牲膜をエッチングにより所望の間隔を持つパターンに加工し、犠牲膜パターンを形成する工程と、前記犠牲膜パターンに、前記犠牲膜とは異なる膜からなる第３の薄膜を被覆させる工程と、前記第３の薄膜をエッチングにより前記犠牲膜の側壁上に側壁スペーサーを形成する工程と、前記犠牲膜を除去する工程と、前記側壁スペーサーをマスクとして用いて前記第１の薄膜および前記第２の薄膜を加工する工程と、前記加工された第１の薄膜および前記加工された第２の薄膜に、シリコン含有プリカーサー、酸素含有ガスを前記基板上に間欠的に供給して堆積されるシリコン酸化膜で被覆する工程と、前記シリコン酸化膜をエッチングにより所望の間隔を持つパターンに加工し、シリコン酸化膜パターンを形成する工程と、前記シリコン酸化膜パターンをオフセットスペーサーとして用いて前記基板に不純物を導入する工程と、を有する。
【０００７】
また、この発明の第３の態様に係る半導体装置の製造方法は、基板上に、第１の薄膜を形成する工程と、前記第１の薄膜上に、前記第１の薄膜とは異なる膜からなる第２の薄膜を形成する工程と、前記第２の薄膜上に、前記第２の薄膜とは異なる膜からなる犠牲膜を形成する工程と、前記犠牲膜をエッチングにより所望の間隔を持つパターンに加工し、犠牲膜パターンを形成する工程と、前記犠牲膜パターンに、前記犠牲膜とは異なる膜からなる第３の薄膜を被覆させる工程と、前記第３の薄膜をエッチングにより前記犠牲膜の側壁上に側壁スペーサーを形成する工程と、前記犠牲膜を除去する工程と、前記側壁スペーサーをマスクとして用いて前記第１の薄膜および前記第２の薄膜を加工する工程と、前記加工された第１の薄膜および前記加工された第２の薄膜を、シリコン含有プリカーサー、酸素含有ガスを前記基板上に間欠的に供給して堆積されるシリコン酸化膜で被覆する工程と、前記シリコン酸化膜を保護膜として用いて前記シリコン酸化膜上からイオン・インプランテーション法にて、前記基板の表面上に不純物を導入する工程と、を有する。
【発明の効果】
【０００８】
この発明によれば、金属膜やＨｉｇｈ−ｋ膜の膜質の劣化を抑制できる半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【０００９】
【図１】この発明の一実施形態に係る半導体装置の製造方法を示す断面図
【図２】この発明の一実施形態に係る半導体装置の製造方法を示す断面図
【図３】この発明の一実施形態に係る半導体装置の製造方法を示す断面図
【図４】図４Ａはオフセットスペーサー無の半導体装置を示す断面図、図４Ｂはオフセットスペーサー無の半導体装置を示す断面図
【図５】図５Ａはオフセットスペーサーとなる薄膜をＬＰＣＶＤ法を用いて形成した場合を示す断面図、図５Ｂはオフセットスペーサーとなる薄膜をＭＬＤ法を用いて形成した場合を示す断面図、
【図６】サイドウォール膜をＳｉＮで形成した場合を示す断面図
【図７】サイドウォール膜をＭＬＤ−ＳｉＯ２で形成した場合を示す断面図
【図８】イオン注入保護膜を形成した場合を示す断面図
【図９】イオン注入保護膜を形成した場合を示す断面図
【図１０】イオン注入保護膜を形成した場合を示す断面図
【図１１】イオン注入保護膜を形成した場合を示す断面図
【図１２】一例に係る成膜装置を示す縦断面図
【図１３】図１２に示す成膜装置の横断面図
【図１４】ガスの供給のタイミングの一例を示すタイミングチャート
【図１５】ガスの供給のタイミングの他例を示すタイミングチャート
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながらこの発明の実施形態について説明する。
【００１１】
図１Ａ乃至図１Ｋは、この発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【００１２】
まず、図１Ａに示すように、半導体基板、例えば、シリコン基板１上に、高誘電率絶縁膜（Ｈｉｇｈ−ｋ膜）２を形成する。Ｈｉｇｈ−ｋ膜２は、トランジスタのゲート絶縁膜となる膜である。Ｈｉｇｈ−ｋ膜２の材料例としては、例えば、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＳｉＯ等を挙げることができる。本例では、Ｈｉｇｈ−ｋ膜２として、ＨｆＯ２を使用した。次いで、Ｈｉｇｈ−ｋ膜２上に、金属膜３を形成する。金属膜３は、トランジスタのゲート電極となる膜である。金属膜３の材料例としては、例えば、Ｗ、ＴｉＮ等を挙げることができる。本例では、金属膜３として、ＴｉＮを使用した。
【００１３】
なお、金属膜３は、本例では金属の単層としているが、導電性シリコン、例えば、導電性ポリシリコンと金属との積層、もしくは異なる金属どうしの積層であっても良い。
【００１４】
次に、図１Ｂに示すように、金属膜３上に、反射防止膜（ＢＡＲＣ）４を形成する。ＢＡＲＣ４の材料例としては、有機膜と無機膜の両方を挙げることができる。本例では、ＢＡＲＣ４として、有機膜を使用した。次いで、ＢＡＲＣ４上に、犠牲膜５を形成する。犠牲膜５の材料例としては、例えば、樹脂を挙げることができる。本例では、犠牲膜５として、フォトレジストを使用した。フォトレジストを使用した犠牲膜５は低い温度、例えば、３０℃で形成できる。このため、Ｈｉｇｈ−ｋ膜２や金属膜３を酸化させたり、界面層を形成したりして、膜質を劣化させることがない。犠牲膜５としては、例えば、シリコン窒化膜を用いることも可能であるが、成膜には高い温度が必要である。例えば、４００〜８００℃である。このように、犠牲膜５には、シリコン窒化膜よりも低い温度で形成できる樹脂、例えば、フォトレジストを用いることが好ましい。
【００１５】
次に、図１Ｃに示すように、フォトレジストを使用した犠牲膜５を、フォトリソグラフィ法を用いて所定のパターンにパターニングする。
【００１６】
次に、図１Ｄに示すように、パターニングされた犠牲膜５をマスクに用いて、ＢＡＲＣ４をエッチングする（ＢＡＲＣエッチング）。
【００１７】
次に、図１Ｅに示すように、パターニングされた犠牲膜５、及び金属膜３上に、ＭＬＤ法を用いて、ＭＬＤシリコン酸化膜（ＭＬＤ−ＳｉＯ２）６を形成する。ＭＬＤ−ＳｉＯ２６は、金属膜３をゲート電極形状にパターニングする際のマスクとなる膜である（ハードマスク）。
【００１８】
ところで、ＭＬＤ法とは、薄膜成長法の一つであり、成膜ガスを間欠的に処理容器内へ供給することによって、薄膜を原子層レベル、あるいは分子層レベルで積層成長させる方法である。分子層レベルで積層成長させるものは、ＭＬＤ（Ｍｏｌｅｃｕｌａｒ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法と呼ばれ、原子層レベルで積層成長させるものはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法と呼ばれている。本実施形態ではＭＬＤ法を使用する例を示しているが、ＡＬＤ法を適用することももちろん可能である。ただし、ＡＬＤ法は、成膜レートの違いによりスループットが低下する可能性がある。
【００１９】
ＭＬＤ法は、薄膜を低い温度、例えば、室温から３００℃程度で形成できる。このため、フォトレジストを使用した犠牲膜５にダメージを与えたり、変形させたりせずに、犠牲膜５、及び金属膜３上に薄膜をコンフォーマルに成膜することができる。
【００２０】
また、ＭＬＤ法は、薄膜を、低い温度で成膜するので、成膜中に、Ｈｉｇｈ−ｋ膜２や金属膜３の膜質が劣化してしまうことを抑制できる。
【００２１】
なお、シリコン酸化膜を成膜する装置としてはＬＰＣＶＤ法があるが、そもそも低温成膜が難しく、低温成膜すると、ＭＬＤ法と比較して極端に成膜レートが遅くなる。他に、低い温度で成膜する手法として、回転塗布法（ＳＯＧ）があるが、例えば、図１Ｄに示すように、塗布下地に段差がある場合には、薄膜を、段差に沿ってコンフォーマルに成膜することができない。
【００２２】
これらの事情から、本例のように、パターニングされた犠牲膜５、及び金属膜３上にはＭＬＤ法を用いて、ＭＬＤ−ＳｉＯ２６を成膜することが好ましい。
【００２３】
また、ＭＬＤ−ＳｉＯ２６のようにハードマスクとなる膜には、ＳｉＯ２以外にも、シリコン窒化膜（ＳｉＮ）を用いることもできるが、ＳｉＮは、ＳｉＯ２に比較して膜応力が大きいこと、金属膜３にポリシリコンと金属との積層膜を用いた場合に、エッチング選択比をとりにくい、という事情がある。このため、ＭＬＤ−ＳｉＯ２６のようにハードマスクとなる膜には、ＳｉＯ２を用いることが好ましい。
【００２４】
次に、図１Ｆに示すように、ＭＬＤ−ＳｉＯ２６を、異方性エッチング、例えば、ＲＩＥ法を用いてエッチングし、ＭＬＤ−ＳｉＯ２６を犠牲膜５及びＢＡＲＣ４の側壁上に残し、サイドウォール膜６ａを形成する。
【００２５】
次に、図１Ｇに示すように、犠牲膜５を、サイドウォール膜６ａ及び金属膜３をマスクに用いてエッチングし、除去する。犠牲膜５の材料に樹脂、例えば、フォトレジストを用いていた場合には、犠牲膜５の除去に、ウェットエッチングを用いることができる。さらに、ウェットエッチングには、例えば、洗浄に利用される洗浄液を用いることも可能である。このような洗浄液の例としては、例えば、硫酸と過酸化水素水とを含む洗浄液を挙げることができる。
【００２６】
次に、図１Ｈに示すように、ＢＡＲＣ４を、サイドウォール膜６ａ及び金属膜３をマスクに用いてエッチングし、除去する。ＢＡＲＣ４の除去にも、図１Ｇを参照して説明したウェットエッチング。例えば、硫酸と過酸化水素水とを含む洗浄液を用いたウェットエッチングを用いることができる。
【００２７】
次に、図１Ｉに示すように、サイドウォール膜６ａをマスクに用いて、金属膜３、及びＨｉｇｈ−ｋ膜２をエッチングする。これにより、金属膜３はゲート電極３ａの形状に、Ｈｉｇｈ−ｋ膜２はゲート絶縁膜２ａの形状にそれぞれ加工される。
【００２８】
次に、図１Ｊに示すように、サイドウォール膜６ａが、ゲート電極３ａの上面に残っていた場合には、残っていたサイドウォール膜６ａを除去する。
【００２９】
以上までの工程で、金属膜３、及びＨｉｇｈ−ｋ膜２を用いたゲートの加工工程が終了する。以下、ソース／ドレイン領域の形成工程に入る。
【００３０】
まず、図１Ｋに示すように、基板１、ゲート電極３ａ、及びゲート絶縁膜２ａ上に、ＭＬＤ法を用いて、ＭＬＤシリコン酸化膜（ＭＬＤ−ＳｉＯ２）７を形成する。ＭＬＤ−ＳｉＯ２７は、オフセットスペーサーとなる膜である。オフセットスペーサーとなる膜は、ゲート電極３ａ（金属膜）、及びゲート絶縁膜２ａ（Ｈｉｇｈ−ｋ膜）を覆う。このような膜は、薄膜を、低い温度で成膜するＭＬＤ法を用いて形成することが好ましい。ＭＬＤ法を用いて、ＭＬＤ−ＳｉＯ２７を基板１、ゲート電極３ａ、及びゲート絶縁膜２ａ上に形成することで、成膜中に、ゲート電極３ａ、及びゲート絶縁膜２ａの膜質が劣化することを抑制できる。
【００３１】
以後、一実施形態に係る半導体装置の製造方法を、ゲート電極３ａの一つを拡大して示した図２Ａ乃至図２Ｆを参照し、引き続き説明する。
【００３２】
図２Ａは、図１Ｋに示すゲート電極３ａの一つを拡大して示した断面図である。図２Ａに示すように、ＭＬＤ−ＳｉＯ２７を基板１、ゲート電極３ａ、及びゲート絶縁膜２ａ上に形成した後、図２Ｂに示すように、ＭＬＤ−ＳｉＯ２７を、異方性エッチング、例えば、ＲＩＥ法を用いてエッチングし、ＭＬＤ−ＳｉＯ２７をゲート電極３ａの側壁上に残し、オフセットスペーサー７ａを形成する。オフセットスペーサー７ａとは、次のような役目を持つ膜である。
【００３３】
ソース／ドレイン領域を形成するためには、ゲート電極３ａをマスクに用いて、ｎ型、又はｐ型の不純物（ヒ素、リン、又はボロン等）を、基板１内に導入し、拡散させることで形成される。この際、図４Ａに示すように、ゲート長Ｌｇが短いと、不純物の拡散層（ソース／ドレイン領域）どうしがゲート電極３ａ下で短絡する。特に、本例のように、サイドウォール膜６ａをマスクに用いて加工されたゲート電極３ａにおいては、ゲート長がリソグラフィの解像限界以下にできる。このため、上記拡散層どうしの短絡が起りやすい。
【００３４】
そこで、図４Ｂに示すように、ゲート電極３ａの側壁にオフセットスペーサー７ａを形成することで、不純物導入時の、みかけ上のゲート長Ｌｇ＊を長くする。これにより、ゲート長が短くなった、例えば、リソグラフィの解像限界以下になった場合でも、拡散層どうしの短絡を抑制することができる。
【００３５】
次に、図２Ｃに示すように、側壁上に、オフセットスペーサー７ａが形成されたゲート電極３ａをマスクに用いて、基板１内に、ｎ型、又はｐ型の不純物８を導入、例えば、イオン注入により導入する。基板１内には、不純物８が導入された導入領域９が得られる。
【００３６】
次に、図２Ｄに示すように、オフセットスペーサー７ａ、ゲート電極３ａ、及び基板１上に、ＭＬＤ法を用いて、ＭＬＤ−ＳｉＯ２１０を形成する。ＭＬＤ−ＳｉＯ２１０は、サイドウォールスペーサーとなる膜である。サイドウォールスペーサーとなる膜は、ゲート電極３ａ（金属膜）、及びゲート絶縁膜２ａ（Ｈｉｇｈ−ｋ膜）を覆う。このような膜は、薄膜を、低い温度で成膜するＭＬＤ法を用いて形成することが好ましい。ＭＬＤ法を用いて、ＭＬＤ−ＳｉＯ２７を基板１、ゲート電極３ａ、及びゲート絶縁膜２ａ上に形成することで、成膜中に、ゲート電極３ａ、及びゲート絶縁膜２ａの膜質が劣化することを抑制できる。
【００３７】
次に、図２Ｅに示すように、ＭＬＤ−ＳｉＯ２１０を、異方性エッチング、例えば、ＲＩＥ法を用いてエッチングし、ＭＬＤ−ＳｉＯ２１０ａを、ゲート電極３ａの側壁上に、本例ではオフセットスペーサー７ａを介して残し、サイドウォールスペーサー１０ａを形成する。
【００３８】
次に、図２Ｆに示すように、側壁上に、サイドウォールスペーサー１０ａが形成されたゲート電極３ａをマスクに用いて、基板１内に、ｎ型、又はｐ型の不純物１１を導入、例えば、イオン注入により導入する。基板１内には、不純物１１が導入された導入領域１２が得られる。
【００３９】
次に、図３に示すように、基板１を熱処理し、導入領域９、１２に導入された不純物を基板１内に拡散させ、基板１とは反対導電型のソース／ドレイン領域１３、及びソース／ドレイン領域１３よりも不純物濃度が低いソース／ドレインエクステンション領域１４を形成する。
【００４０】
以上のような製造方法によりトランジスタ、本例では、ゲート電極３ａに、例えば、導電性ポリシリコンよりも比抵抗が小さい金属膜が使用され、ゲート絶縁膜２ａに、例えば、ＳｉＯ２よりも比誘電率が高いＨｉｇｈ−ｋ膜が使用された絶縁ゲート型電界効果トランジスタが製造される。
【００４１】
上記一実施形態に係る製造方法によれば、図１Ｅに示したように、サイドウォール膜（ハードマスク）６ａとなる薄膜６を、ＭＬＤ法を用いて成膜する。このため、低温で成膜でき、ゲート電極３ａに金属膜を、また、ゲート絶縁膜２ａにＨｉｇｈ−ｋ膜を用いた場合でも、成膜中に、これら金属膜やＨｉｇｈ−ｋ膜の膜質が劣化してしまうことを抑制できる。
【００４２】
また、サイドウォール膜６ａとなる薄膜を低温で成膜できるので、犠牲膜５に樹脂、例えば、フォトレジストを用いることも可能である。犠牲膜５にフォトレジストを用いることで、犠牲膜５にシリコン窒化膜等を用いる場合に比較して低コストで形成できる、及びフォトレジスト自体が犠牲膜５となるので、犠牲膜５の、フォトレジストをマスクに用いたエッチング工程を省略できる、といった利点を得ることができる。
【００４３】
また、上記一実施形態に係る製造方法によれば、図１Ｋ及び図２Ａに示したように、オフセットスペーサー７ａとなる薄膜７を、ＭＬＤ法を用いて成膜する。このため、上述したように、成膜中に、ゲート電極３ａの金属膜や、ゲート絶縁膜２ａのＨｉｇｈ−ｋ膜の膜質が劣化してしまうことを抑制できる。
【００４４】
また、ゲート間ピッチｐが狭い、例えば、ピッチｐがリソグラフィの解像限界以下の場合に、ＬＰＣＶＤ法を用いてオフセットスペーサーとなる薄膜１０７を成膜すると、図５Ａに示すように、薄膜１０７をコンフォーマルに形成し難い。
【００４５】
また、ピッチｐが狭くなると、アスペクト比（高さ／底辺）も高くなりやすい。アスペクト比が高い場合にも、ピッチｐが狭い場合と同様に、薄膜１０７をコンフォーマルに形成し難い。
【００４６】
対して、上記一実施形態に係る製造方法によれば、オフセットスペーサー７ａとなる薄膜７を、ＭＬＤ法を用いて成膜する。このため、図５Ｂに示すように、ピッチｐが狭い場合、例えばピッチｐがリソグラフィの現状の解像限界以下（例えば、４０ｎｍ以下）の場合であっても、ＬＰＣＶＤ法に比べて、薄膜７を、よりコンフォーマルに形成することが可能である。
【００４７】
また、アスペクト比が高い場合、例えば、３以上であっても、ＬＰＣＶＤ法に比べて、薄膜７を、よりコンフォーマルに形成することが可能である。
【００４８】
さらに、上記一実施形態に係る製造方法によれば、サイドウォール膜６ａと、オフセットスペーサー７ａとを同じ材料、例えば、ＭＬＤ−ＳｉＯ２とする。
【００４９】
ここで、サイドウォール膜とオフセットスペーサーとを違う材料とする場合を仮定する。
【００５０】
例えば、図６Ａに示すように、サイドウォール膜１０６ａをシリコン窒化膜（ＳｉＮ）とし、図６Ｂに示すように、オフセットスペーサーとなる薄膜７をＭＬＤ−ＳｉＯ２とする。この場合、サイドウォール膜（ＳｉＮ）１０６ａが、製造プロセスのゆらぎ等を原因としてゲート電極３ａ上に残ってしまった、とする。ＳｉＮは、比誘電率がＭＬＤ−ＳｉＯ２よりも高い。このため、ゲート電極３ａの周囲にある絶縁物の比誘電率が上昇する。製造プロセスのゆらぎ等を原因とした比誘電率の上昇は、集積回路間の特性ばらつきを拡大させる要因となる。
【００５１】
対して、サイドウォール膜６ａと、オフセットスペーサー７ａとを上記実施形態のように、同じ材料とする。例えば、図７Ａに示すように、サイドウォール膜６ａをＭＬＤ−ＳｉＯ２とし、図７Ｂに示すように、オフセットスペーサーとなる薄膜７もＭＬＤ−ＳｉＯ２とする。このようにすると、たとえ、サイドウォール膜６ａが、プロセスのゆらぎ等を原因としてゲート電極３ａ上に残ってしまった場合でも、同じ材料であるので、ゲート電極３ａの周囲にある絶縁物の比誘電率が上昇することを軽減できる。
【００５２】
このように、サイドウォール膜６ａと、オフセットスペーサー７ａとを同じ材料とすることで、プロセスのゆらぎ等が発生した場合でも、ゲート電極３ａの周囲の絶縁膜の比誘電率の上昇を軽減でき、プロセスのゆらぎに強い半導体装置の製造方法、及び半導体装置を得ることができる。このことは、サイドウォールスペーサー１０ａにも言えることである。即ち、オフセットスペーサー７ａとサイドウォールスペーサー１０ａとを同じ材料とする。本例では、オフセットスペーサー７ａとサイドウォールスペーサー１０ａとを同じＭＬＤ−ＳｉＯ２とする。これにより、プロセスのゆらぎに強いオフセットスペーサー７ａ及びサイドウォールスペーサー１０ａを備えた半導体装置の製造方法、及び半導体装置を得ることができる。
【００５３】
また、上記一実施形態に係る半導体装置の製造方法においては、サイドウォール膜６ａ、オフセットスペーサー７ａ、及びサイドウォールスペーサー１０ａを、ＭＬＤ法により形成することで、金属膜、及びＨｉｇｈ−ｋ膜の膜質の劣化を防ぐ例を示した。
【００５４】
しかしながら、この発明は、サイドウォール膜６ａ、オフセットスペーサー７ａ、及びサイドウォールスペーサー１０ａに限って適用されるものではなく、例えば、イオン注入保護膜にも適用することができる。
【００５５】
例えば、オフセットスペーサー７ａを形成した後、図８Ａに示すように、イオン注入保護膜１５ａを、基板１、オフセットスペーサー７ａ、ゲート電極３ａ上に形成する。イオン注入保護膜１５ａは、基板１上における膜厚ｔが、例えば、２ｎｍ乃至１０ｎｍ程度の薄い膜である。次いで、図８Ｂに示すように、ｎ型、又はｐ型の不純物８を、イオン注入保護膜１５ａを介して基板１内にイオン注入する。
【００５６】
このようなイオン注入保護膜１５ａを、ＭＬＤ法を用いて形成し、例えば、ＭＬＤ−ＳｉＯ２とする。
【００５７】
イオン注入保護膜は、例えば、基板１を熱酸化することで得ることが一般的である。しかし、ゲート電極３ａに金属膜を、ゲート絶縁膜２ａにＨｉｇｈ−ｋ膜を用いた場合に、イオン注入保護膜を熱酸化で得ようとすると、熱酸化時の熱で、ゲート電極３ａ及びゲート絶縁膜２ａの膜質が劣化する可能性がある。
【００５８】
対して、本例のように、イオン注入保護膜１５ａを、ＭＬＤ法を用いて形成すれば、室温乃至３００℃程度で形成できるので、ゲート電極３ａ、及びゲート絶縁膜２ａの膜質の劣化を抑制することができる。
【００５９】
また、イオン注入保護膜は、オフセットスペーサー７ａとなる薄膜７を、例えば、基板１上における膜厚ｔが２ｎｍ乃至１０ｎｍ程度に残すことでも得ることもできる。
【００６０】
例えば、図９Ａに示すように、ＭＬＤ法を用いて形成された、例えば、ＭＬＤ−ＳｉＯ２からなるオフセットスペーサーとなる薄膜７を、基板１上に、膜厚ｔが例えば、２ｎｍ乃至１０ｎｍに残るようにエッチングする。これにより、薄膜７から、オフセットスペーサー７ａと、イオン注入保護膜１５ｂとを一緒に得ることができる。この後、図９Ｂに示すように、ｎ型、又はｐ型の不純物８を、イオン注入保護膜１５ｂを介して基板１内にイオン注入する。
【００６１】
また、イオン注入保護膜は、サイドウォールスペーサー１０ａを形成した後に行われる不純物導入においても使用することができる。
【００６２】
例えば、図１０Ａに示すように、サイドウォールスペーサー１０ａを形成した後、イオン注入保護膜１６ａを、基板１、サイドウォールスペーサー１０ａ、オフセットスペーサー７ａ、及びゲート電極３ａ上に形成する。イオン注入保護膜１６ａは、基板１上における膜厚ｔが、例えば、２ｎｍ乃至１０ｎｍ程度の薄い膜である。次いで、図１０Ｂに示すように、ｎ型、又はｐ型の不純物１１を、イオン注入保護膜１６ａを介して基板１内にイオン注入する。
【００６３】
もちろん、サイドウォールスペーサー１０ａを形成した後に行われる不純物導入に使用されるイオン注入保護膜においても、サイドウォールスペーサー１０ａと一緒に形成することもできる。
【００６４】
例えば、図１１Ａに示すように、ＭＬＤ法を用いて形成された、例えば、ＭＬＤ−ＳｉＯ２からなるサイドウォールスペーサーとなる薄膜１０を、基板１上に、膜厚ｔが例えば、２ｎｍ乃至１０ｎｍに残るようにエッチングする。これにより、薄膜１０から、オフセットスペーサー１０ａと、イオン注入保護膜１６ｂとを一緒に得ることができる。この後、図１１Ｂに示すように、ｎ型、又はｐ型の不純物１１を、イオン注入保護膜１６ｂを介して基板１内にイオン注入する。
【００６５】
このように、イオン注入保護膜を用いる場合、イオン注入保護膜を、ＭＬＤ法を用いて形成することで、ゲート電極３ａ、及びゲート絶縁膜２ａの膜質の劣化を抑制することができる。
【００６６】
次に、この発明の実施形態に係る半導体装置の製造方法に使用される成膜装置の一例を説明する。
【００６７】
図１２は、一例に係る成膜装置を示す縦断面図、図１３は図１２に示す成膜装置の横断面図、図１４はガスの供給のタイミングを示すタイミングチャートである。なお、図１３においては、加熱装置を省略する。
【００６８】
成膜装置１００は、下端が開口された有天井の円筒体状の処理容器１０１を有している。この処理容器１０１の全体は、例えば石英により形成されており、この処理容器１０１内の天井には、石英製の天井板１０２が設けられて封止されている。また、この処理容器１０１の下端開口部には、例えばステンレススチールにより円筒体状に成形されたマニホールド１０３がＯリング等のシール部材１０４を介して連結されている。
【００６９】
上記マニホールド１０３は処理容器１０１の下端を支持しており、このマニホールド１０３の下方から被処理体として多数枚、例えば５０〜１００枚の半導体ウエハ（半導体基板）Ｗを多段に載置可能な石英製のウエハボート１０５が処理容器１０１内に挿入可能となっている。このウエハボート１０５は３本の支柱１０６を有し（図１３参照）、支柱１０６に形成された溝により多数枚のウエハＷが支持されるようになっている。
【００７０】
このウエハボート１０５は、石英製の保温筒１０７を介してテーブル１０８上に載置されており、このテーブル１０８は、マニホールド１０３の下端開口部を開閉する、例えばステンレススチール製の蓋部１０９を貫通する回転軸１１０上に支持される。
【００７１】
そして、この回転軸１１０の貫通部には、例えば磁性流体シール１１１が設けられており、回転軸１１０を気密にシールしつつ回転可能に支持している。また、蓋部１０９の周辺部とマニホールド１０３の下端部との間には、例えばＯリングよりなるシール部材１１２が介設されており、これにより処理容器１０１内のシール性を保持している。
【００７２】
上記の回転軸１１０は、例えばボートエレベータ等の昇降機構（図示せず）に支持されたアーム１１３の先端に取り付けられており、ウエハボート１０５および蓋部１０９等を一体的に昇降して処理容器１０１内に対して挿脱されるようになっている。なお、上記テーブル１０８を上記蓋部１０９側へ固定して設け、ウエハボート１０５を回転させることなくウエハＷの処理を行うようにしてもよい。
【００７３】
また、成膜装置１００は、処理容器１０１内へ酸素含有ガスを供給する酸素含有ガス供給機構１１４と、処理容器１０１内へＳｉソースガスを供給するＳｉソースガス供給機構１１５と、処理容器１０１内へパージガスとして不活性ガスを供給するパージガス供給機構１１６とを有している。酸素含有ガスの一例はＯ２ガス、Ｓｉソースガスの一例はＢＴＢＡＳ（ビスターシャリブチルアミノシラン）、不活性ガスの一例はＮ２ガスである。
【００７４】
酸素含有ガス供給機構１１４は、酸素含有ガス供給源１１７と、酸素含有ガス供給源１１７から酸素含有ガスを導く酸素含有ガス配管１１８と、この酸素含有ガス配管１１８に接続され、マニホールド１０３の側壁を内側へ貫通して上方向へ屈曲されて垂直に延びる石英管よりなる酸素含有ガス分散ノズル１１９とを有している。この酸素含有ガス分散ノズル１１９の垂直部分には、複数のガス吐出孔１１９ａが所定の間隔を隔てて形成されており、各ガス吐出孔１１９ａから水平方向に処理容器１０１に向けて略均一に酸素含有ガス、例えばＯ２ガスを吐出することができるようになっている。
【００７５】
また、Ｓｉソースガス供給機構１１５は、Ｓｉソースガス供給源１２０と、このＳｉソースガス供給源１２０からＳｉソースガスを導くＳｉソースガス配管１２１と、このＳｉソースガス配管１２１に接続され、マニホールド１０３の側壁を内側へ貫通して上方向へ屈曲されて垂直に延びる石英管よりなるＳｉソースガス分散ノズル１２２とを有している。ここではＳｉソースガス分散ノズル１２２は２本設けられており（図１３参照）、各Ｓｉソースガス分散ノズル１２２には、その長さ方向に沿って複数のガス吐出孔１２２ａが所定の間隔を隔てて形成されており、各ガス吐出孔１２２ａから水平方向に処理容器１０１内に略均一に、Ｓｉソースガスを吐出することができるようになっている。なお、このＳｉソースガス分散ノズル１２２は１本のみであってもよい。
【００７６】
さらに、パージガス供給機構１１６は、パージガス供給源１２３と、パージガス供給源１２３からパージガスを導くパージガス配管１２４と、このパージガス配管１２４に接続され、マニホールド１０３の側壁を貫通して設けられたパージガスノズル１２５とを有している。
【００７７】
酸素含有ガス配管１１８、Ｓｉソースガス配管１２１、パージガス配管１２４には、それぞれ開閉弁１１８ａ、１２１ａ、１２４ａおよびマスフローコントローラのような流量制御器１１８ｂ、１２１ｂ、１２４ｂが設けられており、酸素含有ガス、Ｓｉソースガスおよびパージガスをそれぞれ流量制御しつつ供給することができるようになっている。
【００７８】
上記処理容器１０１の側壁の一部には、酸素含有ガスのプラズマを形成するプラズマ生成機構１３０が形成されている。このプラズマ生成機構１３０は、上記処理容器１０１の側壁を上下方向に沿って所定の幅で削りとることによって上下に細長く形成された開口１３１をその外側より覆うようにして処理容器１０１の外壁に気密に溶接されたプラズマ区画壁１３２を有している。プラズマ区画壁１３２は、断面凹部状をなし上下に細長く形成され、例えば石英で形成されている。また、プラズマ生成機構１３０は、このプラズマ区画壁１３２の両側壁の外面に上下方向に沿って互いに対向するようにして配置された細長い一対のプラズマ電極１３３と、このプラズマ電極１３３に給電ライン１３４を介して接続され高周波電力を供給する高周波電源１３５とを有している。そして、上記プラズマ電極１３３に高周波電源１３５から例えば１３．５６ＭＨｚの高周波電圧を印加することにより酸素含有ガスのプラズマが発生し得る。なお、この高周波電圧の周波数は１３．５６ＭＨｚに限定されず、他の周波数、例えば４００ｋＨｚ等を用いてもよい。
【００７９】
上記のようなプラズマ区画壁１３２を形成することにより、処理容器１０１の側壁の一部が凹部状に外側へ窪ませた状態となり、プラズマ区画壁１３２の内部空間が処理容器１０１の内部空間に一体的に連通された状態となる。また、開口１３１は、ウエハボート１０５に保持されている全てのウエハＷを高さ方向においてカバーできるように上下方向に十分に長く形成されている。
【００８０】
上記酸素含有ガス分散ノズル１１９は、処理容器１０１内を上方向に延びていく途中で処理容器１０１の半径方向外方へ屈曲されて、上記プラズマ区画壁１３２内の最も奥の部分（処理容器１０１の中心から最も離れた部分）に沿って上方に向けて起立されている。このため、高周波電源１３５がオンされて両電極１３３間に高周波電界が形成された際に、酸素含有ガス分散ノズル１１９のガス噴射孔１１９ａから噴射された酸素ガスがプラズマ化されて処理容器１０１の中心に向けて拡散しつつ流れる。
【００８１】
上記プラズマ区画壁１３２の外側には、これを覆うようにして例えば石英よりなる絶縁保護カバー１３６が取り付けられている。また、この絶縁保護カバー１３６の内側部分には、図示しない冷媒通路が設けられており、例えば冷却された窒素ガスを流すことにより上記プラズマ電極１３３を冷却し得るようになっている。
【００８２】
上記２本のＳｉソースガス分散ノズル１２２は、処理容器１０１の内側壁の上記開口１３１を挟む位置に起立して設けられており、このＳｉソースガス分散ノズル１２２に形成された複数のガス噴射孔１２２ａより処理容器１０１の中心方向に向けてＳｉソースガスを吐出し得るようになっている。
【００８３】
一方、処理容器１０１の開口１３１の反対側の部分には、処理容器１０１内を真空排気するための排気口１３７が設けられている。この排気口１３７は処理容器１０１の側壁を上下方向へ削りとることによって細長く形成されている。処理容器１０１のこの排気口１３７に対応する部分には、排気口１３７を覆うように断面コ字状に成形された排気口カバー部材１３８が溶接により取り付けられている。この排気口カバー部材１３８は、処理容器１０１の側壁に沿って上方に延びており、処理容器１０１の上方にガス出口１３９を規定している。そして、このガス出口１３９から図示しない真空ポンプ等を含む真空排気機構により真空引きされる。そして、この処理容器１０１の外周を囲むようにしてこの処理容器１０１およびその内部のウエハＷを加熱する筒体状の加熱装置１４０が設けられている。
【００８４】
成膜装置１００の各構成部の制御、例えばバルブ１１８ａ、１２１ａ、１２４ａの開閉による各ガスの供給・停止、マスフローコントローラ１１８ｂ、１２１ｂ、１２４ｂによるガス流量の制御、および高周波電源１３５のオン・オフ制御、加熱装置１４０の制御等は、例えばマイクロプロセッサ（コンピュータ）からなるコントローラ１５０により行われる。コントローラ１５０には、工程管理者が成膜装置１００を管理するためにコマンドの入力操作等を行うキーボードや、成膜装置１００の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース１５１が接続されている。
【００８５】
また、コントローラ１５０には、成膜装置１００で実行される各種処理をコントローラ１５０の制御にて実現するための制御プログラムや、処理条件に応じて成膜装置１００の各構成部に処理を実行させるためのプログラムすなわちレシピが格納された記憶部１５２が接続されている。レシピは記憶部１５２の中の記憶媒体に記憶されている。記憶媒体は、ハードディスクや半導体メモリであってもよいし、ＣＤ−ＲＯＭ、ＤＶＤ、フラッシュメモリ等の可搬性のものであってもよい。また、他の装置から、例えば専用回線を介してレシピを適宜伝送させるようにしてもよい。
【００８６】
そして、必要に応じて、ユーザーインターフェース１５１からの指示等にて任意のレシピを記憶部１５２から呼び出してコントローラ１５０に実行させることで、コントローラ１５０の制御下で、成膜装置１００での所望の処理が行われる。
【００８７】
次に、以上のように構成された成膜装置を用いて行なわれる本実施形態に係るＳｉＯ２膜の成膜方法について図１４を参照して説明する。
【００８８】
まず、常温において、例えば５０〜１００枚の半導体ウエハＷが搭載された状態のウエハボート１０５を予め所定の温度に制御された処理容器１０１内にその下方から上昇させることによりロードし、蓋部１０９でマニホールド１０３の下端開口部を閉じることにより処理容器１０１内を密閉空間とする。半導体ウエハＷとしては、直径３００ｍｍのものが例示される。
【００８９】
そして処理容器１０１内を真空引きして所定のプロセス圧力に維持するととともに、加熱装置１４０への供給電力を制御して、ウエハ温度を上昇させてプロセス温度に維持し、ウエハボート１０５を回転させた状態で成膜処理を開始する。
【００９０】
この際の成膜処理は、図１４に示すように、Ｓｉソースガス、例えば、１分子内に２個のアミノ基を有するアミノシランガス、例えばＢＴＢＡＳを流してＳｉソースを吸着させる工程Ｓ１と、酸素含有ガスを励起させて形成された酸素ラジカルを処理容器１０１に供給してＳｉソースガスを酸化させる工程Ｓ２とを交互に繰り返し、これらの間で処理容器１０１内から処理容器１０１内に残留するガスを除去する工程Ｓ３を実施する。
【００９１】
具体的には、工程Ｓ１においては、Ｓｉソースガス供給機構１１５のＳｉソースガス供給源１２０からＳｉソースガスとして１分子内に２個のアミノ基を有するアミノシランガス、例えばＢＴＢＡＳをＳｉソースガス配管１２１およびＳｉソースガス分散ノズル１２２を介してガス吐出孔１２２ａから処理容器１０１内にＴ１の期間供給する。これにより、半導体ウエハ上にＳｉソースを吸着させる。このときの期間Ｔ１は１乃至１８０ｓｅｃが例示される。また、Ｓｉソースガスの流量は１乃至１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）が例示される。また、この際の処理容器１０１内の圧力は１３．３〜１３３３Ｐａ（０．１〜１０Ｔｏｒｒ）が例示される。
【００９２】
この場合に、Ｓｉソースガスとして用いる１分子内に２個のアミノ基を有するアミノシランガスとしては、上記ＢＴＢＡＳの他、ＢＤＥＡＳ（ビスジエチルアミノシラン）、ＢＤＭＡＳ（ビスジメチルアミノシラン）を挙げることができる。これらは１分子当たりのアミノ基の数が２個と少ないので構造的にアミノ基の数が３個のアミノシランガスよりもＳｉの吸着反応の障害（構造障害）になり難い。また、１分子内に２個のアミノ基を有するアミノシランガスは、１分子当たりのアミノ基の数が１個のものよりも安定性が高く、中でも上記ＢＴＢＡＳが最も好ましい。
【００９３】
工程Ｓ２の酸素ラジカルを供給する工程においては、酸素含有ガス供給機構１１４の酸素含有ガス供給源１１７から酸素含有ガスとして、例えばＯ２ガスを酸素含有ガス配管１１８および酸素含有ガス分散ノズル１１９を介してガス吐出孔１１９ａから吐出し、このとき、プラズマ生成機構１３０の高周波電源１３５をオンにして高周波電界を形成し、この高周波電界により酸素含有ガス、例えばＯ２ガスをプラズマ化する。そして、このようにプラズマ化された酸素含有ガスが処理容器１０１内に供給される。これにより、半導体ウエハＷに吸着されたＳｉソースが酸化されてＳｉＯ２が形成される。この処理の期間Ｔ２は１乃至３００ｓｅｃの範囲が例示される。また、酸素含有ガスの流量は半導体ウエハＷの搭載枚数によっても異なるが、１００乃至２００００ｍＬ／ｍｉｎ（ｓｃｃｍ）が例示される。また、高周波電源３５の周波数は１３．５６ＭＨｚが例示され、パワーとしては５〜１０００Ｗが採用される。また、この際の処理容器１０１内の圧力は１３．３〜１３３３Ｐａ（０．１〜１０Ｔｏｒｒ）が例示される。
【００９４】
この場合に、酸素含有ガスとしては、Ｏ２ガスの他、ＮＯガス、Ｎ２Ｏガス、Ｈ２Ｏガス、Ｏ３ガスを挙げることができ、これらを高周波電界によりプラズマ化して酸化剤として用いる。酸化剤としては酸素ラジカルであれば酸素含有ガスのプラズマに限らないが、酸素含有ガスのプラズマを形成することが好ましく、その中でもＯ２プラズマが好ましい。酸化剤として酸素ラジカル、特に酸素含有ガスのプラズマを用いることにより、ＳｉＯ２膜の成膜が３００℃以下、さらには１００℃以下、理想的には室温でも成膜が可能である。
【００９５】
また、工程Ｓ１と工程Ｓ２との間に行われる工程Ｓ３は、工程Ｓ１の後または工程Ｓ２の後に処理容器１０１内に残留するガスを除去して次の工程において所望の反応を生じさせる工程であり、処理容器１０１内を真空排気しつつパージガス供給機構１１６のパージガス供給源１２３からパージガス配管１２４およびパージガスノズル１２５を介してパージガスとして不活性ガス、例えばＮ２ガスを供給することにより行われる。この工程Ｓ３の期間Ｔ３としては１〜６０ｓｅｃが例示される。また、パージガス流量としては５０〜２００００ｍＬ／ｍｉｎ（ｓｃｃｍ）が例示される。
【００９６】
なお、この工程Ｓ３は処理容器１０１内に残留しているガスを除去することができれば、パージガスを供給せずに全てのガスの供給を停止した状態で真空引きを継続して行うようにしてもよい。ただし、パージガスを供給することにより、短時間で処理容器１０１内の残留ガスを除去することができる。なお、この際の処理容器１０１内の圧力は１３．３〜１３３３Ｐａ（０．１〜１０Ｔｏｒｒ）が例示される。
【００９７】
このようにして、間に処理容器１０１内からガスを除去する工程Ｓ３を挟んで交互に間欠的にＳｉソースガスと酸素ラジカルとしての酸素含有プラズマとを繰り返し供給することにより、ＳｉＯ２膜の薄い膜を一層ずつ繰り返し積層して所定の厚さとすることができる。
【００９８】
さらに、上記実施形態に係るＳｉＯ２膜の成膜方法について変形例を、図１５を参照して説明する。
【００９９】
上記実施形態においては、Ｓｉソースガスと酸素ラジカルとを完全に交互に供給したが、Ｓｉソースガスを供給するときに、酸素ラジカルを供給する工程Ｓ４と、処理容器１０１内に残留するガスを除去する工程Ｓ５とを交互に繰り返し実施するようにしても良い。
【０１００】
上記のように本質的に低温成膜が可能で良好な膜質が得られるＡＬＤ法、ＭＬＤ法を前提とし、Ｓｉソースとして反応性が高く構造障害が生じ難いＢＴＢＡＳに代表される１分子中に２個のアミノ基を有するアミノシランを用い、酸化処理において反応が温度を上昇させずに進行するＯ２ガスプラズマのような酸素ラジカルを用いるので、良好な膜質のＳｉＯ２膜を１００℃以下、さらには室温といった低温でかつ高い成膜レートで成膜することができる。
【０１０１】
上記実施形態では、原理的に１００℃以下という極低温で成膜することができるが、それよりも高い温度であっても成膜が可能である。ただし、成膜温度が上昇するに従って膜厚ばらつきが大きくなり、３００℃を超えると膜厚ばらつきが無視し得なくなるおそれがあるので成膜温度は３００℃以下であることが好ましい。より好ましいＡＬＤ、又はＭＬＤシリコン酸化膜の成膜温度の範囲としては、成膜温度１８０℃乃至２５０℃の範囲を挙げることができる。
【０１０２】
以上、一実施形態に係る半導体装置の製造方法によれば、金属膜やＨｉｇｈ−ｋ膜の膜質の劣化を抑制できる半導体装置の製造方法を提供できる。
【符号の説明】
【０１０３】
１…半導体基板、２…Ｈｉｇｈ−ｋ膜、３…金属膜、４…反射防止膜（ＢＡＲＣ）、５…犠牲膜、６、７、１０…ＭＬＤシリコン酸化膜（ＭＬＤ−ＳｉＯ２）、６ａ…サイドウォール膜、７ａ…オフセットスペーサー、１０ａ…サイドウォールスペーサー、１５ａ、１５ｂ、１６ａ、１６ｂ…イオン注入保護膜。
【特許請求の範囲】
【請求項１】
基板上に、第１の薄膜を形成する工程と、
前記第１の薄膜上に、前記第１の薄膜とは異なる第２の薄膜を形成する工程と、
前記第２の薄膜上に、前記第２の薄膜とは異なる膜からなる犠牲膜を形成する工程と、
前記犠牲膜をエッチングにより所望の間隔を持つパターンに加工し、犠牲膜パターンを形成する工程と、
シリコン含有プリカーサー、酸素含有ガスを前記基板上に間欠的に供給して、前記犠牲膜パターンにシリコン酸化膜を被覆する工程と、
前記シリコン酸化膜をエッチングにより前記犠牲膜の側壁上に側壁スペーサーを形成する工程と、
前記犠牲膜を除去する工程と、
前記側壁スペーサーをマスクとして用いて前記第１の薄膜および前記第２の薄膜を加工する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記加工された第１の薄膜は高誘電率誘電体ゲート、前記加工された第２の薄膜はメタルゲート電極であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコン酸化膜を被覆する工程は、
前記シリコン含有プリカーサーを前記基板に供給して吸着層を形成する段階と、
酸素含有ガスのラジカルを前記基板に供給して前記吸着層と反応させ、シリコン酸化膜を形成する段階と、
前記吸着層を形成する段階と、前記シリコン酸化膜を形成する段階とを、所望のシリコン酸化膜の膜厚になるまで複数回繰り返すこと
を有する請求項１に記載の半導体装置の製造方法。
【請求項４】
前記シリコン含有プリカーサーは、ＢＴＢＡＳ（ビスターシャリブチルアミノシラン）であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記シリコン酸化膜を形成する段階では前記酸素含有ガスは、酸素、酸化窒素、一酸化二窒素からなるグループから選択される、もしくは組み合わされるガスであることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記シリコン酸化膜を形成する段階では、前記基板に酸素ラジカルを供給して前記吸着層と反応させ、シリコン酸化膜を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項７】
前記シリコン酸化膜を被覆する工程は、１８０℃乃至２５０℃の範囲で行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記シリコン酸化膜を被覆する工程はアスペクト比３以上の段差を被覆することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
基板上に、第１の薄膜を形成する工程と、
前記第１の薄膜上に、前記第１の薄膜とは異なる第２の薄膜を形成する工程と、
前記第２の薄膜上に、前記第２の薄膜とは異なる膜からなる犠牲膜を形成する工程と、
前記犠牲膜をエッチングにより所望の間隔を持つパターンに加工し、犠牲膜パターンを形成する工程と、
前記犠牲膜パターンに、前記犠牲膜とは異なる膜からなる第３の薄膜を被覆させる工程と、
前記第３の薄膜をエッチングにより前記犠牲膜の側壁上に側壁スペーサーを形成する工程と、
前記犠牲膜を除去する工程と、
前記側壁スペーサーをマスクとして用いて前記第１の薄膜および前記第２の薄膜を加工する工程と、
前記加工された第１の薄膜および前記加工された第２の薄膜に、シリコン含有プリカーサー、酸素含有ガスを前記基板上に間欠的に供給して堆積されるシリコン酸化膜で被覆する工程と、
前記シリコン酸化膜をエッチングにより所望の間隔を持つパターンに加工し、シリコン酸化膜パターンを形成する工程と、
前記シリコン酸化膜パターンをオフセットスペーサーとして用いて前記基板に不純物を導入する工程と、
を有する半導体装置の製造方法。
【請求項１０】
前記加工された第１の薄膜は高誘電率誘電体ゲート、前記加工された第２の薄膜はメタルゲート電極、第３の薄膜はシリコン酸化膜もしくはシリコン窒化膜であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記シリコン酸化膜を被覆する工程は、
前記シリコン含有プリカーサーを前記基板に供給して吸着層を形成する段階と、
前記酸素含有ガスのラジカルを前記基板に供給して前記吸着層と反応させ、シリコン酸化膜を形成する段階と、
前記吸着層を形成する段階と、前記シリコン酸化膜を形成する段階とを、所望のシリコン酸化膜の膜厚になるまで複数回繰り返すこと
を有する請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記シリコン含有プリカーサーはＢＴＢＡＳ（ビスターシャリブチルアミノシラン）であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記シリコン酸化膜を形成する段階では前記酸素含有ガスは、酸素、酸化窒素、一酸化二窒素からなるグループから選択される、もしくは組み合わされるガスであることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記シリコン酸化膜を形成する段階では、前記基板に酸素ラジカルを供給して前記吸着層と反応させ、シリコン酸化膜を形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記シリコン酸化膜を被覆する工程は、１８０℃乃至２５０℃の範囲で行うことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１６】
前記シリコン酸化膜を被覆する工程は、アスペクト比３以上の段差を被覆することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１７】
基板上に、第１の薄膜を形成する工程と、
前記第１の薄膜上に、前記第１の薄膜とは異なる膜からなる第２の薄膜を形成する工程と、
前記第２の薄膜上に、前記第２の薄膜とは異なる膜からなる犠牲膜を形成する工程と、
前記犠牲膜をエッチングにより所望の間隔を持つパターンに加工し、犠牲膜パターンを形成する工程と、
前記犠牲膜パターンに、前記犠牲膜とは異なる膜からなる第３の薄膜を被覆させる工程と、
前記第３の薄膜をエッチングにより前記犠牲膜の側壁上に側壁スペーサーを形成する工程と、
前記犠牲膜を除去する工程と、
前記側壁スペーサーをマスクとして用いて前記第１の薄膜および前記第２の薄膜を加工する工程と、
前記加工された第１の薄膜および前記加工された第２の薄膜を、シリコン含有プリカーサー、酸素含有ガスを前記基板上に間欠的に供給して堆積されるシリコン酸化膜で被覆する工程と、
前記シリコン酸化膜を保護膜として用いて前記シリコン酸化膜上からイオン・インプランテーション法にて、前記基板の表面上に不純物を導入する工程と、
を有する半導体装置の製造方法。
【請求項１８】
前記加工された第１の薄膜は高誘電率誘電体ゲート、前記加工された第２の薄膜はメタルゲート電極、第３の薄膜はシリコン酸化膜もしくはシリコン窒化膜であることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記シリコン酸化膜を被覆する工程は、
前記シリコン含有プリカーサーを前記基板に供給して吸着層を形成する段階と、
前記酸素含有ガスのラジカルを前記基板に供給して前記吸着層と反応させ、シリコン酸化膜を形成する段階と、
前記吸着層を形成する段階と、前記塩素除去段階と、前記シリコン酸化膜を形成する段階とを、所望のシリコン酸化膜の膜厚になるまで複数回繰り返すことを有する請求項１７に記載の半導体装置の製造方法。
【請求項２０】
前記シリコン含有プリカーサーはＢＴＢＡＳ（ビスターシャリブチルアミノシラン）であることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記シリコン酸化膜を形成する段階では前記酸素含有ガスは、酸素、酸化窒素、一酸化二窒素からなるグループから選択される、もしくは組み合わされるガスであることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２２】
前記シリコン酸化膜を形成する段階では、前記基板に酸素ラジカルを供給して前記吸着層と反応させ、シリコン酸化膜を形成することを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２３】
前記シリコン酸化膜を被覆する工程は、１８０℃〜２５０℃の範囲で行うことを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２４】
前記シリコン酸化膜を被覆する工程は、アスペクト比３以上の段差を被覆することを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項１】
基板上に、第１の薄膜を形成する工程と、
前記第１の薄膜上に、前記第１の薄膜とは異なる第２の薄膜を形成する工程と、
前記第２の薄膜上に、前記第２の薄膜とは異なる膜からなる犠牲膜を形成する工程と、
前記犠牲膜をエッチングにより所望の間隔を持つパターンに加工し、犠牲膜パターンを形成する工程と、
シリコン含有プリカーサー、酸素含有ガスを前記基板上に間欠的に供給して、前記犠牲膜パターンにシリコン酸化膜を被覆する工程と、
前記シリコン酸化膜をエッチングにより前記犠牲膜の側壁上に側壁スペーサーを形成する工程と、
前記犠牲膜を除去する工程と、
前記側壁スペーサーをマスクとして用いて前記第１の薄膜および前記第２の薄膜を加工する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記加工された第１の薄膜は高誘電率誘電体ゲート、前記加工された第２の薄膜はメタルゲート電極であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコン酸化膜を被覆する工程は、
前記シリコン含有プリカーサーを前記基板に供給して吸着層を形成する段階と、
酸素含有ガスのラジカルを前記基板に供給して前記吸着層と反応させ、シリコン酸化膜を形成する段階と、
前記吸着層を形成する段階と、前記シリコン酸化膜を形成する段階とを、所望のシリコン酸化膜の膜厚になるまで複数回繰り返すこと
を有する請求項１に記載の半導体装置の製造方法。
【請求項４】
前記シリコン含有プリカーサーは、ＢＴＢＡＳ（ビスターシャリブチルアミノシラン）であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記シリコン酸化膜を形成する段階では前記酸素含有ガスは、酸素、酸化窒素、一酸化二窒素からなるグループから選択される、もしくは組み合わされるガスであることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記シリコン酸化膜を形成する段階では、前記基板に酸素ラジカルを供給して前記吸着層と反応させ、シリコン酸化膜を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項７】
前記シリコン酸化膜を被覆する工程は、１８０℃乃至２５０℃の範囲で行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記シリコン酸化膜を被覆する工程はアスペクト比３以上の段差を被覆することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
基板上に、第１の薄膜を形成する工程と、
前記第１の薄膜上に、前記第１の薄膜とは異なる第２の薄膜を形成する工程と、
前記第２の薄膜上に、前記第２の薄膜とは異なる膜からなる犠牲膜を形成する工程と、
前記犠牲膜をエッチングにより所望の間隔を持つパターンに加工し、犠牲膜パターンを形成する工程と、
前記犠牲膜パターンに、前記犠牲膜とは異なる膜からなる第３の薄膜を被覆させる工程と、
前記第３の薄膜をエッチングにより前記犠牲膜の側壁上に側壁スペーサーを形成する工程と、
前記犠牲膜を除去する工程と、
前記側壁スペーサーをマスクとして用いて前記第１の薄膜および前記第２の薄膜を加工する工程と、
前記加工された第１の薄膜および前記加工された第２の薄膜に、シリコン含有プリカーサー、酸素含有ガスを前記基板上に間欠的に供給して堆積されるシリコン酸化膜で被覆する工程と、
前記シリコン酸化膜をエッチングにより所望の間隔を持つパターンに加工し、シリコン酸化膜パターンを形成する工程と、
前記シリコン酸化膜パターンをオフセットスペーサーとして用いて前記基板に不純物を導入する工程と、
を有する半導体装置の製造方法。
【請求項１０】
前記加工された第１の薄膜は高誘電率誘電体ゲート、前記加工された第２の薄膜はメタルゲート電極、第３の薄膜はシリコン酸化膜もしくはシリコン窒化膜であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記シリコン酸化膜を被覆する工程は、
前記シリコン含有プリカーサーを前記基板に供給して吸着層を形成する段階と、
前記酸素含有ガスのラジカルを前記基板に供給して前記吸着層と反応させ、シリコン酸化膜を形成する段階と、
前記吸着層を形成する段階と、前記シリコン酸化膜を形成する段階とを、所望のシリコン酸化膜の膜厚になるまで複数回繰り返すこと
を有する請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記シリコン含有プリカーサーはＢＴＢＡＳ（ビスターシャリブチルアミノシラン）であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記シリコン酸化膜を形成する段階では前記酸素含有ガスは、酸素、酸化窒素、一酸化二窒素からなるグループから選択される、もしくは組み合わされるガスであることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記シリコン酸化膜を形成する段階では、前記基板に酸素ラジカルを供給して前記吸着層と反応させ、シリコン酸化膜を形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記シリコン酸化膜を被覆する工程は、１８０℃乃至２５０℃の範囲で行うことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１６】
前記シリコン酸化膜を被覆する工程は、アスペクト比３以上の段差を被覆することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１７】
基板上に、第１の薄膜を形成する工程と、
前記第１の薄膜上に、前記第１の薄膜とは異なる膜からなる第２の薄膜を形成する工程と、
前記第２の薄膜上に、前記第２の薄膜とは異なる膜からなる犠牲膜を形成する工程と、
前記犠牲膜をエッチングにより所望の間隔を持つパターンに加工し、犠牲膜パターンを形成する工程と、
前記犠牲膜パターンに、前記犠牲膜とは異なる膜からなる第３の薄膜を被覆させる工程と、
前記第３の薄膜をエッチングにより前記犠牲膜の側壁上に側壁スペーサーを形成する工程と、
前記犠牲膜を除去する工程と、
前記側壁スペーサーをマスクとして用いて前記第１の薄膜および前記第２の薄膜を加工する工程と、
前記加工された第１の薄膜および前記加工された第２の薄膜を、シリコン含有プリカーサー、酸素含有ガスを前記基板上に間欠的に供給して堆積されるシリコン酸化膜で被覆する工程と、
前記シリコン酸化膜を保護膜として用いて前記シリコン酸化膜上からイオン・インプランテーション法にて、前記基板の表面上に不純物を導入する工程と、
を有する半導体装置の製造方法。
【請求項１８】
前記加工された第１の薄膜は高誘電率誘電体ゲート、前記加工された第２の薄膜はメタルゲート電極、第３の薄膜はシリコン酸化膜もしくはシリコン窒化膜であることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記シリコン酸化膜を被覆する工程は、
前記シリコン含有プリカーサーを前記基板に供給して吸着層を形成する段階と、
前記酸素含有ガスのラジカルを前記基板に供給して前記吸着層と反応させ、シリコン酸化膜を形成する段階と、
前記吸着層を形成する段階と、前記塩素除去段階と、前記シリコン酸化膜を形成する段階とを、所望のシリコン酸化膜の膜厚になるまで複数回繰り返すことを有する請求項１７に記載の半導体装置の製造方法。
【請求項２０】
前記シリコン含有プリカーサーはＢＴＢＡＳ（ビスターシャリブチルアミノシラン）であることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記シリコン酸化膜を形成する段階では前記酸素含有ガスは、酸素、酸化窒素、一酸化二窒素からなるグループから選択される、もしくは組み合わされるガスであることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２２】
前記シリコン酸化膜を形成する段階では、前記基板に酸素ラジカルを供給して前記吸着層と反応させ、シリコン酸化膜を形成することを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２３】
前記シリコン酸化膜を被覆する工程は、１８０℃〜２５０℃の範囲で行うことを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２４】
前記シリコン酸化膜を被覆する工程は、アスペクト比３以上の段差を被覆することを特徴とする請求項１９に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１１−４０５６１（Ｐ２０１１−４０５６１Ａ）
【公開日】平成２３年２月２４日（２０１１．２．２４）
【国際特許分類】
【出願番号】特願２００９−１８６５２６（Ｐ２００９−１８６５２６）
【出願日】平成２１年８月１１日（２００９．８．１１）
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
【公開日】平成２３年２月２４日（２０１１．２．２４）
【国際特許分類】
【出願日】平成２１年８月１１日（２００９．８．１１）
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
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