半導体装置及びその製造方法
【課題】プログラム後の誤読み出しを抑制でき、高い信頼性を備える半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板１上のチャンネル領域に形成されたゲート酸化膜３と、前記ゲート酸化膜３上に形成されたゲート電極４と、前記チャンネル領域の少なくとも一部に形成されたシリサイド層２と、を有し、前記シリサイド層２は、前記チャンネル領域のうち前記ゲート電極４の全体を除く領域の少なくとも一部を被覆する。
【解決手段】半導体基板１上のチャンネル領域に形成されたゲート酸化膜３と、前記ゲート酸化膜３上に形成されたゲート電極４と、前記チャンネル領域の少なくとも一部に形成されたシリサイド層２と、を有し、前記シリサイド層２は、前記チャンネル領域のうち前記ゲート電極４の全体を除く領域の少なくとも一部を被覆する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリの冗長回路に使われる記憶素子の一つとして、絶縁膜破壊型のＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）素子が知られている（例えば、特許文献１参照）。絶縁膜破壊型のＯＴＰ素子は、高電圧の印加により絶縁膜を破壊することで、情報が記憶される。ＯＴＰ素子の絶縁膜としては、通常、ＬＳＩ回路を構成するトランジスタのゲート酸化膜と同じ材料からなるものが用いられている。ゲート酸化膜は、機器の耐用年数を経ても絶縁性を維持可能とする高い信頼性を備える。ＯＴＰ素子は、そのように高い信頼性を備える酸化膜を短時間で電気的に破壊するためには、例えば１ｍＡ以上の高いプログラム電流が必要とされる。
【０００３】
ＯＴＰ素子として一般に用いられるＭＯＳトランジスタのアクティブ領域には、遷移金属ケイ化物からなるシリサイド層が形成されている。シリサイド層は、コンタクト抵抗などを低減させるために設けられる。シリサイド層は、遷移金属ケイ化物の金属種によっては、エレクトロマイグレーションを生じさせるものがある。酸化膜の破壊により電流パスができ、周辺のポリシリコンの高温化とともに電流密度が閾値に達することにより、エレクトロマイグレーションは引き起こされると考えられている。特に、ニッケルシリサイド（ＮｉＳｉ）は、エレクトロマイグレーションを顕著に生じさせることが知られている。エレクトロマイグレーションによって、シリサイド層中の金属原子がゲート電極上から側壁部を伝って半導体基板に達し、さらにアクティブ領域のコンタクトホール下まで移動するような状態が維持されることで、導通状態が保たれる。しかし、プログラム後のサンプルを例えば１５０℃以上の高温中に放置する信頼性試験を実施すると、時間経過及び温度に依存して、導通部分の断絶が生じる場合がある。断絶としては、例えば、半導体基板及びゲート電極間の剥離が生じることによる断絶、シリサイド層及びゲート電極の側壁部の貫通による断絶がある。導通状態から非導通状態へ、断絶によって生じる状態変化は誤読み出しの原因となるため、信頼性基準を満たせなくなることとなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−１９２４５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、高い信頼性を備える半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、半導体基板上のチャンネル領域に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極と、前記チャンネル領域の少なくとも一部に形成されたシリサイド層と、を有し、前記シリサイド層は、前記チャンネル領域のうち前記ゲート電極の全体を除く領域の少なくとも一部を被覆することを特徴とする半導体装置が提供される。
【０００７】
また、本願発明の一態様によれば、半導体基板上のチャンネル領域に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極と、前記チャンネル領域の少なくとも一部に形成されたシリサイド層と、を有し、前記シリサイド層は、前記チャンネル領域のうち前記ゲート電極上の中央部に形成されることを特徴とする半導体装置が提供される。
【０００８】
また、本願発明の一態様によれば、半導体基板上のチャンネル領域にゲート酸化膜を形成し、前記ゲート酸化膜上にゲート電極を形成し、前記チャンネル領域のうち少なくとも前記ゲート電極の全体を被覆するノンシリサイドを形成し、前記チャンネル領域のうち前記ノンシリサイドが形成された部分以外の部分を被覆するシリサイド層を形成し、前記ノンシリサイドを剥離する、ことを含む、半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、プログラム後の誤読み出しを抑制でき、高い信頼性を備える半導体装置を得られるという効果を奏する。
【００１０】
また、本発明によれば、導通部分の電流パスを安定させ、高い信頼性を得られるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１の実施の形態に係る半導体装置の要部断面模式図である。
【図２−１】図２−１は、半導体装置の製造方法のうち、シリサイド層を形成する手順を説明する断面模式図である（その１）。
【図２−２】図２−２は、半導体装置の製造方法のうち、シリサイド層を形成する手順を説明する断面模式図である（その２）。
【図３】図３は、図２−１の（ｂ）に示す構成の概略平面図である。
【図４】図４は、第２の実施の形態に係る半導体装置の要部断面模式図である。
【図５】図５は、半導体装置の製造方法のうち、ノンシリサイドを形成する工程を説明する断面模式図である。
【図６】図６は、図５に示す構成の概略平面図である。
【図７】図７は、ノンシリサイドに形成される開口の変形例を示す図である。
【図８】図８は、第３の実施の形態に係る半導体装置の要部断面模式図である。
【図９】図９は、半導体装置の製造方法のうち、ノンシリサイドを形成する工程を説明する断面模式図である。
【図１０】図１０は、図９に示す構成の概略平面図である。
【発明を実施するための形態】
【００１２】
以下に添付図面を参照して、本発明の実施の形態に係る半導体装置及びその製造方法を詳細に説明する。
【００１３】
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体装置の要部断面模式図である。本実施の形態に係る半導体装置は、ＯＴＰ素子として機能するＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）構造を備える。ここで示すＭＯＳＦＥＴ構造のうちのゲート部分は、電気的プログラムが可能なヒューズ（ｅヒューズ）として機能する。なお、本実施の形態で説明する構成は、本発明が属する分野の技術者によって、以下の説明要綱に基づき、適宜変更しても良い。以下の説明は、当該分野に対して開示される内容として広く理解されるべきであり、本発明を限定するものではない。
【００１４】
ゲート酸化膜３は、半導体基板１上のチャンネル領域に形成されている。ゲート酸化膜３は、例えば、ＳｉＯ２により構成されている。ゲート電極４は、ゲート酸化膜３上に形成されている。ゲート電極４は、例えば、多結晶シリコンを用いて構成されている。ゲート電極４の側壁には、テトラエトキシシラン（ＴＥＯＳ）層１１、シリコン窒化膜１２及びボロンシリゲートグラス（ＢＳＧ）層１３が形成されている。ＴＥＯＳ層１１、シリコン窒化膜１２及びＢＳＧ層１３は、側壁部１０を構成する。シリサイド層２は、チャンネル領域のうちゲート電極４の全体、側壁部１０、及び側壁部１０の周辺部を除く領域を被覆するように形成されている。シリサイド層２は、例えば、ＮｉＳｉにより構成されている。シリサイド層２、側壁部１０、側壁部１０の周辺部、ゲート電極４の上には、さらにシリコン窒化膜１４が形成されている。
【００１５】
シリコン窒化膜１４の上には、保護膜であるノンドープドシリゲートグラス（ＮＳＧ）層１５、及び、緩衝材であるｄ−ＴＥＯＳ層１６が形成されている。コンタクト電極５は、半導体基板１のアクティブ領域に設けられている。コンタクト電極５は、シリサイド層２及びシリコン窒化膜１４に形成されたコンタクトホールからＮＳＧ層１５及びｄ−ＴＥＯＳ層１６を貫かせて形成されている。
【００１６】
図２−１及び図２−２は、半導体装置の製造方法のうち、シリサイド層２を形成する手順を説明する断面模式図である。図２−１の（ａ）で示す工程では、半導体基板１上のチャンネル領域にゲート酸化膜３、ゲート電極４、側壁部１０、及びノンシリサイド２０を形成する。ノンシリサイド２０は、シリサイド層２を形成させない領域を保護するためのレジスト材である。ノンシリサイド２０は、ゲート電極４が形成された領域ＡＲ１、側壁部１０が形成された領域ＡＲ２、側壁部１０の周辺部の領域ＡＲ３を被覆するように形成される。領域ＡＲ１からＡＲ３にノンシリサイド２０が形成されることにより、ゲート電極４の全体がノンシリサイド２０により被覆される。
【００１７】
（ｂ）に示す工程では、（ａ）の工程で得られた構造体にシリサイドを塗布することにより、シリサイド層２を形成する。シリサイド層２は、チャンネル領域のうちノンシリサイド２０が形成されていない領域ＡＲ４に形成される。
【００１８】
図３は、図２−１の（ｂ）に示す構成の概略平面図である。シリサイド層２は、ノンシリサイド２０により被覆された部分がマスクされて形成される。コンタクトホール２１は、シリサイド層２が形成される際にマスクされることにより形成される。
【００１９】
次に、図２−２の（ｃ）で示す工程では、ノンシリサイド２０を完全に剥離する。これにより、シリサイド層２は、チャンネル領域のＡＲ１からＡＲ４のうち、領域ＡＲ１からＡＲ３には形成されず、領域ＡＲ４にのみ形成される。さらに、（ｃ）に示す構成にシリコン窒化膜１４、コンタクト電極５、ＮＧＳ層１５及びｄ−ＴＥＯＳ層１６が形成されることにより、図１に示す構成を得られる。
【００２０】
本実施の形態では、ゲート電極４の全体を被覆するように形成されたノンシリサイド２０をマスクとしてシリサイド層２を形成することで、ゲート電極４上にはシリサイド層２を有しない構成とし、ゲート電極４上から半導体基板１へ向かうエレクトロマイグレーションを抑制させる。ゲート電極４上からのエレクトロマイグレーションを抑制させることで、誤読み出しの原因となる非導通不良の発生を低減させることが可能となる。これにより、ｅヒューズにおけるプログラム後の誤読み出しを抑制でき、高い信頼性を得られるという効果を奏する。
【００２１】
（第２の実施の形態）
図４は、第２の実施の形態に係る半導体装置の要部断面模式図である。本実施の形態は、ゲート電極４上に形成されたコンタクト電極３０を有することを特徴とする。第１の実施の形態と同一の部分には同一の符号を付し、重複する説明を省略する。図示する面内において、コンタクト電極３０は、ゲート電極４の上面の中央部に接続されて設けられている。
【００２２】
図５は、半導体装置の製造方法のうち、ノンシリサイド３１を形成する工程を説明する断面模式図である。図６は、図５に示す構成の概略平面図である。ゲート電極４上のコンタクト電極３０を設ける部分をマスクしてノンシリサイド３１を形成することにより、開口３２は形成される。開口３２は、ゲート電極４の長手方向（図６では縦方向、図５では奥行き方向）へ三つ、間隔を設けて配置される。いずれの開口３２も、ノンシリサイド３１のうちゲート電極４上に形成される。かかる開口３２を用いて、ゲート電極４上には三つのコンタクト電極３０を形成する。いずれのコンタクト電極３０も、側壁部１０とは離されて形成される。ノンシリサイド３１は、シリサイド層２及びコンタクト電極３０が形成された後に剥離される。さらに、シリコン窒化膜１４、コンタクト電極５、ＮＧＳ層１５及びｄ−ＴＥＯＳ層１６が形成されることにより、図４に示す構成を得られる。
【００２３】
本実施の形態は、ゲート電極４上からのエレクトロマイグレーションを抑制できるとともに、アクティブ領域上のコンタクト電極とゲート電極４上のコンタクト電極３０との距離が縮まることで電流パスを安定させる。電流パスを安定させることで、ビット間の電流値を安定させることが可能となる。ゲート電極４上のコンタクト電極３０の数は、三つである場合に限られず、いずれの数であっても良い。
【００２４】
図７は、ノンシリサイド３１に形成される開口の変形例を説明する図である。本変形例の開口３３は、アクティブ領域上のコンタクトホール２１よりゲート電極４の長手方向へ長い形状をなしている。本変形例の場合、ゲート電極４上には、開口３３を占める一つのコンタクト電極を形成する。このように、ゲート電極４上のコンタクト電極は一つであっても良い。また、ゲート電極４上のコンタクト電極は、ゲート電極４上に形成されるものであれば良く、適宜変形しても良い。
【００２５】
（第３の実施の形態）
図８は、第３の実施の形態に係る半導体装置の要部断面模式図である。本実施の形態は、ゲート電極４上の中央部に形成されたシリサイド層４０を有することを特徴とする。第１の実施の形態と同一の部分には同一の符号を付し、重複する説明を省略する。
【００２６】
図９は、半導体装置の製造方法のうち、ノンシリサイド４１を形成する工程を説明する断面模式図である。図１０は、図９に示す構成の概略平面図である。ノンシリサイド４１には、ゲート電極４上のうちシリサイド層４０が形成される部分に開口４２が設けられる。開口４２とする部分をマスクしてノンシリサイド４１を形成することにより、開口４２は形成される。開口４２は、ノンシリサイド４１のうちゲート電極４を被覆する部分の中央部に形成される。開口４２の大きさは、所望とするシリサイド層４０の大きさに応じて適宜設定される。
【００２７】
シリサイド層２、４０は、ノンシリサイド４１をマスクとして形成される。ノンシリサイド４１は、シリサイド層２、４０が形成された後に剥離される。さらに、シリコン窒化膜１４、コンタクト電極５、ＮＧＳ層１５及びｄ−ＴＥＯＳ層１６が形成されることにより、図８に示す構成を得られる。
【００２８】
本実施の形態は、ゲート電極４の端ではエレクトロマイグレーションを生じさせず、シリサイド層４０が形成された中央部のみでエレクトロマイグレーションを生じさせる。これにより、導通部分の電流パスを安定させ、高い信頼性を得ることが可能となる。なお、第２の実施の形態と同様に、ゲート電極４上にコンタクト電極を設けることとしても良い。
【符号の説明】
【００２９】
１ 半導体基板、２、４０ シリサイド層、３ ゲート酸化膜、４ ゲート電極、１０ 側壁部、２０、３１、４１ ノンシリサイド、３２、３３、４２ 開口。
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリの冗長回路に使われる記憶素子の一つとして、絶縁膜破壊型のＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）素子が知られている（例えば、特許文献１参照）。絶縁膜破壊型のＯＴＰ素子は、高電圧の印加により絶縁膜を破壊することで、情報が記憶される。ＯＴＰ素子の絶縁膜としては、通常、ＬＳＩ回路を構成するトランジスタのゲート酸化膜と同じ材料からなるものが用いられている。ゲート酸化膜は、機器の耐用年数を経ても絶縁性を維持可能とする高い信頼性を備える。ＯＴＰ素子は、そのように高い信頼性を備える酸化膜を短時間で電気的に破壊するためには、例えば１ｍＡ以上の高いプログラム電流が必要とされる。
【０００３】
ＯＴＰ素子として一般に用いられるＭＯＳトランジスタのアクティブ領域には、遷移金属ケイ化物からなるシリサイド層が形成されている。シリサイド層は、コンタクト抵抗などを低減させるために設けられる。シリサイド層は、遷移金属ケイ化物の金属種によっては、エレクトロマイグレーションを生じさせるものがある。酸化膜の破壊により電流パスができ、周辺のポリシリコンの高温化とともに電流密度が閾値に達することにより、エレクトロマイグレーションは引き起こされると考えられている。特に、ニッケルシリサイド（ＮｉＳｉ）は、エレクトロマイグレーションを顕著に生じさせることが知られている。エレクトロマイグレーションによって、シリサイド層中の金属原子がゲート電極上から側壁部を伝って半導体基板に達し、さらにアクティブ領域のコンタクトホール下まで移動するような状態が維持されることで、導通状態が保たれる。しかし、プログラム後のサンプルを例えば１５０℃以上の高温中に放置する信頼性試験を実施すると、時間経過及び温度に依存して、導通部分の断絶が生じる場合がある。断絶としては、例えば、半導体基板及びゲート電極間の剥離が生じることによる断絶、シリサイド層及びゲート電極の側壁部の貫通による断絶がある。導通状態から非導通状態へ、断絶によって生じる状態変化は誤読み出しの原因となるため、信頼性基準を満たせなくなることとなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−１９２４５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、高い信頼性を備える半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、半導体基板上のチャンネル領域に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極と、前記チャンネル領域の少なくとも一部に形成されたシリサイド層と、を有し、前記シリサイド層は、前記チャンネル領域のうち前記ゲート電極の全体を除く領域の少なくとも一部を被覆することを特徴とする半導体装置が提供される。
【０００７】
また、本願発明の一態様によれば、半導体基板上のチャンネル領域に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極と、前記チャンネル領域の少なくとも一部に形成されたシリサイド層と、を有し、前記シリサイド層は、前記チャンネル領域のうち前記ゲート電極上の中央部に形成されることを特徴とする半導体装置が提供される。
【０００８】
また、本願発明の一態様によれば、半導体基板上のチャンネル領域にゲート酸化膜を形成し、前記ゲート酸化膜上にゲート電極を形成し、前記チャンネル領域のうち少なくとも前記ゲート電極の全体を被覆するノンシリサイドを形成し、前記チャンネル領域のうち前記ノンシリサイドが形成された部分以外の部分を被覆するシリサイド層を形成し、前記ノンシリサイドを剥離する、ことを含む、半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、プログラム後の誤読み出しを抑制でき、高い信頼性を備える半導体装置を得られるという効果を奏する。
【００１０】
また、本発明によれば、導通部分の電流パスを安定させ、高い信頼性を得られるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１の実施の形態に係る半導体装置の要部断面模式図である。
【図２−１】図２−１は、半導体装置の製造方法のうち、シリサイド層を形成する手順を説明する断面模式図である（その１）。
【図２−２】図２−２は、半導体装置の製造方法のうち、シリサイド層を形成する手順を説明する断面模式図である（その２）。
【図３】図３は、図２−１の（ｂ）に示す構成の概略平面図である。
【図４】図４は、第２の実施の形態に係る半導体装置の要部断面模式図である。
【図５】図５は、半導体装置の製造方法のうち、ノンシリサイドを形成する工程を説明する断面模式図である。
【図６】図６は、図５に示す構成の概略平面図である。
【図７】図７は、ノンシリサイドに形成される開口の変形例を示す図である。
【図８】図８は、第３の実施の形態に係る半導体装置の要部断面模式図である。
【図９】図９は、半導体装置の製造方法のうち、ノンシリサイドを形成する工程を説明する断面模式図である。
【図１０】図１０は、図９に示す構成の概略平面図である。
【発明を実施するための形態】
【００１２】
以下に添付図面を参照して、本発明の実施の形態に係る半導体装置及びその製造方法を詳細に説明する。
【００１３】
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体装置の要部断面模式図である。本実施の形態に係る半導体装置は、ＯＴＰ素子として機能するＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）構造を備える。ここで示すＭＯＳＦＥＴ構造のうちのゲート部分は、電気的プログラムが可能なヒューズ（ｅヒューズ）として機能する。なお、本実施の形態で説明する構成は、本発明が属する分野の技術者によって、以下の説明要綱に基づき、適宜変更しても良い。以下の説明は、当該分野に対して開示される内容として広く理解されるべきであり、本発明を限定するものではない。
【００１４】
ゲート酸化膜３は、半導体基板１上のチャンネル領域に形成されている。ゲート酸化膜３は、例えば、ＳｉＯ２により構成されている。ゲート電極４は、ゲート酸化膜３上に形成されている。ゲート電極４は、例えば、多結晶シリコンを用いて構成されている。ゲート電極４の側壁には、テトラエトキシシラン（ＴＥＯＳ）層１１、シリコン窒化膜１２及びボロンシリゲートグラス（ＢＳＧ）層１３が形成されている。ＴＥＯＳ層１１、シリコン窒化膜１２及びＢＳＧ層１３は、側壁部１０を構成する。シリサイド層２は、チャンネル領域のうちゲート電極４の全体、側壁部１０、及び側壁部１０の周辺部を除く領域を被覆するように形成されている。シリサイド層２は、例えば、ＮｉＳｉにより構成されている。シリサイド層２、側壁部１０、側壁部１０の周辺部、ゲート電極４の上には、さらにシリコン窒化膜１４が形成されている。
【００１５】
シリコン窒化膜１４の上には、保護膜であるノンドープドシリゲートグラス（ＮＳＧ）層１５、及び、緩衝材であるｄ−ＴＥＯＳ層１６が形成されている。コンタクト電極５は、半導体基板１のアクティブ領域に設けられている。コンタクト電極５は、シリサイド層２及びシリコン窒化膜１４に形成されたコンタクトホールからＮＳＧ層１５及びｄ−ＴＥＯＳ層１６を貫かせて形成されている。
【００１６】
図２−１及び図２−２は、半導体装置の製造方法のうち、シリサイド層２を形成する手順を説明する断面模式図である。図２−１の（ａ）で示す工程では、半導体基板１上のチャンネル領域にゲート酸化膜３、ゲート電極４、側壁部１０、及びノンシリサイド２０を形成する。ノンシリサイド２０は、シリサイド層２を形成させない領域を保護するためのレジスト材である。ノンシリサイド２０は、ゲート電極４が形成された領域ＡＲ１、側壁部１０が形成された領域ＡＲ２、側壁部１０の周辺部の領域ＡＲ３を被覆するように形成される。領域ＡＲ１からＡＲ３にノンシリサイド２０が形成されることにより、ゲート電極４の全体がノンシリサイド２０により被覆される。
【００１７】
（ｂ）に示す工程では、（ａ）の工程で得られた構造体にシリサイドを塗布することにより、シリサイド層２を形成する。シリサイド層２は、チャンネル領域のうちノンシリサイド２０が形成されていない領域ＡＲ４に形成される。
【００１８】
図３は、図２−１の（ｂ）に示す構成の概略平面図である。シリサイド層２は、ノンシリサイド２０により被覆された部分がマスクされて形成される。コンタクトホール２１は、シリサイド層２が形成される際にマスクされることにより形成される。
【００１９】
次に、図２−２の（ｃ）で示す工程では、ノンシリサイド２０を完全に剥離する。これにより、シリサイド層２は、チャンネル領域のＡＲ１からＡＲ４のうち、領域ＡＲ１からＡＲ３には形成されず、領域ＡＲ４にのみ形成される。さらに、（ｃ）に示す構成にシリコン窒化膜１４、コンタクト電極５、ＮＧＳ層１５及びｄ−ＴＥＯＳ層１６が形成されることにより、図１に示す構成を得られる。
【００２０】
本実施の形態では、ゲート電極４の全体を被覆するように形成されたノンシリサイド２０をマスクとしてシリサイド層２を形成することで、ゲート電極４上にはシリサイド層２を有しない構成とし、ゲート電極４上から半導体基板１へ向かうエレクトロマイグレーションを抑制させる。ゲート電極４上からのエレクトロマイグレーションを抑制させることで、誤読み出しの原因となる非導通不良の発生を低減させることが可能となる。これにより、ｅヒューズにおけるプログラム後の誤読み出しを抑制でき、高い信頼性を得られるという効果を奏する。
【００２１】
（第２の実施の形態）
図４は、第２の実施の形態に係る半導体装置の要部断面模式図である。本実施の形態は、ゲート電極４上に形成されたコンタクト電極３０を有することを特徴とする。第１の実施の形態と同一の部分には同一の符号を付し、重複する説明を省略する。図示する面内において、コンタクト電極３０は、ゲート電極４の上面の中央部に接続されて設けられている。
【００２２】
図５は、半導体装置の製造方法のうち、ノンシリサイド３１を形成する工程を説明する断面模式図である。図６は、図５に示す構成の概略平面図である。ゲート電極４上のコンタクト電極３０を設ける部分をマスクしてノンシリサイド３１を形成することにより、開口３２は形成される。開口３２は、ゲート電極４の長手方向（図６では縦方向、図５では奥行き方向）へ三つ、間隔を設けて配置される。いずれの開口３２も、ノンシリサイド３１のうちゲート電極４上に形成される。かかる開口３２を用いて、ゲート電極４上には三つのコンタクト電極３０を形成する。いずれのコンタクト電極３０も、側壁部１０とは離されて形成される。ノンシリサイド３１は、シリサイド層２及びコンタクト電極３０が形成された後に剥離される。さらに、シリコン窒化膜１４、コンタクト電極５、ＮＧＳ層１５及びｄ−ＴＥＯＳ層１６が形成されることにより、図４に示す構成を得られる。
【００２３】
本実施の形態は、ゲート電極４上からのエレクトロマイグレーションを抑制できるとともに、アクティブ領域上のコンタクト電極とゲート電極４上のコンタクト電極３０との距離が縮まることで電流パスを安定させる。電流パスを安定させることで、ビット間の電流値を安定させることが可能となる。ゲート電極４上のコンタクト電極３０の数は、三つである場合に限られず、いずれの数であっても良い。
【００２４】
図７は、ノンシリサイド３１に形成される開口の変形例を説明する図である。本変形例の開口３３は、アクティブ領域上のコンタクトホール２１よりゲート電極４の長手方向へ長い形状をなしている。本変形例の場合、ゲート電極４上には、開口３３を占める一つのコンタクト電極を形成する。このように、ゲート電極４上のコンタクト電極は一つであっても良い。また、ゲート電極４上のコンタクト電極は、ゲート電極４上に形成されるものであれば良く、適宜変形しても良い。
【００２５】
（第３の実施の形態）
図８は、第３の実施の形態に係る半導体装置の要部断面模式図である。本実施の形態は、ゲート電極４上の中央部に形成されたシリサイド層４０を有することを特徴とする。第１の実施の形態と同一の部分には同一の符号を付し、重複する説明を省略する。
【００２６】
図９は、半導体装置の製造方法のうち、ノンシリサイド４１を形成する工程を説明する断面模式図である。図１０は、図９に示す構成の概略平面図である。ノンシリサイド４１には、ゲート電極４上のうちシリサイド層４０が形成される部分に開口４２が設けられる。開口４２とする部分をマスクしてノンシリサイド４１を形成することにより、開口４２は形成される。開口４２は、ノンシリサイド４１のうちゲート電極４を被覆する部分の中央部に形成される。開口４２の大きさは、所望とするシリサイド層４０の大きさに応じて適宜設定される。
【００２７】
シリサイド層２、４０は、ノンシリサイド４１をマスクとして形成される。ノンシリサイド４１は、シリサイド層２、４０が形成された後に剥離される。さらに、シリコン窒化膜１４、コンタクト電極５、ＮＧＳ層１５及びｄ−ＴＥＯＳ層１６が形成されることにより、図８に示す構成を得られる。
【００２８】
本実施の形態は、ゲート電極４の端ではエレクトロマイグレーションを生じさせず、シリサイド層４０が形成された中央部のみでエレクトロマイグレーションを生じさせる。これにより、導通部分の電流パスを安定させ、高い信頼性を得ることが可能となる。なお、第２の実施の形態と同様に、ゲート電極４上にコンタクト電極を設けることとしても良い。
【符号の説明】
【００２９】
１ 半導体基板、２、４０ シリサイド層、３ ゲート酸化膜、４ ゲート電極、１０ 側壁部、２０、３１、４１ ノンシリサイド、３２、３３、４２ 開口。
【特許請求の範囲】
【請求項１】
半導体基板上のチャンネル領域に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記チャンネル領域の少なくとも一部に形成されたシリサイド層と、を有し、
前記シリサイド層は、前記チャンネル領域のうち前記ゲート電極の全体を除く領域の少なくとも一部を被覆することを特徴とする半導体装置。
【請求項２】
半導体基板上のチャンネル領域に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記チャンネル領域の少なくとも一部に形成されたシリサイド層と、を有し、
前記シリサイド層は、前記チャンネル領域のうち前記ゲート電極上の中央部に形成されることを特徴とする半導体装置。
【請求項３】
半導体基板上のチャンネル領域にゲート酸化膜を形成し、
前記ゲート酸化膜上にゲート電極を形成し、
前記チャンネル領域のうち少なくとも前記ゲート電極の全体を被覆するノンシリサイドを形成し、
前記チャンネル領域のうち前記ノンシリサイドが形成された部分以外の部分を被覆するシリサイド層を形成し、
前記ノンシリサイドを剥離する、ことを含む、半導体装置の製造方法。
【請求項４】
前記ノンシリサイドのうち前記ゲート電極上に開口を形成し、
前記開口にコンタクト電極を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ノンシリサイドのうち前記ゲート電極上の中央部に開口を形成し、
前記開口に前記シリサイド層を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項１】
半導体基板上のチャンネル領域に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記チャンネル領域の少なくとも一部に形成されたシリサイド層と、を有し、
前記シリサイド層は、前記チャンネル領域のうち前記ゲート電極の全体を除く領域の少なくとも一部を被覆することを特徴とする半導体装置。
【請求項２】
半導体基板上のチャンネル領域に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記チャンネル領域の少なくとも一部に形成されたシリサイド層と、を有し、
前記シリサイド層は、前記チャンネル領域のうち前記ゲート電極上の中央部に形成されることを特徴とする半導体装置。
【請求項３】
半導体基板上のチャンネル領域にゲート酸化膜を形成し、
前記ゲート酸化膜上にゲート電極を形成し、
前記チャンネル領域のうち少なくとも前記ゲート電極の全体を被覆するノンシリサイドを形成し、
前記チャンネル領域のうち前記ノンシリサイドが形成された部分以外の部分を被覆するシリサイド層を形成し、
前記ノンシリサイドを剥離する、ことを含む、半導体装置の製造方法。
【請求項４】
前記ノンシリサイドのうち前記ゲート電極上に開口を形成し、
前記開口にコンタクト電極を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ノンシリサイドのうち前記ゲート電極上の中央部に開口を形成し、
前記開口に前記シリサイド層を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【図１】
【図２−１】
【図２−２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２−１】
【図２−２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−６６２４０（Ｐ２０１１−６６２４０Ａ）
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願番号】特願２００９−２１６１０４（Ｐ２００９−２１６１０４）
【出願日】平成２１年９月１７日（２００９．９．１７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願日】平成２１年９月１７日（２００９．９．１７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]