半導体装置およびその製造方法
【課題】同一の半導体基板上に、高性能な低電圧MISFET、高信頼なMONOS型不揮発性メモリおよび高電圧MISFETを形成する。
【解決手段】ロジック回路などに使用される低電圧MISFETの形成領域において、キャップ酸化膜をマスクにすることによってダミーゲート電極上にシリサイドが形成されるのを防ぎ、ダマシンプロセスを用いて低電圧MISFETのゲートをhigh−k膜18およびメタルゲート電極20で形成する際の形成工程を簡略化する。また、ダミーゲート電極除去時のRIEによりダメージを受けたゲート絶縁膜を一旦除去し、新たにゲート酸化膜17を形成することで素子の信頼性を確保する。
【解決手段】ロジック回路などに使用される低電圧MISFETの形成領域において、キャップ酸化膜をマスクにすることによってダミーゲート電極上にシリサイドが形成されるのを防ぎ、ダマシンプロセスを用いて低電圧MISFETのゲートをhigh−k膜18およびメタルゲート電極20で形成する際の形成工程を簡略化する。また、ダミーゲート電極除去時のRIEによりダメージを受けたゲート絶縁膜を一旦除去し、新たにゲート酸化膜17を形成することで素子の信頼性を確保する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、MONOS(Metal Oxide Nitride Oxide Semiconductor)型不揮発性メモリを有する半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【0002】
MONOS構造を有する不揮発性メモリは、たとえばゲート絶縁膜が2層の酸化シリコン膜の間に窒化シリコン膜の層が形成されたONO(Oxide Nitride Oxide)膜からなるFETであり、フラッシュメモリなどの不揮発性メモリのメモリセルとして広く使用されている。
【0003】
また、近年はロジック(Logic)回路に使用されるMISFET(Metal insulator Semiconductor Field Effect Transistor)の微細化が強く要求されており、MISFETを微細化するための構造の一つとして、高い誘電率を有する二酸化ハフニウムなどを用いたhigh−k膜をゲート絶縁膜とするMISFETが注目されている。
【0004】
そこで、半導体素子の微細化に伴い、さらなる素子の面積縮小とコスト削減を目的として、MONOS型不揮発性メモリ、それに加えて高電圧MISFETなど、ロジックMISFETに比べてそれほど速度を要求されないレガシーなポリシリコンゲートMISFETの領域と、high−k膜+メタルゲートMISFETを含み高い性能が要求されるロジックMISFETの領域を同時に作り込むことを検討した。
【0005】
特許文献1(特開2002−110824号公報)には、導電膜(フローティングゲート電極)上に形成された高誘電率のゲート絶縁膜を介してメタル膜(コントロールゲート電極)が形成された不揮発性メモリセル部と、半導体基板表面に形成された高誘電率のゲート絶縁膜を介してメタル膜(ゲート電極)が形成された周辺トランジスタとを同一基板上に有する不揮発性半導体記憶装置を実現する技術が開示されている。
【0006】
特許文献2(特開2004−266203号公報)には、MONOS型不揮発性記憶素子において、書き替え回数に伴うドレイン電流の減少(電流駆動能力の低下)を抑制し、半導体素子の長期信頼性を確保し、高集積化させることができる技術が開示されている。
【0007】
特許文献3(特開2006−19351号公報)には、ゲート絶縁膜に高誘電率膜を用いたMISFETにおいて、相対的に高いON電流と、相対的に低いしきい値電圧とを有するMISFETを形成し、高誘電率膜の一部にアニールによる反応層が形成されることを防ぐ技術が開示されている。また、絶縁膜からなる保護膜をダミーゲートの上部に形成することでダミーゲート上にシリサイドが形成されることを防ぎ、ダミーゲートの除去工程を容易にしている。
【0008】
特許文献4(特開2007−12922号公報)には、ダミーゲートを形成してソース・ドレイン領域を形成した後にダミーゲートを除去し、ダマシン構造を有するゲート電極を形成することでゲート電極を低抵抗化し、信頼性を向上させ、製造コストおよび微細化に対して有利な半導体装置を実現する技術が開示されている。この文献では、ゲート電極下部の高誘電率膜とシリコン基板との間には絶縁膜が形成されている。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2002−110824号公報
【特許文献2】特開2004−266203号公報
【特許文献3】特開2006−19351号公報
【特許文献4】特開2007−12922号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
従来のポリシリコンからなるゲート電極を有するMISFETは微細化が進むにつれ、ゲート抵抗の増大や、ポリシリコンゲートの空乏化、P型ゲート電極からチャネルへのB(ホウ素)の漏れ、ゲートエッジラフネスおよびしきい値電圧Vthのばらつきが顕在化し、信頼性が低下する問題がある。この問題を解決する方法として、MISFETのゲート絶縁膜に高い誘電率を有するhigh−k膜を使用することが検討されている。
【0011】
ゲート絶縁膜としてhigh−k膜を形成し、その上に金属材料を用いたメタルゲート電極を形成するプロセスは、ゲート長0.1μm以下、ゲート酸化膜3nm以下の領域においてデバイスの高性能化が狙える。しかし、ゲート電極を形成した後にソース・ドレイン領域を形成するゲートファーストプロセスでは、例えばソース・ドレイン活性化アニールなどの1000℃程の加熱を行うプロセスにより、デバイスが容易に劣化する。
【0012】
それに対し、ソース・ドレイン領域の形成後にゲート絶縁膜およびゲート電極を形成するゲートラストプロセスでは、ソース・ドレイン領域の活性化アニールの工程の後にゲート電極およびhigh−k膜を形成するので、ゲート電極およびhigh−k膜が高熱にさらされることがない。また、ゲートラストプロセスの一例として、層間絶縁膜の形成後に溝を形成し、その溝の内部にゲート絶縁膜およびゲート電極を形成するダマシンプロセスにおいては、ゲート電極材料にTi(チタン)などを含むメタルを用いる方法がある。これにより、従来のポリシリコンなどからなるゲート電極から不純物(たとえばB(ホウ素)やBF2(フッ化ホウ素))がゲート絶縁膜に染み出すことを防ぎ、メタルゲート電極とhigh−k膜との間で反応物が生成されることを防ぐことが可能である。
【0013】
ただし、ダマシンメタルゲートプロセスは、工程数の増加によりコストが増えるという問題と、メタルゲート電極を形成する前にゲート電極形成領域に形成されるダミーゲートを除去する際のRIE(Reactive Ion Etching)工程により、ダミーゲートの下のゲート絶縁膜または半導体基板にダメージが生じる問題がある。また、メタルゲートの材料となる金属膜のエッチ残りにより、回路の誤作動が起こる問題がある。
【0014】
したがって、ロジックMISなどに使用される低電圧MIS、MONOSメモリおよび高電圧MISFETを同時に形成する場合、単にそれらを同一半導体基板上に形成するのではなく、各素子の劣化を軽減し、なおかつ工程数をできるだけ増やさないように形成する必要がある。
【0015】
本発明の目的は、同一半導体基板上に、高性能な低電圧MIS、MONOSメモリおよび高信頼な高電圧MISFETを形成する技術を提供することにある。
【0016】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0017】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0018】
本願の一発明による半導体装置は、
半導体基板の主面の第1領域に形成された不揮発性メモリと、前記半導体基板の主面の第2領域に形成された第1MISFETと、前記半導体基板の主面の第3領域に形成され、かつ前記第1MISFETよりも低電圧で動作する第2MISFETとを有する半導体装置であって、
前記不揮発性メモリは、
前記第1領域の前記半導体基板の主面上に、少なくとも電位障壁膜と前記電位障壁膜上に積層された電荷保持膜とを含む第1ゲート絶縁膜を介して形成された第1ゲート電極と、
前記第1領域の前記半導体基板に形成された第1ソース領域および第1ドレイン領域と、
を有し、
前記第1MISFETは、
前記第2領域の前記半導体基板の主面上に第2ゲート絶縁膜を介して形成された第2ゲート電極と、
前記第2領域の前記半導体基板に形成された第2ソース領域および第2ドレイン領域と、
を有し、
前記第2MISFETは、
前記第3領域の前記半導体基板の主面上に、前記第2ゲート絶縁膜よりも薄い第3ゲート絶縁膜を介して形成された第3ゲート電極と、
前記第3ゲート電極の側面および底面に接して形成された、前記第2ゲート絶縁膜よりも誘電率の高い第1高誘電率膜と、
前記第3領域の前記半導体基板に形成された第3ソース領域および第3ドレイン領域と、
前記半導体基板の主面上であって前記第3ゲート電極の側方に形成された層間絶縁膜を有し、
前記第3領域における前記層間絶縁膜の上面の高さは、前記第2ゲート電極上に形成された前記層間絶縁膜の上面の高さに比べて低く、前記第3ゲート電極の上面の高さと略同一の高さであることを特徴とするものである。
【発明の効果】
【0019】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0020】
同一半導体基板上に、高性能な低電圧MIS、MONOSメモリおよび高信頼な高電圧MISFETのそれぞれを有する半導体装置を提供することができる。
【図面の簡単な説明】
【0021】
【図1】本発明の実施の形態1である半導体装置を示す要部断面図である。
【図2】本発明の実施の形態1である半導体装置の製造方法を示す要部断面図である。
【図3】図2に続く半導体装置の製造方法を示す要部断面図である。
【図4】図3に続く半導体装置の製造方法を示す要部断面図である。
【図5】図4に続く半導体装置の製造方法を示す要部断面図である。
【図6】図5に続く半導体装置の製造方法を示す要部断面図である。
【図7】図6に続く半導体装置の製造方法を示す要部断面図である。
【図8】図7に続く半導体装置の製造方法を示す要部断面図である。
【図9】図8に続く半導体装置の製造方法を示す要部断面図である。
【図10】図9に続く半導体装置の製造方法を示す要部断面図である。
【図11】図10に続く半導体装置の製造方法を示す要部断面図である。
【図12】図11に続く半導体装置の製造方法を示す要部断面図である。
【図13】図12に続く半導体装置の製造方法を示す要部断面図である。
【図14】図13に続く半導体装置の製造方法を示す要部断面図である。
【図15】図14に続く半導体装置の製造方法を示す要部断面図である。
【図16】図15に続く半導体装置の製造方法を示す要部断面図である。
【図17】図16に続く半導体装置の製造方法を示す要部断面図である。
【図18】図17に続く半導体装置の製造方法を示す要部断面図である。
【図19】図18に続く半導体装置の製造方法を示す要部断面図である。
【図20】本発明の実施の形態2である半導体装置の製造方法を示す要部断面図である。
【図21】図20に続く半導体装置の製造方法を示す要部断面図である。
【図22】図21に続く半導体装置の製造方法を示す要部断面図である。
【図23】図22に続く半導体装置の製造方法を示す要部断面図である。
【図24】図23に続く半導体装置の製造方法を示す要部断面図である。
【図25】図24に続く半導体装置の製造方法を示す要部断面図である。
【図26】図25に続く半導体装置の製造方法を示す要部断面図である。
【図27】本発明の実施の形態3である半導体装置を示す要部断面図である。
【図28】本発明の実施の形態3である半導体装置の製造方法を示す要部断面図である。
【図29】図28に続く半導体装置の製造方法を示す要部断面図である。
【図30】図29に続く半導体装置の製造方法を示す要部断面図である。
【図31】図30に続く半導体装置の製造方法を示す要部断面図である。
【図32】図31に続く半導体装置の製造方法を示す要部断面図である。
【図33】本発明の実施の形態4である半導体装置の製造方法を示す要部断面図である。
【図34】図33に続く半導体装置の製造方法を示す要部断面図である。
【図35】図34に続く半導体装置の製造方法を示す要部断面図である。
【図36】図35に続く半導体装置の製造方法を示す要部断面図である。
【図37】図36に続く半導体装置の製造方法を示す要部断面図である。
【図38】図37に続く半導体装置の製造方法を示す要部断面図である。
【図39】図38に続く半導体装置の製造方法を示す要部断面図である。
【図40】図39に続く半導体装置の製造方法を示す要部断面図である。
【図41】図40に続く半導体装置の製造方法を示す要部断面図である。
【図42】図41に続く半導体装置の製造方法を示す要部断面図である。
【図43】図42に続く半導体装置の製造方法を示す要部断面図である。
【発明を実施するための形態】
【0022】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【0023】
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【0024】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施の形態等において構成要素等について、「Aからなる」、「Aよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【0025】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0026】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする2元、3元等の合金(たとえばSiGe)等を含むものとする。
【0027】
また、以下の実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【0028】
(実施の形態1)
本実施の形態の半導体装置は、同一基板上にMONOS型不揮発性メモリ(以下、単にMONOSメモリと言う)、高電圧MISFETおよび低電圧MISFETを有するものである。MONOS型不揮発性メモリは、電位障壁膜であるボトム酸化膜およびトップ酸化膜の間に、電荷蓄積膜である窒化シリコン膜を形成した3層からなる積層構造のゲート絶縁膜を有するFET(Field Effect Transistor)である。高電圧MISFETは、I/O領域の保護素子または電源の昇圧回路などに用いられるMIS型のトランジスタである。低電圧MISFETは、ロジック回路などに使用され、高電圧MISFETよりも低い電圧で動作し、動作が速いなどの高い性能が要求されるMIS型のトランジスタである。また、低電圧MISFETのゲート絶縁膜の膜厚は、高電圧MISFETのゲート絶縁膜の膜厚よりも薄く、高電圧MISFETは低電圧MISFETよりも高い耐圧を有する。
【0029】
図1に、本実施の形態の半導体装置を示す。図1の左側の領域はMONOSメモリの形成領域(すなわち、MONOSメモリ形成領域)を示し、中央の領域は高電圧MISFETの形成領域(すなわち、高電圧MISFET形成領域)を示し、右の領域は低電圧MISFETの形成領域(すなわち、低電圧MISFET形成領域)を示している。
【0030】
図1において、符号1はシリコン基板を示し、1aはシリコン基板1の主面に形成されたpウエルを示し、2はpウエル1aの形成されたシリコン基板1の主面に形成され、MONOSメモリ形成領域、高電圧MISFET形成領域および低電圧MISFET形成領域のそれぞれの境界に形成された素子分離層を示している。
【0031】
符号4は高電圧MISFET形成領域においてpウエル1aの上面に接して形成された厚膜ゲート酸化膜を示し、8はMONOSメモリ形成領域においてpウエル1aの上面に接して形成されたONO膜を示し、9はONO膜8上に接して形成されたMONOSメモリのゲート電極を示し、10は厚膜ゲート酸化膜4上に接して形成された高電圧MISFETのゲート電極を示す。
【0032】
ここで、ONO膜8は、電位障壁膜であるボトム酸化膜と、ボトム酸化膜上に形成された電荷保持膜である窒化シリコン膜と、窒化シリコン膜上に形成されたトップ酸化膜の三層を含むゲート絶縁膜である。
【0033】
符号17は低電圧MISFET形成領域においてpウエル1aの上面に接して形成された、厚膜ゲート酸化膜4よりも厚さが薄いゲート酸化膜を示している。符号18はゲート酸化膜17上に形成された、厚膜ゲート酸化膜4よりも高い誘電率を有する絶縁膜であるhigh−k膜を示し、20はhigh−k膜18上に形成された、メタル材料からなるメタルゲート電極を示している。high−k膜18は、メタルゲート電極20の下面および側壁に接して形成されている。
【0034】
符号13はゲート電極9、10、およびhigh−k膜18の側壁であってメタルゲート電極20に接する側壁の反対側の側壁にそれぞれ形成された絶縁膜からなるサイドウォールスペーサを示している。
【0035】
符号12はサイドウォールスペーサ13の下であってpウエル1aの上面に浅く形成された、MONOSメモリ、高電圧MISFETおよび低電圧MISFETのそれぞれのエクステンション領域を示す。
【0036】
符号14はエクステンション領域12よりも深く形成され、エクステンション領域12の端部であってMONOSメモリ、高電圧MISFETおよび低電圧MISFETのそれぞれのゲート電極のある方の端部の反対側の端部から素子分離層2にかけてpウエル1aの上面に形成された、MONOSメモリ、高電圧MISFETおよび低電圧MISFETのそれぞれのソース・ドレイン領域を示す。
【0037】
符号15はソース・ドレイン領域14およびゲート電極9、10の上面に形成されたシリサイドを示し、16はMONOSメモリ、高電圧MISFETおよび低電圧MISFETのそれぞれを覆うようにシリコン基板1の主面上に形成された層間絶縁膜を示している。
【0038】
低電圧MISFET形成領域における層間絶縁膜16の上面の高さは、MONOSメモリ形成領域および高電圧MISFET形成領域に形成された層間絶縁膜16の上面の高さに比べて低く、メタルゲート電極20の上面の高さと略同一の高さとなっている。MONOSメモリのゲート電極9および高電圧MISFETのゲート電極10のそれぞれの上面のシリサイド15は層間絶縁膜16に覆われていて露出していない。また、低電圧MISFETのメタルゲート電極20の上面は層間絶縁膜16に覆われておらず、シリコン基板1の主面側に露出している。つまり、低電圧MISFET形成領域においては、層間絶縁膜16はメタルゲート電極20の側方のみに形成されている。
【0039】
なお、高電圧MISFETのゲート絶縁膜である厚膜ゲート酸化膜4の膜厚は、低電圧MISFETのゲート酸化膜17の膜厚よりも厚く形成されている。また、高電圧MISFETのゲート電極10のゲート長は、低電圧MISFETのメタルゲート電極20のゲート長よりも長く形成されている。
【0040】
以下に、図2〜図18を用いて本実施の形態のMONOSメモリ、高電圧MISFETおよび低電圧MISFETの製造方法を工程順に説明する。
【0041】
まず、図2に示すように、シリコン基板(半導体基板)1の主面にドライエッチングによって深さ200〜400nm程度溝を掘り、その溝の中に酸化シリコンを埋め込んだ後、CMP(Chemical Mechanical Polishing)によってシリコン基板1の主面を平坦化し、所謂、STI(Shallow Trench Isolation)構造の素子分離層2を形成する。その後、熱酸化によりシリコン基板1の主面の全面に酸化膜3を形成した後、酸化膜3をスルー膜としてシリコン基板1の主面にp型の不純物(たとえばBやBF2)をイオン注入することにより、シリコン基板1の主面にpウエル1aを形成する。ここで、図2は図1と同様に、左から順にMONOSメモリ、高電圧MISFETおよび低電圧MISFETの形成領域をそれぞれ示している。
【0042】
次に、図3に示すように、pウエル1a上の酸化膜3をドライエッチングまたはウェットエッチングによって除去し、周知の二種ゲート酸化プロセスにより高電圧MISFET形成領域に厚膜ゲート酸化膜4を形成した後、MONOSメモリ形成領域および低電圧MISFET形成領域に薄膜ゲート酸化膜5を形成する。
【0043】
すなわち、酸化膜3を除去したシリコン基板1の主面上の全面に厚い酸化シリコン膜をCVD(Chemical Vapor Deposition)法により堆積した後、高電圧MISFET形成領域をフォトレジストで覆う。その後、フォトレジストをマスクとしてMONOSメモリ形成領域および低電圧MISFET形成領域の酸化シリコン膜をドライエッチングまたはウェットエッチングにより選択的に除去し、高電圧MISFET形成領域に前記厚い酸化シリコン膜からなる厚膜ゲート酸化膜4を残して形成した後、フォトレジストをアッシングにより除去する。その後、シリコン基板1を熱酸化してMONOSメモリ形成領域および低電圧MISFET形成領域に薄膜ゲート酸化膜5を形成することで、二種ゲート酸化を行う。このとき、高電圧MISFET形成領域の厚膜ゲート酸化膜4の下のpウエル1aの上面も若干酸化される。
【0044】
これにより、高電圧MISFET形成領域に相対的に膜厚の厚い厚膜ゲート酸化膜4が形成され、MONOSメモリ形成領域および低電圧MISFET形成領域に、相対的に膜厚の薄い薄膜ゲート酸化膜5が形成される。その後、CVD法によりシリコン基板1の主面側の全面上に、導体膜であるポリシリコン膜6を堆積する。なお、この後、薄膜ゲート酸化膜5および厚膜ゲート酸化膜4に対して、窒素および酸素雰囲気中で熱処理することで、酸窒化シリコン膜としてもよい。また、薄膜ゲート酸化膜5および酸化膜3の製法は、熱酸化法に限られず、ISSG(In-Situ Steam Generation)酸化処理またはCVD法によって形成してもよい。
【0045】
次に、図4に示すように、CVD法によりポリシリコン膜6上に酸化シリコン膜を堆積し、低電圧MISFET形成領域の前記酸化シリコン膜上に選択的に形成されたフォトレジスト50をマスクとしたドライエッチングにより、低電圧MISFET形成領域以外の領域の前記酸化シリコン膜を除去し、低電圧MISFET形成領域のポリシリコン膜6の上部に前記酸化シリコン膜からなるキャップ酸化膜7を形成する。
【0046】
次に、図5に示すように、フォトレジスト50をアッシングにより除去した後、高電圧MISFET形成領域および低電圧MISFET形成領域を覆うフォトレジスト51を形成し、ドライエッチングによってMONOSメモリ形成領域のポリシリコン膜6および薄膜ゲート酸化膜5を除去する。これにより、MONOSメモリ形成領域においてはpウエル1aの上面が露出する。
【0047】
次に、図6に示すように、フォトレジスト51をアッシングにより除去した後、露出したpウエル1a、ポリシリコン膜6およびキャップ酸化膜7の上面にONO膜8を形成する。ONO膜は、電位障壁膜となるボトム酸化膜、電荷蓄積膜となる窒化シリコン膜および電位障壁膜となるトップ酸化膜の三層を順次CVD法により堆積して形成される。なお、ボトム酸化膜およびトップ酸化膜のそれぞれの部材は酸化シリコンである。また、ボトム酸化膜およびトップ酸化膜のそれぞれはCVD法に限られず、熱酸化法またはISSG酸化処理によって形成してもよい。
【0048】
次に、図7に示すように、CVD法によりONO膜8上にポリシリコン膜を堆積した後、選択的に形成されたフォトレジスト52をマスクとしてドライエッチングを行い、上述のポリシリコン膜およびONO膜8をパターニングすることで、上述のポリシリコン膜からなるゲート電極9をMONOSメモリ形成領域のpウエル1a上にONO膜8を介して形成する。
【0049】
次に、図8に示すように、フォトレジスト52をアッシングにより除去した後、MONOSメモリ形成領域および高電圧MISFET形成領域の一部に形成したフォトレジスト53およびキャップ酸化膜7をマスクとしてドライエッチングをする。これにより、ポリシリコン膜6および厚膜ゲート酸化膜4のそれぞれの一部を除去し、ポリシリコン膜6からなる高電圧MISFETのゲート電極10を、高電圧MISFET形成領域においてpウエル1a上に厚膜ゲート酸化膜4を介して形成する。
【0050】
次に、図9に示すように、フォトレジスト53をアッシングにより除去した後、MONOSメモリ形成領域、高電圧MISFET形成領域および低電圧MISFET形成領域の一部に形成したフォトレジスト54をマスクとしたドライエッチングによりキャップ酸化膜7、ポリシリコン膜6および薄膜ゲート酸化膜5を選択的に除去する。これにより、低電圧MISFET形成領域にポリシリコン膜6からなるダミーゲート電極11を、pウエル1a上に薄膜ゲート酸化膜5を介して形成する。
【0051】
次に、図10に示すように、フォトレジスト54をアッシングにより除去してシリコン基板1を洗浄した後、ゲート電極9、10およびキャップ酸化膜7をマスクとしてpウエル1aの上面にn型の不純物(たとえばAs(ヒ素)やP(リン))をイオン注入することにより、エクステンション領域12を形成する。このエクステンション領域12は、MONOSメモリ、高電圧MISFETおよび低電圧MISFETのそれぞれのソース領域またはドレイン領域の一部を構成し、不純物の拡散層をLDD構造にするために形成する。
【0052】
次に、図11に示すように、シリコン基板1の主面側の全面上に窒化シリコン膜をCVD法により堆積した後、ドライエッチングによって窒化シリコン膜を一部除去し、ゲート電極9、10およびダミーゲート電極11の側壁に接する窒化シリコン膜からなるサイドウォールスペーサ13を形成する。サイドウォールスペーサ13の部材は酸化シリコンなどを用いてもよいし、酸化シリコン膜と窒化シリコン膜の積層膜を使用してもよい。
【0053】
次に、図12に示すように、ゲート電極9、10、キャップ酸化膜7およびサイドウォールスペーサ13をマスクとしてpウエル1aの上面にn型の不純物(たとえばAsやP)をエクステンション領域12よりも高濃度でイオン注入し、注入した不純物の活性化のためのアニールを行うことにより、pウエル1aの上面にソース・ドレイン領域14を形成する。このソース・ドレイン領域14は、MONOSメモリ、高電圧MISFETおよび低電圧MISFETのそれぞれのソース領域またはドレイン領域の一部を構成している。
【0054】
なお、MONOSメモリ、高電圧MISFETおよび低電圧MISFETのそれぞれのエクステンション領域12はそれぞれの領域に形成されたサイドウォールスペーサ13の下部のpウエル1aの表面に形成されている。また、このソース・ドレイン領域14は、エクステンション領域12よりも接合深さが深い領域であり、エクステンション領域12よりも高い不純物濃度を有する領域である。また、ソース・ドレイン領域14は、MONOSメモリ、高電圧MISFETおよび低電圧MISFETのそれぞれの領域のpウエル1aの上面において、エクステンション領域12のゲート側の反対側の端部から素子分離層2の側面にかけて形成されている。
【0055】
次に、図13に示すように、公知のサリサイドプロセスにより、ゲート電極9、10およびソース・ドレイン領域14のそれぞれの表面にシリサイド15を形成する。シリサイド化の手順としては、まずシリコン基板1の主面上にスパッタリングにより金属膜を堆積し、次にシリコン基板1を熱処理した後、未反応の金属膜をウェットエッチングで除去することでシリサイド15を完成する。シリサイド15の部材として、ニッケルシリサイド、コバルトシリサイド、チタンシリサイド、またはプラチナシリサイドを形成するようにしてもよい。なお、このときダミーゲート電極11上のキャップ酸化膜7の表面にはシリサイドは形成されない。
【0056】
本実施の形態では、ダミーゲート電極11の形成工程において、ダミーゲート電極11の上部にキャップ酸化膜を形成することでダミーゲート電極11上にシリサイドが形成されることを防いでいる。これにより、後の工程でダミーゲート電極11を除去し、high−k膜18およびメタルゲート電極20を形成する際のダマシンプロセスを可能としている。
【0057】
次に、図14に示すように、シリコン基板1の主面上に薄い窒化シリコン膜からなるエッチングストッパ膜(図示しない)をCVD法により堆積する。その後、シリコン基板1の主面上に厚い酸化シリコン膜からなる層間絶縁膜16を、ゲート電極9、10およびダミーゲート電極11のそれぞれの上部を覆うようにCVD法により堆積した後、CMPにより層間絶縁膜16の表面を研磨し、平坦化する。
【0058】
次に、図15に示すように、MONOSメモリ形成領域および高電圧MISFET形成領域を覆うように層間絶縁膜16上に形成したフォトレジスト55をマスクとして、ダミーゲート電極11の表面が露出するまで層間絶縁膜16およびキャップ酸化膜7をエッチバックする。これにより、低電圧MISFET形成領域の層間絶縁膜16とキャップ酸化膜7を除去する。これにより、低電圧MISFET形成領域においては、層間絶縁膜16はダミーゲート電極11の上部には形成されておらず、その上面の高さはダミーゲート電極11の上面の高さとほぼ同一となり、ダミーゲート電極11の側方のpウエル1a上のみに形成された状態となる。
【0059】
このエッチバックにより層間絶縁膜16の上面には、低電圧MISFET形成領域の端部において段差が形成される。つまり、低電圧MISFET形成領域における層間絶縁膜16の上面の高さを、MONOSメモリ形成領域および高電圧MISFET形成領域における層間絶縁膜16の上面の高さよりも低くエッチバックする。なお、MONOSメモリ形成領域および高電圧MISFET形成領域の層間絶縁膜16はフォトレジスト55に覆われているためエッチバックされず、ゲート電極9、10は層間絶縁膜16に覆われたままである。
【0060】
次に、図16に示すように、フォトレジスト55をアッシングにより除去した後、ドライエッチングまたはウェットエッチングによりポリシリコン膜からなるダミーゲート電極11を除去し、続いて薄膜ゲート酸化膜5を除去する。
【0061】
次に、図17に示すように、シリコン基板1を熱酸化することにより、低電圧MISFET形成領域の露出したpウエル1aの上面にゲート酸化膜17を形成した後、ゲート酸化膜17上、サイドウォールスペーサ13の内壁および上面上および層間絶縁膜16上にhigh−k膜18およびメタル膜19を順次堆積する。なお、high−k膜18は本実施の形態の厚膜ゲート酸化膜4のようなゲート絶縁膜に使われる部材のひとつである窒化シリコンよりも高い誘電率を有する膜である。このような膜として、ハフニウム系の酸化膜を使用することができる。例えば、HfO2、HfONまたはHFSiONなどの誘電率の高い物質をCVD法やALD(Atomic Layer Deposition)法で堆積することで形成できる。また、メタル膜19は、WやTiNなどをスパッタリングで堆積することで形成できる。
【0062】
なお、図16の工程において薄膜ゲート酸化膜5を除去した後に図17の工程で再度ゲート酸化膜17を形成する理由は、図16の工程においてダミーゲート電極11を除去するためのRIEにより薄膜ゲート酸化膜5がプラズマダメージを受けるためである。ダメージを受けたゲート絶縁膜を含むMISFETはその特性が劣化するため、ダメージを受けた酸化膜を、たとえばウェットエッチングにより除去し、新たにゲート酸化膜17を形成することでMISFETの特性が劣化することを防ぐことができる。
【0063】
次に、図18に示すように、層間絶縁膜16上のメタル膜19およびhigh−k膜18を、MONOSメモリ形成領域、高電圧MISFET形成領域および低電圧MISFET形成領域のそれぞれの層間絶縁膜16の上面が露出するまでCMPにより研磨することで、メタル膜19からなるメタルゲート電極20を形成する。これにより、メタルゲート電極20の側面および底面にはhigh−k膜18が形成され、high−k膜18の下部には、pウエル1aの表面との間にゲート酸化膜17が形成されている形となり、このhigh−k膜18およびゲート酸化膜17が低電圧MISFETのゲート絶縁膜として働く。
【0064】
このとき、MONOSメモリ形成領域および高電圧MISFET形成領域における層間絶縁膜16の上面高さは、低電圧MISFET形成領域における層間絶縁膜16の上面高さよりも高く、高電圧MISFET形成領域と低電圧MISFET形成領域との境界における層間絶縁膜16の上面には段差が存在する。ここでのCMPによる研磨工程は、層間絶縁膜16上面の高低差をなくしてシリコン基板1の主面側の層間絶縁膜16の全面を一様に平坦化するものではなく、MONOSメモリ形成領域、高電圧MISFET形成領域および低電圧MISFETのそれぞれの層間絶縁膜16の上面が露出するまでの研磨にとどめ、高低差のある層間絶縁膜16上面の形状を保つものとする。このため、ゲート電極9、10およびその上部のシリサイド15は層間絶縁膜16に覆われたままである。
【0065】
メタルゲート電極20を形成する際に層間絶縁膜16の上面を全面一様に平坦化した場合、ゲート電極9、10の上部に形成されたシリサイド15を除去してしまうが、本実施の形態では、層間絶縁膜16の上面に高低差を形成することによりシリサイド15を除去してしまうことを防ぎ、後に形成するコンタクトプラグとシリサイド15の接続部における高抵抗化を抑えている。
【0066】
なお、低電圧MISFET形成領域の層間絶縁膜16はその上面の端部に段差を有するため、層間絶縁膜16の段差部の側壁の近傍にhigh−k膜18およびメタル膜19の研磨残り(図示しない)が生じる可能性がある。
【0067】
本実施の形態では、層間絶縁膜16上面の段差部において研磨残りが発生することを防ぐために、CMPの研磨用のパッドを通常より柔らかいものに換えて研磨を行う。これにより、層間絶縁膜16上面の高低差のある形状を保ちつつ、研磨残りの発生を防ぎ、少量の研磨残りが生じても問題ない精度で層間絶縁膜16の表面を研磨することができ、メタル膜19のエッチ残りにより回路の誤動作がおこるのを防ぐことを可能としている。
【0068】
次に、図19に示すように、公知の配線プロセスにより配線を行う。すなわち、層間絶縁膜16上にさらに層間絶縁膜30を堆積しその上面をCMPにより研磨した後、層間絶縁膜30の表面からゲート電極9、10、メタルゲート電極20およびシリサイド15のそれぞれに達するコンタクトホール31を形成する。続いて、コンタクトホール31内に導体を充填してコンタクトプラグ32を形成した後、周知の技術であるダマシンプロセスによって、層間絶縁膜30およびコンタクトプラグ32上にダマシン配線33および層間絶縁膜34を形成することで、本実施の形態の半導体装置を完成する。ここで、コンタクトプラグ32は、チタンおよび窒化チタン等のバリアメタル膜と、タングステン膜によって構成されている。また、ダマシン配線33は、タンタルまたは窒化タンタル等のバリアメタル膜と、銅を主成分とする導体膜によって構成されている。
【0069】
本実施の形態では、ダマシンプロセスを用いてhigh−k膜18およびメタルゲート電極20を形成するため、high−k膜18およびメタルゲート電極20がソース・ドレイン領域活性化のためのアニールにさらされることなく、高性能で高信頼な低電圧MISFETを形成している。
【0070】
また、MONOSメモリ形成領域および高電圧MISFET形成領域において従来のポリシリコンゲートを使うため、MONOSメモリおよび高電圧MISFETのゲート絶縁膜にダミーゲート電極除去のためのRIEによるプラズマダメージが生じることがない。
【0071】
また、本実施の形態におけるダマシンメタルゲートプロセスでは、ダミーゲート電極上部にキャップ酸化膜を形成し、また、キャップ酸化膜の除去工程においてゲート電極上のシリサイドを除去しないことで工程数の増加を抑えている。また、通常よりも柔らかいパッドを用いたCMP研磨を行うことにより、メタル膜のエッチ残りによる基板の汚染の発生を防いでいる。
【0072】
以上により本実施の形態は、工程数を抑えた上で、高性能な低電圧MISFETと同時に高信頼なMONOSメモリおよび高電圧MISFETのそれぞれを同一の半導体基板上に形成することができるため、半導体装置の製造時にかかるコストの削減を可能としている。
【0073】
(実施の形態2)
前記実施の形態1ではMONOSメモリおよび高電圧MISFETのゲート電極にポリシリコンを使用した半導体装置の製造工程を記載した。図25に示すように、本実施の形態の半導体装置は、MONOSメモリのゲート電極をメタルゲート電極20とし、ONO膜のトップ酸化膜をhigh−k膜18としたものである。ここで、図25の符号21はボトム酸化膜、22は窒化シリコン膜をそれぞれ示しており、ボトム酸化膜21の下面はMONOSメモリ形成領域のpウエル1a上に接し、両端はサイドウォールスペーサ13に接している。窒化シリコン膜22はボトム酸化膜21上に接して形成され、窒化シリコン膜22上には、下面及び側面にhigh−k膜18が形成されたメタルゲート電極20が形成されている。
【0074】
以下に、図20〜図26を用いて本実施の形態のMONOSメモリ、高電圧MISFETおよび低電圧MISFETの製造方法を工程順に説明する。
【0075】
まず、前記実施の形態1における図6の工程までは、前記実施の形態1と同様に行う。すなわち、シリコン基板1の主面に素子分離層2、pウエル1a、薄膜ゲート酸化膜5および厚膜ゲート酸化膜4を形成する。続いて、厚膜ゲート酸化膜4および薄膜ゲート酸化膜5の形成されたシリコン基板1の主面上にポリシリコン膜6を堆積した後、低電圧MISFET形成領域のポリシリコン膜6上にキャップ酸化膜7を選択的に形成し、MONOSメモリ形成領域におけるポリシリコン膜6をパターニングして除去する。続いて、MONOSメモリ形成領域の露出したpウエル1a上、高電圧MISFET形成領域のポリシリコン膜6上および低電圧MISFET形成領域のキャップ酸化膜7上にONO膜8を堆積する。
【0076】
次に、図20に示すように、MONOSメモリ形成領域のpウエル1a上に、上部にキャップ酸化膜24が形成されたダミーゲート電極23を形成する。ここでは、前記実施の形態1の図6の工程の後に、ONO膜8の上部にポリシリコン膜および酸化シリコン膜をCVD法で順次堆積し、フォトレジスト56をマスクとしたドライエッチングをする。これにより、酸化シリコン膜、ポリシリコン膜およびONO膜8を選択的に除去することで、ポリシリコン膜からなるダミーゲート電極23およびダミーゲート電極23上部の酸化シリコン膜からなるキャップ酸化膜24を形成する。
【0077】
次に、図21に示すように、フォトレジスト56をアッシングにより除去した後、高電圧MISFET形成領域および低電圧MISFET形成領域のポリシリコン膜6、キャップ酸化膜7、厚膜ゲート酸化膜4および薄膜ゲート酸化膜5をパターニングする。これにより、高電圧MISFET形成領域および低電圧MISFET形成領域のそれぞれにおいて、pウエル1a上に厚膜ゲート酸化膜4および薄膜ゲート酸化膜5を介してゲート電極10およびダミーゲート電極11をそれぞれ形成する。
【0078】
次に、図22に示すように、キャップ酸化膜7、24およびゲート電極10をマスクとしてpウエル1aの上面にn型の不純物(たとえばAsやP)をイオン注入することにより、ウエル1aの上面にエクステンション領域12を形成する。その後、シリコン基板1の主面側の全面上に窒化シリコン膜をCVD法により堆積した後、ドライエッチングによって窒化シリコン膜をエッチングし、ゲート電極10およびダミーゲート電極11、23のそれぞれの側壁に窒化シリコン膜からなるサイドウォールスペーサ13を形成する。
【0079】
次に、図23に示すように、ゲート電極10、キャップ酸化膜7、24およびサイドウォールスペーサ13をマスクとしてpウエル1aの上面にn型の不純物(たとえばAsやP)をエクステンション領域12よりも高濃度でイオン注入し、注入した不純物の活性化のためのアニールを行うことにより、pウエル1aの上面にソース・ドレイン領域14を形成する。その後、公知のサリサイドプロセスにより、ゲート電極10およびソース・ドレイン領域14のそれぞれの表面にシリサイド15を形成する。なお、このときキャップ酸化膜7および24の表面にはシリサイドは形成されない。
【0080】
本実施の形態では、ダミーゲート電極11、23の形成工程において、ダミーゲート電極11、23のそれぞれの上部にキャップ酸化膜を形成することにより、ダミーゲート電極11、23上にシリサイドが形成されることを防いでいる。これにより、後の工程でダミーゲート電極11、23を除去し、ダマシンプロセスを可能としている。
【0081】
次に、図24に示すように、シリコン基板1の主面側の全面上に薄い窒化シリコン膜からなる湿気防止膜(図示しない)をCVD法により堆積し、続いてシリコン基板1の主面側の全面上に厚い酸化シリコン膜からなる層間絶縁膜16をCVD法により堆積した後、CMPにより層間絶縁膜16の表面を研磨し、平坦化する。その後、高電圧MISFET形成領域を覆うように層間絶縁膜16上に形成したフォトレジストをマスクとして、層間絶縁膜16およびキャップ酸化膜7、24をダミーゲート電極11、23の上面が露出するまでエッチバックする。このエッチバックにより層間絶縁膜16の上面には、MONOSメモリ形成領域および低電圧MISFET形成領域のそれぞれの端部において段差が形成されるため、MONOSメモリ形成領域および低電圧MISFET形成領域のそれぞれの層間絶縁膜16の上面の高さは、高電圧MISFET形成領域の層間絶縁膜16の上面の高さより低くなる。このとき、高電圧MISFET形成領域の層間絶縁膜16はフォトレジストに覆われておりエッチバックされないため、ゲート電極10の上面およびゲート電極10上に形成されたシリサイド15は層間絶縁膜16に覆われたままである。
【0082】
続いて、フォトレジストを除去した後、ドライエッチングまたはウェットエッチングにより、ポリシリコン膜からなるダミーゲート電極11、23、薄膜ゲート酸化膜5およびONO膜8の上面のトップ酸化膜を除去し、ONO膜8を構成していた窒化シリコン膜22およびボトム酸化膜21を残す。
【0083】
この後の工程は前記実施の形態1の低電圧MISFET形成領域と同様に行う。すなわち、シリコン基板1を熱酸化することにより、低電圧MISFET形成領域の露出したpウエル1aの上面にゲート酸化膜17を形成した後、層間絶縁膜16上、サイドウォールスペーサ13の内壁および上面上、窒化シリコン膜22上およびゲート酸化膜17上にhigh−k膜18およびメタル膜を堆積する。なお、high−k膜18は、HfO2、HfONまたはHfSiONなどをCVD法やALD法で堆積することで形成できる。また、メタル膜は、WやTiNなどをスパッタリングで堆積することで形成できる。
【0084】
ここで、薄膜ゲート酸化膜5を除去した後に再度ゲート酸化膜17を形成することで、ダミーゲート電極11を除去するためのRIEによりダメージを受けた薄膜ゲート酸化膜5を使用することを避け、MISFETの特性の劣化を防ぐことができる。
【0085】
また、ダミーゲート電極11および薄膜ゲート酸化膜5の除去工程において、同時にMONOSメモリ形成領域のダミーゲート電極23およびONO膜8を構成する窒化シリコン膜22上のトップ酸化膜を除去している。ここでトップ酸化膜を除去するのは、ONO膜8上のダミーゲート電極23をRIEにより除去する際、そのプラズマによりトップ酸化膜がダメージを受けるため、ダメージを受けたトップ酸化膜をそのままONO膜8の一部として使用すると、デバイスの信頼性の低下につながるからである。このため、本実施の形態ではトップ酸化膜を除去し、トップ酸化膜の代わりにhigh−k膜18を窒化シリコン膜22上に形成することでMONOSメモリを構成しているため、デバイスの信頼性を確保することができる。
【0086】
次に、図25に示すように、層間絶縁膜16上のメタル膜およびhigh−k膜18をCMPによりMONOSメモリ形成領域、高電圧MISFET形成領域および低電圧MISFET形成領域のそれぞれにおける層間絶縁膜16の上面が露出するまで研磨することで、メタル膜からなるメタルゲート電極20をMONOSメモリ形成領域および低電圧MISFET形成領域にそれぞれ形成する。このとき、ゲート電極10の上面およびゲート電極10上に形成されたシリサイド15は層間絶縁膜16に覆われたままである。
【0087】
ここで、本実施の形態では、前記実施の形態1と違い、MONOSメモリのゲート電極はメタルゲート電極20が形成され、ゲート電極20の底面および側面に接してhigh−k膜18が形成されている。これにより、MONOSメモリの高性能化および低消費電力化を可能としている。具体的には、動作の高速化、ゲート空乏化抑制による書き込み・消去電圧の低電圧化およびリテンション(電荷の保持特性)の向上を実現することができる。
【0088】
このとき、CMPによる研磨はMONOSメモリ形成領域、高電圧MISFET形成領域および低電圧MISFET形成領域のそれぞれにおける層間絶縁膜16の上面が露出するまで行うが、高電圧MISFET形成領域の端部に形成された段差は除去しない。すなわち、高電圧MISFET形成領域の層間絶縁膜16の上面と、MONOSメモリ形成領域および低電圧MISFET形成領域における層間絶縁膜16の上面との間の高低差を有したままCMPによる研磨工程を終える。このため、研磨工程後のMONOSメモリ形成領域および低電圧MISFET形成領域のそれぞれの層間絶縁膜16の上面の高さは、高電圧MISFET形成領域における層間絶縁膜16の上面の高さよりも低い状態にある。
【0089】
本実施の形態では、前記実施の形態1と同様に、層間絶縁膜16上面の段差部において研磨残りが発生するのを防ぐために、CMPの研磨用のパッドを通常より柔らかいものに換えて研磨を行う。これにより、層間絶縁膜16上面の高低差のある形状を保ちつつ、研磨残りの発生を防ぎ、少量の研磨残りが生じても問題ない精度で層間絶縁膜16の表面を研磨することができ、メタル膜19のエッチ残りにより回路の誤動作がおこるのを防ぐことを可能としている。
【0090】
また、前記実施の形態1で述べたように、メタルゲート電極20を形成する際に層間絶縁膜16の上面を全面一様に平坦化した場合、ゲート電極10の上部に形成されたシリサイド15を除去してしまうが、本実施の形態では層間絶縁膜16の上面に高低差を形成することでシリサイド15が除去されることを防ぎ、後に形成するコンタクトプラグとシリサイド15の接続部における高抵抗化を抑えている。
【0091】
なお、メタルゲート電極20の上面の高さはMONOSメモリ形成領域の層間絶縁膜16の上面の高さとほぼ同一に研磨される。メタルゲート電極20の側面および底面にはhigh−k膜18が形成されており、high−k膜18の下面とpウエル1aの上面との間には、低電圧MISFET形成領域においてはゲート酸化膜17が形成され、MONOSメモリ形成領域においてはボトム酸化膜21およびその上部に形成された窒化シリコン膜22が形成されている。
【0092】
次に、図26に示すように、層間絶縁膜16上にさらに層間絶縁膜30を堆積し、層間絶縁膜30の表面からゲート電極9、10、メタルゲート電極20およびシリサイド15のそれぞれに達するコンタクトホール31を形成する。続いて、コンタクトホール31内に導体を充填してコンタクトプラグ32を形成した後、周知の技術であるダマシンプロセスによって、層間絶縁膜30およびコンタクトプラグ32上にダマシン配線33および層間絶縁膜34を形成することで、本実施の形態の半導体装置を完成する。
【0093】
本実施の形態の半導体装置では、MONOSメモリおよび低電圧MISFETのゲート絶縁膜が高温のアニールまたはRIEによりダメージを受けるのを防ぎ、デバイス特性の劣化を防いでいるため、高信頼な低電圧MISFETおよびMONOSメモリを形成することが可能である。メタルゲート電極20およびhigh−k膜18を有するMONOSメモリおよび低電圧MISFETを形成することで、MONOSメモリおよび低電圧MISFETの高性能化および低消費電力化を可能としている。
【0094】
また、本実施の形態では、MONOSメモリおよび低電圧MISFETの形成工程において、ダミーゲート電極上にキャップ酸化膜を形成し、また、層間絶縁膜16の上面に高低差を設けてゲート電極10上のシリサイド15を保護している。
【0095】
以上により、高性能な低電圧MISFETと同時に高信頼なMONOSメモリおよび高電圧MISFETをそれぞれ同一の半導体基板上に形成することができるため、半導体装置の製造時にかかるコストの削減を可能としている。
【0096】
(実施の形態3)
前記実施の形態2では、低電圧MISFET形成領域およびMONOSメモリ形成領域のゲート電極をメタルゲートとし、ゲート絶縁膜にhigh−k膜を使用する半導体装置の製造工程を説明した。本実施の形態では、図27に示すように、低電圧MISFET形成領域、MONOSメモリ形成領域および高電圧MISFET形成領域の全てのゲートにメタルゲート電極20およびhigh−k膜18を有する半導体装置の製造工程を説明する。
【0097】
以下に、図27〜図32を用いて本実施の形態のMONOSメモリ、高電圧MISFETおよび低電圧MISFETの製造方法を工程順に説明する。
【0098】
本実施の形態の半導体装置を完成するには、前記実施の形態1における図4の工程において、ポリシリコン膜6上のキャップ酸化膜を、低電圧MISFET形成領域だけでなく高電圧MISFET形成領域にも形成し、その後の工程は前記実施の形態2とほぼ同様に行えばよい。
【0099】
すなわち、まず、前記実施の形態1における図3の工程までは、前記実施の形態1と同様に行う。pウエル1aおよび素子分離層2が形成され、周知の二種ゲート酸化プロセスにより厚膜ゲート酸化膜4および薄膜ゲート酸化膜5が形成を形成したシリコン基板1の主面側の全面上に、ポリシリコン膜6を堆積する。その後、図28に示すように、ポリシリコン膜6上にキャップ酸化膜7をCVD法により堆積し、フォトレジストをマスクとしたドライエッチングにより、MONOSメモリ形成領域のキャップ酸化膜7を除去し、高電圧MISFET形成領域および低電圧MISFET形成領域に選択的にキャップ酸化膜7を残す。また、さらにドライエッチングにより、MONOSメモリ形成領域のポリシリコン膜6を選択的に除去する。
【0100】
次に、図29に示すように、前記実施の形態2と同様にキャップ酸化膜24を上部に備えたダミーゲート電極23を、ボトム酸化膜、窒化シリコン膜およびトップ酸化膜を順次堆積して形成したONO膜8を介してMONOSメモリ形成領域に形成する。その後、キャップ酸化膜7、ポリシリコン膜6およびゲート酸化膜をパターニングし、上部にキャップ酸化膜7を備えたダミーゲート電極11を高電圧MISFET形成領域および低電圧MISFET形成領域のそれぞれに形成する。
【0101】
次に、図30に示すように、前記実施の形態2と同様に、イオン注入によりpウエル1aの上面にエクステンション領域12を形成した後、各ゲートの側壁に接するサイドウォールスペーサ13を形成し、続いてイオン注入によってpウエル1aの上面にソース・ドレイン領域14を形成する。その後、公知のサリサイドプロセスにより、ソース・ドレイン領域14のそれぞれの表面にシリサイド15を形成する。このとき、キャップ酸化膜7、24の表面にはシリサイドは形成されない。
【0102】
次に、図31に示すように、シリコン基板1の主面側の全面上に薄い窒化シリコン膜からなる湿気防止膜(図示しない)をCVD法により堆積する。その後、ダミーゲート電極11、23を覆うようにシリコン基板1の主面側の全面上に厚い酸化シリコン膜からなる層間絶縁膜16をCVD法により堆積した後、CMPにより層間絶縁膜16の表面を研磨し、平坦化する。その後、ダミーゲート電極11、23の上面が露出するまで層間絶縁膜16の上面およびキャップ酸化膜7、24をエッチバックする。続いて、ドライエッチングまたはウェットエッチングによりポリシリコン膜からなるダミーゲート電極11、23、薄膜ゲート酸化膜5およびMONOSメモリ形成領域のONO膜8の上面のトップ酸化膜を除去し、ONO膜8を構成していた窒化シリコン膜22およびボトム酸化膜21をpウエル1a上に残す。
【0103】
なお、高電圧MISFETは低電圧MISFETとほぼ同様の工程により形成されているが、ダミーゲート電極除去工程の後に薄膜ゲート酸化膜5を除去する際、厚膜ゲート酸化膜4は完全には除去されず、その上面の一部のみが除去される。
【0104】
次に、図27に示すように、この後の工程は前記実施の形態1の低電圧MISFET形成領域と同様に行う。すなわち、シリコン基板1を熱酸化することにより、低電圧MISFET形成領域の露出したpウエル1aの上面にゲート酸化膜17を形成した後、層間絶縁膜16上、サイドウォールスペーサ13の内壁および上面上、ゲート絶縁膜17上、厚膜ゲート酸化膜4上および窒化シリコン膜22上にhigh−k膜18およびメタル膜を順次堆積する。なお、high−k膜18は、HfO2、HfONまたはHfSiONなどの誘電率の高い物質をCVD法やALD法で堆積することで形成できる。また、メタル膜は、WやTiNなどをスパッタリングで堆積することで形成できる。
【0105】
その後、層間絶縁膜16上に堆積したメタル膜およびhigh−k膜18を、層間絶縁膜16の上面が露出するまでCMPにより研磨する。これにより、上面高さが層間絶縁膜16の上面高さとほぼ同一な、メタル膜からなるメタルゲート電極20をMONOSメモリ形成領域、高電圧MISFET形成領域および低電圧MISFET形成領域のそれぞれに形成する。
【0106】
ここで、前記実施の形態1における低電圧MISFETと同様に、本実施の形態のMONOSメモリ、高電圧MISFETおよび低電圧MISFETのそれぞれのメタルゲート電極20の側面および底面にはhigh−k膜18が形成されている。また、高電圧MISFETのhigh−k膜18の下面とpウエル1aの上面との間には厚膜ゲート酸化膜4が形成されており、このhigh−k膜18および厚膜ゲート酸化膜4が高電圧MISFETのゲート絶縁膜として働く。
【0107】
次に、図32に示すように、層間絶縁膜16上にさらに層間絶縁膜30を堆積し、層間絶縁膜30の表面からゲート電極9、10、メタルゲート電極20およびシリサイド15のそれぞれに達するコンタクトホール31を形成する。続いて、コンタクトホール31内に導体を充填してコンタクトプラグ32を形成した後、周知の技術であるダマシンプロセスによって、層間絶縁膜30およびコンタクトプラグ32上にダマシン配線33および層間絶縁膜34を形成することで、本実施の形態の半導体装置を完成する。
【0108】
本実施の形態の半導体装置では、前記実施の形態2におけるMONOSメモリおよび低電圧MISFETのように、MONOSメモリ、高電圧MISFETおよび低電圧MISFETの全てのゲート電極を同工程でメタルゲート電極としており、ゲート電極上にシリサイドを形成する必要がない。このため、本実施の形態の半導体装置によれば、前記実施の形態2と同様の効果に加え、層間絶縁膜16の上面の高低差は不要であり、層間絶縁膜16の上面をCMPにより研磨する際に研磨用のパッドに柔らかいものを使用する必要がないため、平坦化が容易となる利点がある。また、層間絶縁膜16の表面に段差がないため、研磨残りの発生を防ぐことができ、さらに、後の配線の形成も容易に行うことができる。
【0109】
なお、高電圧MISFET形成領域においては厚膜ゲート酸化膜4は除去されずに残るため、厚膜ゲート酸化膜4は高電圧MISFET形成領域のダミーゲート電極11を除去する際のRIEによりプラズマダメージを受けたままとなる。
【0110】
(実施の形態4)
前記実施の形態1、2では、半導体基板上にポリシリコンゲートを有するMISFETと、ダマシンプロセスによって形成したメタルゲートとを有するMISFETとを混載させる工程において、層間絶縁膜の上面に段差が形成されていた。本実施の形態では、半導体基板上にポリシリコンゲートを有するMONOSメモリおよび高電圧MISFETと、メタルゲートを有する低電圧MISFETを混載させ、なおかつ層間絶縁膜に段差が形成されない半導体装置の製造工程を説明する。
【0111】
以下に、図33〜図43を用いて本実施の形態のMONOSメモリ、高電圧MISFETおよび低電圧MISFETの製造方法を工程順に説明する。
【0112】
まず、図33に示すように、前記実施の形態1と同様の工程で素子分離層2の形成されたシリコン基板1を熱酸化してシリコン基板1の主面に酸化膜を形成した後に、シリコン基板1の主面にp型の不純物(たとえばBやBF2)をイオン注入することにより、シリコン基板1の主面にpウエル1aを形成し、前記酸化膜を除去する。その後、pウエル1aの上面に、周知の二種ゲート酸化プロセスにより厚膜ゲート酸化膜4および薄膜ゲート酸化膜5を形成し、それらのゲート酸化膜の形成されたシリコン基板1の主面上にポリシリコン膜6、酸化シリコン膜25、ポリシリコン膜26およびキャップ酸化膜7を順次CVD法により堆積する。
【0113】
次に、図34に示すように、パターニングされたフォトレジストをマスクとしたドライエッチングにより低電圧MISFET形成領域以外の領域のキャップ酸化膜7、ポリシリコン膜26および酸化シリコン膜25を除去し、MONOSメモリ形成領域および高電圧MISFET形成領域のポリシリコン膜6の上面を露出した後、フォトレジストを除去する。
【0114】
次に、図35に示すように、フォトレジストをマスクとしたドライエッチングによりMONOSメモリ形成領域のポリシリコン膜6および薄膜ゲート酸化膜5を除去し、pウエル1aの上面を露出させる。その後、フォトレジストを除去し、露出したMONOSメモリ形成領域のpウエル1a、高電圧MISFET形成領域のポリシリコン膜6および低電圧MISFET形成領域のキャップ酸化膜7上に、ボトム酸化膜、窒化シリコン膜およびトップ酸化膜の三層からなるONO膜8をCVD法により堆積する。
【0115】
次に、図36に示すように、CVD法によりONO膜8上にポリシリコン膜を堆積する。その後、フォトレジストをマスクとしてドライエッチングを行い、ポリシリコン膜およびONO膜8をパターニングする。これにより、MONOSメモリ形成領域におけるpウエル1a上のONO膜8上部にポリシリコン膜からなるゲート電極9を形成した後、フォトレジストを除去する。
【0116】
次に、図37に示すように、MONOSメモリ形成領域および高電圧MISFET形成領域のゲート電極形成領域にフォトレジストを形成する。その後、フォトレジストおよびキャップ酸化膜7をマスクとしたドライエッチングにより、高電圧MISFET形成領域のポリシリコン膜6および厚膜ゲート酸化膜4の一部を選択的に除去し、pウエル1a上の厚膜ゲート酸化膜4の上部にポリシリコン膜6からなるゲート電極10を形成する。その後、アッシングによりフォトレジストを除去する。
【0117】
次に、図38に示すように、MONOSメモリ形成領域および高電圧MISFET形成領域をフォトレジストで覆い、低電圧MISFET形成領域のゲート電極形成領域をフォトレジストで覆う。その後、フォトレジストをマスクとしたドライエッチングにより、キャップ酸化膜7、ポリシリコン膜26、酸化シリコン膜25、ポリシリコン膜6および薄膜ゲート酸化膜5の一部を選択的に除去する。これにより、ポリシリコン膜26、酸化シリコン膜25、ポリシリコン膜6および薄膜ゲート酸化膜5からなり、キャップ酸化膜7が上部に形成されたダミーゲート電極11を形成する。その後、フォトレジストを除去する。
【0118】
次に、図39に示すように、ゲート電極9、10およびキャップ酸化膜7をマスクとしてpウエル1aの上面にn型の不純物(たとえばAsやP)をイオン注入することにより、エクステンション領域12を形成する。その後、シリコン基板1の主面側の全面上に窒化シリコン膜をCVD法により堆積した後、ドライエッチングによって窒化シリコン膜をエッチングし、ゲート電極9、10およびダミーゲート電極11の側壁に窒化シリコン膜からなるサイドウォールスペーサ13を形成する。
【0119】
次に、図40に示すように、ゲート電極9、10、キャップ酸化膜7およびサイドウォールスペーサ13をマスクとして、pウエル1aの上面にn型の不純物(たとえばAsやP)をエクステンション領域よりも高濃度でイオン注入する。その後、注入した不純物の活性化のためのアニールを行うことにより、MONOSメモリ形成領域、高電圧MISFET形成領域および低電圧MISFET形成領域のそれぞれのpウエル1aの上面にソース・ドレイン領域14を形成する。続いて、公知のサリサイドプロセスにより、ゲート電極9、10およびソース・ドレイン領域14のそれぞれの表面にシリサイド15を形成する。なお、このときキャップ酸化膜7の表面にはシリサイドは形成されない。
【0120】
次に、図41に示すように、シリコン基板1の主面側の全面上に酸化シリコンからなる層間絶縁膜16を、ゲート電極9、10およびダミーゲート電極11のそれぞれを覆うようにCVD法により堆積する。その後、CMPにより層間絶縁膜16の表面およびキャップ酸化膜7を、ダミーゲート電極11の一部であるポリシリコン膜26の上面が露出するまで研磨し、平坦化する。その後、ドライエッチングまたはウェットエッチングによりポリシリコン膜26、酸化シリコン膜25およびポリシリコン膜6からなるダミーゲート電極11および薄膜ゲート酸化膜5を除去する。
【0121】
次に、図42に示すように、シリコン基板1を熱酸化することにより、低電圧MISFET形成領域の露出したpウエル1aの上面にゲート酸化膜17を形成した後、層間絶縁膜16上、ゲート酸化膜17上およびサイドウォールスペーサ13の内壁および上面上にhigh−k膜18およびメタル膜をCVD法により順次堆積する。なお、high−k膜18は、HfO2、HfONまたはHfSiONなどの高い誘電率を有する物質をCVD法やALD法で堆積することで形成できる。また、メタル膜は、WやTiNなどをスパッタリングで堆積することで形成できる。その後、メタル膜およびhigh−k膜18をCMPにより層間絶縁膜16の上面が露出するまで研磨することで、メタル膜からなるメタルゲート電極20を低電圧MISFET形成領域に形成する。
【0122】
次に、図43に示すように、公知の配線プロセスにより配線を行う。すなわち、層間絶縁膜16上にさらに層間絶縁膜30を堆積し、層間絶縁膜30の表面からゲート電極9、10、メタルゲート電極20およびシリサイド15のそれぞれに達するコンタクトホール31を形成する。その後、コンタクトホール31内にWなどの導体を充填してコンタクトプラグ32を形成した後、ダマシンプロセスによって層間絶縁膜30およびコンタクトプラグ32上にダマシン配線33および層間絶縁膜34を形成する。これにより、本実施の形態の半導体装置を完成する。
【0123】
本実施の形態の半導体装置では、前記実施の形態1と同様に、ダマシンプロセスを用いてhigh−k膜18およびメタルゲート電極20を形成するため、high−k膜18およびメタルゲート電極20がソース・ドレイン領域活性化のためのアニールにさらされることがない。また、プラズマダメージを受けた薄膜ゲート酸化膜5を除去し、ゲート酸化膜17を形成することで、完成した半導体装置の低電圧MISFETにプラズマダメージを残さず、高性能で高信頼な低電圧MISFETを形成することを可能としている。
【0124】
また、本実施の形態の半導体装置では、前記実施の形態1と違い、層間絶縁膜16の上面に段差が形成されていない。このため、層間絶縁膜16の上面をCMPにより研磨する際に研磨用のパッドに柔らかいものを使用する必要がなく、平坦化が容易となり、メタルゲート電極20を容易に精度よく形成できる。また、層間絶縁膜16の上面に段差がないため、後の配線の形成も容易に行うことができる。
【0125】
また、前記実施の形態3と違い、本実施の形態ではMONOSメモリ形成領域および高電圧MISFET形成領域にダミーゲート電極を形成しておらず、MONOSメモリ形成領域および高電圧MISFET形成領域においてダミーゲート電極を除去するためのRIE工程がない。このため、本実施の形態のMONOSメモリおよび高電圧MISFETにはプラズマダメージを受けたゲート絶縁膜が残ることがない。
【0126】
また、本実施の形態におけるダマシンメタルゲートプロセスでは、ダミーゲート電極11上にキャップ酸化膜7を形成し、ダミーゲート電極11上にシリサイドが形成されることを防ぎ、工程数の増加を抑えることを可能としている。
【0127】
これにより、工程数を抑えた上で、高性能で高信頼な低電圧MISFETと同時に、高信頼なMONOSメモリおよび高電圧MISFETのそれぞれを同一の半導体基板上に形成することができ、半導体装置の製造時にかかるコストの削減を可能としている。
【0128】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【0129】
本発明は、半導体基板上にMONOS型不揮発性メモリを形成する半導体装置に幅広く利用されるものである。
【符号の説明】
【0130】
1 シリコン基板
1a pウエル
2 素子分離層
3 酸化膜
4 厚膜ゲート酸化膜
5 薄膜ゲート酸化膜
6、26 ポリシリコン膜
7、24 キャップ酸化膜
8 ONO膜
9、10 ゲート電極
11、23 ダミーゲート電極
12 エクステンション領域
13 サイドウォールスペーサ
14 ソース・ドレイン領域
15 シリサイド
16、30、34 層間絶縁膜
17 ゲート酸化膜
18 high−k膜
19 メタル膜
20 メタルゲート電極
21 ボトム酸化膜
22 窒化シリコン膜
25 酸化シリコン膜
31 コンタクトホール
32 コンタクトプラグ
33 ダマシン配線
50〜56 フォトレジスト
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、MONOS(Metal Oxide Nitride Oxide Semiconductor)型不揮発性メモリを有する半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【0002】
MONOS構造を有する不揮発性メモリは、たとえばゲート絶縁膜が2層の酸化シリコン膜の間に窒化シリコン膜の層が形成されたONO(Oxide Nitride Oxide)膜からなるFETであり、フラッシュメモリなどの不揮発性メモリのメモリセルとして広く使用されている。
【0003】
また、近年はロジック(Logic)回路に使用されるMISFET(Metal insulator Semiconductor Field Effect Transistor)の微細化が強く要求されており、MISFETを微細化するための構造の一つとして、高い誘電率を有する二酸化ハフニウムなどを用いたhigh−k膜をゲート絶縁膜とするMISFETが注目されている。
【0004】
そこで、半導体素子の微細化に伴い、さらなる素子の面積縮小とコスト削減を目的として、MONOS型不揮発性メモリ、それに加えて高電圧MISFETなど、ロジックMISFETに比べてそれほど速度を要求されないレガシーなポリシリコンゲートMISFETの領域と、high−k膜+メタルゲートMISFETを含み高い性能が要求されるロジックMISFETの領域を同時に作り込むことを検討した。
【0005】
特許文献1(特開2002−110824号公報)には、導電膜(フローティングゲート電極)上に形成された高誘電率のゲート絶縁膜を介してメタル膜(コントロールゲート電極)が形成された不揮発性メモリセル部と、半導体基板表面に形成された高誘電率のゲート絶縁膜を介してメタル膜(ゲート電極)が形成された周辺トランジスタとを同一基板上に有する不揮発性半導体記憶装置を実現する技術が開示されている。
【0006】
特許文献2(特開2004−266203号公報)には、MONOS型不揮発性記憶素子において、書き替え回数に伴うドレイン電流の減少(電流駆動能力の低下)を抑制し、半導体素子の長期信頼性を確保し、高集積化させることができる技術が開示されている。
【0007】
特許文献3(特開2006−19351号公報)には、ゲート絶縁膜に高誘電率膜を用いたMISFETにおいて、相対的に高いON電流と、相対的に低いしきい値電圧とを有するMISFETを形成し、高誘電率膜の一部にアニールによる反応層が形成されることを防ぐ技術が開示されている。また、絶縁膜からなる保護膜をダミーゲートの上部に形成することでダミーゲート上にシリサイドが形成されることを防ぎ、ダミーゲートの除去工程を容易にしている。
【0008】
特許文献4(特開2007−12922号公報)には、ダミーゲートを形成してソース・ドレイン領域を形成した後にダミーゲートを除去し、ダマシン構造を有するゲート電極を形成することでゲート電極を低抵抗化し、信頼性を向上させ、製造コストおよび微細化に対して有利な半導体装置を実現する技術が開示されている。この文献では、ゲート電極下部の高誘電率膜とシリコン基板との間には絶縁膜が形成されている。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2002−110824号公報
【特許文献2】特開2004−266203号公報
【特許文献3】特開2006−19351号公報
【特許文献4】特開2007−12922号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
従来のポリシリコンからなるゲート電極を有するMISFETは微細化が進むにつれ、ゲート抵抗の増大や、ポリシリコンゲートの空乏化、P型ゲート電極からチャネルへのB(ホウ素)の漏れ、ゲートエッジラフネスおよびしきい値電圧Vthのばらつきが顕在化し、信頼性が低下する問題がある。この問題を解決する方法として、MISFETのゲート絶縁膜に高い誘電率を有するhigh−k膜を使用することが検討されている。
【0011】
ゲート絶縁膜としてhigh−k膜を形成し、その上に金属材料を用いたメタルゲート電極を形成するプロセスは、ゲート長0.1μm以下、ゲート酸化膜3nm以下の領域においてデバイスの高性能化が狙える。しかし、ゲート電極を形成した後にソース・ドレイン領域を形成するゲートファーストプロセスでは、例えばソース・ドレイン活性化アニールなどの1000℃程の加熱を行うプロセスにより、デバイスが容易に劣化する。
【0012】
それに対し、ソース・ドレイン領域の形成後にゲート絶縁膜およびゲート電極を形成するゲートラストプロセスでは、ソース・ドレイン領域の活性化アニールの工程の後にゲート電極およびhigh−k膜を形成するので、ゲート電極およびhigh−k膜が高熱にさらされることがない。また、ゲートラストプロセスの一例として、層間絶縁膜の形成後に溝を形成し、その溝の内部にゲート絶縁膜およびゲート電極を形成するダマシンプロセスにおいては、ゲート電極材料にTi(チタン)などを含むメタルを用いる方法がある。これにより、従来のポリシリコンなどからなるゲート電極から不純物(たとえばB(ホウ素)やBF2(フッ化ホウ素))がゲート絶縁膜に染み出すことを防ぎ、メタルゲート電極とhigh−k膜との間で反応物が生成されることを防ぐことが可能である。
【0013】
ただし、ダマシンメタルゲートプロセスは、工程数の増加によりコストが増えるという問題と、メタルゲート電極を形成する前にゲート電極形成領域に形成されるダミーゲートを除去する際のRIE(Reactive Ion Etching)工程により、ダミーゲートの下のゲート絶縁膜または半導体基板にダメージが生じる問題がある。また、メタルゲートの材料となる金属膜のエッチ残りにより、回路の誤作動が起こる問題がある。
【0014】
したがって、ロジックMISなどに使用される低電圧MIS、MONOSメモリおよび高電圧MISFETを同時に形成する場合、単にそれらを同一半導体基板上に形成するのではなく、各素子の劣化を軽減し、なおかつ工程数をできるだけ増やさないように形成する必要がある。
【0015】
本発明の目的は、同一半導体基板上に、高性能な低電圧MIS、MONOSメモリおよび高信頼な高電圧MISFETを形成する技術を提供することにある。
【0016】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0017】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0018】
本願の一発明による半導体装置は、
半導体基板の主面の第1領域に形成された不揮発性メモリと、前記半導体基板の主面の第2領域に形成された第1MISFETと、前記半導体基板の主面の第3領域に形成され、かつ前記第1MISFETよりも低電圧で動作する第2MISFETとを有する半導体装置であって、
前記不揮発性メモリは、
前記第1領域の前記半導体基板の主面上に、少なくとも電位障壁膜と前記電位障壁膜上に積層された電荷保持膜とを含む第1ゲート絶縁膜を介して形成された第1ゲート電極と、
前記第1領域の前記半導体基板に形成された第1ソース領域および第1ドレイン領域と、
を有し、
前記第1MISFETは、
前記第2領域の前記半導体基板の主面上に第2ゲート絶縁膜を介して形成された第2ゲート電極と、
前記第2領域の前記半導体基板に形成された第2ソース領域および第2ドレイン領域と、
を有し、
前記第2MISFETは、
前記第3領域の前記半導体基板の主面上に、前記第2ゲート絶縁膜よりも薄い第3ゲート絶縁膜を介して形成された第3ゲート電極と、
前記第3ゲート電極の側面および底面に接して形成された、前記第2ゲート絶縁膜よりも誘電率の高い第1高誘電率膜と、
前記第3領域の前記半導体基板に形成された第3ソース領域および第3ドレイン領域と、
前記半導体基板の主面上であって前記第3ゲート電極の側方に形成された層間絶縁膜を有し、
前記第3領域における前記層間絶縁膜の上面の高さは、前記第2ゲート電極上に形成された前記層間絶縁膜の上面の高さに比べて低く、前記第3ゲート電極の上面の高さと略同一の高さであることを特徴とするものである。
【発明の効果】
【0019】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0020】
同一半導体基板上に、高性能な低電圧MIS、MONOSメモリおよび高信頼な高電圧MISFETのそれぞれを有する半導体装置を提供することができる。
【図面の簡単な説明】
【0021】
【図1】本発明の実施の形態1である半導体装置を示す要部断面図である。
【図2】本発明の実施の形態1である半導体装置の製造方法を示す要部断面図である。
【図3】図2に続く半導体装置の製造方法を示す要部断面図である。
【図4】図3に続く半導体装置の製造方法を示す要部断面図である。
【図5】図4に続く半導体装置の製造方法を示す要部断面図である。
【図6】図5に続く半導体装置の製造方法を示す要部断面図である。
【図7】図6に続く半導体装置の製造方法を示す要部断面図である。
【図8】図7に続く半導体装置の製造方法を示す要部断面図である。
【図9】図8に続く半導体装置の製造方法を示す要部断面図である。
【図10】図9に続く半導体装置の製造方法を示す要部断面図である。
【図11】図10に続く半導体装置の製造方法を示す要部断面図である。
【図12】図11に続く半導体装置の製造方法を示す要部断面図である。
【図13】図12に続く半導体装置の製造方法を示す要部断面図である。
【図14】図13に続く半導体装置の製造方法を示す要部断面図である。
【図15】図14に続く半導体装置の製造方法を示す要部断面図である。
【図16】図15に続く半導体装置の製造方法を示す要部断面図である。
【図17】図16に続く半導体装置の製造方法を示す要部断面図である。
【図18】図17に続く半導体装置の製造方法を示す要部断面図である。
【図19】図18に続く半導体装置の製造方法を示す要部断面図である。
【図20】本発明の実施の形態2である半導体装置の製造方法を示す要部断面図である。
【図21】図20に続く半導体装置の製造方法を示す要部断面図である。
【図22】図21に続く半導体装置の製造方法を示す要部断面図である。
【図23】図22に続く半導体装置の製造方法を示す要部断面図である。
【図24】図23に続く半導体装置の製造方法を示す要部断面図である。
【図25】図24に続く半導体装置の製造方法を示す要部断面図である。
【図26】図25に続く半導体装置の製造方法を示す要部断面図である。
【図27】本発明の実施の形態3である半導体装置を示す要部断面図である。
【図28】本発明の実施の形態3である半導体装置の製造方法を示す要部断面図である。
【図29】図28に続く半導体装置の製造方法を示す要部断面図である。
【図30】図29に続く半導体装置の製造方法を示す要部断面図である。
【図31】図30に続く半導体装置の製造方法を示す要部断面図である。
【図32】図31に続く半導体装置の製造方法を示す要部断面図である。
【図33】本発明の実施の形態4である半導体装置の製造方法を示す要部断面図である。
【図34】図33に続く半導体装置の製造方法を示す要部断面図である。
【図35】図34に続く半導体装置の製造方法を示す要部断面図である。
【図36】図35に続く半導体装置の製造方法を示す要部断面図である。
【図37】図36に続く半導体装置の製造方法を示す要部断面図である。
【図38】図37に続く半導体装置の製造方法を示す要部断面図である。
【図39】図38に続く半導体装置の製造方法を示す要部断面図である。
【図40】図39に続く半導体装置の製造方法を示す要部断面図である。
【図41】図40に続く半導体装置の製造方法を示す要部断面図である。
【図42】図41に続く半導体装置の製造方法を示す要部断面図である。
【図43】図42に続く半導体装置の製造方法を示す要部断面図である。
【発明を実施するための形態】
【0022】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【0023】
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【0024】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施の形態等において構成要素等について、「Aからなる」、「Aよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【0025】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0026】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする2元、3元等の合金(たとえばSiGe)等を含むものとする。
【0027】
また、以下の実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【0028】
(実施の形態1)
本実施の形態の半導体装置は、同一基板上にMONOS型不揮発性メモリ(以下、単にMONOSメモリと言う)、高電圧MISFETおよび低電圧MISFETを有するものである。MONOS型不揮発性メモリは、電位障壁膜であるボトム酸化膜およびトップ酸化膜の間に、電荷蓄積膜である窒化シリコン膜を形成した3層からなる積層構造のゲート絶縁膜を有するFET(Field Effect Transistor)である。高電圧MISFETは、I/O領域の保護素子または電源の昇圧回路などに用いられるMIS型のトランジスタである。低電圧MISFETは、ロジック回路などに使用され、高電圧MISFETよりも低い電圧で動作し、動作が速いなどの高い性能が要求されるMIS型のトランジスタである。また、低電圧MISFETのゲート絶縁膜の膜厚は、高電圧MISFETのゲート絶縁膜の膜厚よりも薄く、高電圧MISFETは低電圧MISFETよりも高い耐圧を有する。
【0029】
図1に、本実施の形態の半導体装置を示す。図1の左側の領域はMONOSメモリの形成領域(すなわち、MONOSメモリ形成領域)を示し、中央の領域は高電圧MISFETの形成領域(すなわち、高電圧MISFET形成領域)を示し、右の領域は低電圧MISFETの形成領域(すなわち、低電圧MISFET形成領域)を示している。
【0030】
図1において、符号1はシリコン基板を示し、1aはシリコン基板1の主面に形成されたpウエルを示し、2はpウエル1aの形成されたシリコン基板1の主面に形成され、MONOSメモリ形成領域、高電圧MISFET形成領域および低電圧MISFET形成領域のそれぞれの境界に形成された素子分離層を示している。
【0031】
符号4は高電圧MISFET形成領域においてpウエル1aの上面に接して形成された厚膜ゲート酸化膜を示し、8はMONOSメモリ形成領域においてpウエル1aの上面に接して形成されたONO膜を示し、9はONO膜8上に接して形成されたMONOSメモリのゲート電極を示し、10は厚膜ゲート酸化膜4上に接して形成された高電圧MISFETのゲート電極を示す。
【0032】
ここで、ONO膜8は、電位障壁膜であるボトム酸化膜と、ボトム酸化膜上に形成された電荷保持膜である窒化シリコン膜と、窒化シリコン膜上に形成されたトップ酸化膜の三層を含むゲート絶縁膜である。
【0033】
符号17は低電圧MISFET形成領域においてpウエル1aの上面に接して形成された、厚膜ゲート酸化膜4よりも厚さが薄いゲート酸化膜を示している。符号18はゲート酸化膜17上に形成された、厚膜ゲート酸化膜4よりも高い誘電率を有する絶縁膜であるhigh−k膜を示し、20はhigh−k膜18上に形成された、メタル材料からなるメタルゲート電極を示している。high−k膜18は、メタルゲート電極20の下面および側壁に接して形成されている。
【0034】
符号13はゲート電極9、10、およびhigh−k膜18の側壁であってメタルゲート電極20に接する側壁の反対側の側壁にそれぞれ形成された絶縁膜からなるサイドウォールスペーサを示している。
【0035】
符号12はサイドウォールスペーサ13の下であってpウエル1aの上面に浅く形成された、MONOSメモリ、高電圧MISFETおよび低電圧MISFETのそれぞれのエクステンション領域を示す。
【0036】
符号14はエクステンション領域12よりも深く形成され、エクステンション領域12の端部であってMONOSメモリ、高電圧MISFETおよび低電圧MISFETのそれぞれのゲート電極のある方の端部の反対側の端部から素子分離層2にかけてpウエル1aの上面に形成された、MONOSメモリ、高電圧MISFETおよび低電圧MISFETのそれぞれのソース・ドレイン領域を示す。
【0037】
符号15はソース・ドレイン領域14およびゲート電極9、10の上面に形成されたシリサイドを示し、16はMONOSメモリ、高電圧MISFETおよび低電圧MISFETのそれぞれを覆うようにシリコン基板1の主面上に形成された層間絶縁膜を示している。
【0038】
低電圧MISFET形成領域における層間絶縁膜16の上面の高さは、MONOSメモリ形成領域および高電圧MISFET形成領域に形成された層間絶縁膜16の上面の高さに比べて低く、メタルゲート電極20の上面の高さと略同一の高さとなっている。MONOSメモリのゲート電極9および高電圧MISFETのゲート電極10のそれぞれの上面のシリサイド15は層間絶縁膜16に覆われていて露出していない。また、低電圧MISFETのメタルゲート電極20の上面は層間絶縁膜16に覆われておらず、シリコン基板1の主面側に露出している。つまり、低電圧MISFET形成領域においては、層間絶縁膜16はメタルゲート電極20の側方のみに形成されている。
【0039】
なお、高電圧MISFETのゲート絶縁膜である厚膜ゲート酸化膜4の膜厚は、低電圧MISFETのゲート酸化膜17の膜厚よりも厚く形成されている。また、高電圧MISFETのゲート電極10のゲート長は、低電圧MISFETのメタルゲート電極20のゲート長よりも長く形成されている。
【0040】
以下に、図2〜図18を用いて本実施の形態のMONOSメモリ、高電圧MISFETおよび低電圧MISFETの製造方法を工程順に説明する。
【0041】
まず、図2に示すように、シリコン基板(半導体基板)1の主面にドライエッチングによって深さ200〜400nm程度溝を掘り、その溝の中に酸化シリコンを埋め込んだ後、CMP(Chemical Mechanical Polishing)によってシリコン基板1の主面を平坦化し、所謂、STI(Shallow Trench Isolation)構造の素子分離層2を形成する。その後、熱酸化によりシリコン基板1の主面の全面に酸化膜3を形成した後、酸化膜3をスルー膜としてシリコン基板1の主面にp型の不純物(たとえばBやBF2)をイオン注入することにより、シリコン基板1の主面にpウエル1aを形成する。ここで、図2は図1と同様に、左から順にMONOSメモリ、高電圧MISFETおよび低電圧MISFETの形成領域をそれぞれ示している。
【0042】
次に、図3に示すように、pウエル1a上の酸化膜3をドライエッチングまたはウェットエッチングによって除去し、周知の二種ゲート酸化プロセスにより高電圧MISFET形成領域に厚膜ゲート酸化膜4を形成した後、MONOSメモリ形成領域および低電圧MISFET形成領域に薄膜ゲート酸化膜5を形成する。
【0043】
すなわち、酸化膜3を除去したシリコン基板1の主面上の全面に厚い酸化シリコン膜をCVD(Chemical Vapor Deposition)法により堆積した後、高電圧MISFET形成領域をフォトレジストで覆う。その後、フォトレジストをマスクとしてMONOSメモリ形成領域および低電圧MISFET形成領域の酸化シリコン膜をドライエッチングまたはウェットエッチングにより選択的に除去し、高電圧MISFET形成領域に前記厚い酸化シリコン膜からなる厚膜ゲート酸化膜4を残して形成した後、フォトレジストをアッシングにより除去する。その後、シリコン基板1を熱酸化してMONOSメモリ形成領域および低電圧MISFET形成領域に薄膜ゲート酸化膜5を形成することで、二種ゲート酸化を行う。このとき、高電圧MISFET形成領域の厚膜ゲート酸化膜4の下のpウエル1aの上面も若干酸化される。
【0044】
これにより、高電圧MISFET形成領域に相対的に膜厚の厚い厚膜ゲート酸化膜4が形成され、MONOSメモリ形成領域および低電圧MISFET形成領域に、相対的に膜厚の薄い薄膜ゲート酸化膜5が形成される。その後、CVD法によりシリコン基板1の主面側の全面上に、導体膜であるポリシリコン膜6を堆積する。なお、この後、薄膜ゲート酸化膜5および厚膜ゲート酸化膜4に対して、窒素および酸素雰囲気中で熱処理することで、酸窒化シリコン膜としてもよい。また、薄膜ゲート酸化膜5および酸化膜3の製法は、熱酸化法に限られず、ISSG(In-Situ Steam Generation)酸化処理またはCVD法によって形成してもよい。
【0045】
次に、図4に示すように、CVD法によりポリシリコン膜6上に酸化シリコン膜を堆積し、低電圧MISFET形成領域の前記酸化シリコン膜上に選択的に形成されたフォトレジスト50をマスクとしたドライエッチングにより、低電圧MISFET形成領域以外の領域の前記酸化シリコン膜を除去し、低電圧MISFET形成領域のポリシリコン膜6の上部に前記酸化シリコン膜からなるキャップ酸化膜7を形成する。
【0046】
次に、図5に示すように、フォトレジスト50をアッシングにより除去した後、高電圧MISFET形成領域および低電圧MISFET形成領域を覆うフォトレジスト51を形成し、ドライエッチングによってMONOSメモリ形成領域のポリシリコン膜6および薄膜ゲート酸化膜5を除去する。これにより、MONOSメモリ形成領域においてはpウエル1aの上面が露出する。
【0047】
次に、図6に示すように、フォトレジスト51をアッシングにより除去した後、露出したpウエル1a、ポリシリコン膜6およびキャップ酸化膜7の上面にONO膜8を形成する。ONO膜は、電位障壁膜となるボトム酸化膜、電荷蓄積膜となる窒化シリコン膜および電位障壁膜となるトップ酸化膜の三層を順次CVD法により堆積して形成される。なお、ボトム酸化膜およびトップ酸化膜のそれぞれの部材は酸化シリコンである。また、ボトム酸化膜およびトップ酸化膜のそれぞれはCVD法に限られず、熱酸化法またはISSG酸化処理によって形成してもよい。
【0048】
次に、図7に示すように、CVD法によりONO膜8上にポリシリコン膜を堆積した後、選択的に形成されたフォトレジスト52をマスクとしてドライエッチングを行い、上述のポリシリコン膜およびONO膜8をパターニングすることで、上述のポリシリコン膜からなるゲート電極9をMONOSメモリ形成領域のpウエル1a上にONO膜8を介して形成する。
【0049】
次に、図8に示すように、フォトレジスト52をアッシングにより除去した後、MONOSメモリ形成領域および高電圧MISFET形成領域の一部に形成したフォトレジスト53およびキャップ酸化膜7をマスクとしてドライエッチングをする。これにより、ポリシリコン膜6および厚膜ゲート酸化膜4のそれぞれの一部を除去し、ポリシリコン膜6からなる高電圧MISFETのゲート電極10を、高電圧MISFET形成領域においてpウエル1a上に厚膜ゲート酸化膜4を介して形成する。
【0050】
次に、図9に示すように、フォトレジスト53をアッシングにより除去した後、MONOSメモリ形成領域、高電圧MISFET形成領域および低電圧MISFET形成領域の一部に形成したフォトレジスト54をマスクとしたドライエッチングによりキャップ酸化膜7、ポリシリコン膜6および薄膜ゲート酸化膜5を選択的に除去する。これにより、低電圧MISFET形成領域にポリシリコン膜6からなるダミーゲート電極11を、pウエル1a上に薄膜ゲート酸化膜5を介して形成する。
【0051】
次に、図10に示すように、フォトレジスト54をアッシングにより除去してシリコン基板1を洗浄した後、ゲート電極9、10およびキャップ酸化膜7をマスクとしてpウエル1aの上面にn型の不純物(たとえばAs(ヒ素)やP(リン))をイオン注入することにより、エクステンション領域12を形成する。このエクステンション領域12は、MONOSメモリ、高電圧MISFETおよび低電圧MISFETのそれぞれのソース領域またはドレイン領域の一部を構成し、不純物の拡散層をLDD構造にするために形成する。
【0052】
次に、図11に示すように、シリコン基板1の主面側の全面上に窒化シリコン膜をCVD法により堆積した後、ドライエッチングによって窒化シリコン膜を一部除去し、ゲート電極9、10およびダミーゲート電極11の側壁に接する窒化シリコン膜からなるサイドウォールスペーサ13を形成する。サイドウォールスペーサ13の部材は酸化シリコンなどを用いてもよいし、酸化シリコン膜と窒化シリコン膜の積層膜を使用してもよい。
【0053】
次に、図12に示すように、ゲート電極9、10、キャップ酸化膜7およびサイドウォールスペーサ13をマスクとしてpウエル1aの上面にn型の不純物(たとえばAsやP)をエクステンション領域12よりも高濃度でイオン注入し、注入した不純物の活性化のためのアニールを行うことにより、pウエル1aの上面にソース・ドレイン領域14を形成する。このソース・ドレイン領域14は、MONOSメモリ、高電圧MISFETおよび低電圧MISFETのそれぞれのソース領域またはドレイン領域の一部を構成している。
【0054】
なお、MONOSメモリ、高電圧MISFETおよび低電圧MISFETのそれぞれのエクステンション領域12はそれぞれの領域に形成されたサイドウォールスペーサ13の下部のpウエル1aの表面に形成されている。また、このソース・ドレイン領域14は、エクステンション領域12よりも接合深さが深い領域であり、エクステンション領域12よりも高い不純物濃度を有する領域である。また、ソース・ドレイン領域14は、MONOSメモリ、高電圧MISFETおよび低電圧MISFETのそれぞれの領域のpウエル1aの上面において、エクステンション領域12のゲート側の反対側の端部から素子分離層2の側面にかけて形成されている。
【0055】
次に、図13に示すように、公知のサリサイドプロセスにより、ゲート電極9、10およびソース・ドレイン領域14のそれぞれの表面にシリサイド15を形成する。シリサイド化の手順としては、まずシリコン基板1の主面上にスパッタリングにより金属膜を堆積し、次にシリコン基板1を熱処理した後、未反応の金属膜をウェットエッチングで除去することでシリサイド15を完成する。シリサイド15の部材として、ニッケルシリサイド、コバルトシリサイド、チタンシリサイド、またはプラチナシリサイドを形成するようにしてもよい。なお、このときダミーゲート電極11上のキャップ酸化膜7の表面にはシリサイドは形成されない。
【0056】
本実施の形態では、ダミーゲート電極11の形成工程において、ダミーゲート電極11の上部にキャップ酸化膜を形成することでダミーゲート電極11上にシリサイドが形成されることを防いでいる。これにより、後の工程でダミーゲート電極11を除去し、high−k膜18およびメタルゲート電極20を形成する際のダマシンプロセスを可能としている。
【0057】
次に、図14に示すように、シリコン基板1の主面上に薄い窒化シリコン膜からなるエッチングストッパ膜(図示しない)をCVD法により堆積する。その後、シリコン基板1の主面上に厚い酸化シリコン膜からなる層間絶縁膜16を、ゲート電極9、10およびダミーゲート電極11のそれぞれの上部を覆うようにCVD法により堆積した後、CMPにより層間絶縁膜16の表面を研磨し、平坦化する。
【0058】
次に、図15に示すように、MONOSメモリ形成領域および高電圧MISFET形成領域を覆うように層間絶縁膜16上に形成したフォトレジスト55をマスクとして、ダミーゲート電極11の表面が露出するまで層間絶縁膜16およびキャップ酸化膜7をエッチバックする。これにより、低電圧MISFET形成領域の層間絶縁膜16とキャップ酸化膜7を除去する。これにより、低電圧MISFET形成領域においては、層間絶縁膜16はダミーゲート電極11の上部には形成されておらず、その上面の高さはダミーゲート電極11の上面の高さとほぼ同一となり、ダミーゲート電極11の側方のpウエル1a上のみに形成された状態となる。
【0059】
このエッチバックにより層間絶縁膜16の上面には、低電圧MISFET形成領域の端部において段差が形成される。つまり、低電圧MISFET形成領域における層間絶縁膜16の上面の高さを、MONOSメモリ形成領域および高電圧MISFET形成領域における層間絶縁膜16の上面の高さよりも低くエッチバックする。なお、MONOSメモリ形成領域および高電圧MISFET形成領域の層間絶縁膜16はフォトレジスト55に覆われているためエッチバックされず、ゲート電極9、10は層間絶縁膜16に覆われたままである。
【0060】
次に、図16に示すように、フォトレジスト55をアッシングにより除去した後、ドライエッチングまたはウェットエッチングによりポリシリコン膜からなるダミーゲート電極11を除去し、続いて薄膜ゲート酸化膜5を除去する。
【0061】
次に、図17に示すように、シリコン基板1を熱酸化することにより、低電圧MISFET形成領域の露出したpウエル1aの上面にゲート酸化膜17を形成した後、ゲート酸化膜17上、サイドウォールスペーサ13の内壁および上面上および層間絶縁膜16上にhigh−k膜18およびメタル膜19を順次堆積する。なお、high−k膜18は本実施の形態の厚膜ゲート酸化膜4のようなゲート絶縁膜に使われる部材のひとつである窒化シリコンよりも高い誘電率を有する膜である。このような膜として、ハフニウム系の酸化膜を使用することができる。例えば、HfO2、HfONまたはHFSiONなどの誘電率の高い物質をCVD法やALD(Atomic Layer Deposition)法で堆積することで形成できる。また、メタル膜19は、WやTiNなどをスパッタリングで堆積することで形成できる。
【0062】
なお、図16の工程において薄膜ゲート酸化膜5を除去した後に図17の工程で再度ゲート酸化膜17を形成する理由は、図16の工程においてダミーゲート電極11を除去するためのRIEにより薄膜ゲート酸化膜5がプラズマダメージを受けるためである。ダメージを受けたゲート絶縁膜を含むMISFETはその特性が劣化するため、ダメージを受けた酸化膜を、たとえばウェットエッチングにより除去し、新たにゲート酸化膜17を形成することでMISFETの特性が劣化することを防ぐことができる。
【0063】
次に、図18に示すように、層間絶縁膜16上のメタル膜19およびhigh−k膜18を、MONOSメモリ形成領域、高電圧MISFET形成領域および低電圧MISFET形成領域のそれぞれの層間絶縁膜16の上面が露出するまでCMPにより研磨することで、メタル膜19からなるメタルゲート電極20を形成する。これにより、メタルゲート電極20の側面および底面にはhigh−k膜18が形成され、high−k膜18の下部には、pウエル1aの表面との間にゲート酸化膜17が形成されている形となり、このhigh−k膜18およびゲート酸化膜17が低電圧MISFETのゲート絶縁膜として働く。
【0064】
このとき、MONOSメモリ形成領域および高電圧MISFET形成領域における層間絶縁膜16の上面高さは、低電圧MISFET形成領域における層間絶縁膜16の上面高さよりも高く、高電圧MISFET形成領域と低電圧MISFET形成領域との境界における層間絶縁膜16の上面には段差が存在する。ここでのCMPによる研磨工程は、層間絶縁膜16上面の高低差をなくしてシリコン基板1の主面側の層間絶縁膜16の全面を一様に平坦化するものではなく、MONOSメモリ形成領域、高電圧MISFET形成領域および低電圧MISFETのそれぞれの層間絶縁膜16の上面が露出するまでの研磨にとどめ、高低差のある層間絶縁膜16上面の形状を保つものとする。このため、ゲート電極9、10およびその上部のシリサイド15は層間絶縁膜16に覆われたままである。
【0065】
メタルゲート電極20を形成する際に層間絶縁膜16の上面を全面一様に平坦化した場合、ゲート電極9、10の上部に形成されたシリサイド15を除去してしまうが、本実施の形態では、層間絶縁膜16の上面に高低差を形成することによりシリサイド15を除去してしまうことを防ぎ、後に形成するコンタクトプラグとシリサイド15の接続部における高抵抗化を抑えている。
【0066】
なお、低電圧MISFET形成領域の層間絶縁膜16はその上面の端部に段差を有するため、層間絶縁膜16の段差部の側壁の近傍にhigh−k膜18およびメタル膜19の研磨残り(図示しない)が生じる可能性がある。
【0067】
本実施の形態では、層間絶縁膜16上面の段差部において研磨残りが発生することを防ぐために、CMPの研磨用のパッドを通常より柔らかいものに換えて研磨を行う。これにより、層間絶縁膜16上面の高低差のある形状を保ちつつ、研磨残りの発生を防ぎ、少量の研磨残りが生じても問題ない精度で層間絶縁膜16の表面を研磨することができ、メタル膜19のエッチ残りにより回路の誤動作がおこるのを防ぐことを可能としている。
【0068】
次に、図19に示すように、公知の配線プロセスにより配線を行う。すなわち、層間絶縁膜16上にさらに層間絶縁膜30を堆積しその上面をCMPにより研磨した後、層間絶縁膜30の表面からゲート電極9、10、メタルゲート電極20およびシリサイド15のそれぞれに達するコンタクトホール31を形成する。続いて、コンタクトホール31内に導体を充填してコンタクトプラグ32を形成した後、周知の技術であるダマシンプロセスによって、層間絶縁膜30およびコンタクトプラグ32上にダマシン配線33および層間絶縁膜34を形成することで、本実施の形態の半導体装置を完成する。ここで、コンタクトプラグ32は、チタンおよび窒化チタン等のバリアメタル膜と、タングステン膜によって構成されている。また、ダマシン配線33は、タンタルまたは窒化タンタル等のバリアメタル膜と、銅を主成分とする導体膜によって構成されている。
【0069】
本実施の形態では、ダマシンプロセスを用いてhigh−k膜18およびメタルゲート電極20を形成するため、high−k膜18およびメタルゲート電極20がソース・ドレイン領域活性化のためのアニールにさらされることなく、高性能で高信頼な低電圧MISFETを形成している。
【0070】
また、MONOSメモリ形成領域および高電圧MISFET形成領域において従来のポリシリコンゲートを使うため、MONOSメモリおよび高電圧MISFETのゲート絶縁膜にダミーゲート電極除去のためのRIEによるプラズマダメージが生じることがない。
【0071】
また、本実施の形態におけるダマシンメタルゲートプロセスでは、ダミーゲート電極上部にキャップ酸化膜を形成し、また、キャップ酸化膜の除去工程においてゲート電極上のシリサイドを除去しないことで工程数の増加を抑えている。また、通常よりも柔らかいパッドを用いたCMP研磨を行うことにより、メタル膜のエッチ残りによる基板の汚染の発生を防いでいる。
【0072】
以上により本実施の形態は、工程数を抑えた上で、高性能な低電圧MISFETと同時に高信頼なMONOSメモリおよび高電圧MISFETのそれぞれを同一の半導体基板上に形成することができるため、半導体装置の製造時にかかるコストの削減を可能としている。
【0073】
(実施の形態2)
前記実施の形態1ではMONOSメモリおよび高電圧MISFETのゲート電極にポリシリコンを使用した半導体装置の製造工程を記載した。図25に示すように、本実施の形態の半導体装置は、MONOSメモリのゲート電極をメタルゲート電極20とし、ONO膜のトップ酸化膜をhigh−k膜18としたものである。ここで、図25の符号21はボトム酸化膜、22は窒化シリコン膜をそれぞれ示しており、ボトム酸化膜21の下面はMONOSメモリ形成領域のpウエル1a上に接し、両端はサイドウォールスペーサ13に接している。窒化シリコン膜22はボトム酸化膜21上に接して形成され、窒化シリコン膜22上には、下面及び側面にhigh−k膜18が形成されたメタルゲート電極20が形成されている。
【0074】
以下に、図20〜図26を用いて本実施の形態のMONOSメモリ、高電圧MISFETおよび低電圧MISFETの製造方法を工程順に説明する。
【0075】
まず、前記実施の形態1における図6の工程までは、前記実施の形態1と同様に行う。すなわち、シリコン基板1の主面に素子分離層2、pウエル1a、薄膜ゲート酸化膜5および厚膜ゲート酸化膜4を形成する。続いて、厚膜ゲート酸化膜4および薄膜ゲート酸化膜5の形成されたシリコン基板1の主面上にポリシリコン膜6を堆積した後、低電圧MISFET形成領域のポリシリコン膜6上にキャップ酸化膜7を選択的に形成し、MONOSメモリ形成領域におけるポリシリコン膜6をパターニングして除去する。続いて、MONOSメモリ形成領域の露出したpウエル1a上、高電圧MISFET形成領域のポリシリコン膜6上および低電圧MISFET形成領域のキャップ酸化膜7上にONO膜8を堆積する。
【0076】
次に、図20に示すように、MONOSメモリ形成領域のpウエル1a上に、上部にキャップ酸化膜24が形成されたダミーゲート電極23を形成する。ここでは、前記実施の形態1の図6の工程の後に、ONO膜8の上部にポリシリコン膜および酸化シリコン膜をCVD法で順次堆積し、フォトレジスト56をマスクとしたドライエッチングをする。これにより、酸化シリコン膜、ポリシリコン膜およびONO膜8を選択的に除去することで、ポリシリコン膜からなるダミーゲート電極23およびダミーゲート電極23上部の酸化シリコン膜からなるキャップ酸化膜24を形成する。
【0077】
次に、図21に示すように、フォトレジスト56をアッシングにより除去した後、高電圧MISFET形成領域および低電圧MISFET形成領域のポリシリコン膜6、キャップ酸化膜7、厚膜ゲート酸化膜4および薄膜ゲート酸化膜5をパターニングする。これにより、高電圧MISFET形成領域および低電圧MISFET形成領域のそれぞれにおいて、pウエル1a上に厚膜ゲート酸化膜4および薄膜ゲート酸化膜5を介してゲート電極10およびダミーゲート電極11をそれぞれ形成する。
【0078】
次に、図22に示すように、キャップ酸化膜7、24およびゲート電極10をマスクとしてpウエル1aの上面にn型の不純物(たとえばAsやP)をイオン注入することにより、ウエル1aの上面にエクステンション領域12を形成する。その後、シリコン基板1の主面側の全面上に窒化シリコン膜をCVD法により堆積した後、ドライエッチングによって窒化シリコン膜をエッチングし、ゲート電極10およびダミーゲート電極11、23のそれぞれの側壁に窒化シリコン膜からなるサイドウォールスペーサ13を形成する。
【0079】
次に、図23に示すように、ゲート電極10、キャップ酸化膜7、24およびサイドウォールスペーサ13をマスクとしてpウエル1aの上面にn型の不純物(たとえばAsやP)をエクステンション領域12よりも高濃度でイオン注入し、注入した不純物の活性化のためのアニールを行うことにより、pウエル1aの上面にソース・ドレイン領域14を形成する。その後、公知のサリサイドプロセスにより、ゲート電極10およびソース・ドレイン領域14のそれぞれの表面にシリサイド15を形成する。なお、このときキャップ酸化膜7および24の表面にはシリサイドは形成されない。
【0080】
本実施の形態では、ダミーゲート電極11、23の形成工程において、ダミーゲート電極11、23のそれぞれの上部にキャップ酸化膜を形成することにより、ダミーゲート電極11、23上にシリサイドが形成されることを防いでいる。これにより、後の工程でダミーゲート電極11、23を除去し、ダマシンプロセスを可能としている。
【0081】
次に、図24に示すように、シリコン基板1の主面側の全面上に薄い窒化シリコン膜からなる湿気防止膜(図示しない)をCVD法により堆積し、続いてシリコン基板1の主面側の全面上に厚い酸化シリコン膜からなる層間絶縁膜16をCVD法により堆積した後、CMPにより層間絶縁膜16の表面を研磨し、平坦化する。その後、高電圧MISFET形成領域を覆うように層間絶縁膜16上に形成したフォトレジストをマスクとして、層間絶縁膜16およびキャップ酸化膜7、24をダミーゲート電極11、23の上面が露出するまでエッチバックする。このエッチバックにより層間絶縁膜16の上面には、MONOSメモリ形成領域および低電圧MISFET形成領域のそれぞれの端部において段差が形成されるため、MONOSメモリ形成領域および低電圧MISFET形成領域のそれぞれの層間絶縁膜16の上面の高さは、高電圧MISFET形成領域の層間絶縁膜16の上面の高さより低くなる。このとき、高電圧MISFET形成領域の層間絶縁膜16はフォトレジストに覆われておりエッチバックされないため、ゲート電極10の上面およびゲート電極10上に形成されたシリサイド15は層間絶縁膜16に覆われたままである。
【0082】
続いて、フォトレジストを除去した後、ドライエッチングまたはウェットエッチングにより、ポリシリコン膜からなるダミーゲート電極11、23、薄膜ゲート酸化膜5およびONO膜8の上面のトップ酸化膜を除去し、ONO膜8を構成していた窒化シリコン膜22およびボトム酸化膜21を残す。
【0083】
この後の工程は前記実施の形態1の低電圧MISFET形成領域と同様に行う。すなわち、シリコン基板1を熱酸化することにより、低電圧MISFET形成領域の露出したpウエル1aの上面にゲート酸化膜17を形成した後、層間絶縁膜16上、サイドウォールスペーサ13の内壁および上面上、窒化シリコン膜22上およびゲート酸化膜17上にhigh−k膜18およびメタル膜を堆積する。なお、high−k膜18は、HfO2、HfONまたはHfSiONなどをCVD法やALD法で堆積することで形成できる。また、メタル膜は、WやTiNなどをスパッタリングで堆積することで形成できる。
【0084】
ここで、薄膜ゲート酸化膜5を除去した後に再度ゲート酸化膜17を形成することで、ダミーゲート電極11を除去するためのRIEによりダメージを受けた薄膜ゲート酸化膜5を使用することを避け、MISFETの特性の劣化を防ぐことができる。
【0085】
また、ダミーゲート電極11および薄膜ゲート酸化膜5の除去工程において、同時にMONOSメモリ形成領域のダミーゲート電極23およびONO膜8を構成する窒化シリコン膜22上のトップ酸化膜を除去している。ここでトップ酸化膜を除去するのは、ONO膜8上のダミーゲート電極23をRIEにより除去する際、そのプラズマによりトップ酸化膜がダメージを受けるため、ダメージを受けたトップ酸化膜をそのままONO膜8の一部として使用すると、デバイスの信頼性の低下につながるからである。このため、本実施の形態ではトップ酸化膜を除去し、トップ酸化膜の代わりにhigh−k膜18を窒化シリコン膜22上に形成することでMONOSメモリを構成しているため、デバイスの信頼性を確保することができる。
【0086】
次に、図25に示すように、層間絶縁膜16上のメタル膜およびhigh−k膜18をCMPによりMONOSメモリ形成領域、高電圧MISFET形成領域および低電圧MISFET形成領域のそれぞれにおける層間絶縁膜16の上面が露出するまで研磨することで、メタル膜からなるメタルゲート電極20をMONOSメモリ形成領域および低電圧MISFET形成領域にそれぞれ形成する。このとき、ゲート電極10の上面およびゲート電極10上に形成されたシリサイド15は層間絶縁膜16に覆われたままである。
【0087】
ここで、本実施の形態では、前記実施の形態1と違い、MONOSメモリのゲート電極はメタルゲート電極20が形成され、ゲート電極20の底面および側面に接してhigh−k膜18が形成されている。これにより、MONOSメモリの高性能化および低消費電力化を可能としている。具体的には、動作の高速化、ゲート空乏化抑制による書き込み・消去電圧の低電圧化およびリテンション(電荷の保持特性)の向上を実現することができる。
【0088】
このとき、CMPによる研磨はMONOSメモリ形成領域、高電圧MISFET形成領域および低電圧MISFET形成領域のそれぞれにおける層間絶縁膜16の上面が露出するまで行うが、高電圧MISFET形成領域の端部に形成された段差は除去しない。すなわち、高電圧MISFET形成領域の層間絶縁膜16の上面と、MONOSメモリ形成領域および低電圧MISFET形成領域における層間絶縁膜16の上面との間の高低差を有したままCMPによる研磨工程を終える。このため、研磨工程後のMONOSメモリ形成領域および低電圧MISFET形成領域のそれぞれの層間絶縁膜16の上面の高さは、高電圧MISFET形成領域における層間絶縁膜16の上面の高さよりも低い状態にある。
【0089】
本実施の形態では、前記実施の形態1と同様に、層間絶縁膜16上面の段差部において研磨残りが発生するのを防ぐために、CMPの研磨用のパッドを通常より柔らかいものに換えて研磨を行う。これにより、層間絶縁膜16上面の高低差のある形状を保ちつつ、研磨残りの発生を防ぎ、少量の研磨残りが生じても問題ない精度で層間絶縁膜16の表面を研磨することができ、メタル膜19のエッチ残りにより回路の誤動作がおこるのを防ぐことを可能としている。
【0090】
また、前記実施の形態1で述べたように、メタルゲート電極20を形成する際に層間絶縁膜16の上面を全面一様に平坦化した場合、ゲート電極10の上部に形成されたシリサイド15を除去してしまうが、本実施の形態では層間絶縁膜16の上面に高低差を形成することでシリサイド15が除去されることを防ぎ、後に形成するコンタクトプラグとシリサイド15の接続部における高抵抗化を抑えている。
【0091】
なお、メタルゲート電極20の上面の高さはMONOSメモリ形成領域の層間絶縁膜16の上面の高さとほぼ同一に研磨される。メタルゲート電極20の側面および底面にはhigh−k膜18が形成されており、high−k膜18の下面とpウエル1aの上面との間には、低電圧MISFET形成領域においてはゲート酸化膜17が形成され、MONOSメモリ形成領域においてはボトム酸化膜21およびその上部に形成された窒化シリコン膜22が形成されている。
【0092】
次に、図26に示すように、層間絶縁膜16上にさらに層間絶縁膜30を堆積し、層間絶縁膜30の表面からゲート電極9、10、メタルゲート電極20およびシリサイド15のそれぞれに達するコンタクトホール31を形成する。続いて、コンタクトホール31内に導体を充填してコンタクトプラグ32を形成した後、周知の技術であるダマシンプロセスによって、層間絶縁膜30およびコンタクトプラグ32上にダマシン配線33および層間絶縁膜34を形成することで、本実施の形態の半導体装置を完成する。
【0093】
本実施の形態の半導体装置では、MONOSメモリおよび低電圧MISFETのゲート絶縁膜が高温のアニールまたはRIEによりダメージを受けるのを防ぎ、デバイス特性の劣化を防いでいるため、高信頼な低電圧MISFETおよびMONOSメモリを形成することが可能である。メタルゲート電極20およびhigh−k膜18を有するMONOSメモリおよび低電圧MISFETを形成することで、MONOSメモリおよび低電圧MISFETの高性能化および低消費電力化を可能としている。
【0094】
また、本実施の形態では、MONOSメモリおよび低電圧MISFETの形成工程において、ダミーゲート電極上にキャップ酸化膜を形成し、また、層間絶縁膜16の上面に高低差を設けてゲート電極10上のシリサイド15を保護している。
【0095】
以上により、高性能な低電圧MISFETと同時に高信頼なMONOSメモリおよび高電圧MISFETをそれぞれ同一の半導体基板上に形成することができるため、半導体装置の製造時にかかるコストの削減を可能としている。
【0096】
(実施の形態3)
前記実施の形態2では、低電圧MISFET形成領域およびMONOSメモリ形成領域のゲート電極をメタルゲートとし、ゲート絶縁膜にhigh−k膜を使用する半導体装置の製造工程を説明した。本実施の形態では、図27に示すように、低電圧MISFET形成領域、MONOSメモリ形成領域および高電圧MISFET形成領域の全てのゲートにメタルゲート電極20およびhigh−k膜18を有する半導体装置の製造工程を説明する。
【0097】
以下に、図27〜図32を用いて本実施の形態のMONOSメモリ、高電圧MISFETおよび低電圧MISFETの製造方法を工程順に説明する。
【0098】
本実施の形態の半導体装置を完成するには、前記実施の形態1における図4の工程において、ポリシリコン膜6上のキャップ酸化膜を、低電圧MISFET形成領域だけでなく高電圧MISFET形成領域にも形成し、その後の工程は前記実施の形態2とほぼ同様に行えばよい。
【0099】
すなわち、まず、前記実施の形態1における図3の工程までは、前記実施の形態1と同様に行う。pウエル1aおよび素子分離層2が形成され、周知の二種ゲート酸化プロセスにより厚膜ゲート酸化膜4および薄膜ゲート酸化膜5が形成を形成したシリコン基板1の主面側の全面上に、ポリシリコン膜6を堆積する。その後、図28に示すように、ポリシリコン膜6上にキャップ酸化膜7をCVD法により堆積し、フォトレジストをマスクとしたドライエッチングにより、MONOSメモリ形成領域のキャップ酸化膜7を除去し、高電圧MISFET形成領域および低電圧MISFET形成領域に選択的にキャップ酸化膜7を残す。また、さらにドライエッチングにより、MONOSメモリ形成領域のポリシリコン膜6を選択的に除去する。
【0100】
次に、図29に示すように、前記実施の形態2と同様にキャップ酸化膜24を上部に備えたダミーゲート電極23を、ボトム酸化膜、窒化シリコン膜およびトップ酸化膜を順次堆積して形成したONO膜8を介してMONOSメモリ形成領域に形成する。その後、キャップ酸化膜7、ポリシリコン膜6およびゲート酸化膜をパターニングし、上部にキャップ酸化膜7を備えたダミーゲート電極11を高電圧MISFET形成領域および低電圧MISFET形成領域のそれぞれに形成する。
【0101】
次に、図30に示すように、前記実施の形態2と同様に、イオン注入によりpウエル1aの上面にエクステンション領域12を形成した後、各ゲートの側壁に接するサイドウォールスペーサ13を形成し、続いてイオン注入によってpウエル1aの上面にソース・ドレイン領域14を形成する。その後、公知のサリサイドプロセスにより、ソース・ドレイン領域14のそれぞれの表面にシリサイド15を形成する。このとき、キャップ酸化膜7、24の表面にはシリサイドは形成されない。
【0102】
次に、図31に示すように、シリコン基板1の主面側の全面上に薄い窒化シリコン膜からなる湿気防止膜(図示しない)をCVD法により堆積する。その後、ダミーゲート電極11、23を覆うようにシリコン基板1の主面側の全面上に厚い酸化シリコン膜からなる層間絶縁膜16をCVD法により堆積した後、CMPにより層間絶縁膜16の表面を研磨し、平坦化する。その後、ダミーゲート電極11、23の上面が露出するまで層間絶縁膜16の上面およびキャップ酸化膜7、24をエッチバックする。続いて、ドライエッチングまたはウェットエッチングによりポリシリコン膜からなるダミーゲート電極11、23、薄膜ゲート酸化膜5およびMONOSメモリ形成領域のONO膜8の上面のトップ酸化膜を除去し、ONO膜8を構成していた窒化シリコン膜22およびボトム酸化膜21をpウエル1a上に残す。
【0103】
なお、高電圧MISFETは低電圧MISFETとほぼ同様の工程により形成されているが、ダミーゲート電極除去工程の後に薄膜ゲート酸化膜5を除去する際、厚膜ゲート酸化膜4は完全には除去されず、その上面の一部のみが除去される。
【0104】
次に、図27に示すように、この後の工程は前記実施の形態1の低電圧MISFET形成領域と同様に行う。すなわち、シリコン基板1を熱酸化することにより、低電圧MISFET形成領域の露出したpウエル1aの上面にゲート酸化膜17を形成した後、層間絶縁膜16上、サイドウォールスペーサ13の内壁および上面上、ゲート絶縁膜17上、厚膜ゲート酸化膜4上および窒化シリコン膜22上にhigh−k膜18およびメタル膜を順次堆積する。なお、high−k膜18は、HfO2、HfONまたはHfSiONなどの誘電率の高い物質をCVD法やALD法で堆積することで形成できる。また、メタル膜は、WやTiNなどをスパッタリングで堆積することで形成できる。
【0105】
その後、層間絶縁膜16上に堆積したメタル膜およびhigh−k膜18を、層間絶縁膜16の上面が露出するまでCMPにより研磨する。これにより、上面高さが層間絶縁膜16の上面高さとほぼ同一な、メタル膜からなるメタルゲート電極20をMONOSメモリ形成領域、高電圧MISFET形成領域および低電圧MISFET形成領域のそれぞれに形成する。
【0106】
ここで、前記実施の形態1における低電圧MISFETと同様に、本実施の形態のMONOSメモリ、高電圧MISFETおよび低電圧MISFETのそれぞれのメタルゲート電極20の側面および底面にはhigh−k膜18が形成されている。また、高電圧MISFETのhigh−k膜18の下面とpウエル1aの上面との間には厚膜ゲート酸化膜4が形成されており、このhigh−k膜18および厚膜ゲート酸化膜4が高電圧MISFETのゲート絶縁膜として働く。
【0107】
次に、図32に示すように、層間絶縁膜16上にさらに層間絶縁膜30を堆積し、層間絶縁膜30の表面からゲート電極9、10、メタルゲート電極20およびシリサイド15のそれぞれに達するコンタクトホール31を形成する。続いて、コンタクトホール31内に導体を充填してコンタクトプラグ32を形成した後、周知の技術であるダマシンプロセスによって、層間絶縁膜30およびコンタクトプラグ32上にダマシン配線33および層間絶縁膜34を形成することで、本実施の形態の半導体装置を完成する。
【0108】
本実施の形態の半導体装置では、前記実施の形態2におけるMONOSメモリおよび低電圧MISFETのように、MONOSメモリ、高電圧MISFETおよび低電圧MISFETの全てのゲート電極を同工程でメタルゲート電極としており、ゲート電極上にシリサイドを形成する必要がない。このため、本実施の形態の半導体装置によれば、前記実施の形態2と同様の効果に加え、層間絶縁膜16の上面の高低差は不要であり、層間絶縁膜16の上面をCMPにより研磨する際に研磨用のパッドに柔らかいものを使用する必要がないため、平坦化が容易となる利点がある。また、層間絶縁膜16の表面に段差がないため、研磨残りの発生を防ぐことができ、さらに、後の配線の形成も容易に行うことができる。
【0109】
なお、高電圧MISFET形成領域においては厚膜ゲート酸化膜4は除去されずに残るため、厚膜ゲート酸化膜4は高電圧MISFET形成領域のダミーゲート電極11を除去する際のRIEによりプラズマダメージを受けたままとなる。
【0110】
(実施の形態4)
前記実施の形態1、2では、半導体基板上にポリシリコンゲートを有するMISFETと、ダマシンプロセスによって形成したメタルゲートとを有するMISFETとを混載させる工程において、層間絶縁膜の上面に段差が形成されていた。本実施の形態では、半導体基板上にポリシリコンゲートを有するMONOSメモリおよび高電圧MISFETと、メタルゲートを有する低電圧MISFETを混載させ、なおかつ層間絶縁膜に段差が形成されない半導体装置の製造工程を説明する。
【0111】
以下に、図33〜図43を用いて本実施の形態のMONOSメモリ、高電圧MISFETおよび低電圧MISFETの製造方法を工程順に説明する。
【0112】
まず、図33に示すように、前記実施の形態1と同様の工程で素子分離層2の形成されたシリコン基板1を熱酸化してシリコン基板1の主面に酸化膜を形成した後に、シリコン基板1の主面にp型の不純物(たとえばBやBF2)をイオン注入することにより、シリコン基板1の主面にpウエル1aを形成し、前記酸化膜を除去する。その後、pウエル1aの上面に、周知の二種ゲート酸化プロセスにより厚膜ゲート酸化膜4および薄膜ゲート酸化膜5を形成し、それらのゲート酸化膜の形成されたシリコン基板1の主面上にポリシリコン膜6、酸化シリコン膜25、ポリシリコン膜26およびキャップ酸化膜7を順次CVD法により堆積する。
【0113】
次に、図34に示すように、パターニングされたフォトレジストをマスクとしたドライエッチングにより低電圧MISFET形成領域以外の領域のキャップ酸化膜7、ポリシリコン膜26および酸化シリコン膜25を除去し、MONOSメモリ形成領域および高電圧MISFET形成領域のポリシリコン膜6の上面を露出した後、フォトレジストを除去する。
【0114】
次に、図35に示すように、フォトレジストをマスクとしたドライエッチングによりMONOSメモリ形成領域のポリシリコン膜6および薄膜ゲート酸化膜5を除去し、pウエル1aの上面を露出させる。その後、フォトレジストを除去し、露出したMONOSメモリ形成領域のpウエル1a、高電圧MISFET形成領域のポリシリコン膜6および低電圧MISFET形成領域のキャップ酸化膜7上に、ボトム酸化膜、窒化シリコン膜およびトップ酸化膜の三層からなるONO膜8をCVD法により堆積する。
【0115】
次に、図36に示すように、CVD法によりONO膜8上にポリシリコン膜を堆積する。その後、フォトレジストをマスクとしてドライエッチングを行い、ポリシリコン膜およびONO膜8をパターニングする。これにより、MONOSメモリ形成領域におけるpウエル1a上のONO膜8上部にポリシリコン膜からなるゲート電極9を形成した後、フォトレジストを除去する。
【0116】
次に、図37に示すように、MONOSメモリ形成領域および高電圧MISFET形成領域のゲート電極形成領域にフォトレジストを形成する。その後、フォトレジストおよびキャップ酸化膜7をマスクとしたドライエッチングにより、高電圧MISFET形成領域のポリシリコン膜6および厚膜ゲート酸化膜4の一部を選択的に除去し、pウエル1a上の厚膜ゲート酸化膜4の上部にポリシリコン膜6からなるゲート電極10を形成する。その後、アッシングによりフォトレジストを除去する。
【0117】
次に、図38に示すように、MONOSメモリ形成領域および高電圧MISFET形成領域をフォトレジストで覆い、低電圧MISFET形成領域のゲート電極形成領域をフォトレジストで覆う。その後、フォトレジストをマスクとしたドライエッチングにより、キャップ酸化膜7、ポリシリコン膜26、酸化シリコン膜25、ポリシリコン膜6および薄膜ゲート酸化膜5の一部を選択的に除去する。これにより、ポリシリコン膜26、酸化シリコン膜25、ポリシリコン膜6および薄膜ゲート酸化膜5からなり、キャップ酸化膜7が上部に形成されたダミーゲート電極11を形成する。その後、フォトレジストを除去する。
【0118】
次に、図39に示すように、ゲート電極9、10およびキャップ酸化膜7をマスクとしてpウエル1aの上面にn型の不純物(たとえばAsやP)をイオン注入することにより、エクステンション領域12を形成する。その後、シリコン基板1の主面側の全面上に窒化シリコン膜をCVD法により堆積した後、ドライエッチングによって窒化シリコン膜をエッチングし、ゲート電極9、10およびダミーゲート電極11の側壁に窒化シリコン膜からなるサイドウォールスペーサ13を形成する。
【0119】
次に、図40に示すように、ゲート電極9、10、キャップ酸化膜7およびサイドウォールスペーサ13をマスクとして、pウエル1aの上面にn型の不純物(たとえばAsやP)をエクステンション領域よりも高濃度でイオン注入する。その後、注入した不純物の活性化のためのアニールを行うことにより、MONOSメモリ形成領域、高電圧MISFET形成領域および低電圧MISFET形成領域のそれぞれのpウエル1aの上面にソース・ドレイン領域14を形成する。続いて、公知のサリサイドプロセスにより、ゲート電極9、10およびソース・ドレイン領域14のそれぞれの表面にシリサイド15を形成する。なお、このときキャップ酸化膜7の表面にはシリサイドは形成されない。
【0120】
次に、図41に示すように、シリコン基板1の主面側の全面上に酸化シリコンからなる層間絶縁膜16を、ゲート電極9、10およびダミーゲート電極11のそれぞれを覆うようにCVD法により堆積する。その後、CMPにより層間絶縁膜16の表面およびキャップ酸化膜7を、ダミーゲート電極11の一部であるポリシリコン膜26の上面が露出するまで研磨し、平坦化する。その後、ドライエッチングまたはウェットエッチングによりポリシリコン膜26、酸化シリコン膜25およびポリシリコン膜6からなるダミーゲート電極11および薄膜ゲート酸化膜5を除去する。
【0121】
次に、図42に示すように、シリコン基板1を熱酸化することにより、低電圧MISFET形成領域の露出したpウエル1aの上面にゲート酸化膜17を形成した後、層間絶縁膜16上、ゲート酸化膜17上およびサイドウォールスペーサ13の内壁および上面上にhigh−k膜18およびメタル膜をCVD法により順次堆積する。なお、high−k膜18は、HfO2、HfONまたはHfSiONなどの高い誘電率を有する物質をCVD法やALD法で堆積することで形成できる。また、メタル膜は、WやTiNなどをスパッタリングで堆積することで形成できる。その後、メタル膜およびhigh−k膜18をCMPにより層間絶縁膜16の上面が露出するまで研磨することで、メタル膜からなるメタルゲート電極20を低電圧MISFET形成領域に形成する。
【0122】
次に、図43に示すように、公知の配線プロセスにより配線を行う。すなわち、層間絶縁膜16上にさらに層間絶縁膜30を堆積し、層間絶縁膜30の表面からゲート電極9、10、メタルゲート電極20およびシリサイド15のそれぞれに達するコンタクトホール31を形成する。その後、コンタクトホール31内にWなどの導体を充填してコンタクトプラグ32を形成した後、ダマシンプロセスによって層間絶縁膜30およびコンタクトプラグ32上にダマシン配線33および層間絶縁膜34を形成する。これにより、本実施の形態の半導体装置を完成する。
【0123】
本実施の形態の半導体装置では、前記実施の形態1と同様に、ダマシンプロセスを用いてhigh−k膜18およびメタルゲート電極20を形成するため、high−k膜18およびメタルゲート電極20がソース・ドレイン領域活性化のためのアニールにさらされることがない。また、プラズマダメージを受けた薄膜ゲート酸化膜5を除去し、ゲート酸化膜17を形成することで、完成した半導体装置の低電圧MISFETにプラズマダメージを残さず、高性能で高信頼な低電圧MISFETを形成することを可能としている。
【0124】
また、本実施の形態の半導体装置では、前記実施の形態1と違い、層間絶縁膜16の上面に段差が形成されていない。このため、層間絶縁膜16の上面をCMPにより研磨する際に研磨用のパッドに柔らかいものを使用する必要がなく、平坦化が容易となり、メタルゲート電極20を容易に精度よく形成できる。また、層間絶縁膜16の上面に段差がないため、後の配線の形成も容易に行うことができる。
【0125】
また、前記実施の形態3と違い、本実施の形態ではMONOSメモリ形成領域および高電圧MISFET形成領域にダミーゲート電極を形成しておらず、MONOSメモリ形成領域および高電圧MISFET形成領域においてダミーゲート電極を除去するためのRIE工程がない。このため、本実施の形態のMONOSメモリおよび高電圧MISFETにはプラズマダメージを受けたゲート絶縁膜が残ることがない。
【0126】
また、本実施の形態におけるダマシンメタルゲートプロセスでは、ダミーゲート電極11上にキャップ酸化膜7を形成し、ダミーゲート電極11上にシリサイドが形成されることを防ぎ、工程数の増加を抑えることを可能としている。
【0127】
これにより、工程数を抑えた上で、高性能で高信頼な低電圧MISFETと同時に、高信頼なMONOSメモリおよび高電圧MISFETのそれぞれを同一の半導体基板上に形成することができ、半導体装置の製造時にかかるコストの削減を可能としている。
【0128】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【0129】
本発明は、半導体基板上にMONOS型不揮発性メモリを形成する半導体装置に幅広く利用されるものである。
【符号の説明】
【0130】
1 シリコン基板
1a pウエル
2 素子分離層
3 酸化膜
4 厚膜ゲート酸化膜
5 薄膜ゲート酸化膜
6、26 ポリシリコン膜
7、24 キャップ酸化膜
8 ONO膜
9、10 ゲート電極
11、23 ダミーゲート電極
12 エクステンション領域
13 サイドウォールスペーサ
14 ソース・ドレイン領域
15 シリサイド
16、30、34 層間絶縁膜
17 ゲート酸化膜
18 high−k膜
19 メタル膜
20 メタルゲート電極
21 ボトム酸化膜
22 窒化シリコン膜
25 酸化シリコン膜
31 コンタクトホール
32 コンタクトプラグ
33 ダマシン配線
50〜56 フォトレジスト
【特許請求の範囲】
【請求項1】
半導体基板の主面の第1領域に形成された不揮発性メモリと、前記半導体基板の主面の第2領域に形成された第1MISFETと、前記半導体基板の主面の第3領域に形成され、かつ前記第1MISFETよりも低電圧で動作する第2MISFETとを有する半導体装置であって、
前記不揮発性メモリは、
前記第1領域の前記半導体基板の主面上に、少なくとも電位障壁膜と前記電位障壁膜上に積層された電荷保持膜とを含む第1ゲート絶縁膜を介して形成された第1ゲート電極と、
前記第1領域の前記半導体基板に形成された第1ソース領域および第1ドレイン領域と、
を有し、
前記第1MISFETは、
前記第2領域の前記半導体基板の主面上に第2ゲート絶縁膜を介して形成された第2ゲート電極と、
前記第2領域の前記半導体基板に形成された第2ソース領域および第2ドレイン領域と、
を有し、
前記第2MISFETは、
前記第3領域の前記半導体基板の主面上に、前記第2ゲート絶縁膜よりも薄い第3ゲート絶縁膜を介して形成された第3ゲート電極と、
前記第3ゲート電極の側面および底面に接して形成された、前記第2ゲート絶縁膜よりも誘電率の高い第1高誘電率膜と、
前記第3領域の前記半導体基板に形成された第3ソース領域および第3ドレイン領域と、
前記半導体基板の主面上であって前記第3ゲート電極の側方に形成された層間絶縁膜を有し、
前記第3領域における前記層間絶縁膜の上面の高さは、前記第2ゲート電極上に形成された前記層間絶縁膜の上面の高さに比べて低く、前記第3ゲート電極の上面の高さと略同一の高さであることを特徴とする半導体装置。
【請求項2】
前記不揮発性メモリは、前記第1ゲート電極の側面および底面に接して形成された、前記第2ゲート絶縁膜よりも誘電率の高い第2高誘電率膜を有し、
前記第1領域における前記層間絶縁膜の上面の高さは、前記第2領域における前記層間絶縁膜の上面の高さに比べて低く、前記第1ゲート電極の上面の高さと略同一の高さであることを特徴とする請求項1記載の半導体装置。
【請求項3】
前記層間絶縁膜は前記不揮発性メモリの上面を覆っていることを特徴とする請求項1記載の半導体装置。
【請求項4】
前記第1ゲート電極および前記第2ゲート電極のうち、少なくとも前記第2ゲート電極はポリシリコンを含むことを特徴とする請求項1記載の半導体装置。
【請求項5】
前記第1ゲート電極および前記第3ゲート電極のうち、少なくとも前記第3ゲート電極は、WまたはTiNを含むことを特徴とする請求項1記載の半導体装置。
【請求項6】
半導体基板の主面の第1領域に形成された不揮発性メモリと、前記半導体基板の主面の第2領域に形成された第1MISFETと、前記半導体基板の主面の第3領域に形成され、かつ前記第1MISFETよりも低電圧で動作する第2MISFETとを有する半導体装置であって、
前記不揮発性メモリは、
前記第1領域の前記半導体基板の主面上に、少なくとも電位障壁膜と前記電位障壁膜上に積層された電荷保持膜とを含む第1ゲート絶縁膜を介して形成された第1ゲート電極と、
前記第1領域の前記半導体基板に形成された第1ソース領域および第1ドレイン領域と、
を有し、
前記第1MISFETは、
前記第2領域の前記半導体基板の主面上に第2ゲート絶縁膜を介して形成された第2ゲート電極と、
前記第2領域の前記半導体基板に形成された第2ソース領域および第2ドレイン領域と、
を有し、
前記第2MISFETは、
前記第3領域の前記半導体基板の主面上に、前記第2ゲート絶縁膜よりも薄い第3ゲート絶縁膜を介して形成された第3ゲート電極と、
前記第3領域の前記半導体基板に形成された第3ソース領域および第3ドレイン領域と、
を有し、
前記第1、第2および第3ゲート電極は、それぞれの側面および底面に接して形成された、前記第2ゲート絶縁膜よりも誘電率の高い第1、第2および第3高誘電率膜をそれぞれ有し、
前記半導体基板の主面上に形成された層間絶縁膜を有し、
前記層間絶縁膜の上面の高さは、前記第1、第2および第3ゲート電極の上面の高さと略同一の高さであることを特徴とする半導体装置。
【請求項7】
前記第1、第2および第3ゲート電極は、それぞれWまたはTiNを含むことを特徴とする請求項6記載の半導体装置。
【請求項8】
半導体基板の主面の第1領域に形成された不揮発性メモリと、前記半導体基板の主面の第2領域に形成された第1MISFETと、前記半導体基板の主面の第3領域に形成され、かつ前記第1MISFETよりも低電圧で動作する第2MISFETとを有する半導体装置の製造方法であって、
(a)前記第1領域の半導体基板の主面上に、電位障壁膜および前記電位障壁膜上に形成された電荷保持膜を含む第1ゲート絶縁膜を介して第1ゲート電極を形成し、前記第1領域の前記半導体基板の主面に第1ソース領域および第1ドレイン領域を形成する工程と、
(b)前記第2領域の前記半導体基板の主面上に第2ゲート絶縁膜を介して第2ゲート電極を形成し、前記第2領域の前記半導体基板の主面に第2ソース領域および第2ドレイン領域を形成する工程と、
(c)上部に第1キャップ膜を有するダミーゲート電極を、前記第3領域の前記半導体基板の主面上に第3ゲート絶縁膜を介して形成し、前記第3領域の前記半導体基板の主面に第3ソース領域および第3ドレイン領域を形成する工程と、
(d)前記(a)、(b)および(c)工程の後、前記不揮発性メモリ、前記第1MISFETおよび前記第2MISFETのそれぞれの形成領域の前記半導体基板の主面上に、前記第1、第2ゲート電極および前記ダミーゲート電極を覆うように層間絶縁膜を形成する工程と、
(e)前記(d)工程の後、前記第3領域における前記層間絶縁膜の上面および前記第1キャップ膜を、前記ダミーゲート電極の上面が露出するまでエッチバックする工程と、
(f)前記(e)工程の後、前記ダミーゲート電極を除去する工程と、
(g)前記(f)工程の後、前記半導体基板の主面上に前記第2ゲート絶縁膜よりも誘電率の高い高誘電率膜を堆積した後、前記高誘電率膜上にメタル電極材料層を堆積する工程と、
(h)前記(g)工程の後、前記第3領域に形成された前記層間絶縁膜の上面が露出するまで前記高誘電率膜および前記メタル電極材料層を研磨し、前記第3領域に前記メタル電極材料層を含む第1メタルゲート電極を形成する工程と、
を有し、
前記(e)工程におけるエッチバックおよび前記(h)工程における研磨では、前記第1、第2ゲート電極の上面を前記層間絶縁膜から露出させず、前記第3領域における前記層間絶縁膜の上面の高さを、前記第2領域における前記層間絶縁膜の上面の高さよりも低く形成することを特徴とする半導体装置の製造方法。
【請求項9】
前記(a)工程では、上部に第2キャップ膜を備えた前記第1ゲート電極を形成し、
前記(e)工程では、前記第1領域における前記層間絶縁膜の上面および前記第2キャップ膜を、前記第1ゲート電極の上面が露出するまでエッチバックし、
前記(f)工程では、前記第1ゲート電極を除去し、
前記(h)工程では、前記第1領域に形成された前記層間絶縁膜の上面が露出するまで前記高誘電率膜および前記メタル電極材料層を研磨し、前記第1領域に前記メタル電極材料層を含む第2メタルゲート電極を形成し、
前記(e)工程におけるエッチバックおよび前記(h)工程における研磨では、前記第2ゲート電極の上面を前記層間絶縁膜から露出させず、前記第1領域における前記層間絶縁膜の上面の高さを、前記第1MISHETの形成領域における前記層間絶縁膜の上面の高さよりも低く形成することを特徴とする請求項8記載の半導体装置の製造方法。
【請求項10】
前記(f)工程の後であって前記(g)工程の前に、前記第3ゲート絶縁膜を除去し、前記第3領域において露出した前記半導体基板の主面に第4ゲート絶縁膜を形成することを特徴とする請求項8記載の半導体装置の製造方法。
【請求項11】
前記(a)工程において、前記電荷保持膜と前記第1ゲート電極との間にトップ絶縁膜を形成し、前記(f)工程の後であって前記(e)工程の前に、前記トップ絶縁膜を除去することを特徴とする請求項9記載の半導体装置の製造方法。
【請求項12】
前記(a)、(b)および(c)工程の後であって前記(d)工程の前に、前記第1ゲート電極、第1、第2、第3ソース領域、第1、第2および第3ドレイン領域の上面にシリサイドを形成し、前記第2ゲート電極の上面または前記第1および第2ゲート電極のそれぞれの上面にシリサイドを形成することを特徴とする請求項8記載の半導体装置の製造方法。
【請求項13】
半導体基板の主面の第1領域に形成された不揮発性メモリと、前記半導体基板の主面の第2領域に形成された第1MISFETと、前記半導体基板の主面の第3領域に形成され、かつ前記第1MISFETよりも低電圧で動作する第2MISFETとを有する半導体装置の製造方法であって、
(a)上部に第1キャップ膜を有する第1ゲート電極を、前記第1領域の半導体基板の主面上に電位障壁膜および前記電位障壁膜上に形成された電荷保持膜を含む第1ダミーゲート絶縁膜を介して形成し、前記第1領域の前記半導体基板の主面に第1ソース領域および第1ドレイン領域を形成する工程と、
(b)上部に第2キャップ膜を有する第2ダミーゲート電極を、前記第2領域の前記半導体基板の主面上に第2ゲート絶縁膜を介して形成し、前記第2領域の前記半導体基板の主面に第2ソース領域および第2ドレイン領域を形成する工程と、
(c)上部に第3キャップ膜を有する第3ダミーゲート電極を、前記第3領域の前記半導体基板の主面上に第3ゲート絶縁膜を介して形成し、前記第3領域の前記半導体基板の主面に第3ソース領域および第3ドレイン領域を形成する工程と、
(d)前記(a)、(b)および(c)工程の後、前記不揮発性メモリ、前記第1MISFETおよび前記第2MISFETのそれぞれの形成領域の前記半導体基板の主面上に、前記第1、第2および第3ダミーゲート電極を覆うように層間絶縁膜を形成する工程と、
(e)前記(d)工程の後、前記層間絶縁膜の上面、前記第1、第2、および第3キャップ膜を、前記第1、第2および第3ダミーゲート電極の上面が露出するまでエッチバックする工程と、
(f)前記(e)工程の後、前記第1、第2および第3ダミーゲート電極を除去する工程と、
(g)前記(f)工程の後、前記半導体基板の主面上に前記第2ゲート絶縁膜よりも誘電率の高い高誘電率膜を堆積した後、前記高誘電率膜上にメタル電極材料層を堆積する工程と、
(h)前記(g)工程の後、前記層間絶縁膜の上面が露出するまで前記高誘電率膜および前記メタル電極材料層を研磨し、前記不揮発性メモリ、前記第1および第3領域のそれぞれに前記メタル電極材料層を含む第1、第2および第3メタルゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項14】
前記(f)工程の後であって前記(g)工程の前に、前記第3ゲート絶縁膜を除去し、前記第3領域において露出した前記半導体基板の主面に第4ゲート絶縁膜を形成することを特徴とする請求項13記載の半導体装置の製造方法。
【請求項15】
前記(a)工程において、前記電荷保持膜の上面に接するトップ絶縁膜を形成し、前記(f)工程の後であって前記(g)工程の前に、前記トップ絶縁膜を除去することを特徴とする請求項13記載の半導体装置の製造方法。
【請求項16】
前記(a)、(b)および(c)工程の後であって前記(d)工程の前に、前記第1ゲート電極、第1、第2、第3ソース領域、第1、第2および第3ドレイン領域の上面にシリサイドを形成することを特徴とする請求項13記載の半導体装置の製造方法。
【請求項17】
半導体基板の主面の第1領域に形成された不揮発性メモリと、前記半導体基板の主面の第2領域に形成された第1MISFETと、前記半導体基板の主面の第3領域に形成され、かつ前記第1MISFETよりも低電圧で動作する第2MISFETとを有する半導体装置の製造方法であって、
(a)前記第1領域の半導体基板の主面上に、電位障壁膜および前記電位障壁膜上に形成された電荷保持膜を含む第1ゲート絶縁膜を介して第1ゲート電極を形成し、前記第1領域の前記半導体基板の主面に第1ソース領域および第1ドレイン領域を形成する工程と、
(b)前記第2領域の前記半導体基板の主面上に第2ゲート絶縁膜を介して第2ゲート電極を形成し、前記第2領域の前記半導体基板の主面に第2ソース領域および第2ドレイン領域を形成する工程と、
(c)上部にキャップ膜を有し、少なくとも二層の導電膜を含むダミーゲート電極を、前記第3領域の前記半導体基板の主面上に第3ゲート絶縁膜を介して形成し、前記第3領域の前記半導体基板の主面に第3ソース領域および第3ドレイン領域を形成する工程と、
(d)前記(a)、(b)および(c)工程の後、前記不揮発性メモリ、前記第1MISFETおよび前記第2MISFETのそれぞれの形成領域の前記半導体基板の主面上に、前記第1、第2MISFETおよび前記ダミーゲート電極を覆うように層間絶縁膜を形成する工程と、
(e)前記(d)工程の後、前記層間絶縁膜の上面および前記キャップ膜を、前記ダミーゲート電極の上面が露出するまで研磨する工程と、
(f)前記(e)工程の後、前記ダミーゲート電極を除去する工程と、
(g)前記(f)工程の後、前記半導体基板の主面上に前記第2ゲート絶縁膜よりも誘電率の高い高誘電率膜を堆積した後、前記高誘電率膜上にメタル電極材料層を堆積する工程と、
(h)前記(g)工程の後、前記層間絶縁膜の上面が露出するまで前記高誘電率膜および前記メタル電極材料層を研磨し、前記第3領域に前記メタル電極材料層を含むメタルゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項18】
前記(f)工程の後であって前記(g)工程の前に、前記第3ゲート絶縁膜を除去し、前記第3領域において露出した前記半導体基板の主面に第4ゲート絶縁膜を形成することを特徴とする請求項17記載の半導体装置の製造方法。
【請求項19】
前記(a)、(b)および(c)工程の後であって前記(d)工程の前に、前記第1、第2ゲート電極、前記第1、第2、第3ソース領域、第1、第2および第3ドレイン領域のそれぞれの上面にシリサイドを形成することを特徴とする請求項17記載の半導体装置の製造方法。
【請求項20】
前記(c)工程では、前記二層の導電膜の間に酸化シリコン膜を形成し、前記(f)工程において、前記酸化シリコン膜を除去することを特徴とする請求項17記載の半導体装置の製造方法。
【請求項1】
半導体基板の主面の第1領域に形成された不揮発性メモリと、前記半導体基板の主面の第2領域に形成された第1MISFETと、前記半導体基板の主面の第3領域に形成され、かつ前記第1MISFETよりも低電圧で動作する第2MISFETとを有する半導体装置であって、
前記不揮発性メモリは、
前記第1領域の前記半導体基板の主面上に、少なくとも電位障壁膜と前記電位障壁膜上に積層された電荷保持膜とを含む第1ゲート絶縁膜を介して形成された第1ゲート電極と、
前記第1領域の前記半導体基板に形成された第1ソース領域および第1ドレイン領域と、
を有し、
前記第1MISFETは、
前記第2領域の前記半導体基板の主面上に第2ゲート絶縁膜を介して形成された第2ゲート電極と、
前記第2領域の前記半導体基板に形成された第2ソース領域および第2ドレイン領域と、
を有し、
前記第2MISFETは、
前記第3領域の前記半導体基板の主面上に、前記第2ゲート絶縁膜よりも薄い第3ゲート絶縁膜を介して形成された第3ゲート電極と、
前記第3ゲート電極の側面および底面に接して形成された、前記第2ゲート絶縁膜よりも誘電率の高い第1高誘電率膜と、
前記第3領域の前記半導体基板に形成された第3ソース領域および第3ドレイン領域と、
前記半導体基板の主面上であって前記第3ゲート電極の側方に形成された層間絶縁膜を有し、
前記第3領域における前記層間絶縁膜の上面の高さは、前記第2ゲート電極上に形成された前記層間絶縁膜の上面の高さに比べて低く、前記第3ゲート電極の上面の高さと略同一の高さであることを特徴とする半導体装置。
【請求項2】
前記不揮発性メモリは、前記第1ゲート電極の側面および底面に接して形成された、前記第2ゲート絶縁膜よりも誘電率の高い第2高誘電率膜を有し、
前記第1領域における前記層間絶縁膜の上面の高さは、前記第2領域における前記層間絶縁膜の上面の高さに比べて低く、前記第1ゲート電極の上面の高さと略同一の高さであることを特徴とする請求項1記載の半導体装置。
【請求項3】
前記層間絶縁膜は前記不揮発性メモリの上面を覆っていることを特徴とする請求項1記載の半導体装置。
【請求項4】
前記第1ゲート電極および前記第2ゲート電極のうち、少なくとも前記第2ゲート電極はポリシリコンを含むことを特徴とする請求項1記載の半導体装置。
【請求項5】
前記第1ゲート電極および前記第3ゲート電極のうち、少なくとも前記第3ゲート電極は、WまたはTiNを含むことを特徴とする請求項1記載の半導体装置。
【請求項6】
半導体基板の主面の第1領域に形成された不揮発性メモリと、前記半導体基板の主面の第2領域に形成された第1MISFETと、前記半導体基板の主面の第3領域に形成され、かつ前記第1MISFETよりも低電圧で動作する第2MISFETとを有する半導体装置であって、
前記不揮発性メモリは、
前記第1領域の前記半導体基板の主面上に、少なくとも電位障壁膜と前記電位障壁膜上に積層された電荷保持膜とを含む第1ゲート絶縁膜を介して形成された第1ゲート電極と、
前記第1領域の前記半導体基板に形成された第1ソース領域および第1ドレイン領域と、
を有し、
前記第1MISFETは、
前記第2領域の前記半導体基板の主面上に第2ゲート絶縁膜を介して形成された第2ゲート電極と、
前記第2領域の前記半導体基板に形成された第2ソース領域および第2ドレイン領域と、
を有し、
前記第2MISFETは、
前記第3領域の前記半導体基板の主面上に、前記第2ゲート絶縁膜よりも薄い第3ゲート絶縁膜を介して形成された第3ゲート電極と、
前記第3領域の前記半導体基板に形成された第3ソース領域および第3ドレイン領域と、
を有し、
前記第1、第2および第3ゲート電極は、それぞれの側面および底面に接して形成された、前記第2ゲート絶縁膜よりも誘電率の高い第1、第2および第3高誘電率膜をそれぞれ有し、
前記半導体基板の主面上に形成された層間絶縁膜を有し、
前記層間絶縁膜の上面の高さは、前記第1、第2および第3ゲート電極の上面の高さと略同一の高さであることを特徴とする半導体装置。
【請求項7】
前記第1、第2および第3ゲート電極は、それぞれWまたはTiNを含むことを特徴とする請求項6記載の半導体装置。
【請求項8】
半導体基板の主面の第1領域に形成された不揮発性メモリと、前記半導体基板の主面の第2領域に形成された第1MISFETと、前記半導体基板の主面の第3領域に形成され、かつ前記第1MISFETよりも低電圧で動作する第2MISFETとを有する半導体装置の製造方法であって、
(a)前記第1領域の半導体基板の主面上に、電位障壁膜および前記電位障壁膜上に形成された電荷保持膜を含む第1ゲート絶縁膜を介して第1ゲート電極を形成し、前記第1領域の前記半導体基板の主面に第1ソース領域および第1ドレイン領域を形成する工程と、
(b)前記第2領域の前記半導体基板の主面上に第2ゲート絶縁膜を介して第2ゲート電極を形成し、前記第2領域の前記半導体基板の主面に第2ソース領域および第2ドレイン領域を形成する工程と、
(c)上部に第1キャップ膜を有するダミーゲート電極を、前記第3領域の前記半導体基板の主面上に第3ゲート絶縁膜を介して形成し、前記第3領域の前記半導体基板の主面に第3ソース領域および第3ドレイン領域を形成する工程と、
(d)前記(a)、(b)および(c)工程の後、前記不揮発性メモリ、前記第1MISFETおよび前記第2MISFETのそれぞれの形成領域の前記半導体基板の主面上に、前記第1、第2ゲート電極および前記ダミーゲート電極を覆うように層間絶縁膜を形成する工程と、
(e)前記(d)工程の後、前記第3領域における前記層間絶縁膜の上面および前記第1キャップ膜を、前記ダミーゲート電極の上面が露出するまでエッチバックする工程と、
(f)前記(e)工程の後、前記ダミーゲート電極を除去する工程と、
(g)前記(f)工程の後、前記半導体基板の主面上に前記第2ゲート絶縁膜よりも誘電率の高い高誘電率膜を堆積した後、前記高誘電率膜上にメタル電極材料層を堆積する工程と、
(h)前記(g)工程の後、前記第3領域に形成された前記層間絶縁膜の上面が露出するまで前記高誘電率膜および前記メタル電極材料層を研磨し、前記第3領域に前記メタル電極材料層を含む第1メタルゲート電極を形成する工程と、
を有し、
前記(e)工程におけるエッチバックおよび前記(h)工程における研磨では、前記第1、第2ゲート電極の上面を前記層間絶縁膜から露出させず、前記第3領域における前記層間絶縁膜の上面の高さを、前記第2領域における前記層間絶縁膜の上面の高さよりも低く形成することを特徴とする半導体装置の製造方法。
【請求項9】
前記(a)工程では、上部に第2キャップ膜を備えた前記第1ゲート電極を形成し、
前記(e)工程では、前記第1領域における前記層間絶縁膜の上面および前記第2キャップ膜を、前記第1ゲート電極の上面が露出するまでエッチバックし、
前記(f)工程では、前記第1ゲート電極を除去し、
前記(h)工程では、前記第1領域に形成された前記層間絶縁膜の上面が露出するまで前記高誘電率膜および前記メタル電極材料層を研磨し、前記第1領域に前記メタル電極材料層を含む第2メタルゲート電極を形成し、
前記(e)工程におけるエッチバックおよび前記(h)工程における研磨では、前記第2ゲート電極の上面を前記層間絶縁膜から露出させず、前記第1領域における前記層間絶縁膜の上面の高さを、前記第1MISHETの形成領域における前記層間絶縁膜の上面の高さよりも低く形成することを特徴とする請求項8記載の半導体装置の製造方法。
【請求項10】
前記(f)工程の後であって前記(g)工程の前に、前記第3ゲート絶縁膜を除去し、前記第3領域において露出した前記半導体基板の主面に第4ゲート絶縁膜を形成することを特徴とする請求項8記載の半導体装置の製造方法。
【請求項11】
前記(a)工程において、前記電荷保持膜と前記第1ゲート電極との間にトップ絶縁膜を形成し、前記(f)工程の後であって前記(e)工程の前に、前記トップ絶縁膜を除去することを特徴とする請求項9記載の半導体装置の製造方法。
【請求項12】
前記(a)、(b)および(c)工程の後であって前記(d)工程の前に、前記第1ゲート電極、第1、第2、第3ソース領域、第1、第2および第3ドレイン領域の上面にシリサイドを形成し、前記第2ゲート電極の上面または前記第1および第2ゲート電極のそれぞれの上面にシリサイドを形成することを特徴とする請求項8記載の半導体装置の製造方法。
【請求項13】
半導体基板の主面の第1領域に形成された不揮発性メモリと、前記半導体基板の主面の第2領域に形成された第1MISFETと、前記半導体基板の主面の第3領域に形成され、かつ前記第1MISFETよりも低電圧で動作する第2MISFETとを有する半導体装置の製造方法であって、
(a)上部に第1キャップ膜を有する第1ゲート電極を、前記第1領域の半導体基板の主面上に電位障壁膜および前記電位障壁膜上に形成された電荷保持膜を含む第1ダミーゲート絶縁膜を介して形成し、前記第1領域の前記半導体基板の主面に第1ソース領域および第1ドレイン領域を形成する工程と、
(b)上部に第2キャップ膜を有する第2ダミーゲート電極を、前記第2領域の前記半導体基板の主面上に第2ゲート絶縁膜を介して形成し、前記第2領域の前記半導体基板の主面に第2ソース領域および第2ドレイン領域を形成する工程と、
(c)上部に第3キャップ膜を有する第3ダミーゲート電極を、前記第3領域の前記半導体基板の主面上に第3ゲート絶縁膜を介して形成し、前記第3領域の前記半導体基板の主面に第3ソース領域および第3ドレイン領域を形成する工程と、
(d)前記(a)、(b)および(c)工程の後、前記不揮発性メモリ、前記第1MISFETおよび前記第2MISFETのそれぞれの形成領域の前記半導体基板の主面上に、前記第1、第2および第3ダミーゲート電極を覆うように層間絶縁膜を形成する工程と、
(e)前記(d)工程の後、前記層間絶縁膜の上面、前記第1、第2、および第3キャップ膜を、前記第1、第2および第3ダミーゲート電極の上面が露出するまでエッチバックする工程と、
(f)前記(e)工程の後、前記第1、第2および第3ダミーゲート電極を除去する工程と、
(g)前記(f)工程の後、前記半導体基板の主面上に前記第2ゲート絶縁膜よりも誘電率の高い高誘電率膜を堆積した後、前記高誘電率膜上にメタル電極材料層を堆積する工程と、
(h)前記(g)工程の後、前記層間絶縁膜の上面が露出するまで前記高誘電率膜および前記メタル電極材料層を研磨し、前記不揮発性メモリ、前記第1および第3領域のそれぞれに前記メタル電極材料層を含む第1、第2および第3メタルゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項14】
前記(f)工程の後であって前記(g)工程の前に、前記第3ゲート絶縁膜を除去し、前記第3領域において露出した前記半導体基板の主面に第4ゲート絶縁膜を形成することを特徴とする請求項13記載の半導体装置の製造方法。
【請求項15】
前記(a)工程において、前記電荷保持膜の上面に接するトップ絶縁膜を形成し、前記(f)工程の後であって前記(g)工程の前に、前記トップ絶縁膜を除去することを特徴とする請求項13記載の半導体装置の製造方法。
【請求項16】
前記(a)、(b)および(c)工程の後であって前記(d)工程の前に、前記第1ゲート電極、第1、第2、第3ソース領域、第1、第2および第3ドレイン領域の上面にシリサイドを形成することを特徴とする請求項13記載の半導体装置の製造方法。
【請求項17】
半導体基板の主面の第1領域に形成された不揮発性メモリと、前記半導体基板の主面の第2領域に形成された第1MISFETと、前記半導体基板の主面の第3領域に形成され、かつ前記第1MISFETよりも低電圧で動作する第2MISFETとを有する半導体装置の製造方法であって、
(a)前記第1領域の半導体基板の主面上に、電位障壁膜および前記電位障壁膜上に形成された電荷保持膜を含む第1ゲート絶縁膜を介して第1ゲート電極を形成し、前記第1領域の前記半導体基板の主面に第1ソース領域および第1ドレイン領域を形成する工程と、
(b)前記第2領域の前記半導体基板の主面上に第2ゲート絶縁膜を介して第2ゲート電極を形成し、前記第2領域の前記半導体基板の主面に第2ソース領域および第2ドレイン領域を形成する工程と、
(c)上部にキャップ膜を有し、少なくとも二層の導電膜を含むダミーゲート電極を、前記第3領域の前記半導体基板の主面上に第3ゲート絶縁膜を介して形成し、前記第3領域の前記半導体基板の主面に第3ソース領域および第3ドレイン領域を形成する工程と、
(d)前記(a)、(b)および(c)工程の後、前記不揮発性メモリ、前記第1MISFETおよび前記第2MISFETのそれぞれの形成領域の前記半導体基板の主面上に、前記第1、第2MISFETおよび前記ダミーゲート電極を覆うように層間絶縁膜を形成する工程と、
(e)前記(d)工程の後、前記層間絶縁膜の上面および前記キャップ膜を、前記ダミーゲート電極の上面が露出するまで研磨する工程と、
(f)前記(e)工程の後、前記ダミーゲート電極を除去する工程と、
(g)前記(f)工程の後、前記半導体基板の主面上に前記第2ゲート絶縁膜よりも誘電率の高い高誘電率膜を堆積した後、前記高誘電率膜上にメタル電極材料層を堆積する工程と、
(h)前記(g)工程の後、前記層間絶縁膜の上面が露出するまで前記高誘電率膜および前記メタル電極材料層を研磨し、前記第3領域に前記メタル電極材料層を含むメタルゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項18】
前記(f)工程の後であって前記(g)工程の前に、前記第3ゲート絶縁膜を除去し、前記第3領域において露出した前記半導体基板の主面に第4ゲート絶縁膜を形成することを特徴とする請求項17記載の半導体装置の製造方法。
【請求項19】
前記(a)、(b)および(c)工程の後であって前記(d)工程の前に、前記第1、第2ゲート電極、前記第1、第2、第3ソース領域、第1、第2および第3ドレイン領域のそれぞれの上面にシリサイドを形成することを特徴とする請求項17記載の半導体装置の製造方法。
【請求項20】
前記(c)工程では、前記二層の導電膜の間に酸化シリコン膜を形成し、前記(f)工程において、前記酸化シリコン膜を除去することを特徴とする請求項17記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
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【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【公開番号】特開2011−49282(P2011−49282A)
【公開日】平成23年3月10日(2011.3.10)
【国際特許分類】
【出願番号】特願2009−195360(P2009−195360)
【出願日】平成21年8月26日(2009.8.26)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成23年3月10日(2011.3.10)
【国際特許分類】
【出願日】平成21年8月26日(2009.8.26)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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