基板構造物の製造方法及び半導体装置の製造方法
【課題】製造工程を増加させることなく、基板構造物及び半導体装置の反りを調整することのできる基板構造物の製造方法、及び半導体装置の製造方法を提供する。
【解決手段】半導体基板11の裏面11b側から半導体基板11に、貫通電極接続用配線パターン38を露出する貫通孔15を形成し、次いで、半導体基板11の裏面11b及び貫通孔15を覆うと共に、第1及び第2のシード層78,79により構成された裏面シード層16を形成し、次いで、第1のシード層78が形成された貫通孔15に、めっき法により貫通電極17を形成し、次いで、第1のシード層78と、貫通電極17が形成されていない第2のシード層79とを絶縁するように、エッチングにより、第1のシード層78の周囲に位置する部分の裏面シード層16を除去して、反り調整部材として機能する第2のシード層79を残す。
【解決手段】半導体基板11の裏面11b側から半導体基板11に、貫通電極接続用配線パターン38を露出する貫通孔15を形成し、次いで、半導体基板11の裏面11b及び貫通孔15を覆うと共に、第1及び第2のシード層78,79により構成された裏面シード層16を形成し、次いで、第1のシード層78が形成された貫通孔15に、めっき法により貫通電極17を形成し、次いで、第1のシード層78と、貫通電極17が形成されていない第2のシード層79とを絶縁するように、エッチングにより、第1のシード層78の周囲に位置する部分の裏面シード層16を除去して、反り調整部材として機能する第2のシード層79を残す。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、基板構造物の反りを調整可能な基板構造物の製造方法、及び半導体装置の反りを調整可能な半導体装置の製造方法に関する。
【背景技術】
【0002】
従来、基板を貫通する貫通電極(裏面電極)を備えた基板構造物としては、例えば、基板の表面に積層された複数の絶縁層(例えば、樹脂層)、及び複数の絶縁層に形成された配線パターンを有する配線基板や、基板である半導体基板の表面に半導体集積回路が形成された半導体装置(具体的には、半導体チップ)等がある。
このような半導体装置は、半導体集積回路と電気的に接続されると共に、貫通電極と電気的に接続された表面電極を有しており、表面電極及び貫通電極の端部には、半導体装置の上方又は下方に配置される基板構造物(例えば、配線基板や他の半導体装置等)が実装される。
【0003】
上記構成とされた半導体装置では、半導体基板の表面のみに半導体集積回路が形成されているため、半導体集積回路を構成する複数の絶縁層及び配線パターンと半導体基板との内部応力の差や熱膨張係数の差により、半導体装置に反りが発生してしまう。
特に、半導体装置の厚さ方向に対して半導体装置を小型化する場合(言い換えれば、半導体基板を薄板化(例えば、50nm)する場合)、半導体装置に反りが発生しやすい。
【0004】
このような反りが発生した半導体装置に、配線基板や他の半導体装置等の基板構造物を実装する場合、半導体装置と基板構造物との間の電気的接続信頼性が低下してしまう。
【0005】
上記半導体装置の反りを低減するために、特許文献1では、半導体ウエハの表面に複数の半導体集積回路を形成した後、半導体基板を薄板化し、その後、別途反り低減部材を形成する工程を設けることで、半導体基板の裏面を覆う反り低減部材である金属層を形成している。
また、特許文献2では、別途反り低減部材を形成する工程を設けることで、半導体基板の裏面を覆う反り低減部材である絶縁層を形成することで、半導体装置の反りを低減させている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2005−158929号公報
【特許文献2】特開2005−310817号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、上述した従来の半導体装置では、半導体基板の裏面に、反り低減部材である金属層又は絶縁層を形成する工程を別途設ける必要があるため、工程数が増加して煩雑になってしまうという問題があった。
なお、上記製造コストの増加の問題は、例えば、基板として樹脂基板(例えば、ガラスエポキシ基板)やセラミック基板を備えた配線基板に、上記反り低減部材である金属層又は絶縁層を形成した場合にも発生する。
また、基板の裏面側に貫通電極ではない電極を備えた配線基板においても、従来の半導体装置と同様な問題が発生する。
【課題を解決するための手段】
【0008】
本発明の一観点によれば、基板の裏面を覆うシード層を形成するシード層形成工程と、前記シード層に、めっき法により裏面電極を形成する電極形成工程と、前記シード層を選択的に除去することにより、前記裏面電極が形成された第1の部分と、前記裏面電極が形成されていない第2の部分とに前記シード層を分離すると共に、前記第2の部分の少なくとも一部を残すシード層除去工程と、を含むことを特徴とする基板構造物の製造方法が提供される。
【発明の効果】
【0009】
本発明の基板の製造方法によれば、めっき法により裏面電極を形成する際の給電層となるシード層のうち、従来、除去していた第2の部分のシード層を基板の裏面に残すことで、基板構造物の製造工程を増加させることなく、基板構造物の反り調整する反り調整部材(この場合、第2の部分のシード層)を形成することが可能となる。これにより、基板構造物の製造工程数を増加させることなく、簡便な手段で基板構造物の反りを調整することができる。
これにより、例えば、基板構造物(例えば、半導体装置)の厚さ方向(上下方向)に配置され、反りの小さい他の基板構造物(例えば、他の半導体装置や配線基板等)と基板構造物とを電気的に接続する際、第2の部分のシード層により基板構造物の反りを小さくすることで、他の基板構造物との間の電気的接続信頼性を向上させることができる。
また、基板構造物の厚さ方向に配置された他の基板構造物の反りが大きい場合には、製造途中の基板構造物の搬送が行える範囲内で、第2の部分のシード層により、基板構造物と接続される他の基板構造物に対応した反りを基板構造物に発生させることで、基板構造物と他の基板構造物との間の電気的接続信頼性を向上させることができる。
【図面の簡単な説明】
【0010】
【図1】本発明の実施の形態に係る基板構造物である半導体装置の模式要部断面図である。
【図2】開口部を有していないシート状パターンとされた第2のシード層を部分的に示す平面図である。
【図3】網目形状とされた第2のシード層を部分的に示す平面図である。
【図4】複数の裏面電極を囲むように配置された第2のシード層を部分的に示す平面図である。
【図5】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その1)である。
【図6】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その2)である。
【図7】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その3)である。
【図8】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その4)である。
【図9】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その5)である。
【図10】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その6)である。
【図11】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その7)である。
【図12】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その8)である。
【図13】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その9)である。
【図14】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その10)である。
【図15】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その11)である。
【図16】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その12)である。
【図17】網目形状とされた第2のシード層の形成方法を説明するための断面図(その1)である。
【図18】網目形状とされた第2のシード層の形成方法を説明するための断面図(その2)である。
【図19】網目形状とされた第2のシード層の形成方法を説明するための断面図(その3)である。
【図20】本発明の第2の実施の形態の基板構造物である半導体装置の模式要部断面図である。
【図21】第2のシード層上に配置されためっき膜の形成方法を説明するための断面図(その1)である。
【図22】第2のシード層上に配置されためっき膜の形成方法を説明するための断面図(その2)である。
【図23】本発明の第3の実施の形態に係る基板構造物である半導体装置の模式要部断面図である。
【図24】第2のシード層上に部分的に配置されるめっき膜の形成方法を説明するための断面図である。
【発明を実施するための形態】
【0011】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【0012】
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る基板構造物である半導体装置の模式要部断面図である。なお、図1では、半導体装置10の一例としてDRAM(Dynamic Random Access Memory)の模式要部断面図を示す。
図1を参照するに、本実施の形態の基板構造物である半導体装置10は、基板である半導体基板11と、構造体である半導体集積回路12と、円筒状絶縁材13と、絶縁層14と、貫通孔15と、裏面シード層16と、裏面電極である貫通電極17と、めっき層18とを有する。
半導体基板11は、薄板化された基板である。半導体基板11としては、例えば、厚さが50nmとされたシリコン基板を用いることができる。
【0013】
半導体集積回路12は、メモリ回路が形成されるメモリ回路形成領域Aと、周辺回路が形成される周辺回路形成領域Bと、素子分離領域21と、半導体基板11の表面11aに形成されたゲート酸化膜(図示せず)と、ゲート電極22,23と、サイドウォール25と、不純物拡散層27と、第1の絶縁層28と、セルフアラインコンタクト31と、ビット線コンタクト32と、コンタクトプラグ33,47,48と、第2の絶縁層34と、ビット線35と、第1の配線37と、配線パターンである貫通電極接続用配線パターン38と、容量コンタクト39と、ストッパー層41と、第3の絶縁層42と、キャパシタ44と、第4の絶縁膜45と、ビア46,56,57,62,63と、第2の配線51〜53と、第5の絶縁膜55と、第3の配線58,59と、第6の絶縁膜61と、第4の配線65,66と、第1の保護膜68と、第2の保護膜69と、表面電極71とを有する。
【0014】
素子分離領域21は、半導体基板11の表面11a側に位置する半導体基板11に内設されている。素子分離領域21は、絶縁膜(SiO2膜)が溝に埋め込まれた構成とされている。
ゲート電極22は、メモリ回路形成領域Aに対応する部分の半導体基板11の表面11aに設けられたゲート絶縁膜(図示せず)上に形成されている。ゲート電極22は、例えば、半導体基板11の表面11a側に形成された溝を充填するポリシリコン膜と、タングステン膜とが順次積層された構成とされている。
ゲート電極23は、メモリ回路形成領域Aに対応する部分の半導体基板11の表面11aに配置されたゲート絶縁膜(図示せず)上に形成されている。ゲート電極23は、例えば、ポリシリコン膜と、タングステン膜とが順次積層された構成とすることができる。
【0015】
サイドウォール25は、ゲート電極22,23の側面及び上面を覆うように設けられている。サイドウォール25としては、例えば、SiN膜を用いることができる。不純物拡散層27は、メモリ回路形成領域Aに対応する部分の半導体基板11の表面11a側に形成されている。
第1の絶縁層28は、サイドウォール25を覆うように、半導体基板11の表面11aに設けられている。第1の絶縁層28としては、例えば、SiO2膜を用いることができる。
【0016】
セルフアラインコンタクト31は、不純物拡散層27上に位置する部分の第1の絶縁層28を貫通するように設けられている。セルフアラインコンタクト31は、不純物拡散層27と電気的に接続されている。
ビット線コンタクト32は、セルフアラインコンタクト31上に配置されており、第1の絶縁層28に内設されている。コンタクトプラグ33は、不純物拡散層27上に形成された第1の絶縁層28を貫通するように設けられている。
第2の絶縁層34は、第1の絶縁層28上に積層されている。第2の絶縁層34としては、例えば、SiO2膜を用いることができる。
【0017】
ビット線35は、ビット線コンタクト32上に配置されており、第2の絶縁層34に内設されている。第1の配線37は、コンタクトプラグ33上に配置されており、コンタクトプラグ33を介して、不純物拡散層27と電気的に接続されている。
貫通電極接続用配線パターン38は、第1の絶縁層28上に設けられている。貫通電極接続用配線パターン38は、貫通電極17の一方の端部が接続されるパッド部75を有する。パッド部75は、周辺回路形成領域Bのうち、貫通電極17の形成領域に対応する部分の第1の絶縁層28上に設けられている。
【0018】
容量コンタクト39は、ビット線コンタクト32が形成されていないセルフアラインコンタクト31上に位置する部分の第1及び第2の絶縁層28,34を貫通するように設けられている。
ストッパー膜41は、第2の絶縁層34上に設けられている。ストッパー膜41は、エッチングにより、第3の絶縁層42にキャパシタ44を配置するための貫通孔76を形成する際のストッパーとなる膜である。ストッパー膜41としては、例えば、SiN膜を用いることができる。
第3の絶縁層42は、ストッパー膜41上に配置されており、容量コンタクト39を露出する貫通孔76を有する。貫通孔76は、容量コンタクト39を露出するように形成されている。第3の絶縁層42としては、例えば、SiO2膜を用いることができる。
【0019】
キャパシタ44は、貫通孔76に形成された下部電極と、下部電極が形成された溝を充填する容量絶縁膜と、第3の絶縁層42上に形成された上部電極とを有する。上部電極は、複数の貫通孔76に設けられた下部電極及び容量絶縁膜と接触している。上部電極は、複数の下部電極に対して共通の電極である。キャパシタ44で保持されるデータは、ワード線として機能するゲート電極22の活性化に伴い、不純物拡散層27と、セルフアラインコンタクト31、ビット線コンタクト32、及び容量コンタクト39を介して、ビット線35に読み出される。
第4の絶縁層45は、上部電極を覆うように、第3の絶縁層42上に設けられている。
ビア46は、上部電極上に配置された第4の絶縁層45を貫通するように設けられている。
【0020】
コンタクトプラグ47は、第1の配線37上に設けられており、ストッパー層41、第3の絶縁層42、及び第4の絶縁膜45を貫通している。コンタクトプラグ48は、パッド部75上に設けられており、ストッパー層41、第3の絶縁層42、及び第4の絶縁膜45を貫通している。
第2の配線51〜53は、第4の絶縁層45上に設けられている。第2の配線51は、ビア46を介して、上部電極と接続されている。第2の配線51は、上部電極に所定の電位を供給するための配線である。
第2の配線52は、コンタクトプラグ47を介して、第1の配線37と電気的に接続されている。第2の配線53は、コンタクトプラグ48を介して、貫通電極接続用配線パターン38と電気的に接続されている。
【0021】
第5の絶縁層55は、第2の配線51〜53を覆うように、第4の絶縁膜45上に設けられている。
ビア56は、第2の配線52上に位置する部分の第5の絶縁層55を貫通するように設けられている。ビア56は、メモリ回路形成領域Aに配置されている。ビア57は、第2の配線53上に位置する部分の第5の絶縁層55を貫通するように設けられている。ビア57は、周辺回路形成領域Bに配置されている。
第3の配線58,59は、第5の絶縁層55上に設けられている。第3の配線58は、ビア56と接続されている。第3の配線59は、ビア57と接続されている。
【0022】
第6の絶縁膜61は、第3の配線58,59を覆うように、第5の絶縁層55上に設けられている。
ビア62は、第6の絶縁膜61を貫通するように、第3の配線58上に設けられている。ビア63は、第6の絶縁膜61を貫通するように、第3の配線59上に設けられている。
【0023】
第4の配線65,66は、第6の絶縁膜61上に設けられている。第4の配線65は、ビア62と接続されている。第4の配線66は、ビア63と接続されている。第4の配線66は、ビア63を介して、貫通電極接続用配線パターン38と電気的に接続されている。
第1の保護膜68は、最上層の配線である第4の配線65,66を覆うように、第6の絶縁膜61上に設けられている。第1の保護膜68には、表面電極71を形成するための開口部が形成されている。この開口部は、第4の配線66を露出している。第1の保護膜68としては、例えば、SiON膜を用いることができる。
第2の保護膜69は、第1の保護膜68上に設けられており、表面電極71を形成するための開口部が形成されている。第2の保護膜69としては、例えば、ポリイミド膜を用いることができる。
【0024】
表面電極71は、第1の保護膜68に形成された開口部、及び第1の保護膜68上に設けられている。表面電極71は、例えば、第1の保護膜68に形成された開口部及び第1の保護膜68上に設けられた導電膜(例えば、Cuめっき膜等)と、該導電膜上に形成されたはんだとにより構成することができる。
【0025】
円筒状絶縁材13は、貫通電極17を囲むように、周辺回路形成領域Bに対応する部分の半導体基板11に設けられている。円筒状絶縁材13は、半導体基板11を貫通するように形成されている。円筒状絶縁材13は、貫通電極17とメモリ回路形成領域Aに対応する部分の半導体基板11とを電気的に絶縁するためのものである。円筒状絶縁材13は、例えば、SiN膜及びSiO2膜により構成することができる。
【0026】
絶縁層14は、半導体基板11の裏面11bを覆うように設けられている。絶縁層14は、裏面シード層16と半導体基板11との間を絶縁するための層である。
貫通孔15は、パッド部75と対向する部分の第1の絶縁層28、半導体基板11、及び絶縁層14を貫通するように形成されている。
【0027】
裏面シード層16は、電解めっき法により貫通電極17を形成する際の給電層である。裏面シード層16は、貫通電極17に覆われた第1のシード層78と、第1のシード層78と電気的に絶縁された第2のシード層79とを有する。
第1のシード層78とは、裏面電極17が形成された第1の部分のシード層16のことである。また、第2のシード層79とは、裏面電極17が形成されていない第2の部分のシード層16のことである。
第1及び第2のシード層78,79は、貫通電極17形成時においては一体的に構成されており、電気的に接続されている。第2のシード層79は、従来の半導体装置の製造工程では除去される導電層であり、本実施の形態では、半導体装置10の反りを調整する反り調整部材として機能する導電層である。
【0028】
このように、半導体基板11の裏面11b側(言い換えれば、複数の絶縁層や配線パターン等が形成されていない側)に、第2のシード層79を設けることで、半導体装置10の反りを調整することができる。
具体的には、例えば、半導体集積回路12と半導体基板11との内部応力の差及び熱膨張係数の差により、半導体装置10に反りが発生した場合、第2のシード層78により、半導体装置10に反りを低減することができる(言い換えれば、半導体装置10に発生する応力を打ち消すことができる)。
また、例えば、第2のシード層78により、半導体装置10の厚さ方向(上下方向)に配置され、半導体装置10に実装される他の基板構造物(具体的には、配線基板や他の半導体装置)の反りと同様な反りを半導体装置10に発生させて、半導体装置10と他の基板構造物との電気的接続信頼性を向上させることができる。
【0029】
第2のシード層79の厚さ及び形状は、上記目的(具体的には、半導体装置10の反りを低減させるか、或いは、他の基板構造物の反りと同様な反り(他の基板構造物に対応する反り)を半導体装置10に発生させるか)を考慮して決定するとよい。
第2のシード層79を設けることは、特に、半導体基板11が薄板化(例えば、50μm)された半導体装置10(言い換えれば、反りの発生しやすい半導体装置)に有効である。
【0030】
図2は、開口部を有していないシート状パターンとされた第2のシード層を部分的に示す平面図である。図2において、図1に示す半導体装置10と同一構成部分には同一符号を付す。また、図2では、説明の便宜上、めっき層18の図示を省略する。
図2に示すように、第2のシード層79は、例えば、後述するシード層除去工程(図15参照)において、第1のシード層78の周囲に位置する部分の裏面シード層16よりも外側に位置する部分の第2のシード層79を全面残すことで、第2のシード層79の形状を、開口部を有していない1枚のシート状のパターン(以下、「シート状パターン」という)にしてもよい。
【0031】
このように、第2のシード層79をシート状パターンとすることで、絶縁層14の面を覆う第2のシード層79の面積を大きくすることが可能となるので、第2のシード層79が半導体装置10の反りに及ぼす影響を大きくすることができる。
具体的には、例えば、第2のシード層79が形成されていない状態で半導体装置10が半導体基板11の表面11a側に凸んだ反りを有している場合、第2のシード層79をシート状パターンとすることで、半導体装置10の反りを低減する効果を大きくすることができる。
また、半導体装置10が実装される他の基板構造物の反りに対応するように、半導体装置10を半導体基板11の裏面11b側に凸んだ形状にすることもできる。
【0032】
図3は、網目形状とされた第2のシード層を部分的に示す平面図である。図3において、図1に示す半導体装置10と同一構成部分には同一符号を付す。また、図3では、説明の便宜上、めっき層18の図示を省略する。
図3に示すように、第2のシード層79は、例えば、平面視した状態において網目形状にしてもよい。
このように、第2のシード層79を網目形状とすることにより、絶縁層14の面を覆う第2のシード層79の面積を調整(具体的には、第2のシード層79がシート状パターンの場合と比較して、第2のシード層79の面積が小さくなるように調整)することが可能となるので、第2のシード層79が半導体装置10に及ぼす影響を小さくすることができる。このため、半導体装置10の反り量を細かく調整することができる。
【0033】
この場合も、半導体装置10が実装される他の基板構造物の反りに対応するように、半導体装置10の反り量を調整することが可能である。
なお、第2のシード層79の形状は、絶縁層14上に形成される第2のシード層79の面積を調整可能な形状であればよく、上記網目形状に限定されない。また、半導体装置10の反りが大きい部分と、半導体装置10の反りが小さい部分とで、第2のシード層79の面積を異ならせてもよい(言い換えれば、第2のシード層79の網目の大きさを異ならせてもよい。)。
【0034】
図4は、複数の裏面電極を囲むように配置された第2のシード層を部分的に示す平面図である。図4では、説明の便宜上、めっき層18の図示を省略する。
図4において、図1に示す半導体装置10と同一構成部分には同一符号を付す。
図4に示すように、複数の裏面電極17が密集して存在する場合には、複数の裏面電極17を囲むように、第2のシード層79を配置してもよく、この場合、図2に示すシート状パターンの第2のシード層79と同様な効果を得ることができる。
また、図4に示すシート状パターンとされた第2のシード層79の形状を、図3に示す網目形状にしてもよい。
【0035】
また、図3及び図4に示す第2のシード層79において、第2のシード層79の厚さを調整することで、半導体装置10の反り量を調整してもよい。具体的には、第2のシード層79の厚さを薄くすることで、網目形状とされた第2のシード層79と同様な効果を得ることができる。
また、図3及び図4に示す第2のシード層79において、第2のシード層79の厚さを厚くすることで、第2のシード層79が半導体装置10に及ぼす影響を大きくすることができる。
【0036】
図5〜図16は、本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図である。図5〜図16は、図1に示す半導体装置10の断面に対応している。図5〜図16において、図1に示す半導体装置10と同一構成部分には同一符号を付す。
【0037】
次いで、図5〜図16を参照して、第1の実施の形態の基板構造物である半導体装置10の製造方法について説明する。
始めに、図5に示す工程では、薄板化されていない半導体基板11を準備し、半導体基板11の表面11a側から溝を形成し、この溝にSiN膜とSiO2膜を埋め込むことで、円筒状絶縁材13を形成する。半導体基板11としては、例えば、複数の半導体装置10が形成される半導体装置形成領域を複数有する半導体基板(例えば、シリコンウエハ)を用いることができる。以下の工程では、半導体装置形成領域を複数有する半導体基板11に、半導体装置10を製造する場合を例に挙げて説明する。
また、図5に示す段階では、円筒状絶縁材13は、半導体基板11を貫通しておらず、後述する薄板化工程(図9参照)において、半導体基板11を薄板化することで、円筒状絶縁材13は半導体基板11を貫通する。
【0038】
次いで、STI(Shallow Trench Isolation)法により素子分離領域21を形成し、また、ゲート電極22の一部が形成される溝を半導体基板11に形成し、半導体基板11の表面11aを覆うゲート酸化膜(図示せず)を形成する。次いで、図示していないウェル領域を形成した後、ポリシリコン膜及びタングステン膜よりなるゲート電極22,23を形成し、その後、ゲート電極22,23を覆うサイドウォール25を形成する。
【0039】
次いで、イオン注入により不純物拡散層27を形成し、その後、半導体基板11の表面11aに第1の絶縁層28を形成する。次いで、セルフアラインコンタクト31を形成し、その後、ビット線コンタクト32及びコンタクトプラグ33を形成する。次いで、ビット線35、第1の配線37、及び貫通電極接続用配線パターン38を形成し、その後、第2の絶縁層34を形成する。
次いで、ストッパー層41と、第3の絶縁層42とを順次形成し、その後、ストッパー層41及び第3の絶縁層42をエッチングすることで貫通孔76を形成する。次いで、貫通孔76及び第3の絶縁層42上にキャパシタ44を形成する。
次いで、第3の絶縁層42上に第4の絶縁膜45を形成し、次いで、ビア46、コンタクトプラグ47,48、及び第2の配線51〜53を形成する。ビア46、コンタクトプラグ47,48、及び第2の配線51〜53は、一括形成してもよい。
次いで、第6の絶縁膜61を形成し、その後、ビア56,57及び第3の配線58,59を形成する。
【0040】
次いで、ビア62,63及び第4の配線65,66を形成し、その後、第4の配線65,66を覆うように、第1の保護膜68(例えば、SiON膜)と、第2の保護膜69(例えば、ポリイミド膜)とを順次形成する。次いで、開口部を有したレジスト膜(図示せず)をマスクとするエッチングにより、第1及び第2の保護膜68,69に表面電極71を配置するための開口部82を形成する。この際、開口部82は、第4の配線66を露出するように形成する。
【0041】
次いで、図6に示す工程では、第1及び第2の保護膜68,69に形成された開口部82、及び第2の保護膜69上を覆う表面シード層83を形成し、次いで、表面電極71の形成領域に対応する部分の表面シード層83を露出する開口部85を有しためっき用レジスト膜84を形成する。表面シード層83としては、例えば、Ti膜(厚さ150nm)と、Cu膜(厚さ300nm)とが順次積層されたものを用いることができる。
次いで、表面シード層83を給電層とする電解めっき法により、開口部85に露出された表面シード層83上に、表面電極71の母材となるめっき膜86(例えば、Cuめっき膜)と、はんだめっき膜87とを順次形成する。
【0042】
次いで、図7に示す工程では、図6に示すめっき用レジスト膜84、及び表面電極71に覆われていない部分の表面シード層83を除去し、その後、熱処理(例えば、240℃の温度で30秒間加熱)を行うことで、図6に示すはんだめっき膜87をリフローさせて、はんだバンプを形成することで、表面電極71が形成される。これにより、半導体基板11の表面11a側に複数の半導体集積回路12が製造される。なお、図1〜図7に示す工程が、構造体形成工程に相当する工程である。
【0043】
次いで、図8に示す工程では、図7に示す構造体の表面電極71側(半導体基板11と接触する側の反対側に位置する図7に示す構造体の面)に、接着剤89を介して、厚さ調整用基板91(例えば、ガラス基板)を貼り付けることで、後述する薄板化工程(図9参照)後の製造中の半導体装置10の厚さ(具体的には、図10に示す構造体の厚さ(厚さ調整用基板91を含む))が、薄板化工程前の製造中の半導体装置10の厚さ(具体的には、第2の保護膜69が設けられた部分の図7に示す構造体の厚さ)と同じになるようにする。
このように、厚さ調整用基板91を貼り付けることで、薄板化工程において、厚さ調整用基板91が補強板として機能するため、半導体基板11を精度良く薄板化することができると共に、薄板化工程の前後において製造途中の半導体装置10の厚さを同じにすることが可能となるので、薄板化工程後も薄板化工程前に使用した半導体製造装置(例えば、成膜装置、エッチング装置、及び洗浄装置等)を用いて加工を行うことができる。
【0044】
次いで、図9に示す工程では、図8に示す構造体の下側(半導体基板11の裏面11b側)から半導体基板11を研磨或いは研削することで、半導体基板11を薄板化(例えば、厚さ50μm)する。この際、半導体基板11は、円筒状絶縁材13の下端が露出するまで研磨或いは研削する。半導体基板11を薄板化は、例えば、バックサイドグラインダーを用いることができる。
次いで、薄板化された半導体基板11を備えた構造体の上下を反転させ(図9に示す状態)、その後、半導体基板11の裏面11bを覆う絶縁層14を形成する。絶縁層14としては、例えば、SiN膜を用いることができる。
次いで、絶縁層14上に、貫通孔15(図1参照)の形成領域に対応する部分に開口部94を有したエッチング用レジスト膜93を形成する。
【0045】
次いで、図10に示す工程では、図9に示すエッチング用レジスト膜93をマスクとするエッチング(例えば、異方性エッチング)により、パッド部75と対向する部分の半導体基板11、絶縁層14、及び第1の絶縁層28を除去することで、貫通孔15を形成する(貫通孔形成工程)。この際、貫通孔15は、パッド部75を露出するように形成する。その後、図9に示すエッチング用レジスト膜93を除去する。
【0046】
次いで、図11に示す工程では、スパッタ法により、絶縁層14上及び貫通孔15の内部を覆う裏面シード層16を形成する(シード層形成工程)。
この段階での裏面シード層16は、図11に示すように、図1に示す第1のシード層78(第1の部分のシード層16)と、図1に示す第2のシード層79(第2の部分のシード層16)とが一体的に構成されている。
裏面シード層16は、貫通電極17を電解めっき法により形成する際、給電層として使用する導電層である。なお、裏面シード層16は、スパッタ法以外の方法で形成してもよい。
【0047】
裏面シード層16としては、例えば、Ti膜(厚さが150nm)と、Cu膜(厚さが600nm)とを順次積層させた積層膜を用いることができる。
裏面シード層16の厚さは、目的(具体的には、半導体装置10の反りを半導体装置10が実装される他の基板構造物の反りに対応させるか、或いは、半導体装置10の反りを小さくするか)に応じて、適宜選択することができ、上記数値に限定されない。
なお、裏面シード層16の厚さを、電解めっき法により表面電極71を形成する際に使用するシード層の厚さよりも厚くすることで、表面電極71よりも体積の大きい貫通電極17をめっき膜でしっかりと埋め込むことができる。
【0048】
次いで、図12に示す工程では、裏面シード層16上に、貫通孔15に形成された裏面シード層16を露出する開口部96を有しためっき用レジスト膜95を形成する。開口部96は、図12に示す貫通孔15の上端よりも幅広形状にするとよい。このような形状とすることで、半導体装置10と他の基板構造物とを容易に接続することができる。
【0049】
次いで、図13に示す工程では、裏面シード層16を給電層とする電解めっき法により、開口部96に露出された部分の裏面シード層16上にめっき膜(例えば、Cuめっき膜)を析出成長させることで該めっき膜よりなる貫通電極17を形成し(電極形成工程)、その後、電解めっき法により、貫通電極17上にはんだめっき膜を析出成長させることで、該はんだめっき層18を形成する。その後、めっき用レジスト膜95を除去する。
【0050】
次いで、図14に示す工程では、裏面シード層16及びめっき層18上に、第1のシード層78と第2のシード層79との間に位置する部分の裏面シード層16(第1のシード層78の周囲に位置する部分の裏面シード層16)を露出する開口部99を有したエッチング用レジスト膜98を形成する。開口部99の形状は、例えば、平面視リング状とすることができる。
【0051】
次いで、図15に示す工程では、図14に示すエッチング用レジスト膜98をマスクとするエッチングにより、開口部99から露出された部分の裏面シード層16(第1のシード層78の周囲に位置する裏面シード層16)を除去することで、第1のシード層78と、半導体装置10の反りを調整するシート状パターンである第2のシード層79とを電気的に絶縁する(シード層除去工程)。
このシード層除去工程は、従来、裏面シード層16を給電層とする電解めっき法により、貫通電極17を形成後に、不要な裏面シード層16(具体的には、貫通電極17に覆われていない部分の裏面シード層16)を除去する工程に相当する工程であり、今回、新たに設けた工程ではない。
このように、電解めっき法により、貫通電極17を形成する際の給電層となる裏面シード層16のうち、従来、除去していた部分の裏面シード層16(具体的には、第2のシード層79)を残すことで、別途、半導体装置10の反り調整部材を形成する工程を設けることなく、反り調整部材である第2のシード層79を形成することが可能となる。
【0052】
次いで、図16に示す工程では、図15に示す構造体から接着剤89及び厚さ調整用基板91を除去する。
これにより、第2の保護膜69及び表面電極71が露出され、表面電極71に他の基板構造物(図示せず)が接続可能となると共に、半導体基板11に半導体装置10に相当する構造体が形成される。
ここで、半導体基板11として、複数の半導体装置10が形成可能な基板(例えば、シリコンウエハ)を用いた場合には、上記厚さ調整用基板91を除去した後に、図示していないダイシング装置を用いて半導体基板11を切断することで、半導体基板11に形成された複数の半導体装置10を個片化する。これにより、第1の実施の形態の半導体装置10が複数製造される。
【0053】
本実施の形態の半導体装置の製造方法によれば、貫通電極17を形成する際の給電層となる裏面シード層16のうち、従来、除去していた第2の部分の裏面シード層16(具体的には、第2のシード層79)を残し、第2の部分の裏面シード層16(具体的には、第2のシード層79)を半導体装置10の反り調整部材として用いることにより、別途、反り調整部材を形成する工程を設ける必要がない。そのため、半導体装置10の製造工程数を増加させることなく、簡便な手段で半導体装置10の反りを調整することができる。
【0054】
図17〜図19は、網目形状とされた第2のシード層の形成方法を説明するための断面図である。図17〜図19において、図14に示す構造体及び半導体装置10と同一構成部分には同一符号を付す。
【0055】
次に、図17〜図19を参照して、図3に示す網目形状とされた第2のシード層79の形成方法について説明する。
始めに、先に説明した図5〜図13に示す工程と同様な処理を行った後、図17に示す工程では、めっき用レジスト膜95が除去された裏面シード層16上に、開口部99,102とを有したエッチング用レジスト膜98を形成する。開口部99は、第1のシード層78と第2のシード層79との間に位置する部分の裏面シード層16を露出するように形成する。開口部102は、第2のシード層79のうち、除去したい部分の第2のシード層79を露出するように形成する。この段階では、第2のシード層79は、網目形状ではない。
【0056】
次いで、図18に示す工程では、開口部99,102を有したエッチング用レジスト膜98をマスクとするエッチングにより、第1のシード層78と第2のシード層79との間に位置する部分の裏面シード層16と、開口部102に露出された部分の第2のシード層79とを除去する(シード層除去工程)。
これにより、第1のシード層78と、第1のシード層78と電気的に絶縁され、図3に示す網目形状とされた第2のシード層79が形成される。
次いで、図19に示す工程では、図18に示すエッチング用レジスト膜98を除去する。
【0057】
このように、第1のシード層78と第2のシード層79との間に位置する部分の裏面シード層16をエッチングにより除去する際に使用するエッチング用レジスト膜98に、第2のシード層79の一部を露出する開口部102を形成し、開口部99,102を有したエッチング用レジスト膜98を介して、裏面シード層16をエッチングすることにより、別途第2のシード層79の形状を網目形状に加工するための工程を設けることなく、第2のシード層79を網目形状に加工することができる。言い換えれば、半導体装置10の製造コストを増加させることなく、網目形状とされた反り調整部材である第2のシード層79を形成することができる。
【0058】
(第2の実施の形態)
図20は、本発明の第2の実施の形態の基板構造物である半導体装置の模式要部断面図である。図20において、第1の実施の形態の半導体装置10と同一構成部分には、同一符号を付し、その説明を省略する。
【0059】
図20を参照するに、第2の実施の形態の基板構造物である半導体装置105は、シート状パターンとされた第2のシード層79にめっき膜106(例えば、Cuめっき膜)を設けた以外は、第1の半導体装置10と同様な構成とされている。
第2のシード層79に形成された部分のめっき膜106の厚さは、第2のシード層79と同一平面上に配置された部分の第1のシード層78に形成されためっき膜(貫通電極17を構成するめっき膜)の厚さと略等しい。
上記構成とされた半導体装置105では、第2のシード層79及びめっき膜106が、半導体装置105の反りを調整する反り調整部材として機能する。
【0060】
このように、半導体基板11の裏面11b側に、シート状パターンとされた第2のシード層79を覆うように、反り調整部材として機能するめっき膜106を設けることで、表面電極71側に大きく凸んだ形状とされた半導体装置105の反りを小さくすることができる。
また、めっき膜106の厚さを調整することで、表面電極71又はめっき層18を介して、半導体装置105と電気的に接続される他の基板構造物(図示せず)の反りに対応するように、半導体装置105の反りを調整することが可能となるので、半導体装置105と他の基板構造物との間の電気的接続信頼性を向上させることができる。
【0061】
図21及び図22は、第2のシード層上を覆うように形成されるめっき膜の形成方法を説明するための断面図である。図21及び図22において、先に説明した図11に示す構造体と同一構成部分には同一符号を付す。
【0062】
次に、図21及び図22を参照して、第2のシード層79上に配置されためっき膜106の形成方法について説明する。
始めに、第1の実施の形態で説明した図5〜図13に示す工程と同様な処理を行った後、図21に示す工程では、第1のシード層78と第2のシード層79との間に位置する部分の裏面シード層16を覆うように、貫通電極17の形成領域に対応する第1のシード層78を露出する開口部96を有し、かつ第2のシード層79の形成領域を露出するめっき用レジスト膜108を形成する。
【0063】
次いで、図22に示す工程では、裏面シード層16を給電層とする電解めっき法により、めっき用レジスト膜108から露出された第1及び第2のシード層78,79上に、めっき膜(例えば、Cuめっき膜)を析出成長させることで、第1のシード層78上に貫通孔15を充填するめっき膜よりなる貫通電極17を形成すると共に、第2のシード層79上にめっき膜106を形成する(電極形成工程)。つまり、めっき膜106と貫通電極17とを一括形成する。
【0064】
このように、電解めっき法により貫通電極17を形成する際に使用するめっき用レジスト膜108を、第1及び第2のシード層78,79間に位置する部分の裏面シード層16上のみを覆うように形成し、次いで、裏面シード層16を給電層とする電解めっき法により、第1及び第2のシード層78,79上にめっき膜を析出成長させて、貫通電極17とめっき膜106とを一括形成することで、めっき膜106を形成するための工程を別途設ける必要がなくなるため、半導体装置105の製造工程数を増加させることなく、簡便な手段で、半導体装置105の反り調整部材として機能するめっき膜106を形成することができる。
【0065】
本実施の形態の半導体装置105は、図22に示す電極形成工程において、めっき膜106と貫通電極17とを一括形成後、図22に示すめっき用レジスト膜108を除去し、次いで、第裏面シード層16上に、めっき膜106を覆うように、第1の実施の形態で説明した図13に示す開口部96を有しためっき用レジスト膜95を形成し、次いで、電解めっき法により、開口部96に露出された貫通電極17上にめっき層18を形成し、次いで、めっき用レジスト膜95を除去し、その後、第1の実施の形態で説明した図14〜図16に示す工程と同様な処理を行うことで製造できる。
【0066】
なお、本実施の形態の形態では、シート状パターンとされた第2のシード層79にめっき膜106を形成する場合を例に挙げて説明したが、第1の実施の形態で説明した図3に示す網目形状とされた第2のシード層79上を覆うように、めっき膜106を設けてもよい。
【0067】
(第3の実施の形態)
図23は、本発明の第3の実施の形態に係る基板構造物である半導体装置の模式要部断面図である。図23において、第2の実施の形態の半導体装置105と同一構成部分には、同一符号を付し、その説明を省略する。
図23を参照するに、第3の実施の形態の基板構造物である半導体装置110は、シート状パターンとされた第2のシード層79の一部にめっき膜106を設けた(言い換えれば、部分的にめっき膜106を設けた)以外は、第2の半導体装置105と同様な構成とされている。
【0068】
このように、シート状パターンとされた第2のシード層79に、反り調整部材として機能するめっき膜106を部分的に設けることにより、半導体装置110に発生する局所的な反りを低減することができる。
また、半導体装置110が実装される他の基板構造物(図示せず)の局所的な反りを、半導体装置110に反映させることが可能となるので、半導体装置110と他の基板構造物との間の電気的な接続信頼性を向上させることができる。
【0069】
図24は、第2のシード層上に部分的に配置されるめっき膜の形成方法を説明するための断面図である。図24において、第2の実施の形態で説明した図22に示す構造体と同一構成部分には同一符号を付す。
ここで、図24を参照して、第2のシード層79上に部分的に形成されるめっき膜106の形成方法について説明する。
【0070】
始めに、第1の実施の形態で説明した図5〜図13に示す工程と同様な処理を行った後、図24に示す工程では、裏面シード層16上に、貫通電極17の形成領域に対応する第1のシード層78を露出する開口部96、及びめっき膜106の形成領域に対応する部分の第2のシード層79を露出する開口部112を有しためっき用レジスト膜111を形成する。
次いで、裏面シード層16を給電層とする電解めっき法により、第1のシード層78上に貫通孔15を充填するめっき膜よりなる貫通電極17を形成すると共に、第2のシード層79上にめっき膜106を部分的に形成する(電極形成工程)。つまり、めっき膜106と貫通電極17とを一括形成する。
【0071】
このような方法により、第2のシード層79上にめっき膜106を形成することで、別途めっき膜106を形成する工程を設けることなく(言い換えれば、半導体装置110の製造コストを増加させることなく)、第2のシード層79上に、部分的にめっき膜106を形成すことができる。
【0072】
本実施の形態の半導体装置110は、図24に示す電極形成工程において、めっき膜106と貫通電極17とを一括形成後、図24に示すめっき用レジスト膜111を除去し、次いで、第裏面シード層16上に、めっき膜106を覆うように、第1の実施の形態の図13に示す開口部96を有しためっき用レジスト膜95を形成し、次いで、開口部96に露出された貫通電極17上に電解めっき法によりめっき層18を形成し、次いで、めっき用レジスト膜95を除去し、その後、第1の実施の形態で説明した図14〜図16に示す工程と同様な処理を行うことで製造できる。
【0073】
なお、本実施の形態の形態では、シート状パターンとされた第2のシード層79にめっき膜106を部分的に形成する場合を例に挙げて説明したが、第1の実施の形態で説明した図3に示す網目形状とされた第2のシード層79上に、めっき膜106を部分的に設けてもよい。
【0074】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
例えば、第1〜第3の実施の形態の半導体装置10,105,110では、半導体装置の一例としてDRAMを例に挙げて説明したが、第1及び第3の実施の形態で説明した反り調整部材である第2のシード層79及びめっき膜106は、DRAM以外の半導体記憶装置であるSRAM(Static Random Access Memory)、PRAM(Phase change RAM)、フラッシュメモリ等にも適用可能である。
【0075】
また、上記反り調整部材である第2のシード層79及びめっき膜106は、上記半導体記憶装置以外の半導体装置にも適用可能である。
また、第1〜第3の実施の形態では、基板本体として半導体基板11を備えた半導体装置10,105,110に、反り調整部材である第2のシード層79及びめっき膜106を適用した場合を例に挙げて説明したが、反り調整部材である第2のシード層79及びめっき膜106は、基板として樹脂基板(例えば、ガラスエポキシ基板)やセラミック基板等を用いた配線基板にも適用可能である。
【0076】
さらに、本発明は、基板の裏面側にめっき法により形成されるパッド状の電極(言い換えれば、貫通電極以外の電極)を備えた基板構造物にも適用可能である。言い換えれば、本発明は、基板の裏面側にめっき法により形成される導体を備えた基板構造物に適用可能である。
なお、基板構造物の基板は、半導体基板に限るものではなく、プリント基板や絶縁基板であってもよい。
【産業上の利用可能性】
【0077】
本発明は、反り量を調整する必要のある基板構造物の製造方法、及び半導体装置の製造方法に適用可能である。
【符号の説明】
【0078】
10,105,110…半導体装置、11…半導体基板、11a…表面、11b…裏面、12…半導体集積回路、13…円筒状絶縁材、14…絶縁層、15,76…貫通孔、16…裏面シード層、17…貫通電極、18…めっき層、21…素子分離領域、22,23…ゲート電極、25…サイドウォール、27…不純物拡散層、28…第1の絶縁層、31…セルフアラインコンタクト、32…ビット線コンタクト、33,47,48…コンタクトプラグ、34…第2の絶縁層、35…ビット線、37…第1の配線、38…貫通電極接続用配線パターン、39…容量コンタクト、41…ストッパー層、42…第3の絶縁層、44…キャパシタ、45…第4の絶縁膜、46,56,57,62,63…ビア、51〜53…第2の配線、55…第5の絶縁膜、58,59…第3の配線、61…第6の絶縁膜、65,66…第4の配線、68…第1の保護膜、69…第2の保護膜、71…表面電極、75…パッド部、78…第1のシード層、79…第2のシード層、82,85,94,96,99,102,112…開口部、83…表面シード層、84…めっき用レジスト膜、86…めっき膜、87…はんだめっき膜、89…接着剤、91…厚さ調整用基板、93,98…エッチング用レジスト膜、95,108,111…めっき用レジスト膜、A…メモリ回路形成領域、B…周辺回路形成領域
【技術分野】
【0001】
本発明は、基板構造物の反りを調整可能な基板構造物の製造方法、及び半導体装置の反りを調整可能な半導体装置の製造方法に関する。
【背景技術】
【0002】
従来、基板を貫通する貫通電極(裏面電極)を備えた基板構造物としては、例えば、基板の表面に積層された複数の絶縁層(例えば、樹脂層)、及び複数の絶縁層に形成された配線パターンを有する配線基板や、基板である半導体基板の表面に半導体集積回路が形成された半導体装置(具体的には、半導体チップ)等がある。
このような半導体装置は、半導体集積回路と電気的に接続されると共に、貫通電極と電気的に接続された表面電極を有しており、表面電極及び貫通電極の端部には、半導体装置の上方又は下方に配置される基板構造物(例えば、配線基板や他の半導体装置等)が実装される。
【0003】
上記構成とされた半導体装置では、半導体基板の表面のみに半導体集積回路が形成されているため、半導体集積回路を構成する複数の絶縁層及び配線パターンと半導体基板との内部応力の差や熱膨張係数の差により、半導体装置に反りが発生してしまう。
特に、半導体装置の厚さ方向に対して半導体装置を小型化する場合(言い換えれば、半導体基板を薄板化(例えば、50nm)する場合)、半導体装置に反りが発生しやすい。
【0004】
このような反りが発生した半導体装置に、配線基板や他の半導体装置等の基板構造物を実装する場合、半導体装置と基板構造物との間の電気的接続信頼性が低下してしまう。
【0005】
上記半導体装置の反りを低減するために、特許文献1では、半導体ウエハの表面に複数の半導体集積回路を形成した後、半導体基板を薄板化し、その後、別途反り低減部材を形成する工程を設けることで、半導体基板の裏面を覆う反り低減部材である金属層を形成している。
また、特許文献2では、別途反り低減部材を形成する工程を設けることで、半導体基板の裏面を覆う反り低減部材である絶縁層を形成することで、半導体装置の反りを低減させている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2005−158929号公報
【特許文献2】特開2005−310817号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、上述した従来の半導体装置では、半導体基板の裏面に、反り低減部材である金属層又は絶縁層を形成する工程を別途設ける必要があるため、工程数が増加して煩雑になってしまうという問題があった。
なお、上記製造コストの増加の問題は、例えば、基板として樹脂基板(例えば、ガラスエポキシ基板)やセラミック基板を備えた配線基板に、上記反り低減部材である金属層又は絶縁層を形成した場合にも発生する。
また、基板の裏面側に貫通電極ではない電極を備えた配線基板においても、従来の半導体装置と同様な問題が発生する。
【課題を解決するための手段】
【0008】
本発明の一観点によれば、基板の裏面を覆うシード層を形成するシード層形成工程と、前記シード層に、めっき法により裏面電極を形成する電極形成工程と、前記シード層を選択的に除去することにより、前記裏面電極が形成された第1の部分と、前記裏面電極が形成されていない第2の部分とに前記シード層を分離すると共に、前記第2の部分の少なくとも一部を残すシード層除去工程と、を含むことを特徴とする基板構造物の製造方法が提供される。
【発明の効果】
【0009】
本発明の基板の製造方法によれば、めっき法により裏面電極を形成する際の給電層となるシード層のうち、従来、除去していた第2の部分のシード層を基板の裏面に残すことで、基板構造物の製造工程を増加させることなく、基板構造物の反り調整する反り調整部材(この場合、第2の部分のシード層)を形成することが可能となる。これにより、基板構造物の製造工程数を増加させることなく、簡便な手段で基板構造物の反りを調整することができる。
これにより、例えば、基板構造物(例えば、半導体装置)の厚さ方向(上下方向)に配置され、反りの小さい他の基板構造物(例えば、他の半導体装置や配線基板等)と基板構造物とを電気的に接続する際、第2の部分のシード層により基板構造物の反りを小さくすることで、他の基板構造物との間の電気的接続信頼性を向上させることができる。
また、基板構造物の厚さ方向に配置された他の基板構造物の反りが大きい場合には、製造途中の基板構造物の搬送が行える範囲内で、第2の部分のシード層により、基板構造物と接続される他の基板構造物に対応した反りを基板構造物に発生させることで、基板構造物と他の基板構造物との間の電気的接続信頼性を向上させることができる。
【図面の簡単な説明】
【0010】
【図1】本発明の実施の形態に係る基板構造物である半導体装置の模式要部断面図である。
【図2】開口部を有していないシート状パターンとされた第2のシード層を部分的に示す平面図である。
【図3】網目形状とされた第2のシード層を部分的に示す平面図である。
【図4】複数の裏面電極を囲むように配置された第2のシード層を部分的に示す平面図である。
【図5】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その1)である。
【図6】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その2)である。
【図7】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その3)である。
【図8】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その4)である。
【図9】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その5)である。
【図10】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その6)である。
【図11】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その7)である。
【図12】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その8)である。
【図13】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その9)である。
【図14】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その10)である。
【図15】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その11)である。
【図16】本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図(その12)である。
【図17】網目形状とされた第2のシード層の形成方法を説明するための断面図(その1)である。
【図18】網目形状とされた第2のシード層の形成方法を説明するための断面図(その2)である。
【図19】網目形状とされた第2のシード層の形成方法を説明するための断面図(その3)である。
【図20】本発明の第2の実施の形態の基板構造物である半導体装置の模式要部断面図である。
【図21】第2のシード層上に配置されためっき膜の形成方法を説明するための断面図(その1)である。
【図22】第2のシード層上に配置されためっき膜の形成方法を説明するための断面図(その2)である。
【図23】本発明の第3の実施の形態に係る基板構造物である半導体装置の模式要部断面図である。
【図24】第2のシード層上に部分的に配置されるめっき膜の形成方法を説明するための断面図である。
【発明を実施するための形態】
【0011】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【0012】
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る基板構造物である半導体装置の模式要部断面図である。なお、図1では、半導体装置10の一例としてDRAM(Dynamic Random Access Memory)の模式要部断面図を示す。
図1を参照するに、本実施の形態の基板構造物である半導体装置10は、基板である半導体基板11と、構造体である半導体集積回路12と、円筒状絶縁材13と、絶縁層14と、貫通孔15と、裏面シード層16と、裏面電極である貫通電極17と、めっき層18とを有する。
半導体基板11は、薄板化された基板である。半導体基板11としては、例えば、厚さが50nmとされたシリコン基板を用いることができる。
【0013】
半導体集積回路12は、メモリ回路が形成されるメモリ回路形成領域Aと、周辺回路が形成される周辺回路形成領域Bと、素子分離領域21と、半導体基板11の表面11aに形成されたゲート酸化膜(図示せず)と、ゲート電極22,23と、サイドウォール25と、不純物拡散層27と、第1の絶縁層28と、セルフアラインコンタクト31と、ビット線コンタクト32と、コンタクトプラグ33,47,48と、第2の絶縁層34と、ビット線35と、第1の配線37と、配線パターンである貫通電極接続用配線パターン38と、容量コンタクト39と、ストッパー層41と、第3の絶縁層42と、キャパシタ44と、第4の絶縁膜45と、ビア46,56,57,62,63と、第2の配線51〜53と、第5の絶縁膜55と、第3の配線58,59と、第6の絶縁膜61と、第4の配線65,66と、第1の保護膜68と、第2の保護膜69と、表面電極71とを有する。
【0014】
素子分離領域21は、半導体基板11の表面11a側に位置する半導体基板11に内設されている。素子分離領域21は、絶縁膜(SiO2膜)が溝に埋め込まれた構成とされている。
ゲート電極22は、メモリ回路形成領域Aに対応する部分の半導体基板11の表面11aに設けられたゲート絶縁膜(図示せず)上に形成されている。ゲート電極22は、例えば、半導体基板11の表面11a側に形成された溝を充填するポリシリコン膜と、タングステン膜とが順次積層された構成とされている。
ゲート電極23は、メモリ回路形成領域Aに対応する部分の半導体基板11の表面11aに配置されたゲート絶縁膜(図示せず)上に形成されている。ゲート電極23は、例えば、ポリシリコン膜と、タングステン膜とが順次積層された構成とすることができる。
【0015】
サイドウォール25は、ゲート電極22,23の側面及び上面を覆うように設けられている。サイドウォール25としては、例えば、SiN膜を用いることができる。不純物拡散層27は、メモリ回路形成領域Aに対応する部分の半導体基板11の表面11a側に形成されている。
第1の絶縁層28は、サイドウォール25を覆うように、半導体基板11の表面11aに設けられている。第1の絶縁層28としては、例えば、SiO2膜を用いることができる。
【0016】
セルフアラインコンタクト31は、不純物拡散層27上に位置する部分の第1の絶縁層28を貫通するように設けられている。セルフアラインコンタクト31は、不純物拡散層27と電気的に接続されている。
ビット線コンタクト32は、セルフアラインコンタクト31上に配置されており、第1の絶縁層28に内設されている。コンタクトプラグ33は、不純物拡散層27上に形成された第1の絶縁層28を貫通するように設けられている。
第2の絶縁層34は、第1の絶縁層28上に積層されている。第2の絶縁層34としては、例えば、SiO2膜を用いることができる。
【0017】
ビット線35は、ビット線コンタクト32上に配置されており、第2の絶縁層34に内設されている。第1の配線37は、コンタクトプラグ33上に配置されており、コンタクトプラグ33を介して、不純物拡散層27と電気的に接続されている。
貫通電極接続用配線パターン38は、第1の絶縁層28上に設けられている。貫通電極接続用配線パターン38は、貫通電極17の一方の端部が接続されるパッド部75を有する。パッド部75は、周辺回路形成領域Bのうち、貫通電極17の形成領域に対応する部分の第1の絶縁層28上に設けられている。
【0018】
容量コンタクト39は、ビット線コンタクト32が形成されていないセルフアラインコンタクト31上に位置する部分の第1及び第2の絶縁層28,34を貫通するように設けられている。
ストッパー膜41は、第2の絶縁層34上に設けられている。ストッパー膜41は、エッチングにより、第3の絶縁層42にキャパシタ44を配置するための貫通孔76を形成する際のストッパーとなる膜である。ストッパー膜41としては、例えば、SiN膜を用いることができる。
第3の絶縁層42は、ストッパー膜41上に配置されており、容量コンタクト39を露出する貫通孔76を有する。貫通孔76は、容量コンタクト39を露出するように形成されている。第3の絶縁層42としては、例えば、SiO2膜を用いることができる。
【0019】
キャパシタ44は、貫通孔76に形成された下部電極と、下部電極が形成された溝を充填する容量絶縁膜と、第3の絶縁層42上に形成された上部電極とを有する。上部電極は、複数の貫通孔76に設けられた下部電極及び容量絶縁膜と接触している。上部電極は、複数の下部電極に対して共通の電極である。キャパシタ44で保持されるデータは、ワード線として機能するゲート電極22の活性化に伴い、不純物拡散層27と、セルフアラインコンタクト31、ビット線コンタクト32、及び容量コンタクト39を介して、ビット線35に読み出される。
第4の絶縁層45は、上部電極を覆うように、第3の絶縁層42上に設けられている。
ビア46は、上部電極上に配置された第4の絶縁層45を貫通するように設けられている。
【0020】
コンタクトプラグ47は、第1の配線37上に設けられており、ストッパー層41、第3の絶縁層42、及び第4の絶縁膜45を貫通している。コンタクトプラグ48は、パッド部75上に設けられており、ストッパー層41、第3の絶縁層42、及び第4の絶縁膜45を貫通している。
第2の配線51〜53は、第4の絶縁層45上に設けられている。第2の配線51は、ビア46を介して、上部電極と接続されている。第2の配線51は、上部電極に所定の電位を供給するための配線である。
第2の配線52は、コンタクトプラグ47を介して、第1の配線37と電気的に接続されている。第2の配線53は、コンタクトプラグ48を介して、貫通電極接続用配線パターン38と電気的に接続されている。
【0021】
第5の絶縁層55は、第2の配線51〜53を覆うように、第4の絶縁膜45上に設けられている。
ビア56は、第2の配線52上に位置する部分の第5の絶縁層55を貫通するように設けられている。ビア56は、メモリ回路形成領域Aに配置されている。ビア57は、第2の配線53上に位置する部分の第5の絶縁層55を貫通するように設けられている。ビア57は、周辺回路形成領域Bに配置されている。
第3の配線58,59は、第5の絶縁層55上に設けられている。第3の配線58は、ビア56と接続されている。第3の配線59は、ビア57と接続されている。
【0022】
第6の絶縁膜61は、第3の配線58,59を覆うように、第5の絶縁層55上に設けられている。
ビア62は、第6の絶縁膜61を貫通するように、第3の配線58上に設けられている。ビア63は、第6の絶縁膜61を貫通するように、第3の配線59上に設けられている。
【0023】
第4の配線65,66は、第6の絶縁膜61上に設けられている。第4の配線65は、ビア62と接続されている。第4の配線66は、ビア63と接続されている。第4の配線66は、ビア63を介して、貫通電極接続用配線パターン38と電気的に接続されている。
第1の保護膜68は、最上層の配線である第4の配線65,66を覆うように、第6の絶縁膜61上に設けられている。第1の保護膜68には、表面電極71を形成するための開口部が形成されている。この開口部は、第4の配線66を露出している。第1の保護膜68としては、例えば、SiON膜を用いることができる。
第2の保護膜69は、第1の保護膜68上に設けられており、表面電極71を形成するための開口部が形成されている。第2の保護膜69としては、例えば、ポリイミド膜を用いることができる。
【0024】
表面電極71は、第1の保護膜68に形成された開口部、及び第1の保護膜68上に設けられている。表面電極71は、例えば、第1の保護膜68に形成された開口部及び第1の保護膜68上に設けられた導電膜(例えば、Cuめっき膜等)と、該導電膜上に形成されたはんだとにより構成することができる。
【0025】
円筒状絶縁材13は、貫通電極17を囲むように、周辺回路形成領域Bに対応する部分の半導体基板11に設けられている。円筒状絶縁材13は、半導体基板11を貫通するように形成されている。円筒状絶縁材13は、貫通電極17とメモリ回路形成領域Aに対応する部分の半導体基板11とを電気的に絶縁するためのものである。円筒状絶縁材13は、例えば、SiN膜及びSiO2膜により構成することができる。
【0026】
絶縁層14は、半導体基板11の裏面11bを覆うように設けられている。絶縁層14は、裏面シード層16と半導体基板11との間を絶縁するための層である。
貫通孔15は、パッド部75と対向する部分の第1の絶縁層28、半導体基板11、及び絶縁層14を貫通するように形成されている。
【0027】
裏面シード層16は、電解めっき法により貫通電極17を形成する際の給電層である。裏面シード層16は、貫通電極17に覆われた第1のシード層78と、第1のシード層78と電気的に絶縁された第2のシード層79とを有する。
第1のシード層78とは、裏面電極17が形成された第1の部分のシード層16のことである。また、第2のシード層79とは、裏面電極17が形成されていない第2の部分のシード層16のことである。
第1及び第2のシード層78,79は、貫通電極17形成時においては一体的に構成されており、電気的に接続されている。第2のシード層79は、従来の半導体装置の製造工程では除去される導電層であり、本実施の形態では、半導体装置10の反りを調整する反り調整部材として機能する導電層である。
【0028】
このように、半導体基板11の裏面11b側(言い換えれば、複数の絶縁層や配線パターン等が形成されていない側)に、第2のシード層79を設けることで、半導体装置10の反りを調整することができる。
具体的には、例えば、半導体集積回路12と半導体基板11との内部応力の差及び熱膨張係数の差により、半導体装置10に反りが発生した場合、第2のシード層78により、半導体装置10に反りを低減することができる(言い換えれば、半導体装置10に発生する応力を打ち消すことができる)。
また、例えば、第2のシード層78により、半導体装置10の厚さ方向(上下方向)に配置され、半導体装置10に実装される他の基板構造物(具体的には、配線基板や他の半導体装置)の反りと同様な反りを半導体装置10に発生させて、半導体装置10と他の基板構造物との電気的接続信頼性を向上させることができる。
【0029】
第2のシード層79の厚さ及び形状は、上記目的(具体的には、半導体装置10の反りを低減させるか、或いは、他の基板構造物の反りと同様な反り(他の基板構造物に対応する反り)を半導体装置10に発生させるか)を考慮して決定するとよい。
第2のシード層79を設けることは、特に、半導体基板11が薄板化(例えば、50μm)された半導体装置10(言い換えれば、反りの発生しやすい半導体装置)に有効である。
【0030】
図2は、開口部を有していないシート状パターンとされた第2のシード層を部分的に示す平面図である。図2において、図1に示す半導体装置10と同一構成部分には同一符号を付す。また、図2では、説明の便宜上、めっき層18の図示を省略する。
図2に示すように、第2のシード層79は、例えば、後述するシード層除去工程(図15参照)において、第1のシード層78の周囲に位置する部分の裏面シード層16よりも外側に位置する部分の第2のシード層79を全面残すことで、第2のシード層79の形状を、開口部を有していない1枚のシート状のパターン(以下、「シート状パターン」という)にしてもよい。
【0031】
このように、第2のシード層79をシート状パターンとすることで、絶縁層14の面を覆う第2のシード層79の面積を大きくすることが可能となるので、第2のシード層79が半導体装置10の反りに及ぼす影響を大きくすることができる。
具体的には、例えば、第2のシード層79が形成されていない状態で半導体装置10が半導体基板11の表面11a側に凸んだ反りを有している場合、第2のシード層79をシート状パターンとすることで、半導体装置10の反りを低減する効果を大きくすることができる。
また、半導体装置10が実装される他の基板構造物の反りに対応するように、半導体装置10を半導体基板11の裏面11b側に凸んだ形状にすることもできる。
【0032】
図3は、網目形状とされた第2のシード層を部分的に示す平面図である。図3において、図1に示す半導体装置10と同一構成部分には同一符号を付す。また、図3では、説明の便宜上、めっき層18の図示を省略する。
図3に示すように、第2のシード層79は、例えば、平面視した状態において網目形状にしてもよい。
このように、第2のシード層79を網目形状とすることにより、絶縁層14の面を覆う第2のシード層79の面積を調整(具体的には、第2のシード層79がシート状パターンの場合と比較して、第2のシード層79の面積が小さくなるように調整)することが可能となるので、第2のシード層79が半導体装置10に及ぼす影響を小さくすることができる。このため、半導体装置10の反り量を細かく調整することができる。
【0033】
この場合も、半導体装置10が実装される他の基板構造物の反りに対応するように、半導体装置10の反り量を調整することが可能である。
なお、第2のシード層79の形状は、絶縁層14上に形成される第2のシード層79の面積を調整可能な形状であればよく、上記網目形状に限定されない。また、半導体装置10の反りが大きい部分と、半導体装置10の反りが小さい部分とで、第2のシード層79の面積を異ならせてもよい(言い換えれば、第2のシード層79の網目の大きさを異ならせてもよい。)。
【0034】
図4は、複数の裏面電極を囲むように配置された第2のシード層を部分的に示す平面図である。図4では、説明の便宜上、めっき層18の図示を省略する。
図4において、図1に示す半導体装置10と同一構成部分には同一符号を付す。
図4に示すように、複数の裏面電極17が密集して存在する場合には、複数の裏面電極17を囲むように、第2のシード層79を配置してもよく、この場合、図2に示すシート状パターンの第2のシード層79と同様な効果を得ることができる。
また、図4に示すシート状パターンとされた第2のシード層79の形状を、図3に示す網目形状にしてもよい。
【0035】
また、図3及び図4に示す第2のシード層79において、第2のシード層79の厚さを調整することで、半導体装置10の反り量を調整してもよい。具体的には、第2のシード層79の厚さを薄くすることで、網目形状とされた第2のシード層79と同様な効果を得ることができる。
また、図3及び図4に示す第2のシード層79において、第2のシード層79の厚さを厚くすることで、第2のシード層79が半導体装置10に及ぼす影響を大きくすることができる。
【0036】
図5〜図16は、本発明の第1の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図である。図5〜図16は、図1に示す半導体装置10の断面に対応している。図5〜図16において、図1に示す半導体装置10と同一構成部分には同一符号を付す。
【0037】
次いで、図5〜図16を参照して、第1の実施の形態の基板構造物である半導体装置10の製造方法について説明する。
始めに、図5に示す工程では、薄板化されていない半導体基板11を準備し、半導体基板11の表面11a側から溝を形成し、この溝にSiN膜とSiO2膜を埋め込むことで、円筒状絶縁材13を形成する。半導体基板11としては、例えば、複数の半導体装置10が形成される半導体装置形成領域を複数有する半導体基板(例えば、シリコンウエハ)を用いることができる。以下の工程では、半導体装置形成領域を複数有する半導体基板11に、半導体装置10を製造する場合を例に挙げて説明する。
また、図5に示す段階では、円筒状絶縁材13は、半導体基板11を貫通しておらず、後述する薄板化工程(図9参照)において、半導体基板11を薄板化することで、円筒状絶縁材13は半導体基板11を貫通する。
【0038】
次いで、STI(Shallow Trench Isolation)法により素子分離領域21を形成し、また、ゲート電極22の一部が形成される溝を半導体基板11に形成し、半導体基板11の表面11aを覆うゲート酸化膜(図示せず)を形成する。次いで、図示していないウェル領域を形成した後、ポリシリコン膜及びタングステン膜よりなるゲート電極22,23を形成し、その後、ゲート電極22,23を覆うサイドウォール25を形成する。
【0039】
次いで、イオン注入により不純物拡散層27を形成し、その後、半導体基板11の表面11aに第1の絶縁層28を形成する。次いで、セルフアラインコンタクト31を形成し、その後、ビット線コンタクト32及びコンタクトプラグ33を形成する。次いで、ビット線35、第1の配線37、及び貫通電極接続用配線パターン38を形成し、その後、第2の絶縁層34を形成する。
次いで、ストッパー層41と、第3の絶縁層42とを順次形成し、その後、ストッパー層41及び第3の絶縁層42をエッチングすることで貫通孔76を形成する。次いで、貫通孔76及び第3の絶縁層42上にキャパシタ44を形成する。
次いで、第3の絶縁層42上に第4の絶縁膜45を形成し、次いで、ビア46、コンタクトプラグ47,48、及び第2の配線51〜53を形成する。ビア46、コンタクトプラグ47,48、及び第2の配線51〜53は、一括形成してもよい。
次いで、第6の絶縁膜61を形成し、その後、ビア56,57及び第3の配線58,59を形成する。
【0040】
次いで、ビア62,63及び第4の配線65,66を形成し、その後、第4の配線65,66を覆うように、第1の保護膜68(例えば、SiON膜)と、第2の保護膜69(例えば、ポリイミド膜)とを順次形成する。次いで、開口部を有したレジスト膜(図示せず)をマスクとするエッチングにより、第1及び第2の保護膜68,69に表面電極71を配置するための開口部82を形成する。この際、開口部82は、第4の配線66を露出するように形成する。
【0041】
次いで、図6に示す工程では、第1及び第2の保護膜68,69に形成された開口部82、及び第2の保護膜69上を覆う表面シード層83を形成し、次いで、表面電極71の形成領域に対応する部分の表面シード層83を露出する開口部85を有しためっき用レジスト膜84を形成する。表面シード層83としては、例えば、Ti膜(厚さ150nm)と、Cu膜(厚さ300nm)とが順次積層されたものを用いることができる。
次いで、表面シード層83を給電層とする電解めっき法により、開口部85に露出された表面シード層83上に、表面電極71の母材となるめっき膜86(例えば、Cuめっき膜)と、はんだめっき膜87とを順次形成する。
【0042】
次いで、図7に示す工程では、図6に示すめっき用レジスト膜84、及び表面電極71に覆われていない部分の表面シード層83を除去し、その後、熱処理(例えば、240℃の温度で30秒間加熱)を行うことで、図6に示すはんだめっき膜87をリフローさせて、はんだバンプを形成することで、表面電極71が形成される。これにより、半導体基板11の表面11a側に複数の半導体集積回路12が製造される。なお、図1〜図7に示す工程が、構造体形成工程に相当する工程である。
【0043】
次いで、図8に示す工程では、図7に示す構造体の表面電極71側(半導体基板11と接触する側の反対側に位置する図7に示す構造体の面)に、接着剤89を介して、厚さ調整用基板91(例えば、ガラス基板)を貼り付けることで、後述する薄板化工程(図9参照)後の製造中の半導体装置10の厚さ(具体的には、図10に示す構造体の厚さ(厚さ調整用基板91を含む))が、薄板化工程前の製造中の半導体装置10の厚さ(具体的には、第2の保護膜69が設けられた部分の図7に示す構造体の厚さ)と同じになるようにする。
このように、厚さ調整用基板91を貼り付けることで、薄板化工程において、厚さ調整用基板91が補強板として機能するため、半導体基板11を精度良く薄板化することができると共に、薄板化工程の前後において製造途中の半導体装置10の厚さを同じにすることが可能となるので、薄板化工程後も薄板化工程前に使用した半導体製造装置(例えば、成膜装置、エッチング装置、及び洗浄装置等)を用いて加工を行うことができる。
【0044】
次いで、図9に示す工程では、図8に示す構造体の下側(半導体基板11の裏面11b側)から半導体基板11を研磨或いは研削することで、半導体基板11を薄板化(例えば、厚さ50μm)する。この際、半導体基板11は、円筒状絶縁材13の下端が露出するまで研磨或いは研削する。半導体基板11を薄板化は、例えば、バックサイドグラインダーを用いることができる。
次いで、薄板化された半導体基板11を備えた構造体の上下を反転させ(図9に示す状態)、その後、半導体基板11の裏面11bを覆う絶縁層14を形成する。絶縁層14としては、例えば、SiN膜を用いることができる。
次いで、絶縁層14上に、貫通孔15(図1参照)の形成領域に対応する部分に開口部94を有したエッチング用レジスト膜93を形成する。
【0045】
次いで、図10に示す工程では、図9に示すエッチング用レジスト膜93をマスクとするエッチング(例えば、異方性エッチング)により、パッド部75と対向する部分の半導体基板11、絶縁層14、及び第1の絶縁層28を除去することで、貫通孔15を形成する(貫通孔形成工程)。この際、貫通孔15は、パッド部75を露出するように形成する。その後、図9に示すエッチング用レジスト膜93を除去する。
【0046】
次いで、図11に示す工程では、スパッタ法により、絶縁層14上及び貫通孔15の内部を覆う裏面シード層16を形成する(シード層形成工程)。
この段階での裏面シード層16は、図11に示すように、図1に示す第1のシード層78(第1の部分のシード層16)と、図1に示す第2のシード層79(第2の部分のシード層16)とが一体的に構成されている。
裏面シード層16は、貫通電極17を電解めっき法により形成する際、給電層として使用する導電層である。なお、裏面シード層16は、スパッタ法以外の方法で形成してもよい。
【0047】
裏面シード層16としては、例えば、Ti膜(厚さが150nm)と、Cu膜(厚さが600nm)とを順次積層させた積層膜を用いることができる。
裏面シード層16の厚さは、目的(具体的には、半導体装置10の反りを半導体装置10が実装される他の基板構造物の反りに対応させるか、或いは、半導体装置10の反りを小さくするか)に応じて、適宜選択することができ、上記数値に限定されない。
なお、裏面シード層16の厚さを、電解めっき法により表面電極71を形成する際に使用するシード層の厚さよりも厚くすることで、表面電極71よりも体積の大きい貫通電極17をめっき膜でしっかりと埋め込むことができる。
【0048】
次いで、図12に示す工程では、裏面シード層16上に、貫通孔15に形成された裏面シード層16を露出する開口部96を有しためっき用レジスト膜95を形成する。開口部96は、図12に示す貫通孔15の上端よりも幅広形状にするとよい。このような形状とすることで、半導体装置10と他の基板構造物とを容易に接続することができる。
【0049】
次いで、図13に示す工程では、裏面シード層16を給電層とする電解めっき法により、開口部96に露出された部分の裏面シード層16上にめっき膜(例えば、Cuめっき膜)を析出成長させることで該めっき膜よりなる貫通電極17を形成し(電極形成工程)、その後、電解めっき法により、貫通電極17上にはんだめっき膜を析出成長させることで、該はんだめっき層18を形成する。その後、めっき用レジスト膜95を除去する。
【0050】
次いで、図14に示す工程では、裏面シード層16及びめっき層18上に、第1のシード層78と第2のシード層79との間に位置する部分の裏面シード層16(第1のシード層78の周囲に位置する部分の裏面シード層16)を露出する開口部99を有したエッチング用レジスト膜98を形成する。開口部99の形状は、例えば、平面視リング状とすることができる。
【0051】
次いで、図15に示す工程では、図14に示すエッチング用レジスト膜98をマスクとするエッチングにより、開口部99から露出された部分の裏面シード層16(第1のシード層78の周囲に位置する裏面シード層16)を除去することで、第1のシード層78と、半導体装置10の反りを調整するシート状パターンである第2のシード層79とを電気的に絶縁する(シード層除去工程)。
このシード層除去工程は、従来、裏面シード層16を給電層とする電解めっき法により、貫通電極17を形成後に、不要な裏面シード層16(具体的には、貫通電極17に覆われていない部分の裏面シード層16)を除去する工程に相当する工程であり、今回、新たに設けた工程ではない。
このように、電解めっき法により、貫通電極17を形成する際の給電層となる裏面シード層16のうち、従来、除去していた部分の裏面シード層16(具体的には、第2のシード層79)を残すことで、別途、半導体装置10の反り調整部材を形成する工程を設けることなく、反り調整部材である第2のシード層79を形成することが可能となる。
【0052】
次いで、図16に示す工程では、図15に示す構造体から接着剤89及び厚さ調整用基板91を除去する。
これにより、第2の保護膜69及び表面電極71が露出され、表面電極71に他の基板構造物(図示せず)が接続可能となると共に、半導体基板11に半導体装置10に相当する構造体が形成される。
ここで、半導体基板11として、複数の半導体装置10が形成可能な基板(例えば、シリコンウエハ)を用いた場合には、上記厚さ調整用基板91を除去した後に、図示していないダイシング装置を用いて半導体基板11を切断することで、半導体基板11に形成された複数の半導体装置10を個片化する。これにより、第1の実施の形態の半導体装置10が複数製造される。
【0053】
本実施の形態の半導体装置の製造方法によれば、貫通電極17を形成する際の給電層となる裏面シード層16のうち、従来、除去していた第2の部分の裏面シード層16(具体的には、第2のシード層79)を残し、第2の部分の裏面シード層16(具体的には、第2のシード層79)を半導体装置10の反り調整部材として用いることにより、別途、反り調整部材を形成する工程を設ける必要がない。そのため、半導体装置10の製造工程数を増加させることなく、簡便な手段で半導体装置10の反りを調整することができる。
【0054】
図17〜図19は、網目形状とされた第2のシード層の形成方法を説明するための断面図である。図17〜図19において、図14に示す構造体及び半導体装置10と同一構成部分には同一符号を付す。
【0055】
次に、図17〜図19を参照して、図3に示す網目形状とされた第2のシード層79の形成方法について説明する。
始めに、先に説明した図5〜図13に示す工程と同様な処理を行った後、図17に示す工程では、めっき用レジスト膜95が除去された裏面シード層16上に、開口部99,102とを有したエッチング用レジスト膜98を形成する。開口部99は、第1のシード層78と第2のシード層79との間に位置する部分の裏面シード層16を露出するように形成する。開口部102は、第2のシード層79のうち、除去したい部分の第2のシード層79を露出するように形成する。この段階では、第2のシード層79は、網目形状ではない。
【0056】
次いで、図18に示す工程では、開口部99,102を有したエッチング用レジスト膜98をマスクとするエッチングにより、第1のシード層78と第2のシード層79との間に位置する部分の裏面シード層16と、開口部102に露出された部分の第2のシード層79とを除去する(シード層除去工程)。
これにより、第1のシード層78と、第1のシード層78と電気的に絶縁され、図3に示す網目形状とされた第2のシード層79が形成される。
次いで、図19に示す工程では、図18に示すエッチング用レジスト膜98を除去する。
【0057】
このように、第1のシード層78と第2のシード層79との間に位置する部分の裏面シード層16をエッチングにより除去する際に使用するエッチング用レジスト膜98に、第2のシード層79の一部を露出する開口部102を形成し、開口部99,102を有したエッチング用レジスト膜98を介して、裏面シード層16をエッチングすることにより、別途第2のシード層79の形状を網目形状に加工するための工程を設けることなく、第2のシード層79を網目形状に加工することができる。言い換えれば、半導体装置10の製造コストを増加させることなく、網目形状とされた反り調整部材である第2のシード層79を形成することができる。
【0058】
(第2の実施の形態)
図20は、本発明の第2の実施の形態の基板構造物である半導体装置の模式要部断面図である。図20において、第1の実施の形態の半導体装置10と同一構成部分には、同一符号を付し、その説明を省略する。
【0059】
図20を参照するに、第2の実施の形態の基板構造物である半導体装置105は、シート状パターンとされた第2のシード層79にめっき膜106(例えば、Cuめっき膜)を設けた以外は、第1の半導体装置10と同様な構成とされている。
第2のシード層79に形成された部分のめっき膜106の厚さは、第2のシード層79と同一平面上に配置された部分の第1のシード層78に形成されためっき膜(貫通電極17を構成するめっき膜)の厚さと略等しい。
上記構成とされた半導体装置105では、第2のシード層79及びめっき膜106が、半導体装置105の反りを調整する反り調整部材として機能する。
【0060】
このように、半導体基板11の裏面11b側に、シート状パターンとされた第2のシード層79を覆うように、反り調整部材として機能するめっき膜106を設けることで、表面電極71側に大きく凸んだ形状とされた半導体装置105の反りを小さくすることができる。
また、めっき膜106の厚さを調整することで、表面電極71又はめっき層18を介して、半導体装置105と電気的に接続される他の基板構造物(図示せず)の反りに対応するように、半導体装置105の反りを調整することが可能となるので、半導体装置105と他の基板構造物との間の電気的接続信頼性を向上させることができる。
【0061】
図21及び図22は、第2のシード層上を覆うように形成されるめっき膜の形成方法を説明するための断面図である。図21及び図22において、先に説明した図11に示す構造体と同一構成部分には同一符号を付す。
【0062】
次に、図21及び図22を参照して、第2のシード層79上に配置されためっき膜106の形成方法について説明する。
始めに、第1の実施の形態で説明した図5〜図13に示す工程と同様な処理を行った後、図21に示す工程では、第1のシード層78と第2のシード層79との間に位置する部分の裏面シード層16を覆うように、貫通電極17の形成領域に対応する第1のシード層78を露出する開口部96を有し、かつ第2のシード層79の形成領域を露出するめっき用レジスト膜108を形成する。
【0063】
次いで、図22に示す工程では、裏面シード層16を給電層とする電解めっき法により、めっき用レジスト膜108から露出された第1及び第2のシード層78,79上に、めっき膜(例えば、Cuめっき膜)を析出成長させることで、第1のシード層78上に貫通孔15を充填するめっき膜よりなる貫通電極17を形成すると共に、第2のシード層79上にめっき膜106を形成する(電極形成工程)。つまり、めっき膜106と貫通電極17とを一括形成する。
【0064】
このように、電解めっき法により貫通電極17を形成する際に使用するめっき用レジスト膜108を、第1及び第2のシード層78,79間に位置する部分の裏面シード層16上のみを覆うように形成し、次いで、裏面シード層16を給電層とする電解めっき法により、第1及び第2のシード層78,79上にめっき膜を析出成長させて、貫通電極17とめっき膜106とを一括形成することで、めっき膜106を形成するための工程を別途設ける必要がなくなるため、半導体装置105の製造工程数を増加させることなく、簡便な手段で、半導体装置105の反り調整部材として機能するめっき膜106を形成することができる。
【0065】
本実施の形態の半導体装置105は、図22に示す電極形成工程において、めっき膜106と貫通電極17とを一括形成後、図22に示すめっき用レジスト膜108を除去し、次いで、第裏面シード層16上に、めっき膜106を覆うように、第1の実施の形態で説明した図13に示す開口部96を有しためっき用レジスト膜95を形成し、次いで、電解めっき法により、開口部96に露出された貫通電極17上にめっき層18を形成し、次いで、めっき用レジスト膜95を除去し、その後、第1の実施の形態で説明した図14〜図16に示す工程と同様な処理を行うことで製造できる。
【0066】
なお、本実施の形態の形態では、シート状パターンとされた第2のシード層79にめっき膜106を形成する場合を例に挙げて説明したが、第1の実施の形態で説明した図3に示す網目形状とされた第2のシード層79上を覆うように、めっき膜106を設けてもよい。
【0067】
(第3の実施の形態)
図23は、本発明の第3の実施の形態に係る基板構造物である半導体装置の模式要部断面図である。図23において、第2の実施の形態の半導体装置105と同一構成部分には、同一符号を付し、その説明を省略する。
図23を参照するに、第3の実施の形態の基板構造物である半導体装置110は、シート状パターンとされた第2のシード層79の一部にめっき膜106を設けた(言い換えれば、部分的にめっき膜106を設けた)以外は、第2の半導体装置105と同様な構成とされている。
【0068】
このように、シート状パターンとされた第2のシード層79に、反り調整部材として機能するめっき膜106を部分的に設けることにより、半導体装置110に発生する局所的な反りを低減することができる。
また、半導体装置110が実装される他の基板構造物(図示せず)の局所的な反りを、半導体装置110に反映させることが可能となるので、半導体装置110と他の基板構造物との間の電気的な接続信頼性を向上させることができる。
【0069】
図24は、第2のシード層上に部分的に配置されるめっき膜の形成方法を説明するための断面図である。図24において、第2の実施の形態で説明した図22に示す構造体と同一構成部分には同一符号を付す。
ここで、図24を参照して、第2のシード層79上に部分的に形成されるめっき膜106の形成方法について説明する。
【0070】
始めに、第1の実施の形態で説明した図5〜図13に示す工程と同様な処理を行った後、図24に示す工程では、裏面シード層16上に、貫通電極17の形成領域に対応する第1のシード層78を露出する開口部96、及びめっき膜106の形成領域に対応する部分の第2のシード層79を露出する開口部112を有しためっき用レジスト膜111を形成する。
次いで、裏面シード層16を給電層とする電解めっき法により、第1のシード層78上に貫通孔15を充填するめっき膜よりなる貫通電極17を形成すると共に、第2のシード層79上にめっき膜106を部分的に形成する(電極形成工程)。つまり、めっき膜106と貫通電極17とを一括形成する。
【0071】
このような方法により、第2のシード層79上にめっき膜106を形成することで、別途めっき膜106を形成する工程を設けることなく(言い換えれば、半導体装置110の製造コストを増加させることなく)、第2のシード層79上に、部分的にめっき膜106を形成すことができる。
【0072】
本実施の形態の半導体装置110は、図24に示す電極形成工程において、めっき膜106と貫通電極17とを一括形成後、図24に示すめっき用レジスト膜111を除去し、次いで、第裏面シード層16上に、めっき膜106を覆うように、第1の実施の形態の図13に示す開口部96を有しためっき用レジスト膜95を形成し、次いで、開口部96に露出された貫通電極17上に電解めっき法によりめっき層18を形成し、次いで、めっき用レジスト膜95を除去し、その後、第1の実施の形態で説明した図14〜図16に示す工程と同様な処理を行うことで製造できる。
【0073】
なお、本実施の形態の形態では、シート状パターンとされた第2のシード層79にめっき膜106を部分的に形成する場合を例に挙げて説明したが、第1の実施の形態で説明した図3に示す網目形状とされた第2のシード層79上に、めっき膜106を部分的に設けてもよい。
【0074】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
例えば、第1〜第3の実施の形態の半導体装置10,105,110では、半導体装置の一例としてDRAMを例に挙げて説明したが、第1及び第3の実施の形態で説明した反り調整部材である第2のシード層79及びめっき膜106は、DRAM以外の半導体記憶装置であるSRAM(Static Random Access Memory)、PRAM(Phase change RAM)、フラッシュメモリ等にも適用可能である。
【0075】
また、上記反り調整部材である第2のシード層79及びめっき膜106は、上記半導体記憶装置以外の半導体装置にも適用可能である。
また、第1〜第3の実施の形態では、基板本体として半導体基板11を備えた半導体装置10,105,110に、反り調整部材である第2のシード層79及びめっき膜106を適用した場合を例に挙げて説明したが、反り調整部材である第2のシード層79及びめっき膜106は、基板として樹脂基板(例えば、ガラスエポキシ基板)やセラミック基板等を用いた配線基板にも適用可能である。
【0076】
さらに、本発明は、基板の裏面側にめっき法により形成されるパッド状の電極(言い換えれば、貫通電極以外の電極)を備えた基板構造物にも適用可能である。言い換えれば、本発明は、基板の裏面側にめっき法により形成される導体を備えた基板構造物に適用可能である。
なお、基板構造物の基板は、半導体基板に限るものではなく、プリント基板や絶縁基板であってもよい。
【産業上の利用可能性】
【0077】
本発明は、反り量を調整する必要のある基板構造物の製造方法、及び半導体装置の製造方法に適用可能である。
【符号の説明】
【0078】
10,105,110…半導体装置、11…半導体基板、11a…表面、11b…裏面、12…半導体集積回路、13…円筒状絶縁材、14…絶縁層、15,76…貫通孔、16…裏面シード層、17…貫通電極、18…めっき層、21…素子分離領域、22,23…ゲート電極、25…サイドウォール、27…不純物拡散層、28…第1の絶縁層、31…セルフアラインコンタクト、32…ビット線コンタクト、33,47,48…コンタクトプラグ、34…第2の絶縁層、35…ビット線、37…第1の配線、38…貫通電極接続用配線パターン、39…容量コンタクト、41…ストッパー層、42…第3の絶縁層、44…キャパシタ、45…第4の絶縁膜、46,56,57,62,63…ビア、51〜53…第2の配線、55…第5の絶縁膜、58,59…第3の配線、61…第6の絶縁膜、65,66…第4の配線、68…第1の保護膜、69…第2の保護膜、71…表面電極、75…パッド部、78…第1のシード層、79…第2のシード層、82,85,94,96,99,102,112…開口部、83…表面シード層、84…めっき用レジスト膜、86…めっき膜、87…はんだめっき膜、89…接着剤、91…厚さ調整用基板、93,98…エッチング用レジスト膜、95,108,111…めっき用レジスト膜、A…メモリ回路形成領域、B…周辺回路形成領域
【特許請求の範囲】
【請求項1】
基板の裏面を覆うシード層を形成するシード層形成工程と、
前記シード層に、めっき法により裏面電極を形成する電極形成工程と、
前記シード層を選択的に除去することにより、前記裏面電極が形成された第1の部分と、前記裏面電極が形成されていない第2の部分とに前記シード層を分離すると共に、前記第2の部分の少なくとも一部を残すシード層除去工程と、を含むことを特徴とする基板構造物の製造方法。
【請求項2】
前記基板の表面側に、絶縁層及び配線パターンを備えた構造体を形成する構造体形成工程と、
前記基板の裏面側から前記基板を選択的に除去することにより前記配線パターンを露出する貫通孔を形成する貫通孔形成工程と、を含み、
前記シード層形成工程では、前記基板の裏面及び前記貫通孔内に前記シード層を形成し、
前記電極形成工程では、前記貫通孔内に前記裏面電極を形成することを特徴とする請求項1記載の基板構造物の製造方法。
【請求項3】
前記構造体は、前記配線パターンと電気的に接続される表面電極を備えており、
前記表面電極は、前記裏面電極と電気的に接続することを特徴とする請求項2記載の基板構造物の製造方法。
【請求項4】
前記シード層除去工程は、前記第1の部分と前記第2の部分とに挟まれた領域に対応する部分を除去すると共に、前記第2の部分の一部を選択的に除去することを特徴とする請求項1ないし3のいずれか一項記載の基板構造物の製造方法。
【請求項5】
前記電極形成工程において、前記裏面電極と共に、前記シード層の表面の全面にめっき膜が形成されることを特徴とする請求項1ないし4のいずれか一項記載の基板構造物の製造方法。
【請求項6】
前記電極形成工程において、前記第2の部分に対応する前記シード層の一部を覆うめっき膜と前記裏面電極とを一括形成することを特徴とする請求項1ないし5のいずれか一項記載の基板構造物の製造方法。
【請求項7】
半導体基板の表面に、複数の絶縁層、該複数の絶縁層に形成された複数の配線層、及び該複数の配線層を互いに接続する複数のコンタクトプラグを形成すると共に、前記複数の配線層のうち、前記半導体基板の表面から最も離れた位置に配置された第1の配線層上に、表面電極を形成する工程と、
前記複数の配線層のうち、前記半導体基板の表面から最も近い位置に配置された第2の配線層を露出させるように、前記半導体基板に貫通孔を形成する工程と、
前記半導体基板の裏面及び前記貫通孔内に、シード層を形成する工程と、
めっき法により、前記シード層が形成された前記貫通孔内に、裏面電極を形成する工程と、
前記シード層を選択的に除去することにより、前記裏面電極が形成された第1の部分と、前記裏面電極が形成されていない第2の部分とに前記シード層を分離すると共に、前記第2の部分に対応する前記シード層を残す工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項1】
基板の裏面を覆うシード層を形成するシード層形成工程と、
前記シード層に、めっき法により裏面電極を形成する電極形成工程と、
前記シード層を選択的に除去することにより、前記裏面電極が形成された第1の部分と、前記裏面電極が形成されていない第2の部分とに前記シード層を分離すると共に、前記第2の部分の少なくとも一部を残すシード層除去工程と、を含むことを特徴とする基板構造物の製造方法。
【請求項2】
前記基板の表面側に、絶縁層及び配線パターンを備えた構造体を形成する構造体形成工程と、
前記基板の裏面側から前記基板を選択的に除去することにより前記配線パターンを露出する貫通孔を形成する貫通孔形成工程と、を含み、
前記シード層形成工程では、前記基板の裏面及び前記貫通孔内に前記シード層を形成し、
前記電極形成工程では、前記貫通孔内に前記裏面電極を形成することを特徴とする請求項1記載の基板構造物の製造方法。
【請求項3】
前記構造体は、前記配線パターンと電気的に接続される表面電極を備えており、
前記表面電極は、前記裏面電極と電気的に接続することを特徴とする請求項2記載の基板構造物の製造方法。
【請求項4】
前記シード層除去工程は、前記第1の部分と前記第2の部分とに挟まれた領域に対応する部分を除去すると共に、前記第2の部分の一部を選択的に除去することを特徴とする請求項1ないし3のいずれか一項記載の基板構造物の製造方法。
【請求項5】
前記電極形成工程において、前記裏面電極と共に、前記シード層の表面の全面にめっき膜が形成されることを特徴とする請求項1ないし4のいずれか一項記載の基板構造物の製造方法。
【請求項6】
前記電極形成工程において、前記第2の部分に対応する前記シード層の一部を覆うめっき膜と前記裏面電極とを一括形成することを特徴とする請求項1ないし5のいずれか一項記載の基板構造物の製造方法。
【請求項7】
半導体基板の表面に、複数の絶縁層、該複数の絶縁層に形成された複数の配線層、及び該複数の配線層を互いに接続する複数のコンタクトプラグを形成すると共に、前記複数の配線層のうち、前記半導体基板の表面から最も離れた位置に配置された第1の配線層上に、表面電極を形成する工程と、
前記複数の配線層のうち、前記半導体基板の表面から最も近い位置に配置された第2の配線層を露出させるように、前記半導体基板に貫通孔を形成する工程と、
前記半導体基板の裏面及び前記貫通孔内に、シード層を形成する工程と、
めっき法により、前記シード層が形成された前記貫通孔内に、裏面電極を形成する工程と、
前記シード層を選択的に除去することにより、前記裏面電極が形成された第1の部分と、前記裏面電極が形成されていない第2の部分とに前記シード層を分離すると共に、前記第2の部分に対応する前記シード層を残す工程と、を含むことを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図2】
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【図14】
【図15】
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【図19】
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【図22】
【図23】
【図24】
【公開番号】特開2011−171567(P2011−171567A)
【公開日】平成23年9月1日(2011.9.1)
【国際特許分類】
【出願番号】特願2010−34842(P2010−34842)
【出願日】平成22年2月19日(2010.2.19)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成23年9月1日(2011.9.1)
【国際特許分類】
【出願日】平成22年2月19日(2010.2.19)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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