半導体装置の製造方法および半導体装置
【課題】ゲート電極部と容量コンタクトプラグとのショートを防止する。
【解決手段】複数のゲート電極部１０と該ゲート電極部１０間を接続する配線部との上に、耐エッチング膜１７を備えたゲートハードマスク２０を形成後、前記配線部上の前記耐エッチング膜１７を除去する。これにより、ＣＭＰ処理を経てコンタクトプラグ２２を形成し、さらに、エッチングにより容量コンタクトホール２４を開口して容量コンタクトプラグ２５を形成した場合に、ゲート電極部１０と容量コンタクトプラグ２５とのショートを防止することができる。
【解決手段】複数のゲート電極部１０と該ゲート電極部１０間を接続する配線部との上に、耐エッチング膜１７を備えたゲートハードマスク２０を形成後、前記配線部上の前記耐エッチング膜１７を除去する。これにより、ＣＭＰ処理を経てコンタクトプラグ２２を形成し、さらに、エッチングにより容量コンタクトホール２４を開口して容量コンタクトプラグ２５を形成した場合に、ゲート電極部１０と容量コンタクトプラグ２５とのショートを防止することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体装置においては、特許文献１に開示のように、ゲート電極部の上にシリコン窒化膜などからなるゲートハードマスクが形成されることがある。ゲート電極部およびゲートハードマスクを含むゲート配線上には、シリコン酸化膜などからなる絶縁性のゲート層間膜が形成され、ついで、セルフアラインによりゲート層間膜にプラグコンタクトホールが開口される。ついで、その上にタングステンなどの金属膜が成膜され、この金属膜がＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理により平坦化されることで、プラグコンタクトホールにコンタクトプラグが形成される。この際のＣＭＰ処理では、ゲートハードマスクも研磨される。その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により酸化シリコン膜などからなる層間絶縁膜が成膜され、この層間絶縁膜にはエッチングにより容量コンタクトホールが開口される。そして、この容量コンタクトホールに、コンタクトプラグと導通する容量コンタクトプラグが形成される。
【０００３】
また、例えば特許文献２に開示されているように、例えば６Ｆ２セル構造が採用される半導体装置においては、容量コンタクトプラグの中心位置をプラグコンタクトの中心位置から意図的にゲート電極部側にオフセットしたレイアウトが採用されることがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−７２１６７号公報
【特許文献２】特開２００７−２８７７９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＣＭＰ処理において研磨レートの面内均一性が悪い場合には、研磨レートが速い部分が生じ、その部分では、ゲートハードマスクが過度に研磨され、薄膜化してしまう。このようにゲートハードマスクが薄膜化してしまうと、その後の工程で容量コンタクトホールをエッチングにより開口した際に、ゲートハードマスクもエッチングされ、その下のゲート電極部が露出してしまうことがあった。
また、図１１および図１２に示すように、容量コンタクトプラグ４３の中心位置をコンタクトプラグ４４の中心位置から意図的にゲート電極部４２側にオフセットしたレイアウトの場合には、ゲートハードマスク４０のエッジ部が特にエッチングされやすく、ゲート電極部４２の露出が特に生じやすい傾向にあった。
このようにゲート電極部４２が露出した場合に、開口された容量コンタクトホール４１に容量コンタクトプラグ４３を形成すると、ゲート電極部４２と容量コンタクトプラグ４３とがショートしてしまう。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の製造方法は、複数のゲート電極部と該ゲート電極部間を接続する配線部との上に、耐エッチング膜を備えたゲートハードマスクを形成後、前記配線部上の前記耐エッチング膜を除去することを特徴とする。
【０００７】
本発明の半導体装置の製造方法では、耐エッチング膜を備えたゲートハードマスクをゲート電極部と配線部との上に形成した後、配線部上の耐エッチング膜を除去し、各ゲート電極部ごとに、その上に耐エッチング膜が島状に孤立して残存するようにしている。
このようにゲート電極部上に、耐エッチング膜を備えたゲートハードマスクが形成されていると、ＣＭＰ処理を経てコンタクトプラグを形成し、さらに、エッチングにより容量コンタクトホールを開口して容量コンタクトプラグを形成した場合に、ゲート電極部と容量コンタクトプラグとのショートを防止することができる。
すなわち、ゲートハードマスクが耐エッチング膜を備えていると、容量コンタクトホールを開口するためのエッチングが耐エッチング膜で止まり、それよりも下層にはエッチングが進行しなくなる。そのため、ＣＭＰ処理によりゲートハードマスクが薄膜化するおそれがある場合でも、ゲート電極部が露出する程にはエッチングは進行しない。よって、ゲート電極部と容量コンタクトプラグとのショートを防止することができる。
また、配線部上の耐エッチング膜は除去され、配線部上には存在しない。そのため、容量コンタクトプラグ間が耐エッチング膜により導通してしまうこともない。
【発明の効果】
【０００８】
本発明の半導体装置の製造方法によれば、ゲート電極部と容量コンタクトプラグとのショートを防止することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態である半導体装置の製造方法を説明する図であって、ゲート配線形成工程を説明する断面図である。
【図２】本発明の実施形態である半導体装置の製造方法を説明する図であって、コンタクトプラグ形成工程を説明する平面模式図である。
【図３】図２のＡ−Ａ’線に沿う断面図である。
【図４】本発明の実施形態である半導体装置の製造方法を説明する図であって、耐エッチング膜除去工程を説明する平面模式図である。
【図５】図４のＢ−Ｂ’線に沿う断面図である。
【図６】本発明の実施形態である半導体装置の製造方法を説明する図であって、耐エッチング膜除去工程を説明する平面模式図である。
【図７】図６のＣ−Ｃ’線に沿う断面図である。
【図８】図６のＤ−Ｄ’線に沿う断面図である。
【図９】本発明の実施形態である半導体装置の製造方法を説明する図であって、容量コンタクトプラグ形成工程を説明する平面模式図である。
【図１０】図９のＥ−Ｅ’線に沿う断面について、部分的に示した断面図である。
【図１１】従来の半導体装置の製造方法を説明する図であって、容量コンタクトプラグを形成する工程について説明する平面模式図である。
【図１２】図１１のＦ−Ｆ’線に沿う断面について、部分的に示した断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明について詳細に説明する。
本発明の半導体装置の製造方法では、複数のゲート電極部と該ゲート電極部間を接続する配線部との上に、耐エッチング膜を備えたゲートハードマスクを形成後、配線部上の耐エッチング膜を除去する。
本発明の半導体装置の製造方法について、以下実施形態を挙げて、図面を参照しつつ説明する。
【００１１】
本実施形態の半導体装置の製造方法は、半導体装置としてＤＲＡＭを採用した場合の製造例であり、ゲート配線を構成する複数のゲート電極部とこれらゲート電極部間を接続する配線部との上に、耐エッチング膜を備えたゲートハードマスクを設けてゲート配線を形成するゲート配線形成工程と、ゲート配線上に、プラグコンタクトホールが開口された第１層間絶縁膜を形成し、この第１層間絶縁膜上にコンタクトプラグ形成膜を形成した後、ＣＭＰ処理し、前記プラグコンタクトホールにコンタクトプラグを形成するコンタクトプラグ形成工程と、配線部上の前記耐エッチング膜を除去する耐エッチング膜除去工程と、コンタクトプラグ上に第２層間絶縁膜を形成し、この第２層間絶縁膜にエッチングで容量コンタクトホールを開口し、この容量コンタクトホールにプラグコンタクトと導通する容量コンタクトプラグを形成する容量コンタクトプラグ形成工程とを有する。
以下、各工程について、順次説明する。
【００１２】
［ゲート配線形成工程］
図１は、ゲート配線形成工程により形成されるゲート配線３０を示す断面図であり、本実施形態で製造される半導体装置は、略平行に配置された複数本のゲート配線３０を備えている。
ゲート配線形成工程では、まず、シリコン基板などの半導体基板Ｓ上に、熱酸化法などにより、シリコン酸化膜などからなるゲート絶縁膜２５を形成する。ついで、ゲート絶縁膜２５の上に、ゲート電極部１０および配線部（図示略）を構成する導電膜として、ポリシリコン膜１１と、タングステンなどからなる金属膜１２とを形成する。また、この例では、ポリシリコン膜１１と金属膜１２との間に、バリア膜として、ＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法による例えば厚さが１０ｎｍのタングステンシリサイド膜２６とスパッタ法による例えば厚さが１０ｎｍのタングステンナイトライド膜２７とを形成する。
【００１３】
ついで、ゲート電極部１０および配線部を構成する導電膜の上に、ゲートハードマスク２０を形成する。ゲートハードマスク２０は、絶縁膜１８、１９間に耐エッチング膜１７が配置された構成とされ、絶縁膜１８、１９としてはシリコン窒化膜およびシリコン酸化膜が使用されている。この例のゲートハードマスク２０は、ゲート電極部１０側から、シリコン窒化膜、耐エッチング膜１７、シリコン窒化膜、シリコン酸化膜が順次積層した４層構造とされている。耐エッチング膜１７は、タングステンなどの金属膜からなり、エッチングに対する耐性を備えたストッパ膜として作用するものである。
ゲートハードマスク２０のシリコン窒化膜およびシリコン酸化膜はプラズマＣＶＤ法により形成し、タングステンなどの金属膜からなる耐エッチング膜はスパッタ法により形成する。
【００１４】
ゲートハードマスク２０を構成する各膜の厚みとしては、シリコン酸化膜は例えば１００ｎｍ、シリコン窒化膜は例えば２００ｎｍである。また、耐エッチング膜１７は、ほとんどエッチングされないため、２０〜５０ｎｍ程度の厚みであれば、充分にストッパ膜として作用する。
また、耐エッチング膜１７は、ゲートハードマスク２０の絶縁膜１８、１９間に配置されるが、その配置位置は、ゲートハードマスク２０の下端（ゲート電極部１０側の端部）から２０ｎｍ以上上方であり、かつ、ゲートハードマスク２０の高さ方向の中心よりも下方の範囲内とされることが好適である。ゲートハードマスク２０の下端から２０ｎｍ以上上方であると、耐エッチング膜１７とゲート電極部１０とが充分に絶縁される。また、ゲートハードマスク２０の高さ方向の中心よりも下方であると、後述のコンタクトプラグ形成工程におけるＣＭＰ処理でゲートハードマスク２０が研磨されても、耐エッチング膜１７までは研磨されず、ストッパ膜としての作用を充分に発現することができる。
【００１５】
ついで、これらの層をフォトリソグラフィとエッチングによりパターンニングして、半導体基板Ｓ上にゲートパターンを形成する。
ゲートハードマスク２０のシリコン酸化膜のエッチングについては、例えば平行平板型エッチング装置を用い、エッチング条件は、例えばＣＦ４／Ａｒ＝１００／２００（ｍｌ／ｍｉｎ）、圧力：１００（ｍＴｏｒｒ）、ＲＦパワー：１０００（Ｗ）とする。シリコン窒化膜のエッチングについても、平行平板型エッチング装置を用い、エッチング条件は、例えばＣＦ４／ＣＨＦ３／Ａｒ／Ｏ２＝１００／１００／１００／２００（ｍｌ／ｍｉｎ）、圧力：１００（ｍＴｏｒｒ）、ＲＦパワー：１０００（Ｗ）とする。耐エッチング膜のエッチングについては、耐エッチング膜がタングステンからなる場合には、例えば、マイクロ波プラズマエッチング装置を用い、エッチング条件は、例えばＣｌ２／ＳＦ６＝１５０／５０（ｍｌ／ｍｉｎ）、圧力１０（ｍＴｏｒｒ）、マイクロ波パワー１０００（Ｗ）、ＲＦパワー２０（Ｗ）とする。
【００１６】
ゲート電極部１０および配線部を構成する導電膜のエッチングについては、例えばマイクロ波プラズマエッチング装置を用い、タングステンなどからなる金属膜１２のエッチング条件は、例えばＣｌ２／ＳＦ６＝１５０／５０（ｍｌ／ｍｉｎ）、圧力１０（ｍＴｏｒｒ）、マイクロ波パワー１０００（Ｗ）、ＲＦパワー２０（Ｗ）とする。マイクロ波プラズマエッチング装置内で引き続き行うポリシリコン膜１１のエッチング条件は、例えばＨＢｒ／Ｏ２＝２００／１０（ｍｌ／ｍｉｎ）、圧力１０（ｍＴｏｒｒ）、マイクロ波パワー１０００（Ｗ）、ＲＦパワー２０（Ｗ）とする。
【００１７】
また、この例では、金属膜１２のエッチング後、ポリシリコン膜１１をエッチングする前に、ＬＰ−ＣＶＤ法による例えば厚さが１０ｎｍのシリコン窒化膜を成膜し、ついで、このシリコン窒化膜のうち、ポリシリコン膜１１の上に形成された部分をエッチングしている。これにより、ゲート電極部１０および配線部の側面を覆うシリコン窒化膜１３を形成する。ついで、このようにしてシリコン窒化膜１３を形成した後、熱酸化法により、例えば厚さが５ｎｍのシリコン酸化膜１４をこのシリコン窒化膜１３の外側に形成する。その後、ＬＰ−ＣＶＤ法による厚さが例えば２０ｎｍのシリコン窒化膜１５を成膜する。
これにより、図１に示すように、ゲート電極部１０および配線部（図示略）の側面には、シリコン窒化膜１３／シリコン酸化膜１４／シリコン窒化膜１５の３層構造からなるサイドウォール１６が形成され、ゲート電極部１０と配線部の上には、ゲートハードマスク２０が積層したゲート配線３０を形成することができる。
【００１８】
［コンタクトプラグ形成工程］
図２は、コンタクトプラグ形成工程により、図示略のソース領域またはドレイン領域に接続するコンタクトプラグ２２が形成された様子を示す平面模式図であり、図３は、図２のＡ−Ａ’に沿う断面図である。
上述のようにゲート配線３０を形成した後、ゲート配線３０を覆うように、ゲート配線３０上に絶縁性のゲート層間膜（第１層間絶縁膜）を形成する。ゲート層間膜としては、埋め込み性の良いシリコン酸化膜が好適であり、例えばＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）膜を成膜後にアニール処理を行い表面を平坦にする方法、Ｏ３−ＴＥＯＳ膜を成膜後にアニール処理を行い表面を平坦にする方法、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を成膜後にアニール処理を行い表面を平坦にする方法、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法などにより形成される。
【００１９】
ゲート層間膜を形成した後、セルフアラインにより、このゲート層間膜にプラグコンタクトホール２１を開口する。セルフアラインにおけるエッチングについては、例えば２周波平行平板型エッチング装置を用い、エッチング条件は、例えばＣ４Ｆ６／Ａｒ／Ｏ２＝２０／１０００／２０（ｍｌ／ｍｉｎ）、圧力２０（ｍＴｏｒｒ）、上部ＲＦパワー１０００（Ｗ）、下部ＲＦパワー２０００（Ｗ）とする。
【００２０】
プラグコンタクトホール２１を開口した後、コンタクトプラグ２２を形成するためのコンタクトプラグ形成膜を全面に成膜し、ついで、このコンタクトプラグ形成膜をＣＭＰ処理する。これにより、図２および図３に示すように、コンタクトプラグ２２をプラグコンタクトホール２１に形成することができる。
この際のＣＭＰ処理により、コンタクトプラグ形成膜とともに、コンタクトプラグ形成膜に覆われていたゲートハードマスク２０のうち、上側の絶縁膜１８の一部も研磨される。その結果、絶縁膜１８が薄膜化される。
コンタクトプラグ形成膜としては、ＣＶＤ法によるタングステンなどの金属膜が使用される。
【００２１】
［耐エッチング膜除去工程］
図４は、耐エッチング膜除去工程の様子を示す平面模式図であり、図５は、図４のＢ−Ｂ’に沿う断面図である。
また、図６は、耐エッチング膜除去工程により、配線部２９上の耐エッチング膜１７が除去された様子を示す平面模式図であり、図７は、図６のＣ−Ｃ’線に沿う断面図、図８は、図６のＤ−Ｄ’線に沿う断面図である。
コンタクトプラグ形成工程により、上述のようにコンタクトプラグ２２を形成した後、ゲートハードマスク２０中の耐エッチング膜１７のうち、配線部２９上に形成された耐エッチング膜１７をフォトリソグラフィとエッチングにより除去する。これにより、後に形成する容量コンタクトプラグ同士が耐エッチング膜１７により導通しないように、耐エッチング膜１７を分断することができる。
【００２２】
具体的には、図４および図５に示すように、配線部２９上のゲートハードマスク２０は露出し、ゲート電極部１０上のゲートハードマスク２０がカバーされるように、かつ、ゲート配線３０と交差する方向に延びるように、フォトレジスト２３をパターン形成する。そして、ゲートハードマスク２０中の絶縁膜１８であるシリコン窒化膜と、耐エッチング膜１７とをエッチングする。
このエッチングにより、図６〜図８に示すように、各ゲート電極部１０上には耐エッチング膜１７が残存する（図７）。一方、配線部２９上にはゲートハードマスク中の絶縁膜１９のみが残存し、耐エッチング膜は除去されて残存しない（図８）。このように、各ゲート電極部１０間で耐エッチング膜１７が分断され、各ゲート電極部１０ごとに、その上に耐エッチング膜１７が島状に孤立して形成された状態となる。
【００２３】
ここでのエッチング条件としては、ゲート配線形成工程の説明において、ゲートハードマスク２０中のシリコン窒化膜および耐エッチング膜のエッチングについて例示した条件を好適に採用できる。
なお、ここでのエッチングは、容量コンタクトプラグ間が導通しないように、耐エッチング膜１７を分断することが目的であるため、この目的が達成される限り、配線部２９上の一部に耐エッチング膜が多少残存していても問題はない。
【００２４】
［容量コンタクトプラグ形成工程］
図９は、容量コンタクトプラグ形成工程により、容量コンタクトプラグが容量コンタクトホールに形成された様子を示す平面模式図である。図１０は、図９のＥ−Ｅ’に沿う断面について、部分的に示した断面図である。
これら図９および図１０においては、容量コンタクトプラグ２５の中心位置をコンタクトプラグ２２の中心位置から意図的にゲート電極部１０側にオフセットしてレイアウトしている。このようなレイアウトは、例えば６Ｆ２セル構造を採用する場合などにおいて好適に採用される。
【００２５】
耐エッチング膜除去工程により、上述のように配線部２９上の耐エッチング膜を除去した後、図１０に示すように、コンタクトプラグ２２を覆う層間絶縁膜（第２層間絶縁膜）２８を形成する。この例では、図示は略すが、まず、下層の層間絶縁膜をプラズマＣＶＤで形成した後、ビットコンタクト（図示略）とビット線（図示略）とを形成し、その上に、上層の層間絶縁膜を形成し、２層構造の層間絶縁膜２８としている。
上層の層間絶縁膜には、ゲート層間膜と同様に、埋め込み性の良いシリコン酸化膜が好適に使用され、例えばＳＯＧ膜を成膜後にアニール処理を行い表面を平坦にする方法、Ｏ３−ＴＥＯＳ膜を成膜後にアニール処理を行い表面を平坦にする方法、ＢＰＳＧ膜を成膜後にアニール処理を行い表面を平坦にする方法、ＨＤＰ法などにより形成される。
【００２６】
こうして層間絶縁膜２８を形成した後、セルフアラインにより、この層間絶縁膜２８に容量コンタクトホール２４を開口する。セルフアラインにおけるエッチングについては、例えば２周波平行平板型エッチング装置を用い、エッチング条件は、例えばＣ４Ｆ６／Ａｒ／Ｏ２＝２０／１０００／２０（ｍｌ／ｍｉｎ）、圧力２０（ｍＴｏｒｒ）、上部ＲＦパワー１０００（Ｗ）、下部ＲＦパワー２０００（Ｗ）とする。
【００２７】
その後、容量コンタクトホール２４に、ポリシリコンなどからなり、コンタクトプラグ２２と導通する容量コンタクトプラグ２５を形成する。
【００２８】
以上説明したように本実施形態の半導体装置の製造方法によれば、耐エッチング膜１７を備えたゲートハードマスク２０をゲート電極部１０と配線部２９との上に形成した後、配線部２９上の耐エッチング膜を除去し、各ゲート電極部１０ごとに、その上に耐エッチング膜１７が島状に孤立して残存するようにしている。
このようにゲート電極部１０上に、耐エッチング膜１７を備えたゲートハードマスク２０が形成されていると、ＣＭＰ処理を経てコンタクトプラグ２２を形成し、さらに、エッチングにより容量コンタクトホール２４を開口して容量コンタクトプラグ２５を形成した場合に、ゲート電極部１０と容量コンタクトプラグ２５とのショートを防止することができる。
すなわち、ゲートハードマスク２０が耐エッチング膜１７を備えていると、容量コンタクトホール２４を開口するためのエッチングが耐エッチング膜１７で止まり、それよりも下層にはエッチングが進行しなくなる。そのため、ＣＭＰ処理によりゲートハードマスク２０が薄膜化するおそれがある場合でも、ゲート電極部１０が露出する程にはエッチングは進行しない。よって、ゲート電極部１０と容量コンタクトプラグ２５とのショートを防止することができる。
また、配線部上の耐エッチング膜は除去されている。そのため、容量コンタクトプラグ間が耐エッチング膜により導通してしまうこともない。
【００２９】
また、例えば６Ｆ２セル構造を採用する場合などにおいては、図９および図１０に示したように、容量コンタクトプラグ２５の中心位置をコンタクトプラグ２２の中心位置から意図的にゲート電極部１０側にオフセットしてレイアウトする場合がある。このような場合、ゲートハードマスク２０のエッジ部は、容量コンタクトホール２４を形成する際のエッチングにより、よりエッチングされやすく、そのため、容量コンタクトプラグ２５とゲート電極部１０とはよりショートしやすい。本実施形態の半導体装置の製造方法によれば、ゲート電極部１０上には、耐エッチング膜１７を備えたゲートハードマスク２０が形成されるため、このように容量コンタクトプラグ２５とゲート電極部１０とがショートしやすいこのようなレイアウトの半導体装置の製造においても、耐エッチング膜１７によりエッチングの進行をくい止め、このようなショートを効果的に防止することができる。
【符号の説明】
【００３０】
１０：ゲート電極部
１７：耐エッチング膜
１８，１９：絶縁膜
２０：ゲートハードマスク
２１：プラグコンタクトホール
２２：コンタクトプラグ
２４：容量コンタクトホール
２５：容量コンタクトプラグ
２８：層間絶縁膜
２９：配線部
３０：ゲート配線
Ｓ：半導体基板
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体装置においては、特許文献１に開示のように、ゲート電極部の上にシリコン窒化膜などからなるゲートハードマスクが形成されることがある。ゲート電極部およびゲートハードマスクを含むゲート配線上には、シリコン酸化膜などからなる絶縁性のゲート層間膜が形成され、ついで、セルフアラインによりゲート層間膜にプラグコンタクトホールが開口される。ついで、その上にタングステンなどの金属膜が成膜され、この金属膜がＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理により平坦化されることで、プラグコンタクトホールにコンタクトプラグが形成される。この際のＣＭＰ処理では、ゲートハードマスクも研磨される。その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により酸化シリコン膜などからなる層間絶縁膜が成膜され、この層間絶縁膜にはエッチングにより容量コンタクトホールが開口される。そして、この容量コンタクトホールに、コンタクトプラグと導通する容量コンタクトプラグが形成される。
【０００３】
また、例えば特許文献２に開示されているように、例えば６Ｆ２セル構造が採用される半導体装置においては、容量コンタクトプラグの中心位置をプラグコンタクトの中心位置から意図的にゲート電極部側にオフセットしたレイアウトが採用されることがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−７２１６７号公報
【特許文献２】特開２００７−２８７７９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＣＭＰ処理において研磨レートの面内均一性が悪い場合には、研磨レートが速い部分が生じ、その部分では、ゲートハードマスクが過度に研磨され、薄膜化してしまう。このようにゲートハードマスクが薄膜化してしまうと、その後の工程で容量コンタクトホールをエッチングにより開口した際に、ゲートハードマスクもエッチングされ、その下のゲート電極部が露出してしまうことがあった。
また、図１１および図１２に示すように、容量コンタクトプラグ４３の中心位置をコンタクトプラグ４４の中心位置から意図的にゲート電極部４２側にオフセットしたレイアウトの場合には、ゲートハードマスク４０のエッジ部が特にエッチングされやすく、ゲート電極部４２の露出が特に生じやすい傾向にあった。
このようにゲート電極部４２が露出した場合に、開口された容量コンタクトホール４１に容量コンタクトプラグ４３を形成すると、ゲート電極部４２と容量コンタクトプラグ４３とがショートしてしまう。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の製造方法は、複数のゲート電極部と該ゲート電極部間を接続する配線部との上に、耐エッチング膜を備えたゲートハードマスクを形成後、前記配線部上の前記耐エッチング膜を除去することを特徴とする。
【０００７】
本発明の半導体装置の製造方法では、耐エッチング膜を備えたゲートハードマスクをゲート電極部と配線部との上に形成した後、配線部上の耐エッチング膜を除去し、各ゲート電極部ごとに、その上に耐エッチング膜が島状に孤立して残存するようにしている。
このようにゲート電極部上に、耐エッチング膜を備えたゲートハードマスクが形成されていると、ＣＭＰ処理を経てコンタクトプラグを形成し、さらに、エッチングにより容量コンタクトホールを開口して容量コンタクトプラグを形成した場合に、ゲート電極部と容量コンタクトプラグとのショートを防止することができる。
すなわち、ゲートハードマスクが耐エッチング膜を備えていると、容量コンタクトホールを開口するためのエッチングが耐エッチング膜で止まり、それよりも下層にはエッチングが進行しなくなる。そのため、ＣＭＰ処理によりゲートハードマスクが薄膜化するおそれがある場合でも、ゲート電極部が露出する程にはエッチングは進行しない。よって、ゲート電極部と容量コンタクトプラグとのショートを防止することができる。
また、配線部上の耐エッチング膜は除去され、配線部上には存在しない。そのため、容量コンタクトプラグ間が耐エッチング膜により導通してしまうこともない。
【発明の効果】
【０００８】
本発明の半導体装置の製造方法によれば、ゲート電極部と容量コンタクトプラグとのショートを防止することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態である半導体装置の製造方法を説明する図であって、ゲート配線形成工程を説明する断面図である。
【図２】本発明の実施形態である半導体装置の製造方法を説明する図であって、コンタクトプラグ形成工程を説明する平面模式図である。
【図３】図２のＡ−Ａ’線に沿う断面図である。
【図４】本発明の実施形態である半導体装置の製造方法を説明する図であって、耐エッチング膜除去工程を説明する平面模式図である。
【図５】図４のＢ−Ｂ’線に沿う断面図である。
【図６】本発明の実施形態である半導体装置の製造方法を説明する図であって、耐エッチング膜除去工程を説明する平面模式図である。
【図７】図６のＣ−Ｃ’線に沿う断面図である。
【図８】図６のＤ−Ｄ’線に沿う断面図である。
【図９】本発明の実施形態である半導体装置の製造方法を説明する図であって、容量コンタクトプラグ形成工程を説明する平面模式図である。
【図１０】図９のＥ−Ｅ’線に沿う断面について、部分的に示した断面図である。
【図１１】従来の半導体装置の製造方法を説明する図であって、容量コンタクトプラグを形成する工程について説明する平面模式図である。
【図１２】図１１のＦ−Ｆ’線に沿う断面について、部分的に示した断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明について詳細に説明する。
本発明の半導体装置の製造方法では、複数のゲート電極部と該ゲート電極部間を接続する配線部との上に、耐エッチング膜を備えたゲートハードマスクを形成後、配線部上の耐エッチング膜を除去する。
本発明の半導体装置の製造方法について、以下実施形態を挙げて、図面を参照しつつ説明する。
【００１１】
本実施形態の半導体装置の製造方法は、半導体装置としてＤＲＡＭを採用した場合の製造例であり、ゲート配線を構成する複数のゲート電極部とこれらゲート電極部間を接続する配線部との上に、耐エッチング膜を備えたゲートハードマスクを設けてゲート配線を形成するゲート配線形成工程と、ゲート配線上に、プラグコンタクトホールが開口された第１層間絶縁膜を形成し、この第１層間絶縁膜上にコンタクトプラグ形成膜を形成した後、ＣＭＰ処理し、前記プラグコンタクトホールにコンタクトプラグを形成するコンタクトプラグ形成工程と、配線部上の前記耐エッチング膜を除去する耐エッチング膜除去工程と、コンタクトプラグ上に第２層間絶縁膜を形成し、この第２層間絶縁膜にエッチングで容量コンタクトホールを開口し、この容量コンタクトホールにプラグコンタクトと導通する容量コンタクトプラグを形成する容量コンタクトプラグ形成工程とを有する。
以下、各工程について、順次説明する。
【００１２】
［ゲート配線形成工程］
図１は、ゲート配線形成工程により形成されるゲート配線３０を示す断面図であり、本実施形態で製造される半導体装置は、略平行に配置された複数本のゲート配線３０を備えている。
ゲート配線形成工程では、まず、シリコン基板などの半導体基板Ｓ上に、熱酸化法などにより、シリコン酸化膜などからなるゲート絶縁膜２５を形成する。ついで、ゲート絶縁膜２５の上に、ゲート電極部１０および配線部（図示略）を構成する導電膜として、ポリシリコン膜１１と、タングステンなどからなる金属膜１２とを形成する。また、この例では、ポリシリコン膜１１と金属膜１２との間に、バリア膜として、ＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法による例えば厚さが１０ｎｍのタングステンシリサイド膜２６とスパッタ法による例えば厚さが１０ｎｍのタングステンナイトライド膜２７とを形成する。
【００１３】
ついで、ゲート電極部１０および配線部を構成する導電膜の上に、ゲートハードマスク２０を形成する。ゲートハードマスク２０は、絶縁膜１８、１９間に耐エッチング膜１７が配置された構成とされ、絶縁膜１８、１９としてはシリコン窒化膜およびシリコン酸化膜が使用されている。この例のゲートハードマスク２０は、ゲート電極部１０側から、シリコン窒化膜、耐エッチング膜１７、シリコン窒化膜、シリコン酸化膜が順次積層した４層構造とされている。耐エッチング膜１７は、タングステンなどの金属膜からなり、エッチングに対する耐性を備えたストッパ膜として作用するものである。
ゲートハードマスク２０のシリコン窒化膜およびシリコン酸化膜はプラズマＣＶＤ法により形成し、タングステンなどの金属膜からなる耐エッチング膜はスパッタ法により形成する。
【００１４】
ゲートハードマスク２０を構成する各膜の厚みとしては、シリコン酸化膜は例えば１００ｎｍ、シリコン窒化膜は例えば２００ｎｍである。また、耐エッチング膜１７は、ほとんどエッチングされないため、２０〜５０ｎｍ程度の厚みであれば、充分にストッパ膜として作用する。
また、耐エッチング膜１７は、ゲートハードマスク２０の絶縁膜１８、１９間に配置されるが、その配置位置は、ゲートハードマスク２０の下端（ゲート電極部１０側の端部）から２０ｎｍ以上上方であり、かつ、ゲートハードマスク２０の高さ方向の中心よりも下方の範囲内とされることが好適である。ゲートハードマスク２０の下端から２０ｎｍ以上上方であると、耐エッチング膜１７とゲート電極部１０とが充分に絶縁される。また、ゲートハードマスク２０の高さ方向の中心よりも下方であると、後述のコンタクトプラグ形成工程におけるＣＭＰ処理でゲートハードマスク２０が研磨されても、耐エッチング膜１７までは研磨されず、ストッパ膜としての作用を充分に発現することができる。
【００１５】
ついで、これらの層をフォトリソグラフィとエッチングによりパターンニングして、半導体基板Ｓ上にゲートパターンを形成する。
ゲートハードマスク２０のシリコン酸化膜のエッチングについては、例えば平行平板型エッチング装置を用い、エッチング条件は、例えばＣＦ４／Ａｒ＝１００／２００（ｍｌ／ｍｉｎ）、圧力：１００（ｍＴｏｒｒ）、ＲＦパワー：１０００（Ｗ）とする。シリコン窒化膜のエッチングについても、平行平板型エッチング装置を用い、エッチング条件は、例えばＣＦ４／ＣＨＦ３／Ａｒ／Ｏ２＝１００／１００／１００／２００（ｍｌ／ｍｉｎ）、圧力：１００（ｍＴｏｒｒ）、ＲＦパワー：１０００（Ｗ）とする。耐エッチング膜のエッチングについては、耐エッチング膜がタングステンからなる場合には、例えば、マイクロ波プラズマエッチング装置を用い、エッチング条件は、例えばＣｌ２／ＳＦ６＝１５０／５０（ｍｌ／ｍｉｎ）、圧力１０（ｍＴｏｒｒ）、マイクロ波パワー１０００（Ｗ）、ＲＦパワー２０（Ｗ）とする。
【００１６】
ゲート電極部１０および配線部を構成する導電膜のエッチングについては、例えばマイクロ波プラズマエッチング装置を用い、タングステンなどからなる金属膜１２のエッチング条件は、例えばＣｌ２／ＳＦ６＝１５０／５０（ｍｌ／ｍｉｎ）、圧力１０（ｍＴｏｒｒ）、マイクロ波パワー１０００（Ｗ）、ＲＦパワー２０（Ｗ）とする。マイクロ波プラズマエッチング装置内で引き続き行うポリシリコン膜１１のエッチング条件は、例えばＨＢｒ／Ｏ２＝２００／１０（ｍｌ／ｍｉｎ）、圧力１０（ｍＴｏｒｒ）、マイクロ波パワー１０００（Ｗ）、ＲＦパワー２０（Ｗ）とする。
【００１７】
また、この例では、金属膜１２のエッチング後、ポリシリコン膜１１をエッチングする前に、ＬＰ−ＣＶＤ法による例えば厚さが１０ｎｍのシリコン窒化膜を成膜し、ついで、このシリコン窒化膜のうち、ポリシリコン膜１１の上に形成された部分をエッチングしている。これにより、ゲート電極部１０および配線部の側面を覆うシリコン窒化膜１３を形成する。ついで、このようにしてシリコン窒化膜１３を形成した後、熱酸化法により、例えば厚さが５ｎｍのシリコン酸化膜１４をこのシリコン窒化膜１３の外側に形成する。その後、ＬＰ−ＣＶＤ法による厚さが例えば２０ｎｍのシリコン窒化膜１５を成膜する。
これにより、図１に示すように、ゲート電極部１０および配線部（図示略）の側面には、シリコン窒化膜１３／シリコン酸化膜１４／シリコン窒化膜１５の３層構造からなるサイドウォール１６が形成され、ゲート電極部１０と配線部の上には、ゲートハードマスク２０が積層したゲート配線３０を形成することができる。
【００１８】
［コンタクトプラグ形成工程］
図２は、コンタクトプラグ形成工程により、図示略のソース領域またはドレイン領域に接続するコンタクトプラグ２２が形成された様子を示す平面模式図であり、図３は、図２のＡ−Ａ’に沿う断面図である。
上述のようにゲート配線３０を形成した後、ゲート配線３０を覆うように、ゲート配線３０上に絶縁性のゲート層間膜（第１層間絶縁膜）を形成する。ゲート層間膜としては、埋め込み性の良いシリコン酸化膜が好適であり、例えばＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）膜を成膜後にアニール処理を行い表面を平坦にする方法、Ｏ３−ＴＥＯＳ膜を成膜後にアニール処理を行い表面を平坦にする方法、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を成膜後にアニール処理を行い表面を平坦にする方法、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法などにより形成される。
【００１９】
ゲート層間膜を形成した後、セルフアラインにより、このゲート層間膜にプラグコンタクトホール２１を開口する。セルフアラインにおけるエッチングについては、例えば２周波平行平板型エッチング装置を用い、エッチング条件は、例えばＣ４Ｆ６／Ａｒ／Ｏ２＝２０／１０００／２０（ｍｌ／ｍｉｎ）、圧力２０（ｍＴｏｒｒ）、上部ＲＦパワー１０００（Ｗ）、下部ＲＦパワー２０００（Ｗ）とする。
【００２０】
プラグコンタクトホール２１を開口した後、コンタクトプラグ２２を形成するためのコンタクトプラグ形成膜を全面に成膜し、ついで、このコンタクトプラグ形成膜をＣＭＰ処理する。これにより、図２および図３に示すように、コンタクトプラグ２２をプラグコンタクトホール２１に形成することができる。
この際のＣＭＰ処理により、コンタクトプラグ形成膜とともに、コンタクトプラグ形成膜に覆われていたゲートハードマスク２０のうち、上側の絶縁膜１８の一部も研磨される。その結果、絶縁膜１８が薄膜化される。
コンタクトプラグ形成膜としては、ＣＶＤ法によるタングステンなどの金属膜が使用される。
【００２１】
［耐エッチング膜除去工程］
図４は、耐エッチング膜除去工程の様子を示す平面模式図であり、図５は、図４のＢ−Ｂ’に沿う断面図である。
また、図６は、耐エッチング膜除去工程により、配線部２９上の耐エッチング膜１７が除去された様子を示す平面模式図であり、図７は、図６のＣ−Ｃ’線に沿う断面図、図８は、図６のＤ−Ｄ’線に沿う断面図である。
コンタクトプラグ形成工程により、上述のようにコンタクトプラグ２２を形成した後、ゲートハードマスク２０中の耐エッチング膜１７のうち、配線部２９上に形成された耐エッチング膜１７をフォトリソグラフィとエッチングにより除去する。これにより、後に形成する容量コンタクトプラグ同士が耐エッチング膜１７により導通しないように、耐エッチング膜１７を分断することができる。
【００２２】
具体的には、図４および図５に示すように、配線部２９上のゲートハードマスク２０は露出し、ゲート電極部１０上のゲートハードマスク２０がカバーされるように、かつ、ゲート配線３０と交差する方向に延びるように、フォトレジスト２３をパターン形成する。そして、ゲートハードマスク２０中の絶縁膜１８であるシリコン窒化膜と、耐エッチング膜１７とをエッチングする。
このエッチングにより、図６〜図８に示すように、各ゲート電極部１０上には耐エッチング膜１７が残存する（図７）。一方、配線部２９上にはゲートハードマスク中の絶縁膜１９のみが残存し、耐エッチング膜は除去されて残存しない（図８）。このように、各ゲート電極部１０間で耐エッチング膜１７が分断され、各ゲート電極部１０ごとに、その上に耐エッチング膜１７が島状に孤立して形成された状態となる。
【００２３】
ここでのエッチング条件としては、ゲート配線形成工程の説明において、ゲートハードマスク２０中のシリコン窒化膜および耐エッチング膜のエッチングについて例示した条件を好適に採用できる。
なお、ここでのエッチングは、容量コンタクトプラグ間が導通しないように、耐エッチング膜１７を分断することが目的であるため、この目的が達成される限り、配線部２９上の一部に耐エッチング膜が多少残存していても問題はない。
【００２４】
［容量コンタクトプラグ形成工程］
図９は、容量コンタクトプラグ形成工程により、容量コンタクトプラグが容量コンタクトホールに形成された様子を示す平面模式図である。図１０は、図９のＥ−Ｅ’に沿う断面について、部分的に示した断面図である。
これら図９および図１０においては、容量コンタクトプラグ２５の中心位置をコンタクトプラグ２２の中心位置から意図的にゲート電極部１０側にオフセットしてレイアウトしている。このようなレイアウトは、例えば６Ｆ２セル構造を採用する場合などにおいて好適に採用される。
【００２５】
耐エッチング膜除去工程により、上述のように配線部２９上の耐エッチング膜を除去した後、図１０に示すように、コンタクトプラグ２２を覆う層間絶縁膜（第２層間絶縁膜）２８を形成する。この例では、図示は略すが、まず、下層の層間絶縁膜をプラズマＣＶＤで形成した後、ビットコンタクト（図示略）とビット線（図示略）とを形成し、その上に、上層の層間絶縁膜を形成し、２層構造の層間絶縁膜２８としている。
上層の層間絶縁膜には、ゲート層間膜と同様に、埋め込み性の良いシリコン酸化膜が好適に使用され、例えばＳＯＧ膜を成膜後にアニール処理を行い表面を平坦にする方法、Ｏ３−ＴＥＯＳ膜を成膜後にアニール処理を行い表面を平坦にする方法、ＢＰＳＧ膜を成膜後にアニール処理を行い表面を平坦にする方法、ＨＤＰ法などにより形成される。
【００２６】
こうして層間絶縁膜２８を形成した後、セルフアラインにより、この層間絶縁膜２８に容量コンタクトホール２４を開口する。セルフアラインにおけるエッチングについては、例えば２周波平行平板型エッチング装置を用い、エッチング条件は、例えばＣ４Ｆ６／Ａｒ／Ｏ２＝２０／１０００／２０（ｍｌ／ｍｉｎ）、圧力２０（ｍＴｏｒｒ）、上部ＲＦパワー１０００（Ｗ）、下部ＲＦパワー２０００（Ｗ）とする。
【００２７】
その後、容量コンタクトホール２４に、ポリシリコンなどからなり、コンタクトプラグ２２と導通する容量コンタクトプラグ２５を形成する。
【００２８】
以上説明したように本実施形態の半導体装置の製造方法によれば、耐エッチング膜１７を備えたゲートハードマスク２０をゲート電極部１０と配線部２９との上に形成した後、配線部２９上の耐エッチング膜を除去し、各ゲート電極部１０ごとに、その上に耐エッチング膜１７が島状に孤立して残存するようにしている。
このようにゲート電極部１０上に、耐エッチング膜１７を備えたゲートハードマスク２０が形成されていると、ＣＭＰ処理を経てコンタクトプラグ２２を形成し、さらに、エッチングにより容量コンタクトホール２４を開口して容量コンタクトプラグ２５を形成した場合に、ゲート電極部１０と容量コンタクトプラグ２５とのショートを防止することができる。
すなわち、ゲートハードマスク２０が耐エッチング膜１７を備えていると、容量コンタクトホール２４を開口するためのエッチングが耐エッチング膜１７で止まり、それよりも下層にはエッチングが進行しなくなる。そのため、ＣＭＰ処理によりゲートハードマスク２０が薄膜化するおそれがある場合でも、ゲート電極部１０が露出する程にはエッチングは進行しない。よって、ゲート電極部１０と容量コンタクトプラグ２５とのショートを防止することができる。
また、配線部上の耐エッチング膜は除去されている。そのため、容量コンタクトプラグ間が耐エッチング膜により導通してしまうこともない。
【００２９】
また、例えば６Ｆ２セル構造を採用する場合などにおいては、図９および図１０に示したように、容量コンタクトプラグ２５の中心位置をコンタクトプラグ２２の中心位置から意図的にゲート電極部１０側にオフセットしてレイアウトする場合がある。このような場合、ゲートハードマスク２０のエッジ部は、容量コンタクトホール２４を形成する際のエッチングにより、よりエッチングされやすく、そのため、容量コンタクトプラグ２５とゲート電極部１０とはよりショートしやすい。本実施形態の半導体装置の製造方法によれば、ゲート電極部１０上には、耐エッチング膜１７を備えたゲートハードマスク２０が形成されるため、このように容量コンタクトプラグ２５とゲート電極部１０とがショートしやすいこのようなレイアウトの半導体装置の製造においても、耐エッチング膜１７によりエッチングの進行をくい止め、このようなショートを効果的に防止することができる。
【符号の説明】
【００３０】
１０：ゲート電極部
１７：耐エッチング膜
１８，１９：絶縁膜
２０：ゲートハードマスク
２１：プラグコンタクトホール
２２：コンタクトプラグ
２４：容量コンタクトホール
２５：容量コンタクトプラグ
２８：層間絶縁膜
２９：配線部
３０：ゲート配線
Ｓ：半導体基板
【特許請求の範囲】
【請求項１】
複数のゲート電極部と該ゲート電極部間を接続する配線部との上に、耐エッチング膜を備えたゲートハードマスクを形成後、前記配線部上の前記耐エッチング膜を除去することを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲートハードマスクでは、絶縁膜間に前記耐エッチング膜が配置されていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜としてシリコン窒化膜およびシリコン酸化膜を備え、
前記ゲートハードマスクは、前記ゲート電極部側から、シリコン窒化膜、耐エッチング膜、シリコン窒化膜、シリコン酸化膜が順次積層した４層構造であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
耐エッチング膜が金属膜であることを特徴とする請求項１ないし３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記金属膜がタングステンからなることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
複数のゲート電極部と該ゲート電極部間を接続する配線部との上に、耐エッチング膜を備えたゲートハードマスクを設けてゲート配線を形成するゲート配線形成工程と、
前記ゲート配線上に、プラグコンタクトホールが開口された第１層間絶縁膜を形成し、前記第１層間絶縁膜上にコンタクトプラグ形成膜を形成した後、ＣＭＰ処理し、前記プラグコンタクトホールにコンタクトプラグを形成するコンタクトプラグ形成工程と、
前記配線部上の前記耐エッチング膜を除去する耐エッチング膜除去工程と、
前記コンタクトプラグ上に第２層間絶縁膜を形成し、該第２層間絶縁膜にエッチングで容量コンタクトホールを開口し、該容量コンタクトホールに前記プラグコンタクトと導通する容量コンタクトプラグを形成する容量コンタクトプラグ形成工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
前記ゲートハードマスクでは、絶縁膜間に前記耐エッチング膜が配置されていることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記絶縁膜としてシリコン窒化膜およびシリコン酸化膜を備え、
前記ゲートハードマスクは、前記ゲート電極部側から、シリコン窒化膜、耐エッチング膜、シリコン窒化膜、シリコン酸化膜が順次積層した４層構造であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
耐エッチング膜が金属膜であることを特徴とする請求項６ないし８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記金属膜がタングステンからなることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
ゲート電極部の上に、耐エッチング膜を備えたゲートハードマスクが積層されたことを特徴とする半導体装置。
【請求項１】
複数のゲート電極部と該ゲート電極部間を接続する配線部との上に、耐エッチング膜を備えたゲートハードマスクを形成後、前記配線部上の前記耐エッチング膜を除去することを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲートハードマスクでは、絶縁膜間に前記耐エッチング膜が配置されていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜としてシリコン窒化膜およびシリコン酸化膜を備え、
前記ゲートハードマスクは、前記ゲート電極部側から、シリコン窒化膜、耐エッチング膜、シリコン窒化膜、シリコン酸化膜が順次積層した４層構造であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
耐エッチング膜が金属膜であることを特徴とする請求項１ないし３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記金属膜がタングステンからなることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
複数のゲート電極部と該ゲート電極部間を接続する配線部との上に、耐エッチング膜を備えたゲートハードマスクを設けてゲート配線を形成するゲート配線形成工程と、
前記ゲート配線上に、プラグコンタクトホールが開口された第１層間絶縁膜を形成し、前記第１層間絶縁膜上にコンタクトプラグ形成膜を形成した後、ＣＭＰ処理し、前記プラグコンタクトホールにコンタクトプラグを形成するコンタクトプラグ形成工程と、
前記配線部上の前記耐エッチング膜を除去する耐エッチング膜除去工程と、
前記コンタクトプラグ上に第２層間絶縁膜を形成し、該第２層間絶縁膜にエッチングで容量コンタクトホールを開口し、該容量コンタクトホールに前記プラグコンタクトと導通する容量コンタクトプラグを形成する容量コンタクトプラグ形成工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
前記ゲートハードマスクでは、絶縁膜間に前記耐エッチング膜が配置されていることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記絶縁膜としてシリコン窒化膜およびシリコン酸化膜を備え、
前記ゲートハードマスクは、前記ゲート電極部側から、シリコン窒化膜、耐エッチング膜、シリコン窒化膜、シリコン酸化膜が順次積層した４層構造であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
耐エッチング膜が金属膜であることを特徴とする請求項６ないし８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記金属膜がタングステンからなることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
ゲート電極部の上に、耐エッチング膜を備えたゲートハードマスクが積層されたことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−２５８０９８（Ｐ２０１０−２５８０９８Ａ）
【公開日】平成２２年１１月１１日（２０１０．１１．１１）
【国際特許分類】
【出願番号】特願２００９−１０４４２０（Ｐ２００９−１０４４２０）
【出願日】平成２１年４月２２日（２００９．４．２２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２２年１１月１１日（２０１０．１１．１１）
【国際特許分類】
【出願日】平成２１年４月２２日（２００９．４．２２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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