３−Ｄ積層型デバイスのＥＳＤ保護を可能にするシステム及び方法
【解決手段】静電気放電（ＥＳＤ）保護デバイスが、積層型半導体ダイのアクティブレイヤ間の縦型の空間に形成され、これにより、そうでなければ通信目的のためにしか使用されないであろう空間を利用する。シリコン貫通ビア（ＴＳＶ：through silicon via）の縦型の表面領域は、ＥＳＤイベントに起因する大電圧を緩和するために使用される。一実施形態では、ＥＳＤダイオードは、積層型デバイスの半導体ダイのアクティブレイヤ間の縦型ＴＳＶ内に形成される。このＥＳＤダイオードは、積層の半導体ダイの両方の上の回路によって共有され、これによって空間を節約し、そしてＥＳＤ保護回路によって必要とされるダイ面積を低減し得る。
【発明の詳細な説明】
【技術分野】
【０００１】
この開示は概して半導体デバイスの静電気放電（ＥＳＤ）保護に関し、より具体的には３−Ｄ積層型半導体デバイスにおけるＥＳＤ保護を可能にするシステム及び方法に関する。
【背景技術】
【０００２】
シリコン貫通積層（ＴＳＳ：through silicon stacking）では、シリコンチップが積層されて３−Ｄ電子デバイスが形成される。そのようなデバイスでは、チップ間の接続配線が形成される。これらの接続配線はしばしば、シリコン貫通ビア（ＴＳＶ：through silicon via）を含む。
【０００３】
積層されたチップの各々上の各回路は、回路のＩ／ＯポートにＥＳＤ保護を必要とする。あいにく、ＥＳＤ保護回路は、シリコン上で比較的大きい占有面積を有する。既存の回路構成が３−Ｄデバイスの複数のチップ間で分割される際、回路（及びそれらの各ＥＳＤ保護）は分離され得る。従って、異なるチップ間で分割された回路の各部分を保護するため、各チップ上にＥＳＤ保護が設けられる。その結果、ＥＳＤ保護回路は、３−Ｄ積層チップ上ではより一層の空間を必要とする。
【発明の概要】
【０００４】
ＥＳＤ保護回路は、３−Ｄ積層デバイスの異なるチップ上のアクティブレイヤ間の縦型の空間（例えばシリコン貫通ビア（ＴＳＶ：through silicon via））内に形成され、これにより、さもなければ通信の目的でのみ用いられるであろう空間を利用する。シリコン貫通ビアの縦型の表面領域は、大きなＥＳＤイベントを緩和する。
【０００５】
一実施形態では、半導体ダイは、基板内に形成された少なくとも１つのビア内部の少なくとも１つのアクティブ回路を含む。
【０００６】
別の実施形態では、ＥＳＤ保護ダイオードが、積層されたダイのアクティブレイヤ間の垂直面内に形成される。このＥＳＤ保護ダイオードは、積層の半導体ダイの両方の上の回路によって共有され、これにより空間を節約し、そしてＥＳＤ保護回路によって必要とされるチップ面積を低減し得る。
【０００７】
更に別の実施形態では、半導体ダイは、少なくとも１つのシリコン貫通ビア（ＴＳＶ）を有して形成される。ＴＳＶは、少なくとも１つのアクティブ回路を含む。半導体ダイは、第２の半導体ダイと共に平行に積層され、そしてＴＳＶは、積層されたダイのアクティブレイヤ間に縦型に設けられる。
【０００８】
更に別の実施形態では、静電気放電（ＥＳＤ）保護回路を形成する方法は、デバイスの１つの半導体ダイからのシリコン貫通ビア（ＴＳＶ）が、隣接する半導体ダイに結合されるように、積層された半導体デバイスを配置することを含む。この配置を用いることで、半導体ダイの少なくとも１つからのＩ／Ｏパッドは、ＴＳＶの少なくとも１つの内部に少なくとも部分的に形成された静電気放電（ＥＳＤ）保護回路に結合され得る。
【０００９】
更に別の実施形態では、積層型半導体デバイスは、互いに平行して配置された第１及び第２半導体ダイを含む。デバイスはまた、配置されたダイのアクティブレイヤを結合する手段を含む。この結合する手段は、アクティブ素子（能動素子）を含む。
【００１０】
上記は、後に続く詳細な説明がより理解され得るために、本発明の特徴及び技術的な利点の要点を、かなりおおざっぱに説明した。本発明の更なる特徴及び利点が、本発明の特許請求の範囲の主題を構成する以下で述べられる。開示される概念及び具体的な実施形態が、本発明と同じ目的を達成するためのその他の構造の改良または設計の基礎として、容易に使用し得ることが、当業者によって理解されるべきである。そのような等価な構成は、添付の特許請求の範囲で説明されるような本発明の精神及び範囲から逸脱しないこともまた、当業者によって理解されるべきである。本発明を特徴づけると信じられる新規な特徴は、その構成及び動作の方法の両方について、更なる目的と利点と共に、添付図面と共に考慮される際に以下の説明からより良く理解されるだろう。しかしながら、図面の各々は、例示及び説明のみの目的で与えられ、本発明の境界の定義付けとして意図されないことが、明白に理解されるだろう。
【図面の簡単な説明】
【００１１】
本発明のより完全な理解のため、以下の記述に対する言及が、添付図面ととともに為される。
【図１Ａ】図１Ａは、一般的なＥＳＤ保護回路を例示する。
【図１Ｂ】図１Ｂは、一般的なＥＳＤ保護回路を例示する。
【図２Ａ】図２Ａは、一実施形態を示す断面図である。
【図２Ｂ】図２Ｂは、一実施形態を示す断面図である。
【図３Ａ】図３Ａは、図２Ａ及び２Ｂに示すデバイスを形成するためのプロセスの実施形態を示す断面図である。
【図３Ｂ】図３Ｂは、図２Ａ及び２Ｂに示すデバイスを形成するためのプロセスの実施形態を示す断面図である。
【図３Ｃ】図３Ｃは、図２Ａ及び２Ｂに示すデバイスを形成するためのプロセスの実施形態を示す断面図である。
【図３Ｄ】図３Ｄは、図２Ａ及び２Ｂに示すデバイスを形成するためのプロセスの実施形態を示す断面図である。
【図３Ｅ】図３Ｅは、図２Ａ及び２Ｂに示すデバイスを形成するためのプロセスの実施形態を示す断面図である。
【図３Ｆ】図３Ｆは、図２Ａ及び２Ｂに示すデバイスを形成するためのプロセスの実施形態を示す断面図である。
【図３Ｇ】図３Ｇは、図２Ａ及び２Ｂに示すデバイスを形成するためのプロセスの実施形態を示す断面図である。
【図４】図４は、更に別の実施形態を示す断面図である。
【発明を実施するための形態】
【００１２】
図１Ａ及び１Ｂは、一般的なＥＳＤ保護回路を例示する。図１Ａは、Ｉ／Ｏパッド１１が、ＥＳＤイベントの発生のような、高電圧または大電流放電を受けるデバイス１０の一部を示す。ＥＳＤイベントの悪影響から回路１４を保護するため、サージダイオード１２が過度の電圧をＶddに放電する。あるケースでは、例えば負の高電圧（または電流）イベントが発生した場合には、ダイオード１００が過度の電圧をＶssまたはグランドに放電する。一般的に、ダイオード１２、１００は非常に大きい。
【００１３】
図１Ｂは、Ｐ領域１０２とＮ領域１０１を有する一般的なダイオード構造１００を示す。ＥＳＤイベントに関する比較的大きい電圧を扱うために、これらのダイオード構造１００は大きい。これらのダイオードの一つが、通常、Ｉ／Ｏパッド毎に関連づけられている。
【００１４】
図２Ａ及び２Ｂは、本開示の一実施形態を示す。図２Ａは、互いに平行の関係で積層されたダイ（die）２１及び２２を有し、そしてＥＳＤ保護デバイス２００を有するデバイス２０を示す。上側のダイ２１は、その表面（アクティブレイヤ（active layer））レイヤ２１−２の上側に配置されたその裏面レイヤ２１−１を有する。下側のダイ２２は、その裏面レイヤ２２−１がその表面（アクティブレイヤ）レイヤ２２−２の上側にある同様の位置関係で配置される。各ダイが、所望の位置関係を有することが出来、そして本明細書で教示される概念がやはり適用され得ることに留意する。
【００１５】
必要に応じて、シリコン貫通ビア（ＴＳＶ）２３が、ダイ間の通信を扱うために、ダイ２１、２２のアクティブ表面２１−２、２２−２間の裏面レイヤ２２−１内に形成される。これらのビア２３の１つまたはそれ以上は、１つまたはそれ以上のダイオードを有する、デバイス２００のような縦型ＥＳＤ保護デバイスとして形成される。この文脈において縦型とは、保護のためにＥＳＤ保護デバイス２００が設計されるダイの平面に対して垂直を意味する。縦型ＥＳＤ保護デバイス２００は、完全に１つのチップ上に形成されても良いし、または２つの隣接する積層チップの各チップ上に部分的に形成されても良い。また、縦型デバイス２００は、チップ２１、２２の長手方向領域（longitudinal area）に対して厳密に垂直である必要は無く、この領域の積層チップ２１、２２に対して斜めであっても良いし、または部分的に平行でさえあっても良い。
【００１６】
図２Ｂは、ダイオード２０１及び２０２の組を有する、そのような縦型に形成されたあるデバイス２００を例示する。ダイオード２０１は、Ｎ型材料２４を取り囲むＰ型材料２７を有するように示され、ダイオード２０２は、Ｐ型材料２７を取り囲むＮ型材料２６を有するように示されている。絶縁体２５は、各ダイオード２０１、２０２を半導体基板２８から分離する。Ｎ型及びＰ型領域へのアクセスを可能にする電極接続部２９が示されている。本実施形態ではダイオードが議論されているが、必要に応じてトランジスタまたはその他のアクティブ素子（能動素子：active elements）が形成されても良いことに留意する。
【００１７】
一実施形態では、これらのダイオード２０１、２０２を形成するシリコンの厚さは２０ミクロンと１００ミクロンの間であり、これによりダイオード２０１、２０２を比較的大きくし、そして静電気放電（ＥＳＤ）イベントの電圧に耐えることを可能にする。実効的なダイオードの面積は、一実施形態では実質的に円筒型の形状を有し得るビアの外周を囲む表面領域を使用することで、増大される。換言すれば、３−Ｄ構造を用いることで、同じ面積のチップの‘土地’を使用しつつ、標準的な２−Ｄダイオード構造よりも、全体のアクティブ領域を増大させる。ダイ２１、２２が積層されている場合、図２Ａに示すようにダイ２１、２２は、ＥＳＤダイオード２０１、２０２の共通の組を共有出来ることに留意する。また、一方のダイオードが一方のチップ上に形成され、他方のダイオード（または１つまたはそれ以上のダイオードの別の部分）が他方のチップ上に形成されても良い。
【００１８】
図３Ａ〜３Ｇは、図２Ａ及び２Ｂに示す実施形態について、シリコン貫通ビア（ＴＳＶ：through silicon via）内部にダイオードを形成するプロセスの実施形態を示す。
【００１９】
図３Ａは、ビアがエッチングにより形成される様子を示す。そして絶縁材料２５が、シリコン３０（またはその他の半導体材料）上に堆積される。
【００２０】
図３Ｂは、絶縁材料２５の上面上で、両方のダイオード空間内にＮ型材料２６が堆積される様子を示す。
【００２１】
図３Ｃは、Ｎ型材料２６が、（本例では）左側のダイオードまたは空間から選択的にエッチング除去される様子を示す。Ｎ型材料２６は、右側のダイオード空間内に残存する。
【００２２】
図３Ｄは、Ｐ型材料２７が左側のダイオード空間内に堆積され、そしてＰ型材料２７はまた右側のダイオード空間内にも堆積される様子を示す。
【００２３】
図３Ｅは、Ｎ型材料２４が、左側と右側のダイオード空間の両方内に堆積される様子を示す。
【００２４】
図３Ｆは、余計な材料を研磨または別な方法で除去して、ＰＮ及びＮＰダイオードを得る様子を示している。別の実施形態では、上記のようなＮＰ及びＰＮダイオードの代わりに、ＮＰ及びＰＮトランジスタ（またはその他のアクティブ素子）が“ダイオード空間”内に形成される。
【００２５】
そして、周知の方法により、アクティブレイヤ３１の通常の回路が形成され得る。形成された回路は、酸化堆積膜（図示せず）が絶縁する。そして、ダイオードがアクセス可能に、コンタクト３０１、３０２、３０３、及び３０４が形成される。これらのコンタクトは多くの方法で形成されることができ、適宜、配線、パッド、またはこれらの組み合わせであり得る。例えば図４に示すように、パッド３０２、３０３はＩ／Ｏパッドであり、コンタクト３０１はＶddに結合され、そしてコンタクト３０４はＶssに結合され得る。
【００２６】
実施形態によれば、ＰＮまたはＮＰダイオードの面積は、静電気放電を安全に扱う（消散（dissipate）させる）のに十分である。これらの放電は、１００ボルトから数千ボルトのオーダーで起こり得る。
【００２７】
図３Ｇは、裏面研磨によって、裏面（底面）からＴＳＶを露出させる様子を示す。そして、絶縁層（図示せず）が堆積され、そしてダイ間の接続４０５（図４）を用いてダイオードの裏面側への接続が可能となるように、ビアがエッチングされる。この裏面側接続を用いて、別の積層ダイ４００（図４）のアクティブレイヤ上の通常の回路はＴＳＶに結合し、別のダイのＥＳＤ保護から利益を受け得る。別の実施形態では、裏面側からの接続は、ダイオードがグランドに結合されることを可能とする。この実施形態は、３−Ｄデバイスにアナログ回路が存在し、そしてノイズの影響が低減されるべき時に有効であり得る。
【００２８】
次に図４を参照して、ビア内のダイオード２０１、２０２による内部回路４１０の保護について説明される。内部回路４１０は、パッド４２０から信号を受信する。受信信号の電圧が非常に小さい場合、Ｖssに接続された右側のダイオード２０１がオン状態となり、そして電流はパッド４２０からＶssへ流れる。電圧が非常に高い場合には、ダイオード２０２がオン状態となり、そして電流がパッド４２０からＶddへ流れる。電圧が許容範囲内であれば（例えば、ＥＳＤイベントが発生していない）、内部回路４１０はパッド４２０から信号を受信する。
【００２９】
例示されたプロセスは、半導体製造における一般的なプロセスであり、半導体デバイスのアクティブレイヤ間に縦方向にＥＳＤ保護デバイスを形成するために、あらゆる周知の技術が使用され得ることに留意する。また、本明細書における議論は、ビア内に形成されるＥＳＤ保護デバイスに焦点をあててきたが、その他のデバイスタイプもまたそのように形成され得る。電源管理デバイス及び回路は、本開示の教示を用いて形成され得るほんの一つのタイプのデバイスに過ぎない。更に、ある状況では、アクティブデバイス（active device）の一部が、ビアの形成されるダイ上に形成され得る。
【００３０】
本発明及びその利点が詳細に述べられてきたが、添付の特許請求の範囲によって定義される本発明の精神及び範囲から逸脱することなく、種々の変更、置換、及び代替が、本明細書内で為され得ることが理解されるべきである。更に、本出願の範囲は、本明細書で述べられたプロセス、機械、製造物、組成物、手段、方法、及びステップの特定の実施形態に限定されることを意図しない。当業者は、本明細書で述べられた対応する実施形態と実質的に同じ結果を得る、または同じ機能を実質的に実行する、既存の、または後に開発されるプロセス、機械、製造物、組成物、手段、方法、またはステップが、本発明に従って使用され得ることを、本発明の開示から容易に理解するだろう。従って、添付の特許請求の範囲は、そのようなプロセス、機械、製造物、組成物、手段、方法、またはステップを、その範囲内に含むことを意図される。
【技術分野】
【０００１】
この開示は概して半導体デバイスの静電気放電（ＥＳＤ）保護に関し、より具体的には３−Ｄ積層型半導体デバイスにおけるＥＳＤ保護を可能にするシステム及び方法に関する。
【背景技術】
【０００２】
シリコン貫通積層（ＴＳＳ：through silicon stacking）では、シリコンチップが積層されて３−Ｄ電子デバイスが形成される。そのようなデバイスでは、チップ間の接続配線が形成される。これらの接続配線はしばしば、シリコン貫通ビア（ＴＳＶ：through silicon via）を含む。
【０００３】
積層されたチップの各々上の各回路は、回路のＩ／ＯポートにＥＳＤ保護を必要とする。あいにく、ＥＳＤ保護回路は、シリコン上で比較的大きい占有面積を有する。既存の回路構成が３−Ｄデバイスの複数のチップ間で分割される際、回路（及びそれらの各ＥＳＤ保護）は分離され得る。従って、異なるチップ間で分割された回路の各部分を保護するため、各チップ上にＥＳＤ保護が設けられる。その結果、ＥＳＤ保護回路は、３−Ｄ積層チップ上ではより一層の空間を必要とする。
【発明の概要】
【０００４】
ＥＳＤ保護回路は、３−Ｄ積層デバイスの異なるチップ上のアクティブレイヤ間の縦型の空間（例えばシリコン貫通ビア（ＴＳＶ：through silicon via））内に形成され、これにより、さもなければ通信の目的でのみ用いられるであろう空間を利用する。シリコン貫通ビアの縦型の表面領域は、大きなＥＳＤイベントを緩和する。
【０００５】
一実施形態では、半導体ダイは、基板内に形成された少なくとも１つのビア内部の少なくとも１つのアクティブ回路を含む。
【０００６】
別の実施形態では、ＥＳＤ保護ダイオードが、積層されたダイのアクティブレイヤ間の垂直面内に形成される。このＥＳＤ保護ダイオードは、積層の半導体ダイの両方の上の回路によって共有され、これにより空間を節約し、そしてＥＳＤ保護回路によって必要とされるチップ面積を低減し得る。
【０００７】
更に別の実施形態では、半導体ダイは、少なくとも１つのシリコン貫通ビア（ＴＳＶ）を有して形成される。ＴＳＶは、少なくとも１つのアクティブ回路を含む。半導体ダイは、第２の半導体ダイと共に平行に積層され、そしてＴＳＶは、積層されたダイのアクティブレイヤ間に縦型に設けられる。
【０００８】
更に別の実施形態では、静電気放電（ＥＳＤ）保護回路を形成する方法は、デバイスの１つの半導体ダイからのシリコン貫通ビア（ＴＳＶ）が、隣接する半導体ダイに結合されるように、積層された半導体デバイスを配置することを含む。この配置を用いることで、半導体ダイの少なくとも１つからのＩ／Ｏパッドは、ＴＳＶの少なくとも１つの内部に少なくとも部分的に形成された静電気放電（ＥＳＤ）保護回路に結合され得る。
【０００９】
更に別の実施形態では、積層型半導体デバイスは、互いに平行して配置された第１及び第２半導体ダイを含む。デバイスはまた、配置されたダイのアクティブレイヤを結合する手段を含む。この結合する手段は、アクティブ素子（能動素子）を含む。
【００１０】
上記は、後に続く詳細な説明がより理解され得るために、本発明の特徴及び技術的な利点の要点を、かなりおおざっぱに説明した。本発明の更なる特徴及び利点が、本発明の特許請求の範囲の主題を構成する以下で述べられる。開示される概念及び具体的な実施形態が、本発明と同じ目的を達成するためのその他の構造の改良または設計の基礎として、容易に使用し得ることが、当業者によって理解されるべきである。そのような等価な構成は、添付の特許請求の範囲で説明されるような本発明の精神及び範囲から逸脱しないこともまた、当業者によって理解されるべきである。本発明を特徴づけると信じられる新規な特徴は、その構成及び動作の方法の両方について、更なる目的と利点と共に、添付図面と共に考慮される際に以下の説明からより良く理解されるだろう。しかしながら、図面の各々は、例示及び説明のみの目的で与えられ、本発明の境界の定義付けとして意図されないことが、明白に理解されるだろう。
【図面の簡単な説明】
【００１１】
本発明のより完全な理解のため、以下の記述に対する言及が、添付図面ととともに為される。
【図１Ａ】図１Ａは、一般的なＥＳＤ保護回路を例示する。
【図１Ｂ】図１Ｂは、一般的なＥＳＤ保護回路を例示する。
【図２Ａ】図２Ａは、一実施形態を示す断面図である。
【図２Ｂ】図２Ｂは、一実施形態を示す断面図である。
【図３Ａ】図３Ａは、図２Ａ及び２Ｂに示すデバイスを形成するためのプロセスの実施形態を示す断面図である。
【図３Ｂ】図３Ｂは、図２Ａ及び２Ｂに示すデバイスを形成するためのプロセスの実施形態を示す断面図である。
【図３Ｃ】図３Ｃは、図２Ａ及び２Ｂに示すデバイスを形成するためのプロセスの実施形態を示す断面図である。
【図３Ｄ】図３Ｄは、図２Ａ及び２Ｂに示すデバイスを形成するためのプロセスの実施形態を示す断面図である。
【図３Ｅ】図３Ｅは、図２Ａ及び２Ｂに示すデバイスを形成するためのプロセスの実施形態を示す断面図である。
【図３Ｆ】図３Ｆは、図２Ａ及び２Ｂに示すデバイスを形成するためのプロセスの実施形態を示す断面図である。
【図３Ｇ】図３Ｇは、図２Ａ及び２Ｂに示すデバイスを形成するためのプロセスの実施形態を示す断面図である。
【図４】図４は、更に別の実施形態を示す断面図である。
【発明を実施するための形態】
【００１２】
図１Ａ及び１Ｂは、一般的なＥＳＤ保護回路を例示する。図１Ａは、Ｉ／Ｏパッド１１が、ＥＳＤイベントの発生のような、高電圧または大電流放電を受けるデバイス１０の一部を示す。ＥＳＤイベントの悪影響から回路１４を保護するため、サージダイオード１２が過度の電圧をＶddに放電する。あるケースでは、例えば負の高電圧（または電流）イベントが発生した場合には、ダイオード１００が過度の電圧をＶssまたはグランドに放電する。一般的に、ダイオード１２、１００は非常に大きい。
【００１３】
図１Ｂは、Ｐ領域１０２とＮ領域１０１を有する一般的なダイオード構造１００を示す。ＥＳＤイベントに関する比較的大きい電圧を扱うために、これらのダイオード構造１００は大きい。これらのダイオードの一つが、通常、Ｉ／Ｏパッド毎に関連づけられている。
【００１４】
図２Ａ及び２Ｂは、本開示の一実施形態を示す。図２Ａは、互いに平行の関係で積層されたダイ（die）２１及び２２を有し、そしてＥＳＤ保護デバイス２００を有するデバイス２０を示す。上側のダイ２１は、その表面（アクティブレイヤ（active layer））レイヤ２１−２の上側に配置されたその裏面レイヤ２１−１を有する。下側のダイ２２は、その裏面レイヤ２２−１がその表面（アクティブレイヤ）レイヤ２２−２の上側にある同様の位置関係で配置される。各ダイが、所望の位置関係を有することが出来、そして本明細書で教示される概念がやはり適用され得ることに留意する。
【００１５】
必要に応じて、シリコン貫通ビア（ＴＳＶ）２３が、ダイ間の通信を扱うために、ダイ２１、２２のアクティブ表面２１−２、２２−２間の裏面レイヤ２２−１内に形成される。これらのビア２３の１つまたはそれ以上は、１つまたはそれ以上のダイオードを有する、デバイス２００のような縦型ＥＳＤ保護デバイスとして形成される。この文脈において縦型とは、保護のためにＥＳＤ保護デバイス２００が設計されるダイの平面に対して垂直を意味する。縦型ＥＳＤ保護デバイス２００は、完全に１つのチップ上に形成されても良いし、または２つの隣接する積層チップの各チップ上に部分的に形成されても良い。また、縦型デバイス２００は、チップ２１、２２の長手方向領域（longitudinal area）に対して厳密に垂直である必要は無く、この領域の積層チップ２１、２２に対して斜めであっても良いし、または部分的に平行でさえあっても良い。
【００１６】
図２Ｂは、ダイオード２０１及び２０２の組を有する、そのような縦型に形成されたあるデバイス２００を例示する。ダイオード２０１は、Ｎ型材料２４を取り囲むＰ型材料２７を有するように示され、ダイオード２０２は、Ｐ型材料２７を取り囲むＮ型材料２６を有するように示されている。絶縁体２５は、各ダイオード２０１、２０２を半導体基板２８から分離する。Ｎ型及びＰ型領域へのアクセスを可能にする電極接続部２９が示されている。本実施形態ではダイオードが議論されているが、必要に応じてトランジスタまたはその他のアクティブ素子（能動素子：active elements）が形成されても良いことに留意する。
【００１７】
一実施形態では、これらのダイオード２０１、２０２を形成するシリコンの厚さは２０ミクロンと１００ミクロンの間であり、これによりダイオード２０１、２０２を比較的大きくし、そして静電気放電（ＥＳＤ）イベントの電圧に耐えることを可能にする。実効的なダイオードの面積は、一実施形態では実質的に円筒型の形状を有し得るビアの外周を囲む表面領域を使用することで、増大される。換言すれば、３−Ｄ構造を用いることで、同じ面積のチップの‘土地’を使用しつつ、標準的な２−Ｄダイオード構造よりも、全体のアクティブ領域を増大させる。ダイ２１、２２が積層されている場合、図２Ａに示すようにダイ２１、２２は、ＥＳＤダイオード２０１、２０２の共通の組を共有出来ることに留意する。また、一方のダイオードが一方のチップ上に形成され、他方のダイオード（または１つまたはそれ以上のダイオードの別の部分）が他方のチップ上に形成されても良い。
【００１８】
図３Ａ〜３Ｇは、図２Ａ及び２Ｂに示す実施形態について、シリコン貫通ビア（ＴＳＶ：through silicon via）内部にダイオードを形成するプロセスの実施形態を示す。
【００１９】
図３Ａは、ビアがエッチングにより形成される様子を示す。そして絶縁材料２５が、シリコン３０（またはその他の半導体材料）上に堆積される。
【００２０】
図３Ｂは、絶縁材料２５の上面上で、両方のダイオード空間内にＮ型材料２６が堆積される様子を示す。
【００２１】
図３Ｃは、Ｎ型材料２６が、（本例では）左側のダイオードまたは空間から選択的にエッチング除去される様子を示す。Ｎ型材料２６は、右側のダイオード空間内に残存する。
【００２２】
図３Ｄは、Ｐ型材料２７が左側のダイオード空間内に堆積され、そしてＰ型材料２７はまた右側のダイオード空間内にも堆積される様子を示す。
【００２３】
図３Ｅは、Ｎ型材料２４が、左側と右側のダイオード空間の両方内に堆積される様子を示す。
【００２４】
図３Ｆは、余計な材料を研磨または別な方法で除去して、ＰＮ及びＮＰダイオードを得る様子を示している。別の実施形態では、上記のようなＮＰ及びＰＮダイオードの代わりに、ＮＰ及びＰＮトランジスタ（またはその他のアクティブ素子）が“ダイオード空間”内に形成される。
【００２５】
そして、周知の方法により、アクティブレイヤ３１の通常の回路が形成され得る。形成された回路は、酸化堆積膜（図示せず）が絶縁する。そして、ダイオードがアクセス可能に、コンタクト３０１、３０２、３０３、及び３０４が形成される。これらのコンタクトは多くの方法で形成されることができ、適宜、配線、パッド、またはこれらの組み合わせであり得る。例えば図４に示すように、パッド３０２、３０３はＩ／Ｏパッドであり、コンタクト３０１はＶddに結合され、そしてコンタクト３０４はＶssに結合され得る。
【００２６】
実施形態によれば、ＰＮまたはＮＰダイオードの面積は、静電気放電を安全に扱う（消散（dissipate）させる）のに十分である。これらの放電は、１００ボルトから数千ボルトのオーダーで起こり得る。
【００２７】
図３Ｇは、裏面研磨によって、裏面（底面）からＴＳＶを露出させる様子を示す。そして、絶縁層（図示せず）が堆積され、そしてダイ間の接続４０５（図４）を用いてダイオードの裏面側への接続が可能となるように、ビアがエッチングされる。この裏面側接続を用いて、別の積層ダイ４００（図４）のアクティブレイヤ上の通常の回路はＴＳＶに結合し、別のダイのＥＳＤ保護から利益を受け得る。別の実施形態では、裏面側からの接続は、ダイオードがグランドに結合されることを可能とする。この実施形態は、３−Ｄデバイスにアナログ回路が存在し、そしてノイズの影響が低減されるべき時に有効であり得る。
【００２８】
次に図４を参照して、ビア内のダイオード２０１、２０２による内部回路４１０の保護について説明される。内部回路４１０は、パッド４２０から信号を受信する。受信信号の電圧が非常に小さい場合、Ｖssに接続された右側のダイオード２０１がオン状態となり、そして電流はパッド４２０からＶssへ流れる。電圧が非常に高い場合には、ダイオード２０２がオン状態となり、そして電流がパッド４２０からＶddへ流れる。電圧が許容範囲内であれば（例えば、ＥＳＤイベントが発生していない）、内部回路４１０はパッド４２０から信号を受信する。
【００２９】
例示されたプロセスは、半導体製造における一般的なプロセスであり、半導体デバイスのアクティブレイヤ間に縦方向にＥＳＤ保護デバイスを形成するために、あらゆる周知の技術が使用され得ることに留意する。また、本明細書における議論は、ビア内に形成されるＥＳＤ保護デバイスに焦点をあててきたが、その他のデバイスタイプもまたそのように形成され得る。電源管理デバイス及び回路は、本開示の教示を用いて形成され得るほんの一つのタイプのデバイスに過ぎない。更に、ある状況では、アクティブデバイス（active device）の一部が、ビアの形成されるダイ上に形成され得る。
【００３０】
本発明及びその利点が詳細に述べられてきたが、添付の特許請求の範囲によって定義される本発明の精神及び範囲から逸脱することなく、種々の変更、置換、及び代替が、本明細書内で為され得ることが理解されるべきである。更に、本出願の範囲は、本明細書で述べられたプロセス、機械、製造物、組成物、手段、方法、及びステップの特定の実施形態に限定されることを意図しない。当業者は、本明細書で述べられた対応する実施形態と実質的に同じ結果を得る、または同じ機能を実質的に実行する、既存の、または後に開発されるプロセス、機械、製造物、組成物、手段、方法、またはステップが、本発明に従って使用され得ることを、本発明の開示から容易に理解するだろう。従って、添付の特許請求の範囲は、そのようなプロセス、機械、製造物、組成物、手段、方法、またはステップを、その範囲内に含むことを意図される。
【特許請求の範囲】
【請求項１】
第１半導体ダイ（die）上の基板内に形成された少なくとも１つのビア内部に少なくとも１つのアクティブ回路（active circuit）を備える半導体ダイ。
【請求項２】
前記第１半導体ダイは、別の半導体ダイと共に積層され、
前記アクティブ回路は、前記積層されたダイのアクティブレイヤ（active layer）間に位置される、請求項１の半導体ダイ。
【請求項３】
前記アクティブ回路は、前記積層された半導体ダイの両方からＩ／Ｏパッドに結合される、請求項２の半導体ダイ。
【請求項４】
前記アクティブ回路は、静電気放電（ＥＳＤ）保護デバイスの一部である、請求項１の半導体ダイ。
【請求項５】
前記ＥＳＤ保護デバイスは、静電気放電を安全に消散（dissipate）させるのに十分な面積を有するＰ／Ｎ接合を含む、請求項４の半導体ダイ。
【請求項６】
互いに積層された第１及び第２半導体ダイ（die）と、
前記第１及び第２半導体ダイのアクティブレイヤ（active layer）間に実質的に延びるように形成された少なくとも１つのシリコン貫通ビア（ＴＳＶ：through silicon via）と、
前記少なくとも１つのシリコン貫通ビア内部に少なくとも部分的に形成されたアクティブ回路（active circuitry）と
を備える３−Ｄ積層型半導体デバイス。
【請求項７】
前記アクティブ回路は、半導体デバイスを備える、請求項６のデバイス。
【請求項８】
前記アクティブ回路は、少なくとも１つの静電気放電（ＥＳＤ）保護デバイスを備える、請求項６のデバイス。
【請求項９】
前記アクティブ回路は、Ｐ／Ｎ接合デバイスを備える、請求項６のデバイス。
【請求項１０】
前記アクティブ回路は、両方の前記半導体ダイ内に形成される、請求項６のデバイス。
【請求項１１】
半導体デバイスを形成する方法であって、前記方法は、
少なくとも１つのアクティブ回路（active circuit）を含む少なくとも１つのシリコン貫通ビア（ＴＳＶ：through silicon via）、を内部に有する第１半導体ダイ（die）を形成することと、
前記第１半導体ダイと第２半導体ダイのアクティブレイヤ（active layer）間に前記シリコン貫通ビアが延びるように、前記第１半導体ダイを前記第２半導体ダイと積層することと
を備える方法。
【請求項１２】
前記第１半導体ダイ内に形成された回路を、前記少なくとも１つのアクティブ回路に結合すること
を更に備える請求項１１の方法。
【請求項１３】
前記第２半導体ダイ内に形成された回路を、前記少なくとも１つのアクティブ回路に結合すること
を更に備える請求項１２の方法。
【請求項１４】
前記第２半導体ダイからの結合は、前記第１半導体ダイからの結合に付加的である、請求項１３の方法。
【請求項１５】
前記アクティブ回路は、静電気放電（ＥＳＤ）保護回路を備える、請求項１１の方法。
【請求項１６】
前記ＥＳＤ保護回路は、ダイオードを備える、請求項１５の方法。
【請求項１７】
積層型半導体デバイスにおける静電気放電保護方法であって、前記方法は、
前記半導体デバイスの１つの半導体ダイの一部分から、隣接する半導体ダイの一部分に、シリコン貫通ビア（ＴＳＶ：through silicon via）を結合すること、を備え、
前記結合することは、少なくとも１つの前記半導体ダイから、前記ＴＳＶの少なくとも１つの内部に少なくとも部分的に形成された静電気放電（ＥＳＤ）保護回路に、Ｉ／Ｏパッドを結合すること、を備える方法。
【請求項１８】
第２の前記半導体ダイから、前記ＥＳＤ保護回路に、Ｉ／Ｏパッドを結合すること、を更に備える請求項１７の方法。
【請求項１９】
前記ＥＳＤ保護回路は、ダイオードを備える、請求項１８の方法。
【請求項２０】
互いに平行な関係で配置された第１及び第２半導体ダイと、
前記配置されたダイのアクティブレイヤ（active layer）を結合する手段と
を備え、前記結合する手段は、アクティブ素子（能動素子：active elements）を含む、積層型半導体デバイス。
【請求項２１】
前記形成する手段は、そこに前記アクティブ素子を含む少なくとも１つのシリコン貫通ビア（ＴＳＶ：through silicon via）を備える、請求項２０のデバイス。
【請求項２２】
前記アクティブ素子は、前記半導体ダイのいずれかで生じる静電気放電を安全に消散（dissipate）させるのに十分な面積を有する、請求項２１のデバイス。
【請求項１】
第１半導体ダイ（die）上の基板内に形成された少なくとも１つのビア内部に少なくとも１つのアクティブ回路（active circuit）を備える半導体ダイ。
【請求項２】
前記第１半導体ダイは、別の半導体ダイと共に積層され、
前記アクティブ回路は、前記積層されたダイのアクティブレイヤ（active layer）間に位置される、請求項１の半導体ダイ。
【請求項３】
前記アクティブ回路は、前記積層された半導体ダイの両方からＩ／Ｏパッドに結合される、請求項２の半導体ダイ。
【請求項４】
前記アクティブ回路は、静電気放電（ＥＳＤ）保護デバイスの一部である、請求項１の半導体ダイ。
【請求項５】
前記ＥＳＤ保護デバイスは、静電気放電を安全に消散（dissipate）させるのに十分な面積を有するＰ／Ｎ接合を含む、請求項４の半導体ダイ。
【請求項６】
互いに積層された第１及び第２半導体ダイ（die）と、
前記第１及び第２半導体ダイのアクティブレイヤ（active layer）間に実質的に延びるように形成された少なくとも１つのシリコン貫通ビア（ＴＳＶ：through silicon via）と、
前記少なくとも１つのシリコン貫通ビア内部に少なくとも部分的に形成されたアクティブ回路（active circuitry）と
を備える３−Ｄ積層型半導体デバイス。
【請求項７】
前記アクティブ回路は、半導体デバイスを備える、請求項６のデバイス。
【請求項８】
前記アクティブ回路は、少なくとも１つの静電気放電（ＥＳＤ）保護デバイスを備える、請求項６のデバイス。
【請求項９】
前記アクティブ回路は、Ｐ／Ｎ接合デバイスを備える、請求項６のデバイス。
【請求項１０】
前記アクティブ回路は、両方の前記半導体ダイ内に形成される、請求項６のデバイス。
【請求項１１】
半導体デバイスを形成する方法であって、前記方法は、
少なくとも１つのアクティブ回路（active circuit）を含む少なくとも１つのシリコン貫通ビア（ＴＳＶ：through silicon via）、を内部に有する第１半導体ダイ（die）を形成することと、
前記第１半導体ダイと第２半導体ダイのアクティブレイヤ（active layer）間に前記シリコン貫通ビアが延びるように、前記第１半導体ダイを前記第２半導体ダイと積層することと
を備える方法。
【請求項１２】
前記第１半導体ダイ内に形成された回路を、前記少なくとも１つのアクティブ回路に結合すること
を更に備える請求項１１の方法。
【請求項１３】
前記第２半導体ダイ内に形成された回路を、前記少なくとも１つのアクティブ回路に結合すること
を更に備える請求項１２の方法。
【請求項１４】
前記第２半導体ダイからの結合は、前記第１半導体ダイからの結合に付加的である、請求項１３の方法。
【請求項１５】
前記アクティブ回路は、静電気放電（ＥＳＤ）保護回路を備える、請求項１１の方法。
【請求項１６】
前記ＥＳＤ保護回路は、ダイオードを備える、請求項１５の方法。
【請求項１７】
積層型半導体デバイスにおける静電気放電保護方法であって、前記方法は、
前記半導体デバイスの１つの半導体ダイの一部分から、隣接する半導体ダイの一部分に、シリコン貫通ビア（ＴＳＶ：through silicon via）を結合すること、を備え、
前記結合することは、少なくとも１つの前記半導体ダイから、前記ＴＳＶの少なくとも１つの内部に少なくとも部分的に形成された静電気放電（ＥＳＤ）保護回路に、Ｉ／Ｏパッドを結合すること、を備える方法。
【請求項１８】
第２の前記半導体ダイから、前記ＥＳＤ保護回路に、Ｉ／Ｏパッドを結合すること、を更に備える請求項１７の方法。
【請求項１９】
前記ＥＳＤ保護回路は、ダイオードを備える、請求項１８の方法。
【請求項２０】
互いに平行な関係で配置された第１及び第２半導体ダイと、
前記配置されたダイのアクティブレイヤ（active layer）を結合する手段と
を備え、前記結合する手段は、アクティブ素子（能動素子：active elements）を含む、積層型半導体デバイス。
【請求項２１】
前記形成する手段は、そこに前記アクティブ素子を含む少なくとも１つのシリコン貫通ビア（ＴＳＶ：through silicon via）を備える、請求項２０のデバイス。
【請求項２２】
前記アクティブ素子は、前記半導体ダイのいずれかで生じる静電気放電を安全に消散（dissipate）させるのに十分な面積を有する、請求項２１のデバイス。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図４】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図４】
【公表番号】特表２０１２−５０２４７７（Ｐ２０１２−５０２４７７Ａ）
【公表日】平成２４年１月２６日（２０１２．１．２６）
【国際特許分類】
【出願番号】特願２０１１−５２６１３６（Ｐ２０１１−５２６１３６）
【出願日】平成２１年９月１日（２００９．９．１）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０５５６２０
【国際公開番号】ＷＯ２０１０／０３０５３２
【国際公開日】平成２２年３月１８日（２０１０．３．１８）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２４年１月２６日（２０１２．１．２６）
【国際特許分類】
【出願日】平成２１年９月１日（２００９．９．１）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０５５６２０
【国際公開番号】ＷＯ２０１０／０３０５３２
【国際公開日】平成２２年３月１８日（２０１０．３．１８）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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