【課題】高エネルギー電気インパルスに対して耐える過電圧保護ダイオードを提供する。
【解決手段】エネルギーパルスクランピング半導体ダイオード１６は、第１導電型で第１高濃度レベル（例えばｎ＋＋）にあるキャリア、第１主面および第１主面に対向する第２主面を有する基板２０；第１導電型で第１レベルより低い第２濃度レベル（例えばｎ＋）にあるキャリアを有し、および外面を有する半導体材料の層２２；外面に形成され、第２導電型で第３濃度レベル（例えばｐ＋）にあるキャリアを有する領域２６；第２導電型で第３濃度レベルより高い第４濃度レベル（例えばｐ＋＋）にあるキャリアを有する少なくとも１つのセル；カソード電極３０およびアノード電極２８を含む。このダイオードは最も好ましくは、カソード電極と直列で、ダイオードに熱的に結合したＰＰＴＣ抵抗器を含む過電圧保護回路に含まれる。 （もっと読む）

【課題】 サージへの耐性を向上させると共に、リーク電流の低減を図ることができる保護ダイオードを提供する。
【解決手段】 ｎ型のｎ^＋ＧａＡｓ層６と、ｎ^＋ＧａＡｓ層上に形成されたｎ型のｎ⁻ＧａＡｓ層７を備え、ｎ⁻ＧａＡｓ層内にｐ型エミッタ領域８及びｐ型コレクタ領域９が形成された保護ダイオードであって、ｎ⁻ＧａＡｓ層のドーパントのドーピング濃度をｎ^＋ＧａＡｓ層のドーパントのドーピング濃度よりも小さくする。 （もっと読む）

【課題】 高信頼性を実現するプロセスモニタに適したデプレッション型電界効果型ＭＯＳトランジスタを提供する。
【解決手段】 多結晶シリコン中に作製したダイオード及び半導体基板中に作製したダイオードで双方向ダイオードを形成し、この双方向ダイオードを金属配線でデプレッション型電界効果型ＭＯＳトランジスタのゲート電極と半導体基板間に接続する。 （もっと読む）

【課題】 サージ電流の集中を緩和し、サージ電圧を向上させたダイオード構造を含む半導体装置を提供する。
【解決手段】 Ｐ＋型半導体基板１０に不純物を拡散させて形成されたＰウェル１２と、Ｐウェル１２の外周に沿って当該Ｐウェルよりも高い濃度で不純物を拡散させて形成された外周Ｐ＋型拡散層１４と、外周Ｐ＋型拡散層１４で囲まれた領域において水平方向には所定の間隔をおいて配置されるとともに、垂直方向には一つおきにずらして配置され、各々が前記Ｐウェル１２よりも高い濃度で不純物を拡散させて形成されたＰ＋型拡散層１６と、外周Ｐ＋型拡散層１４およびＰ＋型拡散層１６、または隣接するＰ＋型拡散層のそれぞれの間にて高い濃度で不純物を拡散させて連続して形成されたＮ＋型拡散層１８とを含む。 （もっと読む）

【課題】 内部回路をより確実に保護することができる半導体装置及びその製造方法を提供する。
【解決手段】 内部回路内の内部トランジスタを電源パッド間に生じた静電気による破壊から保護する保護トランジスタが設けられている。保護トランジスタのチャネルを構成するｐウェル６の導電型は、内部トランジスタのチャネルを構成するｐウェル８の導電型と一致する。また、ｐウェル６の不純物濃度は、ｐウェル８の不純物濃度よりも高い。従って、保護トランジスタのドレイン接合は、内部トランジスタのドレイン接合よりも急峻となり、保護トランジスタの寄生バイポーラ動作の開始電圧が内部トランジスタのそれより低くなる。このため、内部回路をＥＳＤサージから適切に保護することができる。 （もっと読む）

【課題】本発明では静電放電防護装置が提供されている。
【解決手段】静電電荷の衝撃を受けた際、静電放電防護装置には反応が速く、受容度が高いという特性が備わっているため、大量の静電放電電流の衝撃を受けても静電放電防護装置は損壊しない。また、静電放電防護装置の構造面においては、金属酸化膜半導体トランジスタ１５０，１６０の配置面積を利用し、ダイオード１５５，１６５と金属酸化膜半導体トランジスタ１５０，１６０とが並列であるという構造が同時に形成されているため、素子の配置面積は低減されている。 （もっと読む）

【課題】外部接続端子と接続するバイポーラトランジスタを含む被保護回路のＥＳＤ耐圧を向上するようにした半導体回路の提供。
【解決手段】この発明は、被保護回路１１と、この被保護回路１１を静電気放電から保護するＥＳＤ保護回路２とを備える。被保護回路１１はバイポーラトランジスタＴＲ１を含み、バイポーラトランジスタＴＲのエミッタが外部接続端子３と接続されている。バイポーラトランジスタＴＲ１のコレクタと第１電源端子４との間に電流制限素子Ｚを設けている。電流制限素子Ｚは、第１電源端子４の電源電圧を基準に外部接続端子３に対して負のＥＳＤパルスが印加されたときに、バイポーラトランジスタＴＲ１のエミッタ電流を制限して、そのトランジスタＴＲ１の破壊から保護する。 （もっと読む）

【課題】レベルシフターの損傷を抑えることを可能にする静電放電（ＥＳＤ）防止用レベルシフターを提供する。
【解決手段】第一の信号を受信し、第二の信号を出力するためのＥＳＤ防止用レベルシフターを提供する。前記レベルシフターはインバータ、電圧コンバータ、第一のＥＳＤクランプ回路、第二のＥＳＤクランプ回路を備える。前記インバータは前記第一の信号を受信し、第一の反転信号を出力する。前記電圧コンバータは、前記第一の反転信号を受信する第一の入力端子、前記第一の信号を受信する第二の入力端子、前記第二の信号を出力する出力端子を備える。前記第一のＥＳＤクランプ回路の第一および第二の端子は、前記電圧コンバータの前記第一の入力端子および第二の接地電圧にそれぞれ接続される。前記第二のＥＳＤクランプ回路の第一および第二の端子は、前記電圧コンバータの前記第二の入力端子と前記第二の接地電圧にそれぞれ接続される。 （もっと読む）

【課題】出力端子に負電圧が印加されたときの誤動作を防止し、ＥＳＤ等のサージからも保護する半導体集積回路装置を提供する。
【解決手段】上アーム側のスイッチング素子Ｑ２，Ｑ４，Ｑ６の素子領域２，４，６と小信号部８との間に寄生対策用のダミーアイランド１３を配置して、ダミーアイランド１３内に形成された高濃度Ｎ型拡散層１０と、素子領域２，４，６内に形成された高濃度Ｎ型拡散層９とを電源端子に接続する。さらに、Ｐ型分離拡散層３０と高濃度Ｎ型拡散層１０との離間距離（第１の距離１１）をＰ型分離拡散層３０と高濃度Ｎ型拡散層９との離間距離（第２の距離１２）に比べて短くする。これにより、ダミーアイランド１３のブレイクダウン電圧を上アーム側のスイッチング素子２，４，６の耐圧より低くして、スイッチング素子Ｑ２，Ｑ４，Ｑ６を電源サージから保護する。 （もっと読む）

課題マイクロ波ＦＥＴでは、内在するショットキ接合容量またはＰＮ接合容量が小さく、それらの接合が静電気に弱い。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかったという問題があった。解決手段ＰＮ接合、ショットキ接合、または容量を有する被保護素子の２端子間に第１Ｎ＋型領域−絶縁領域−第２Ｎ＋型領域からなる保護素子を並列に接続する。近接した第１、第２Ｎ＋領域間で放電できるので、寄生容量を増やすことなくＦＥＴの動作領域に至る静電エネルギーを減衰させることができる。
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【課題】 保護ダイオードの逆方向耐圧よりも低電圧で動作する保護回路を有する半導体集積回路を実現する。
【解決手段】 静電保護回路には、Ｎ＋ドレイン層Ｄ１とＮ＋多結晶シリコン膜１６が接続され、Ｎ＋多結晶シリコン膜１６をゲート、Ｎ＋ドレイン層Ｄ１をドレイン、第１のＮウエル層１１をソース、第１のＰウエル層１３をチャネルとする縦型トレンチＭＯＳトランジスタＴＲ１が設けられている。Ｎ＋多結晶シリコン膜１６と第１のＰウエル層１３、第１のＮウエル層１１、及びＰ型シリコン基板１０の間に容量Ｃ１が設けられている。一方、Ｐ型シリコン基板１０と第２のＮウエル層１２の間にダイオードＤｉ１が設けられている。 （もっと読む）

【課題】 一方で、高価な製造ステップを追加させ、他方で、供給領域と、集積回路内の電圧振幅に適応するレベルシフト器とを追加させることを必要としない、回路を提供すること。
【解決手段】 回路は、入力信号s（t）を受けるための信号入力（IN）と、供給電圧（V_DD）で作動するように設計されているディジタル入力段（15）と、を備えている。入力段（15）は、電圧制限（V_max）を越えるトランジスタ・ノードにかかる電圧を感知できるCMOSトランジスタと、入力（IINV）と、を備える。電圧制限手段（B）は、信号入力（IN）と入力（IINV）との間に配置されている。電圧制限手段（B）は、入力信号（s（t））の状態によって制御可能な入力スイッチ（ns）を備え、かつ、入力（IINV）の電圧を供給電圧（V_DD）に制限する。加えて、過電圧保護手段（A）は、信号入力（IN）と供給電圧（V_DD）との間に設けられる。過電圧保護手段（A）は、ツェナー機能の一部を擬態するために配置されている少なくとも一つの能動回路素子を備える。
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【課題】パワー回路内に検出素子を挿入することなく、ドライバーＩＣと集積化でき、双方向の電流を特定できるようにする。
【解決手段】 一般にＭＯＳＦＥＴである高電圧側トランジスタスイッチおよび低電圧側トランジスタスイッチを含む、ブリッジ接続され、スイッチングされるトランジスタ出力回路における出力電流を測定するための装置および方法である。高電圧側スイッチと低電圧側スイッチの間の共通ノードにおける電圧を検出し、電圧が当該すべての正の出力電流または負の出力電流に対して電圧が正となるように、所定の値だけ、第１回路においてオフセットする。この出力電流は、低電圧側スイッチがオンとなっている時間に対する所定の時間に限り、オフセット電圧信号を受信する第２回路において測定する。第１回路は、電流基準ソース／レベルシフターと、特定の回路構造の複数のトランジスタから形成された電流ミラー回路とを含む。第２回路は、所望する時間にゲートＮＭＯＳトランジスタにより、第１回路の出力に結合され、電流測定信号を発生する。この第２回路は、第１電流基準ソースと実質的に同じ電気特性を有する第２電流基準ソースと、入力側回路のトランジスタにそれぞれマッチングされ、同じ回路構造に接続された複数の第２トランジスタとを含む。第２回路では、オフセット信号と高基準信号および低基準信号とを比較し、出力電流がそれぞれ正方向または負方向に過電流の限界を超えているかどうかの表示を発生する。検出回路は、単一ＩＣ内の出力回路のゲートドライバーと一体的にすることが望ましい。 （もっと読む）

本発明は、静電気保護機能を有するバッファ回路を提供する。本発明のバッファ回路は、それぞれ選択的に入出力パッドの電圧をプルアップ及びプルダウンするプルアップ回路とプルダウン回路を含み、プルアップ回路及びプルダウン回路は分離した電源供給ラインに連結されて、静電気放電を入出力パッドから受けたとき、入出力パッドからプルアップ回路を経てプルダウン回路への電流パスが存在しない。これにより、静電放電特性を向上させることができる。
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同心リング状のＥＳＤ構造（１０）は、半導体材料の層（２７）内に形成された第１ｐ型領域（１６）および第２ｐ型領域（１９）を含む。２つのｐ型領域（１６，１９）は、共に浮動ｎ型埋込み層（２６）に結合される。第１および第２ｐ型領域（１６，１９）は、浮動ｎ型埋込み層（２６）と共にバックツーバック・ダイオード構造を形成する。１対の短絡されたｎ型（１６７，１９７）およびｐ型（１６６，１９６）の接触領域は、第１および第２領域（１６，１９）内にそれぞれ形成される。分離領域（１７，３２）は、第１および第２ｐ型領域（１６，１９）間に形成される。
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ＭＯＳ回路の過電圧保護のための横型高電圧接合デバイスは、基板領域によって第２接合領域から分離された第１接合領域を有する基板を含む。ＭＯＳゲート電極は基板領域の上に重なり、ゲート誘電体層によってそこから分離される。ＭＯＳゲート電極の対向辺に隣接してサイドウォールスペーサが存在し、基板領域の上に重なる。基板領域は、第１および第２接合領域の間の無接合半導体領域によって画定される。入力保護回路は横型高電圧接合デバイスを使用して、電圧過渡を接地ノードに転送する。
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ショットキーのような動作を有するモノリシック集積パンチスルー・ダイオード。これは、ショットキー金属領域（１６）が第１のｐドープ・ウェル（９）の表面の少なくとも一部に堆積されるときに実現される。ショットキー金属領域（１６）およびｐドープ・ウェル（９）は、ショットキー・ダイオードの金属−半導体−遷移を形成する。順方向特性が０．５Ｖ未満の電圧降下を有するので、発明のＰＴダイオードの過電圧保護は改善される。
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【課題】 ■ゲートパットを縮小化して有効セル領域の増大化を図り、オン抵抗の低減化を実現する。■ＰＮ接合幅の増大化の達成によりツエナーダイオードの電流−電圧特性の改善を図り、静電耐量の大きなパワー半導体装置を得る。
【解決手段】 ユニットセル部ＵＣＰの周囲及びゲートパット部ＧＰＰの周囲を第１方向Ｄ１乃至第４方向Ｄ４に関して完全に取り囲むチップ周辺部ＣＰＰ内に、ツエナーダイオード１１を配設する。ツエナーダイオード１１は、各層が第１方向Ｄ１乃至第４方向Ｄ４に沿って延在した、Ｎ＋型層１Ｂ−Ｐ型層３３−Ｎ＋型層３２−Ｐ型層３１−Ｎ＋型層１Ａの構造を有する。 （もっと読む）

【課題】 半導体装置の高集積化、高速度化が進んでも、保護回路を構成するトランジスタがその機能を十分果たすことが可能な構造を提供する。
【解決手段】 保護回路が形成された第１導電型ウエル領域５ａと、この第１導電型ウエル領域５ａに上部は素子分離領域２に隔てられ、素子分離領域２の底面より下では、接合されている高不純物濃度の第２導電型ウエル領域４とを備えている。第１導電型ウエル領域は、素子分離領域を越えて第２導電型ウエル領域に入り込んでいるか素子分離領域の幅の半分より第２導電型領域側に入り込んでいる。過電流は保護回路のトランジスタのソース／ドレイン領域間を流れずに、ドレイン領域から空乏層が延びて第１導電型ウエル領域の第２導電型ウエル領域に入り込んだ部分に接触して、ドレイン領域と第２導電型ウエル領域に入り込んだ部分との間を流れるようになる。 （もっと読む）