【課題】堆積速度が速く、好ましくは約７００℃以下のような低いプロセス温度を維持し、置換型炭素濃度が高い、ＳｉとＣを含有する選択エピタキシャル層を得る方法を提供する。
【解決手段】基板上にＳｉとＣを含有するエピタキシャル層を形成する方法であって、単結晶表面と、アモルファス表面、多結晶表面及びこれらの組み合わせより選ばれる少なくとも一つの第二表面とを含む基板をプロセスチャンバ内に配置するステップと、プロセスチャンバ内の圧力を少なくとも３００トールに維持しつつ、該基板をシリコン源と、炭素源と、リン源にさらして、該基板の少なくとも一部にリンがドープされたＳｉ：Ｃエピタキシャル膜を形成するステップと、７００℃以下のプロセスチャンバ内の温度の下で、ＨＣｌを含むエッチングガスに該基板をさらすことにより該基板を更に処理するステップと、を含む。 （もっと読む）

【課題】基板の外周部においてクラックの発生が抑制される半導体結晶基板を提供する。
【解決手段】半導体結晶基板１１０と、基板１１０の表面に窒化物により形成された保護層１２０と、を有し、保護層１２０は、基板１１０の外周部となる周辺領域１２０ａはアモルファス状態であり、基板１１０の周辺領域よりも内側の内部領域１２０ｂは結晶化している。 （もっと読む）

【課題】 半導体ウエハの端面に角張った形状の結晶層を成長させることなく、半導体ウエハ上に厚い単結晶層を成長させることができる技術を提供する。
【解決手段】 半導体ウエハ１０上に単結晶層３０が形成されたエピタキシャルウエハの製造方法であって、平坦な上面１２と、平坦な下面１４と、上面１２と下面１４を接続する端面１６を有する半導体ウエハ１０の端面１６上に、アモルファス層２０を形成するアモルファス層形成工程と、アモルファス層形成工程後に、半導体ウエハ１０の上面１２上に、８０μｍ以上の厚みを有する単結晶層３０を気相成長させる単結晶層形成工程を有する。 （もっと読む）

【課題】工程増を最小限とした簡便な手法で、基板に反りを生ぜしめることなく、また基板上方の化合物半導体層の結晶性を損なうことなく確実な素子分離を実現し、信頼性の高い装置構成を得る。
【解決手段】ＳｉＣ基板１上の素子分離領域に相当する部位にマスク２を形成し、マスク２を覆うようにＳｉＣ基板１上に緩衝層３を第１の温度で形成し、第１の温度より高い第２の温度で加熱処理して緩衝層３のうちＳｉＣ基板１上の部位を結晶化し、緩衝層３の上方に化合物半導体層１０を形成して、化合物半導体層１０のマスク２の上方に相当する部位を素子分離領域とする。 （もっと読む）

【課題】部分的に絶縁膜が形成されているシリコン基板上を単結晶で覆うことができる半導体装置の製造方法及び基板処理装置を提供する。
【解決手段】部分的に絶縁膜が形成されたＳｉ基板１０上に、ａ−Ｓｉ膜１４を成膜する（図１（ｂ））。このＳｉ基板１０を熱処理すると、基板のＳｉ結晶を種としてａ−Ｓｉが固相Ｅｐｉ化される（図１（ｃ））。基板の厚さ方向に対して充分にＥｐｉ結晶化された範囲を保護するようにレジスト膜１８を形成し（図１（ｄ））、エッチング処理を行い（図１（ｅ））、その後、アッシング処理によってレジスト膜１８を剥離し、このＳｉ基板１０上に再度ａ−Ｓｉ膜を成膜する（図１（ｆ））。再度、上記熱処理を行うことで、ａ−Ｓｉが固相Ｅｐｉ化される（図１（ｇ））。 （もっと読む）

【課題】 動作電圧の低減が可能な半導体発光素子及びそれに用いる素子形成用基板を提供する。
【解決手段】 本発明に係る半導体レーザ５０は、ＧａＮ単結晶基板３０の表面に活性層３４を含む積層体３８が形成されると共に、ＧａＮ単結晶基板３０の裏面に欠陥集合部１４ａが形成され、且つ、裏面の欠陥集合部１４ａと電気的に接続されるように電極４４が形成されている。この半導体レーザ５０の欠陥集合部１４ａは、結晶欠陥が多いことから、キャリア濃度が高くなっており、電気抵抗が有意に低減されている。そのため、この欠陥集合部１４ａに電極４４を形成した本発明に係る半導体レーザ５０においては、ＧａＮ単結晶基板３０と電極４４との間でオーミックコンタクトが取りやすくなっており、それにより駆動電圧の低減が実現されている。 （もっと読む）

反復して行うブランケット堆積と選択的エッチングとのサイクル的なプロセスによって、半導体ウィンドウ（１１４）内にエピタキシャル層（１２５）を選択的に形成する。ブランケット堆積フェーズは、フィールド酸化物等の絶縁領域（１１２）上へ非エピタキシャル材料（１２０）を残し、選択的なエッチングフェーズは、優先的に非エピタキシャル材料（１２０）を除去し、且つ、堆積されるエピタキシャル材料（１２５）はサイクル毎に堆積される。エピタキシャル材料（１２５）の品質は、絶縁体（１１２）上で堆積が発生しない選択的プロセスよりも向上する。プロセスのエッチングフェーズ中にゲルマニウム触媒を使用することは、エッチング速度を促進し、且つ、複数のサイクルを介する等温および／または等圧条件の維持費用の節約を容易にする。スループットおよび品質は、トリシランの使用、絶縁領域（１１２）上への非晶質材料（１２０）の形成、および各堆積フェーズにおける非晶質：エピタキシャル材料の厚さの比の最小化によって向上する。 （もっと読む）

【課題】アモルファスシリコン材料中にナノ結晶をほぼ均一に埋め込んだナノ結晶埋め込み型アモルファス材料を実現し、優れた特性を持つ非単結晶半導体材料、光電変換素子、発光素子、および非単結晶半導体材料の製造方法を提供する。
【解決手段】シリコン及び／又はゲルマニウムを主体とするアモルファス材料３中に粒径１ｎｍ〜５ｎｍの結晶シリコン及び結晶ゲルマニウム２を散在させた非単結晶半導体材料１。 （もっと読む）

【課題】 エピタキシャル膜の形成方法と、これを用いた薄膜形成方法、及び半導体装置の製造方法が開示される。
【解決手段】 エピタキシャル膜の形成方法と、これを用いた薄膜形成方法、及び半導体装置の製造方法において、第１単結晶シリコン膜上に前記第１単結晶シリコン膜の表面を部分的に露出させる開口部を有する第１絶縁膜パターンを形成した後、前記開口部によって露出された第１単結晶シリコン膜上に単結晶シリコンで構成された第１シード膜を形成する。そして、前記第１シード膜が形成された結果物上部にシリコンソースガスを提供して、前記第１シード膜上にエピタキシャル膜を成長させながら、前記第１絶縁膜パターン上に非晶質シリコン膜を形成する。その後、前記非晶質シリコン膜の結晶構造を単結晶に転換させて前記エピタキシャル膜と非晶質シリコン膜から第２単結晶シリコン膜を獲得する。 （もっと読む）

【課題】半導体構造の歩留りを向上させるＳｉＧｅ付着条件を決定する方法を提供すること。
【解決手段】この半導体構造の製造は単結晶シリコン（Ｓｉ）層から開始される。次いでこの単結晶Ｓｉ層内に、第１および第２の浅いトレンチ分離（ＳＴＩ）領域を形成する。これらのＳＴＩ領域は第１の単結晶Ｓｉ領域を間に挟み、これを画定する。次に、この構造の上にシリコン−ゲルマニウム（ＳｉＧｅ）混合物を、あるＳｉＧｅ付着条件で付着させて、（ｉ）第１の単結晶シリコン領域の上面から第２の単結晶シリコン領域を成長させ、（ｉｉ）第１および第２のＳＴＩ領域の上面からそれぞれ第１および第２のポリシリコン領域を成長させる。その結果として得られる歩留りが予め指定された範囲内に収まるまで、ＳｉＧｅ付着温度を高くし、または前駆体流量を小さくし、あるいはその両方を実施することによって、この構造を大量生産するための満足のいくＳｉＧｅ付着条件を決定することができる。 （もっと読む）