【課題】半導体基板のアライメントマークを繰り返し使用する。
【解決手段】ベース基板にアライメントマークを形成する段階と、アライメントマークを形成する段階の後に、ベース基板上のアライメントマークを含む領域に、結晶成長を阻害する阻害層を形成する段階と、アライメントマークの位置を基準とする開口を形成すべき位置を示す情報に基づいて、阻害層におけるアライメントマークが設けられていない領域に、ベース基板を露出する開口を形成する段階と、開口内に半導体結晶を成長させる段階とを備える半導体基板の製造方法を提供する。 （もっと読む）

【課題】アライメントマークを用いて基板とフォトマスクとの位置合わせを行う時の検出精度を向上させることができる位置検出方法を提供する。
【解決手段】内側が段差によって外側と区切られたアライメントマークが形成された基板上に、レジストを塗布し、基板にアライメント検出光を照射し、アライメントマークの内側の中央部と端部との、レジストの塗布膜厚の差異に起因する反射光の強度変化を観察することにより、アライメントマークの位置を検出する方法において、反射光の強度が、アライメントマークの内側の端部に比較してアライメントマークの内側の中央部の方が強くなる様に、レジストの塗布膜厚を調整する。 （もっと読む）

【課題】イオン注入領域に形成する薄膜トランジスタ構成層の位置合わせ精度を高めた半導体装置の製造方法を提供する。
【解決手段】半導体膜１３上にイオン注入用レジストパターン２２Ａとアライメントマーク用レジストパターン２２Ｂを同時に形成した後、その全面にイオン注入２３し、アライメントマーク用レジストパターン形成部Ｂ’以外のレジストパターン２２Ａ’を、表面に形成された変質層１６をアッシング２４した後レジストパターン２２Ａ’を除去する。活性化処理２５した後、アライメントマーク用レジストパターン２２Ｂを位置合わせの基準にして、半導体膜１３をアイランド化するためのレジストパターン２６を形成し、それを用いて半導体膜１３をアイランド化して半導体部１３Ａとアライメントマーク９とを形成し、アライメントマーク９を位置合わせの基準にして絶縁膜１４、ゲート電極１５ｇ、ソース電極１５ｓ及びドレイン電極１５ｓを形成する。 （もっと読む）

【課題】アラインメントコントラスト及び正確性を改善するための新しい解決策を提供する。
【解決手段】
アラインメントマーク配置は、基板上にある複数の互いに平行な第一ストライプを含み、各第一ストライプは第一サイズを有する第一アラインメントパターンと、第一アラインメントパターンの真上に設けられ、第一アラインメントパターンと重なる複数の互いに平行な第二ストライプを含み、各第二ストライプは、第一アラインメントパターンの各第一ストライプの第一サイズより大きい第二サイズを有する第二アラインメントパターンとを含む。 （もっと読む）

【課題】デバイスの性能に影響を与えず、高精度の検出が可能なアライメントマークを形成することができるデバイスの製造方法の提供。
【解決手段】上層側の第１の膜が、下層側の第２の膜に対するエッチングに耐性を有する材料で構成される積層膜を形成する工程と、素子形成領域及びアライメントマーク形成領域の前記第１の膜をパターニングする工程と、少なくとも前記アライメントマーク形成領域の前記パターニングした第１の膜近傍を除く領域を、前記第２の膜に対するエッチングに耐性を有する材料で保護する工程と、前記パターニングした第１の膜をマスクとして、前記第２の膜を選択エッチングするエッチング工程と、を少なくとも有し、前記パターニングした第１の膜の周囲を掘下げることにより、前記第１の膜からなるアライメントマークの段差を増大させる。 （もっと読む）

【課題】リソグラフィ工程におけるアライメントマークや重ね合わせ検査マークの計測が確実に、精度良くでき、また、マークにとって不要な構成を有さず、半導体装置の製造プロセスの過程で異物が発生することを抑制して製造歩留が低下することを防止した半導体装置の製造方法および半導体装置を提供する。
【解決手段】マーク構造体１００はシリコン基板１０１上に形成されたゲート酸化膜１０２と、ゲート酸化膜１０２上に形成されたゲート配線層１０３と、ゲート配線層１０３上に形成された絶縁膜１０４と、絶縁膜１０４、ゲート配線層１０３、ゲート酸化膜１０２の側面に接するように形成されたサイドウォール１０５とで構成され、層間絶縁膜１０７の上部からマーク構造体１００の上部にかけては、不透明なビット線層１１３が、ドープトポリシリコン層１１３１と、タングステンシリサイド層１１３２のポリサイドとして構成されている。 （もっと読む）

【課題】アライメント顕微鏡の撮像素子に写し出されるワークマークの見え方が異なったとしても、ワークマークを正しく検出することができるようにすること。
【解決手段】アライメント顕微鏡１０を使って、ワークＷの表面画像を受像し、ワークマークＷＡＭとして登録すべき見え方（形状や明暗や色調）の異なる複数のパターンを、ワークマークＷＡＭ１〜ｎとして制御部１１の記憶部１１ｂに登録する。ワークマークを検出する際には、このワークマークＷＡＭ１〜ｎを使って、検索領域内のパターンを検索し、比較・評価部１１ｃで、登録されているワークマークＷＡＭ１〜ｎと検索領域内のパターンとを比較して一致度のスコアを求め、スコアが例えば一定値を越えていると、このパターンをワークＷ上のワークマークＷＡＭと判定する。このワークマークＷＡＭを使って位置合わせ制御部１１ｅはマスクＭとワークＷの位置合せを行う。 （もっと読む）

【課題】精度の高い位置計測に有利なパターン形成技術を提供する。
【解決手段】パターン形成方法は、膜の形成、第１レジストを塗布する第１塗布、前記第１レジストを露光する第１露光、前記第１レジストを現像する第１現像および前記膜をエッチングする第１エッチングを含む第１リソグラフィー工程により少なくとも１つの第１エッジ対を含む第１エッジ群を前記膜に形成する第１工程と、第２レジストを塗布する第２塗布、前記第２レジストを露光する第２露光、前記第２レジストを現像する第２現像および前記膜をエッチングする第２エッチングを含む第２リソグラフィー工程により少なくとも１つの第２エッジ対を含む第２エッジ群を前記膜に形成する第２工程とを含み、前記第１エッジ対は、第１対称軸に関して対称な位置に配置された２つの第１エッジで構成され、前記第２エッジ対は、第２対称軸に関して対称な位置に配置された２つの第２エッジで構成される。 （もっと読む）

【課題】短波長の放射線を使うリソグラフィ投影装置では反射性マスクとその支持構造体の整列を長波長の光では吸収層と反射性基板の間の反射率の差に基づいて行うことが困難であるので、それが安価にできる整列マーカおよび整列方法を提供すること。
【解決手段】この発明の整列方法は、マスクＭＡ上に基板Ｗに投影すべきパターン３と並べて設けた高さ差のある整列マーカ５を整列センサ１の光源７が出す光ビーム４で照射し、その反射光を結像光学素子８で処理して検出器９で受け、その高さ差の位置を検出してマスクＭＡと支持体ＭＴの整列に使う。それで整列マーカ５とパターン３を同じ製造プロセスで同時に製造することができ、両者間の整列不良のリスクが少なく、整列マーカ５の照明を安い光源７でパターン３の照明と独立に行えるので、この整列センサ１をリソグラフィ装置内に設け、その場での整列ができる。 （もっと読む）

【課題】エピタキシャル膜成膜後にもレーザー干渉によるアライメント検出を可能とし、レーザー干渉によるアライメント可能な信号強度を得られるアライメントマークの最適寸法を提供する。
【解決手段】断面形状が方向性を有するビームで走査するアライメントマークＭの形成された表面にエピタキシャル層を成膜したウェーハであって、アライメントマークは、複数の矩形状マークが断続的に配されて前記ビーム走査方向と略直交する方向に延在する直線状マークとされ、直線状マークにおける矩形状マークが、エピタキシャル膜の表面からビーム走査した際に、回折光強度が識別可能な形状で配置されてなる。 （もっと読む）

【課題】ダイシング時にプロセスマークが飛散するのを防止できる半導体装置とその製造方法、及び露光用マスクを提供すること。
【解決手段】シリコン基板１１の上方に導電膜を形成する工程と、導電膜をパターニングすることにより、平面形状が矩形状のデバイス領域１３にゲート電極（デバイスパターン）５２を形成すると供に、該デバイス領域１３よりも外側であって、スクライブライン１５よりも内側の空き領域E₁にプロセスパターン１２を形成する工程とを有し、プロセスパターン１２を、デバイス領域１３の隣接する二辺L₁、L₂の近傍のみに形成し、残りの二辺L₃、L₄の近傍には形成しない半導体装置の製造方法による。 （もっと読む）

【課題】薄膜トランジスタを含む半導体装置を歩留まりよく製造するためのアライメントマークを、工程増となることなく、歩留まりと精度のよい半導体装置、及びその製造方法を提供する。
【解決手段】多結晶シリコン半導体膜１３と、少なくとも表面が異なるシリコン相６ａ，６ｂで図形化されたシリコン膜５からなるアライメントマーク４と、が基板１０上に形成されている半導体装置１によって、上記課題を解決する。この異なるシリコン相６ａ，６ｂは、多結晶シリコン相６ｐと非晶質シリコン相６ａである。こうした異なるシリコン相６ａ，６ｐは、半導体素子部２に多結晶シリコン半導体膜１３を形成するためのマスクパターンＡを形成するとともに、アライメントマーク部３にアライメントマーク４を形成するためのマスクパターンＢを形成し、そのマスクパターンＡ，Ｂ上からイオン注入して、マスクパターンＡ，Ｂで覆われていない多結晶シリコン膜の露出部の少なくとも表面を非晶質シリコン相に変化させることによって形成できる。 （もっと読む）

【課題】工程数の増加を抑えつつアライメントマークを適切に保護できる光半導体デバイスの作製方法を提供する。
【解決手段】ＩｎＰ基板１２となるウェハ上に半導体メサ１４となる半導体積層を形成する工程と、半導体メサ１４及びアライメントマーク５０の平面形状を含むエッチングマスクを用いて半導体積層をエッチングすることにより、半導体メサ１４及びマーク用メサを形成する第１のエッチング工程と、半導体メサ１４及びマーク用メサをＩｎＰ埋込領域２８で埋め込む工程と、マーク用メサ及びその周辺のＩｎＰ埋込領域２８をエッチングする第２のエッチング工程とを行う。第２のエッチング工程の際に、ＩｎＰを選択的にエッチングすることで、マーク用メサの一部を残存させてアライメントマーク５０を形成する。 （もっと読む）

【課題】ナノインプリント技術を用いたデバイス製造におけるスループットの低下を抑制できる微細加工装置を提供することにある。
【解決手段】微細加工装置は、パターンを含む原版１を被転写基板３に押し付け、前記パターンを被転写基板３に転写するためのものであり、被転写基板３と原版１との相対的な位置ずれを計測するための第１の計測手段７と、第１の計測手段７により計測された前記位置ずれに基づいて、前記パターンが被転写基板３の所定の位置に転写されるように、原版１と被転写基板３との相対的な位置を補正するための位置補正手段９と、位置補正手段９により原版１と被転写基板３との相対的な位置が補正された状態で、原版１を被転写基板３に押し付けるための押し付け手段と、被転写基板３に転写された前記パターンと、被転写基板３に予め形成されたパターンとの相対的な位置関係を計測するための第２の計測手段２０とを備えている。 （もっと読む）

【課題】単層電極構造の電荷結合素子を製造する際に、位置合わせの精度を向上する。
【解決手段】
第１ゲート電極３８や第２ゲート電極３９は垂直転送チャネル３３上の同一層内にゲート絶縁膜３５を介して設けられ、信号電荷の読み出しや転送を制御する。第１ゲート電極３８は、ゲート絶縁膜３５上に電極材料を堆積し、アライメントマーク４５を参照して垂直転送チャネル３３等に位置合わせしてパターニングされる。アライメントマーク４５上には、第１ゲート電極３８が設けられると同時に、第１ゲート電極３８と同じ構造のカバーパターン４７が設けられる。第２ゲート電極３９は、第１ゲート電極３８等の上に電極材料を堆積し、カバーパターン４７等をストッパ膜として電極材料を研磨し、カバーパターン４７によって観察し易い状態に保たれたアライメントマーク４５を参照して高精度に位置合わせされてパターニングされる。 （もっと読む）

【課題】露光装置の位置検出装置の光学系の特性計測用のマークを正確に形成すると共に、その光学系の収差等を高精度に補正する。
【課題を解決するための手段】マークを検出する位置検出装置の調整方法であって、調整用のウエハ１１Ａ上で計測方向に凹部３３ａ，３５ｂと凸部３３ｂ，３５ａとが交互に周期的に配列されると共に、互いにその凹部とその凸部とを反転した形状の２個のマークＨＭ１，ＨＭ２を近接して形成しておき、照明系によってマークＨＭ１，ＨＭ２を照明し、検出用光学系を介して計測されるマークＨＭ１，ＨＭ２の間隔に基づいてその照明系の所定の光学特性を調整する。 （もっと読む）

【課題】作製が簡単であり、認識が容易であるアライメントマークを用いたアライメント方法を提供する。
【解決手段】アライメントマークは、暗部を形成する凹凸領域と、明部を形成する平坦領域からなる。凹凸領域は、アライメントマーク認識装置が前記アライメントマークを認識するとき、凹凸領域を形成する凹部または凸部のエッジ部が暗く認識される幅の２倍と、前記アライメントマーク認識装置の認識限界幅の合計幅以下の幅を有する。平坦領域は、アライメントマーク認識装置がアライメントマークを認識するとき、平坦領域の両側に形成されるエッジ部が暗く認識される幅を除きアライメントマーク認識装置が認識するために必要とする幅以上の幅を有する。 （もっと読む）

本発明により、基板表面上にパターン、特に、一次元、二次元、または三次元の選択された長さのマイクロサイズおよび／またはナノサイズの形体を有し、高さ、深さ、または高さおよび深さが可変のレリーフおよび凹状形体を含む構造を備えるパターンを作製するための方法、デバイス、およびデバイスコンポーネントが提供される。選択された機械的および熱的特性および物理寸法を各々が有する複数のポリマー層を備えた複合パターニングデバイスにより、各種基板表面および表面形態上に高解像度のパターニングが得られる。グレースケールパターンを生成するためのグレースケールインクリソグラフィフォトマスク、または基板表面上にエンボス加工されたレリーフ形体を生成するためのモールドが提供される。 （もっと読む）

【課題】各層のパターン間の位置ずれを、それぞれ誤差の量や方向のばらつきが小さく検知することが可能であるとともに、位置ずれを検知するための処理を、シンプルに構成できるとともに短時間に行うことができ、さらに、多層薄膜上におけるオーバーレイマーカーの占有面積を小さく抑えることが可能な、多層薄膜から成る多層ウェハ、その製造方法、およびその検査装置を提供する。
【解決手段】各層のパターン６２，６６，７０間の相対的な位置ずれを検知可能にするためのオーバーレイマーカー６２ａ，７０ａ，６６ａを各層に備え、少なくとも一つの層の特定のオーバーレイマーカー７０ａの観測位置から、その層とは異なる複数の層のオーバーレイマーカー６２ａ，６６ａを観測可能となるねらいで、オーバーレイマーカー６２ａ，７０ａ，６６ａが設けられている。 （もっと読む）

【課題】本発明は、画像認識用のアライメントパターンを備えた半導体装置及びその製造方法に関し、アライメントパターンの位置検出を精度良く行うことを課題とする。
【解決手段】半導体集積回路１７が形成される半導体集積回路形成領域Ｂを複数有する半導体基板１１と、半導体集積回路形成領域Ｂに形成された半導体集積回路１７と、を備えた半導体装置１０であって、半導体集積回路形成領域Ｂの外周付近に画像認識用のアライメントパターン２０を設けた。 （もっと読む）