【課題】ＭＯＳトランジスタの有効閾値電圧を所望の値に調整するための手段を提供する。
【解決手段】基準電圧発生回路が第１の電圧信号を生成するために使用される。ＭＯＳトランジスタを含む、閾値電圧監視回路が、ＭＯＳトランジスタの有効閾値電圧を測定し、第２の電圧信号を生成するために使用される。フィードバック回路が、第１の電圧信号を第２の電圧信号と比較し、第１の電圧信号が、第２の電圧信号に実質的に等しくなるように、ＭＯＳトランジスタの有効閾値電圧を調整する。ＭＯＳトランジスタの有効閾値電圧は、そのソース・ボディ間電位を調整することにより、調整される。 （もっと読む）

【課題】内部電圧発生回路の出力電圧を安定化させる。
【解決手段】内部電圧発生回路は、基準電圧を発生する基準電圧発生回路と、前記基準電圧に基づいて前記内部電圧を出力する駆動回路と、駆動回路の周波数特性を変更する位相補償回路とを有し、前記位相補償回路は、半導体基板に形成された第2導電形のウェル領域と、このウェル領域に形成された前記第2導電形の第1領域と、前記ウェル領域の上に絶縁膜を介して形成された多結晶シリコンまたは金属から成る層を有するキャパシタを含む。このとき、前記キャパシタは、しきい値電圧が負であるＭＯＳキャパシタとされ、それが内部電圧発生回路の出力に接続される。それによれば、印加される電圧の大きさに依存せずに集電容量が安定であり、かつＭＯＳＦＥＴの作成工程と整合性をとって簡便に形成できる。 （もっと読む）

【課題】 ＣＭＯＳプロセスに好適で、任意の温度勾配設定が可能な温度検出回路を備えた半導体集積回路装置を提供する。
【解決手段】 エミッタに第１電流が流れるようにされた第１トランジスタ及びそれよりも小さな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタの両エミッタ電圧の差分を第１抵抗に印加する。上記第２トランジスタのエミッタと回路の接地電位との間に第２抵抗を設け、上記第１、第２トランジスタのコレクタと電源電圧との間にそれぞれ第３抵抗と第４抵抗を設け、上記第１トランジスタのコレクタ電圧と上記第２トランジスタのコレクタ電圧を受けて、それらが等しくなるような出力電圧を形成して上記第１、第２トランジスタのベースに共通に供給し、上記第１抵抗と第２抵抗との接続点から温度検出電圧を形成する。 （もっと読む）

【課題】高耐圧ＭＯＳＦＥＴの駆動能力及び耐圧を向上させる。
【解決手段】Ｐ型半導体基板２に形成されたＮ型ウェル領域４にＰ型第２ドレイン領域６が形成されている。第２ドレイン領域６上にＬＯＣＯＳ酸化膜８が形成され、ＬＯＣＯＳ酸化膜８ａ下の領域にＰ型第２ドレイン領域６よりも濃いＰ型不純物濃度をもつＰ型第３ドレイン領域１０が形成されている。Ｎ型ウェル領域４の表面にＬＯＣＯＳ酸化膜８ａに連続してゲート酸化膜１２が形成されている。ゲート酸化膜１２上からＬＯＣＯＳ酸化膜８ａ上にわたってゲート電極１４が形成されている。Ｐ型第２ドレイン領域６の表面近傍にゲート電極１４とは間隔をもってＰ型第１ドレイン領域１６が形成されている。Ｐ型第１ドレイン領域１６はＰ型第２ドレイン領域６及びＰ型第３ドレイン領域１０よりも濃いＰ型不純物濃度をもっている。 （もっと読む）

【課題】リークパスの形成を防止できる半導体記憶装置を提供する。
【解決手段】入力保護回路は、Ｐ型半導体基板７１１と、そのＰ型半導体基板７１１の表面に形成されたＰ⁺型ウェル領域７２０と、Ｐ⁺型ウェル領域７２０と電気的に接続するとともにＰ⁺型ウェル領域７２０よりも深くなるようにＰ型半導体基板７１１の表面に形成されたＰ^-型ウェル領域７１３と、Ｐ^-型ウェル領域７１３を覆うようにＰ型半導体基板７１１の表面に形成されたＮ^-型ウェル領域７１４とを含んでいる。 （もっと読む）

【課題】サブスレッショルドリークを伴うＣＭＯＳ回路を複数含む回路ブロックでは、ＣＭＯＳ回路のＰチャネルＭＯＳまたはＮチャネルＭＯＳの何れかにおいてゲート・ソース間電圧を静的に０Ｖとしても回路ブロック全体として有意なリーク電流がながれ、低消費電力化が困難となると共に動作電圧を低電圧化した場合の安定動作が困難になる。
【解決手段】サブスレッショルドリークを伴うＣＭＯＳ回路を複数含む回路ブロックに対して動作モードを定め、動作モードに応じて回路ブロックへの動作電圧の供給と停止を制御する。また、回路ブロックは、３重に形成されたウェル内に形成される。
【効果】ＣＭＯＳ回路の低消費電力化が図られると共に安定動作が実現できる。この効果は、動作電源電圧が低く、きわめて集積度の高いＣＭＯＳ回路における低消費電力化に顕著である。 （もっと読む）

【課題】多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線層を配置する。
【解決手段】半導体基板１上に絶縁膜７，９を介して形成された多結晶シリコンパターンからなるゲート電極１１，１３及び抵抗体２３と、ゲート電極１１，１３上及び抵抗体２３上を含んで半導体基板１上に形成された層間絶縁膜２７と、層間絶縁膜２７上に形成された金属配線層３１を備えた半導体装置において、金属配線層３１の下面に形成された第１窒化膜２９と、金属配線層３１の少なくとも一部の側面及び上面を被う第２窒化膜３３と、金属配線層３１のうち最も高い位置にある金属配線層の上面の少なくとも一部を第２窒化膜３３から露出させる高さに平坦面をもち、平坦化のためにエッチバック処理が施されているＳＯＧ膜（３５ａの一部）とを備えている （もっと読む）

【課題】 静電保護回路と終端回路を小面積で実現可能な半導体装置を提供する。
【解決手段】 信号端子ＩＮから入力バッファＢｕｆに至る信号ノードＮＤ１と電源電圧ノードＶＤＤとの間に静電保護機能を備えたＰＭＯＳトランジスタＭＰ１を設け、更に、ＰＭＯＳトランジスタＭＰ１のゲートに参照電圧Ｖｒｅｆｐを供給する電圧生成回路ＶＧ＿ｐを設け、電圧生成回路ＶＧ＿ｐによって参照電圧Ｖｒｅｆｐを制御し、ＰＭＯＳトランジスタＭＰ１のソース−ドレイン間の抵抗値を設定する。これによって、ＰＭＯＳトランジスタＭＰ１は、静電保護機能に加え、信号端子ＩＮに接続される伝送線路等の特性インピーダンスに応じて抵抗値を設定可能な終端抵抗として機能させることが可能になる。 （もっと読む）

【課題】 本発明は、温度に鈍感なＭＯＳトランジスタを提供し、このために本発明は、ゲート、ソース及びドレインを含むＭＯＳトランジスタにおいて、前記ソース−ドレインの間に流れる飽和電流値が温度変化によって変化するものを相殺させるように前記ソースのコンタクト抵抗が調節されたＭＯＳトランジスタを提供する。
【解決手段】 本発明のＭＯＳトランジスタにおいて、ソースのコンタクト抵抗を増加させるためにソースのコンタクトの個数が調節されたことであり、ソースのコンタクト個数は、ドレインのコンタクト個数より少ないことを特徴とする。また、所望のソース−ドレインの間の電流値がソースコンタクトのコンタクト抵抗が増加することによって減少されるものを補償するためにゲートの幅／長さの比率が調節され、ゲートの幅／長さの比率を大きくすることを特徴とする。 （もっと読む）

【課題】周辺回路ゲート酸化膜の損傷を防止しつつ、メモリトランジスタの良好な書込みを行なうことができる半導体装置を提供する。
【解決手段】半導体基板１上に形成されたメモリゲート酸化膜１５とメモリゲート酸化膜１５上に形成された電気的に浮遊状態のポリシリコンからなる浮遊ゲート１７をもつメモリトランジスタと、半導体基板１上に形成された選択ゲート酸化膜１１とメモリゲート酸化膜１１上に形成されたポリシリコンからなる選択ゲート１３をもちメモリトランジスタに直列に接続された選択トランジスタを備えた不揮発性メモリセルと、半導体基板１上に形成された周辺回路ゲート酸化膜２３と周辺回路ゲート酸化膜２３上に形成されたポリシリコンからなる周辺回路ゲート２５をもつ周辺回路トランジスタを備え、メモリゲート酸化膜１５の膜厚は周辺回路ゲート酸化膜２３の膜厚よりも薄く形成されている。 （もっと読む）

【課題】微細化されたＭＩＳＦＥＴのしきい値電圧のばらつきを低減する。
【解決手段】ＭＩＳＦＥＴ（Ｑ_１）のゲート電極９ａは、素子分離溝２によって周囲を規定されたアクティブ領域Ｌの基板１上に形成され、アクティブ領域Ｌを横切ってその一端から他端に延在している。このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域におけるゲート長がアクティブ領域Ｌの中央部におけるゲート長よりも大きく、全体としてＨ形の平面パターンで構成されている。また、このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域のゲート長方向に沿った一辺の全体とゲート幅方向に沿った二辺の一部とを覆っている。 （もっと読む）

【課題】 低電圧動作が可能である差動増幅回路を提供すること。
【解決手段】 そのソースＳＯ１に第１の電源電圧ＶＤＤが供給され、そのゲートＧＡ１に第１の信号Ｓ１が入力され、そのドレインＤＲ１が出力ノードＮＤ１に接続され、ＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）構造で形成された第１導電型の第１のトランジスタＴＲ１と、そのソースＳＯ２に第２の電源電圧ＶＳＳが供給され、そのゲートＧＡ２に第１の信号Ｓ１とは位相が異なる第２の信号Ｓ２が入力され、そのドレインＤＲ２が出力ノードＮＤ１に接続され、ＳＯＩ構造で形成された第２導電型の第２のトランジスタＴＲ２と、を含み、第１、第２のトランジスタＴＲ１、ＴＲ２の下層に形成されたＢＯＸ（Ｂｕｒｉｅｄ−ＯＸｉｄｅ−ｌａｙｅｒ）層ＢＯＸの下層の基板ＳＵＢに対して負又は正の基板電圧が印加されることで、出力ノードＮＤ１に第１、第２の信号Ｓ１、Ｓ２の差動増幅信号を出力する。 （もっと読む）

【課題】ＬＤＤ構造のトランジスタ素子の特性に悪影響を与えることなく同一基板上に高抵抗体素子を形成する。
【解決手段】シリコン基板１にＮウェル領域３、素子分離酸化膜５、ゲート酸化膜７、ポリサイドゲート電極９、低濃度拡散領域１７，２１を形成した後、シリコン基板１上全面にＣＶＤ酸化膜を形成し、さらにその上に抵抗値制御のための不純物としてＢＦ₂を導入した高抵抗体素子パターン２５を形成し、ＣＶＤ酸化膜のエッチバックを行なってサイドウォールスペーサ１５ａ及びＣＶＤ酸化膜パターン１５ｂを形成し、高抵抗体素子パターン２５の両端側に低抵抗領域２９を形成して抵抗体領域２７を形成する。 （もっと読む）

【課題】 スイッチング素子やスイッチング回路を構成する素子のオン抵抗を低減する。
【解決手段】 半導体装置１には、インバータＩＮＶ１、インバータＩＮＶ２、負電圧発生回路４、レベルシフタ１１、及びＰｃｈ ＭＯＳトランジスタＰ１が設けられている。インバータＩＮＶ２は、高電位側電源Ｖｄｄと負電圧発生回路４から出力される低電位側電源としての負電圧−Ｖｎの間に設けられている。Ｐｃｈ ＭＯＳトランジスタＰ１は、ソースが入力端子２に接続され、ドレインが出力端子３に接続され、ゲートに制御信号ＳＧ３が入力され、入力端子２から、高電位側電源Ｖｄｄが供給される。そして、制御信号ＳＧ３の信号レベルが“Ｌｏｗ”レベル（−Ｖｎ）のときに、Ｐｃｈ ＭＯＳトランジスタＰ１はオンして、出力端子３側に設けられた負荷に電力を供給する。 （もっと読む）

【課題】 ＭＯＳ型ダイオード素子等を用いた工程中チャージアップ保護素子のゲート絶縁膜の定電圧ＴＤＤＢ寿命を確保する。
【解決手段】 Ｎ型半導体基板１上に、Ｎ型ウェル２で互いに電気的に分離された、第１のＰ型ウェル３と第２のＰ型ウェル４および素子分離膜５が形成されている。第１のＰ型ウェル３上に、第１のゲート絶縁膜６とゲート電極８からなるＭＯＳ型トランジスタが形成され、第２のＰ型ウェル４上に、第２のゲート絶縁膜７とゲート電極８からなるＭＯＳ型ダイオード素子が形成されている。第２のＰ型ウェル４に印加する第１の電圧を、第１のゲート電極８に印加する第２の電圧と第１のＰ型ウェル３に印加する第３の電圧との間の電圧に設定する回路を備えている。 （もっと読む）

【課題】 搭載されるチップの電源電圧が異なるＳｉＰを採用する半導体集積回路装置について，当該チップ間の信号の伝送速度の低下の抑制と当該チップの面積の縮小との両方を実現する。
【解決手段】 本発明によるＣＯＣ型半導体集積回路装置１０は，電源電圧ＶＤＤ１で動作するチップ１と，チップ間接続バンプ３によってチップ１に接続され，電源電圧ＶＤＤ１より高い電源電圧ＶＤＤ２で動作するチップ２とを備えている。チップ２は，信号レベルが電源電圧ＶＤＤ２に一致する送信信号Ｓ_２→１をチップ間接続バンプ３のうちの一のバンプを介してチップ１に送信する出力バッファ２４を含む。一方，チップ１は，送信信号Ｓ_２→１の信号レベルを変換し，変換後の信号Ｓ_２→１’をその内部回路１１に入力するように構成されている。 （もっと読む）

【課題】高速動作化のためＭＯＳトランジスタの基板がフォワードバイアスされたときのラッチアップ現象を防止する必要があるが、実デバイスでは、他の寄生バイポーラトランジスタが存在し、必ずしも最適な防止対策ではなかった。
【解決手段】基板とソースとが分離されたＭＯＳ回路を含む論理回路１１と、ＭＯＳ回路に印加する基板電圧を生成する基板電圧生成回路１２と、ＭＯＳ回路の基板とソースとの面積比が保存された別に基板分離されたレイアウト形状のダミーＭＯＳ回路２１を含み、ダミーＭＯＳ回路のソースおよび基板の電流測定を通じてＭＯＳ回路のラッチアップ状況を監視するラッチアップモニター回路１３と、ラッチアップモニター回路による電流比検出信号が示す電流比に応じた限界電圧を指示する限界電圧指示信号を生成し、基板電圧生成回路１２による基板電圧を制限する限界電圧生成回路１４を備える。 （もっと読む）

【課題】 電圧変動による容量変化の小さい電圧安定化用キャパシタをもつ半導体集積回路装置を提供する。
【解決手段】 半導体集積回路装置は、電源電圧及び接地電圧とは異なる動作電圧に設定されるべき回路ノードと、この回路ノードに接続される電圧安定化用キャパシタとを有し、前記電圧安定化用キャパシタは、前記回路ノードの電圧変動に対して異なる容量変化を示す少なくとも二つのＭＯＳキャパシタを並列接続して構成されている。
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第１電流がエミッタに流れるようにされた第１トランジスタと、上記第１トランジスタよりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタとのベース，エミッタ間の電圧差を第１抵抗に流して定電流を形成し、それと直列にして第２抵抗を回路の接地電位側に設け、上記第１トランジスタと第２トランジスタのコレクタと電源電圧との間に第３抵抗と第４抵抗とを設け、上記第１と第２トランジスタの両コレクタ電圧とＣＭＯＳ構成の差動増幅回路に供給して、出力出力電圧を形成するとともに、かかる出力電圧を上記第１トランジスタと第２トランジスタのベースに共通に供給する。 （もっと読む）